JP3105078B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にＤＲＡＭ（ダイナミック型ランダムアクセスメ
モリ）に対して電圧ストレステストを行うための回路に
関する。

【０００２】

【従来の技術】ＤＲＡＭにおいては、ワード線がゲート
電極に連なっているメモリセルのトランスファゲート用
トランジスタ（セルトランジスタ）のゲート絶縁膜に最
も高い高電界（電圧ストレス）が印加されるので、この
箇所で信頼性上の問題が起こる確率が高い。また、ＤＲ
ＡＭは、世代が１つ進む毎にリフレッシュサイクルは２
倍になっているため、通常のサイクルを繰り返している
場合においてワード線に高電界が印加されるデューティ
ー比は世代毎に半減している。

【０００３】従来、ＤＲＡＭのバーンインは、電源電圧
を上げてセルトランジスタのゲート絶縁膜に印加する電
界を加速しているが、ワード線を順次選択しているの
で、セルトランジスタのゲート絶縁膜のスクリーニング
に時間がかかり過ぎていた。従って、ＤＲＡＭの世代が
変わっても、セルトランジスタのゲート絶縁膜に高電界
をかけてスクリーニングするのに必要な時間の合計が一
定だとすれば、バーンインテスト時間は世代毎に２倍に
伸びて行く。

【０００４】そこで、ＤＲＡＭのバーンインテスト時間
を短縮する必要が今後ますます出てくる。その解決策の
１つとして、通常動作時よりも同時に選択されるワード
線の本数を増やした状態でワード線に直流を印加してバ
ーンインを行うモードを搭載することが提案されてい
る。以下、このモードを、従来の通常のバーンインモー
ドと区別するために、時短方式の直流（ＤＣ）バーンイ
ンテストモードと称する。

【０００５】この時短方式のＤＣバーンインテストモー
ドを実現する手段の１つは、特願平２−４１８３７１号
により提案されているように、通常動作時には使用され
ない電圧ストレステスト専用パッドをチップ上に余分に
設けておき、ウェハー状態でのバーンインテスト時に上
記パッドにストレス電圧を印加することにより、通常動
作時に選択される本数よりも多くのワード線を同時に選
択した状態に設定し、この状態でバーンインテストを行
うするものである。

【０００６】一方、ゴミによる隣接ワード線間の耐圧低
下を予めスクリーニングする必要もあり、例えばワード
線配列内の偶数番目のワード線群と奇数番目のワード線
群の２グループに分けてそれぞれ同時に高電圧をかける
ことにより、隣接するワード線間にも充分な電圧をかけ
てバーンインを行うモードを搭載することが、特願平２
−４１８３７４号により提案されている。以下、このモ
ードを、時短方式の交流（ＡＣ）バーンインテストモー
ドと称する。図１７乃至図１９は、特願平２−４１８３
７４号により提案されている時短方式のＡＣバーンイン
テストモードを実現する回路を示している。

【０００７】図１７の回路は、バーンインテストモード
の動作時に制御クロック信号φBOOTを立ち上げにより、
ブートストラップ用キャパシタＣBOOTに予め蓄えた電荷
をＮチャネルＭＯＳトランジスタ１４０〜１４２を介し
て選択ワード線ＷＬ０ｉ→ＷＬｉに転送するブートスト
ラップワード線駆動方式のＤＲＡＭに使用されている。
そして、ＡＣバーンインテストモードに際して、電圧ス
トレステスト専用パッド１４３にバーイン電圧を加えな
がらＡ０〜Ａｎのアドレス信号の一部を真補ともに
“Ｌ”レベルにし、ノア型デコーダ１４４あるいは１４
５の複数個を同時に選択状態とすることにより、隣接し
ないワード線に同時に電圧ストレスを印加するものであ
る。この際、ビット線ＢＬの電位は、ビット線プリチャ
ージ信号φPRE により制御されるトランスファゲート１
４６およびパッド１４７を介して接地電位に固定する。

【０００８】図１８および図１９の回路は、電圧ストレ
ステスト専用パッド１４８〜１５０を設け、全てのワー
ド線ＷＬ０ｉ、ＷＬ１ｉ…の各一端にトランスファゲー
ト１５１あるいは１５２を接続し、ワード線配列内の偶
数番目のワード線群または奇数番目のワード線群を選択
するようにトランスファゲート１５１あるいは１５２を
選択的に駆動し、その各他端に接続されているパッドか
ら選択ワード線群（ワード線配列内の1 本おきのワード
線）に同時に電圧ストレスをかけるものである。

【０００９】しかし、上記した電圧ストレステスト専用
パッドを使用するバーンインテストモードは、パッケー
ジに封入された後のＤＲＡＭに対して、電圧ストレステ
ストを行うことができない。

【００１０】なお、電圧ストレステスト専用パッドを必
要とせずに、ウェハー状態あるいはパッケージに封入し
た後の状態で時短方式のＤＣバーンインテストモードに
設定することを可能とするためには、前記特願平２−４
１８３７１号により提案されているように、外部から制
御信号を入力することにより、ワード線選択回路の入力
側あるいは出力側の信号を強制的に一定レベルに制御
し、通常動作時に選択される本数よりも多くのワード線
を同時に選択した状態に設定し、この状態でバーンイン
テストを行う方式がある。

【００１１】しかし、上記したように外部から制御信号
を入力することにより時短方式のバーンインテストモー
ドに設定するための回路構成として、通常動作モードに
必要とされる回路以外の回路を極力無くし、チップ面積
の増大を抑制することが望ましい。また、時短方式のバ
ーンインテストモードに設定する際に、ワード線選択回
路を制御するだけでなく、その他の回路も同時に制御す
ることが必要、あるいは望ましいことがあり、これらの
点についても具体化が望まれる。

【００１２】また、図１７乃至図１９に示した回路は、
時短方式のＡＣバーンインテストモードを実現する際
に、通常の動作（ＤＲＡＭ動作）をさせることがないの
で、実際の動作から起こり得る予測し難い不良モード、
例えば隣接ビット線間の耐圧低下の不良モード等を予め
スクリーニングすることが出来ない。

【００１３】

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、ウェハー状態あるいはパッケー
ジに封入した後の状態でワード線に高電圧がかかるデュ
ーティー比の高い交流電圧ストレステストモードを設定
する場合に、電圧ストレステスト専用パッドを必要とせ
ず、通常動作モードに必要とされる回路以外の回路を極
力無くし、チップ面積の増大を抑制することが可能にな
り、しかも、通常の動作とほぼ同じ動作をさせることに
より隣接ワード線間あるいは隣接ビット線間等の耐圧低
下等の通常動作時に起こり得る予測し難いあらゆる不良
モードも同時にスクリーニングすることが可能になる半
導体記憶装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数個のダイナミック型メモリセルが行列状に配置
されたメモリセルアレイと、このメモリセルアレイの同
一行のメモリセルに接続されるワード線と、上記メモリ
セルのリフレッシュ動作のためのリフレッシュアドレス
信号を生成するリフレッシュ用アドレスカウンタと、上
記リフレッシュアドレス信号が内部ローアドレス信号と
して入力され、この内部ローアドレス信号に応じて任意
の行を選択するワード線選択機能を有するローデコーダ
回路と、ワード線駆動用電圧源と前記ワード線との間に
接続された少なくとも１つのワード線駆動用のＰチャネ
ルＭＯＳトランジスタを有し、前記ローデコーダ回路の
出力信号に応じて前記ワード線を駆動するワード線駆動
回路とを有するＤＲＡＭ回路と、上記ＤＲＡＭ回路の通
常動作時に使用される外部端子の一部から入力する所定
の信号に基ずいて電圧ストレステストモード信号を発生
する電圧ストレステストモード信号発生回路と、この電
圧ストレステストモード信号発生回路からのテストモー
ド信号を受け、前記ＤＲＡＭ回路のリフレッシュ用アド
レスカウンタの出力信号のある特定ビット以上の上位ビ
ットのみを同一レベルに固定するように制御し、その特
定ビット未満の下位ビットは正常にカウント動作するよ
うに制御する制御回路とを具備する。

【００１５】

【作用】ＤＲＡＭ回路の通常動作時に使用される外部端
子の一部から入力する所定の信号に基ずいて電圧ストレ
ステストモード信号が発生し、この信号を受けて、リフ
レッシュ用アドレスカウンタの出力信号の上位ビットの
みを同一レベルに固定する。この場合、リフレッシュ用
アドレスカウンタの出力信号の下位ビットはカウンタ動
作に伴って変化するので、ＤＲＡＭ回路のワード線に高
電圧がかかるデューティー比が通常動作時よりも高いＡ
Ｃ電圧ストレステストモードとなるように設定すること
が可能になり、メモリセル・トランスファーゲートの絶
縁膜の耐圧低下を短時間でスクリーニングすることが可
能になる。

【００１６】従って、電圧ストレステストモードに設定
するために特別なパッドを必要とせず、ウェハー状態あ
るいはパッケージに封入した後の状態で電圧ストレステ
ストモードに設定することが可能になり、しかも、通常
動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。

【００１７】さらに、通常のＤＲＡＭ動作とほぼ同じ動
作をさせることにより、隣接ワード線間あるいは隣接ビ
ット線間等の耐圧低下等の通常動作時に起こり得る予測
し難いあらゆる不良モードも同時にスクリーニングする
ことが可能になる。ここで言う、『ほぼ同じ』とは、ワ
ード線同士の距離が充分離れていて耐圧低下不良モード
に関して互いに独立と考えられるメモリセルブロックに
ついては、ワード線を同時に選択させることでスクリー
ニングの時短を図っているという意味である。

【００１８】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る時短方
式のＡＣバーインテストモードを搭載したＤＲＡＭの一
部を示す。まず、図１のＤＲＡＭについて、概要を説明
する。

【００１９】ＤＲＡＭ回路１０は、通常アクセスモー
ド、通常のバーンインモード、標準化されている複数ビ
ット並列テストモードを有すると共に、通常動作時に選
択される本数よりも多くのワード線に同時にＡＣ電圧ス
トレスを印加する時短方式のＡＣバーンインテストモー
ドを有する。

【００２０】バーンインテストモード信号発生回路２０
は、上記ＤＲＡＭ回路１の通常動作時に使用される外部
端子２の一部から入力する所定の信号に基ずいてバーン
インテストモード信号ＢＩＴＡＣを発生するものであ
る。本例では、このバーンインテストモード信号ＢＩＴ
ＡＣは、活性時に高レベル“Ｈ”になり、非活性時に低
レベル“Ｌ”になる。

【００２１】バーンインテストモード制御回路２１は、
上記信号発生回路２０からのバーンインテストモード信
号ＢＩＴＡＣを受け、ＤＲＡＭ回路１０のリフレッシュ
用アドレスカウンタ４の相補的な出力信号の上位ビット
のみを同一レベルに固定することにより、前記ＤＲＡＭ
回路１０のワード線ＷＬに高電圧がかかるデューティー
比が通常動作時よりも高いＡＣストレステストモード
（例えば時短方式のＡＣバーンインテストモード）とな
るように設定制御するものである。

【００２２】図１のＤＲＡＭによれば、ＤＲＡＭ回路１
０の通常動作時に使用される外部端子２の一部から入力
する所定の信号に基ずいてバーンインテストモード信号
ＢＩＴＡＣが発生すると、ＤＲＡＭ回路１０のリフレッ
シュ用アドレスカウンタ４の出力信号の上位ビットのみ
を同一レベルに固定することにより、時短方式のＡＣバ
ーンインテストモードに入る。

【００２３】この場合、リフレッシュ用アドレスカウン
タ４の出力信号の下位ビットはカウンタ動作に伴って変
化するので、ＤＲＡＭ回路１０のワード線ＷＬに高電圧
がかかるデューティー比が通常動作時よりも高いＡＣ電
圧ストレステストモードとなるように設定することが可
能になり、メモリセル・トランスファーゲートの絶縁膜
の耐圧低下を短時間でスクリーニングすることが可能に
なる。

【００２４】従って、時短方式のＡＣバーンインテスト
モードに設定するために特別なパッドを必要とせず、通
常動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。

【００２５】しかも、時短方式のＡＣバーンインテスト
モードに設定するために特別なパッドを必要としないの
で、ウェハー状態あるいはパッケージに封入した後の状
態で時短方式のバーンインテストモードに設定すること
が可能になる。これにより、ウェハー状態で時短方式の
ＡＣバーンインテストを行う場合には通常の機能テスト
で使用されるテスト装置（プローブカードなど）を用い
ることができ、パッケージに封入した後に時短方式のＡ
Ｃバーンインテストを行う場合には通常のメモリテスタ
を用いることができる。次に、図１のＤＲＡＭについ
て、詳細に説明する。

【００２６】ＤＲＡＭ回路１０は、複数個のダイナミッ
ク型メモリセルが行列状に配置されたメモリセルアレイ
１と、このメモリセルアレイ１の同一行のメモリセルに
接続されるワード線ＷＬと、上記メモリセルアレイ１の
同一列のメモリセルに接続されるビット線ＢＬと、外部
端子２…（外部から電源電圧が入力する電源端子２ａ、
アドレス信号および各種の制御信号（ライトイネーブル
信号／ＷＥ、ローアドレスストローブ信号／ＲＡＳ、カ
ラムアドレスストローブ信号／ＣＡＳなどが入力する入
力端子２ｂなど）と、この外部端子２の一部から入力す
る外部アドレス信号を増幅するアドレスバッファ回路３
と、前記メモリセルのリフレッシュ動作のためのリフレ
ッシュアドレス信号を生成するリフレッシュ用アドレス
カウンタ４と、このアドレスカウンタ４の出力信号およ
び前記アドレスバッファ回路３のローアドレス信号出力
のいずれかを選択するためのアドレス切換回路５と、こ
のアドレス切換回路５から出力する内部ローアドレス信
号に応じて任意の行を選択するワード線選択機能を有す
るローデコーダ回路（ワード線選択回路）６と、ワード
線駆動用電圧源７と、このワード線駆動用電圧源７と前
記ワード線ＷＬとの間に接続された少なくとも１つのワ
ード線駆動用ＭＯＳトランジスタ（本例ではＰＭＯＳト
ランジスタ）を有し、上記ローデコーダ回路６の出力信
号に応じて前記ワード線ＷＬを駆動するワード線駆動回
路８と、前記メモリセルから前記ビット線ＢＬに読み出
される情報を検知するセンスアンプ回路ＳＡと、カラム
デコーダ回路９と、カラム選択回路ＣＳとを具備する。

【００２７】さらに、上記ＤＲＡＭ回路１０において
は、センスアンプＳＡの入力ノードとビット線ＢＬとの
間には、制御信号φT によりオン／オフ制御されるビッ
ト線トランスファゲートＴＧが挿入されている。

【００２８】また、前記ビット線ＢＬには、ビット線イ
コライズ信号ＥＱＬによりオン／オフ制御されるビット
線プリチャージ・イコライズ回路１１が接続されてお
り、このビット線プリチャージ・イコライズ回路１１は
ビット線プリチャージ電位（ＶBL）発生回路１２からＶ
BLが供給される。また、不良救済のための冗長構成（予
備メモリセル、予備ワード線ＳＷＬ、予備ローデコーダ
・ワード線駆動回路１３など）を有する。

【００２９】前記ワード線駆動用電圧源７は、半導体チ
ップ外部から与えられる電源電圧ＶCCをチップ上で昇圧
してワード線駆動用電圧ＶPPを生成する昇圧回路であ
り、このワード線駆動用電圧ＶPPを前記ワード線駆動回
路８の電源として供給するものである。

【００３０】この場合、上記ワード線駆動用電圧源７
は、チャージポンプ式の昇圧回路でもよいが、電流駆動
能力の大きな昇圧回路（例えばリング発振回路および整
流回路からなる。）を用いることが望ましい。

【００３１】そして、通常動作時は上記昇圧回路の出力
を選択し、電圧ストレステスト時には外部から供給され
るワード線駆動用電圧を選択し、選択した電圧をワード
線駆動用電圧として供給する切換回路（図示せず）を設
けてもよいが、本例では、電圧ストレステスト時に上記
ワード線駆動用電圧源７の出力ノードを外部電源端子２
ａに例えば短絡接続し、電圧ストレステスト時に外部か
らワード線駆動用電圧を供給するためのＶPP−ＶCC短絡
回路１４を設けている。

【００３２】前記バーンインテストモード信号発生回路
２０は、例えばＷＣＢＲサイクル（／ＷＥ信号入力と／
ＣＡＳ信号入力とを／ＲＡＳ信号入力よりも先に活性化
する動作）の時、／ＲＡＳ信号が活性化した時点でのロ
ーアドレス信号入力を取り込み、予め決められたアドレ
スの組み合わせであればＢＩＴＡＣ信号を“Ｈ”レベル
にする。

【００３３】上記したように、ＷＣＢＲサイクルにより
バーンインテストモードに設定する場合、既存の機能テ
ストモードの１つである複数ビット並列テストモードの
設定方法に対して上位互換性を持たせるためには、特願
平４−１３２４７７号により本願発明者が提案したよう
に、電源電圧の通常使用条件の値（例えば３Ｖ）でＷＣ
ＢＲサイクルとすれば従来の複数ビット並列テストモー
ドに入り、電源電圧を通常の動作範囲外の高い値（例え
ば６Ｖ）にしてＷＣＢＲサイクルを行えばＢＩＴＡＣ信
号が“Ｈ”レベルになるようにすればよい。

【００３４】さらに、バーインテストモードとして何種
類か存在する場合は、電源電圧を通常の動作範囲外の高
い値にしてＷＣＢＲサイクルで／ＲＡＳ信号入力が活性
化する時にアドレス信号の一部が特定の組み合わせ（本
例では、Ａ０Ｒ、Ａ１Ｒビットが共に“Ｌ”レベル）と
なるように設定することにより、時短方式のＡＣバーイ
ンモードに入る設定方式を採用すれば良い。

【００３５】なお、上記したような時短方式のＡＣバー
インテストモードだけを搭載する場合には、上記したよ
うな複雑な設定方式を採用する必要はなく、例えば単に
ＷＣＢＲサイクルのみで時短方式のＡＣバーインテスト
モードに設定することも可能であるし、ある特定の外部
端子を通常の印加電圧外の電圧（例えば通常の電源電圧
よりも高い電圧；スーパーボルテージ）に設定し、これ
を検知することによりＡＣバーインテストモードに設定
することで設定する方法も考えられる。

【００３６】前記バーンインテストモード制御回路２１
は、バーンインテストモード信号発生回路２０からのバ
ーンインテストモード信号ＢＩＴＡＣを受けることによ
り、前記したようにＤＲＡＭ回路１０のリフレッシュ用
アドレスカウンタ４の相補的な出力信号の上位ビットの
みを同一レベルに固定するだけでなく、その他の回路部
もＡＣバーンインテストモードに対応して適切な回路状
態に制御するように構成することが望ましい。即ち、前
記予備ワード線ＳＷＬも通常のワード線ＷＬと同じデュ
ーティー比で選択駆動されるように制御し、センスアン
プ回路ＳＡ用の駆動トランジスタの能力を制限し、前記
制御信号φT を強制的に活性レベルに制御（つまり、電
圧ストレステストに際して前記ビット線トランスファゲ
ートＴＧをオン状態に制御）することが望ましい。

【００３７】次に、図１中の本発明に関連する部分につ
いて図２乃至図１１を参照しながら詳細に説明する。な
お、図中の各符号の添字ｎは、図１中のメモリセルアレ
イ１が複数個に分割されたセルブロックのうちの１個の
セルブロックに対応する部分であることを表わしてい
る。図２は、図１中のアドレスバッファ回路３のローア
ドレスバッファの一部（１個分）を取り出して一例を示
す回路図である。

【００３８】ここで、ＶCCは電源電位、ＶSSは接地電
位、Ｐ１はＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５
はＮチャネルＭＯＳトランジスタ、Ｃ１、Ｃ２はＮチャ
ネルＭＯＳトランジスタのドレイン・ソースがＶSSノー
ドに共通に接続されたＭＯＳキャパシタ、２２は差動型
のラッチ回路、／ＲＬＴＣはラッチ制御信号、ＡＩＮｊ
（ｊ＝０〜１０）は外部から入力するアドレス信号、Ｖ
ref は参照電位、ＲＡＣＰおよび／ＲＨＬＤはゲート制
御信号、（ＡＩｊＲ、／ＡＩｊＲ）は相補的なローアド
レスバッファ出力信号である。図３は、図１中のリフレ
ッシュ用アドレスカウンタ４およびバーンインテストモ
ード制御回路２１の一部（１段分）を取り出して一例を
示す回路図である。

【００３９】ここで、３１〜３４はクロックドインバー
タ、３５はインバータであり、アドレスカウンタの各段
の相補的な出力端部には、バーンインテストモード制御
回路２１の一部である例えば二入力ノアゲート３６…が
挿入されており、このノアゲート３６…の一方の入力端
にＢＩＴＡＣｊ（ｊ＝０〜１０）信号が入力している。
このＢＩＴＡＣｊ信号は、次のように設定される。

【００４０】即ち、図１のＳＤＲＡＭ回路１０におい
て、センスアンプ回路ＳＡが隣同士のメモリセルブロッ
クで時分割で使用されるシェアードセンスアンプ方式が
採用されていない場合、あるいは、後述するようにＡＣ
バーンインテストモードの時にトランスファゲート制御
信号φT が強制的に“Ｈ”レベルに設定される場合に
は、アドレスカウンタ出力の上位の例えば９ビット（ｊ
＝２〜１０ビット）の出力端部に挿入されているノアゲ
ート３６の一方の入力として前記ＢＩＴＡＣ信号が入力
する。そして、残りの下位２ビット（ｊ＝０、１ビッ
ト）の出力端部に挿入されているノアゲート３６の一方
の入力端の入力としてＶSS電位（“Ｌ”レベル）が入力
する（つまり、ノアゲート３６…をインバータとして作
用させる）。

【００４１】これに対して、図１のＤＲＡＭ回路１０に
おいて、シェアードセンスアンプ方式が採用され、アド
レスカウンタ出力の第８ビットがセンスアンプ回路ＳＡ
の両側のセルブロックのアドレス選択に用いられてお
り、かつ、後述するようにＡＣバーンインテストモード
の時にトランスファゲート制御信号φT が強制的に
“Ｈ”レベルに設定されない場合には、アドレスカウン
タ出力の上位の例えば８ビット（ｊ＝３〜１０ビット）
の出力端部に挿入されているノアゲート３６の一方の入
力として前記ＢＩＴＡＣ信号が入力する。そして、残り
の下位３ビット（ｊ＝０、１、２ビット）の出力端部に
挿入されているノアゲート３６の一方の入力端の入力と
してＶSS電位（“Ｌ”レベル）が入力する（つまり、ノ
アゲート３６をインバータとして作用させる）。ただ
し、ｊ＝２はシェアードセンスアンプの両側のセルブロ
ック選択用のアドレスに対応する。なお、（ＣＴｊ、／
ＣＴｊ）（ｊ＝０〜１０）はアドレスカウンタの相補的
な出力信号である。図４は、図１中のアドレス切換回路
５の一部（１個分）を取り出して一例を示す回路図であ
る。

【００４２】ここで、４１はアドレス切換用のＮＭＯＳ
トランジスタ、４２はラッチ回路用のインバータ、／Ｒ
ＴＲＳはローアドレスバッファ出力選択用の切換信号、
ＣＴはアドレスカウンタ出力選択用の切換信号、（ＲＡ
Ｂｊ、／ＲＡＢｊ）は選択出力（内部ローアドレス信
号）である。

【００４３】図２乃至図４の回路は、ＤＲＡＭの通常動
作時、リフレッシュ動作時、時短方式のＡＣバーインテ
ストモード時に対応して、図５、図６、図７のタイミン
グ波形図に示すような動作例を実現するように論理構成
されている。

【００４４】即ち、図５に示す通常動作時には、ＢＩＴ
ＡＣ信号は“Ｌ”レベルであり、ＤＲＡＭ回路１０は従
来のＤＲＡＭと同じ動作をする。つまり、／ＲＡＳ信号
の活性化によりローアドレス信号を取り込んだ後に／Ｃ
ＡＳ信号の活性化によりカラムアドレス信号を取り込む
動作に際しては、ＣＴ信号は“Ｌ”レベルを保ち、／Ｒ
ＴＲＳ信号が“Ｈ”レベルを保つ。これにより、ローア
ドレスバッファ出力信号（ＡＩｊＲ、／ＡＩｊＲ）を選
択して内部ローアドレス信号（ＲＡＢｊ、／ＲＡＢｊ）
として取り込む。

【００４５】図６は、ＣＢＲサイクル（つまり、／ＣＡ
Ｓ信号を／ＲＡＳ信号よりも早く活性化する動作）の実
行による自動リフレッシュ動作を示している。このリフ
レッシュ動作時には、／ＲＴＲＳ信号は直ぐに“Ｌ”レ
ベルになり、ローアドレスバッファ出力信号（ＡＩｊ
Ｒ、／ＡＩｊＲ）の選択を絶つ。同時に、ＣＴ信号が活
性化され、その時のアドレスカウンタ４に記憶されてい
た出力信号（ＣＴｊ、／ＣＴｊ）を選択して内部ローア
ドレス信号（ＲＡＢｊ、／ＲＡＢｊ）として取り込み、
この時のワード線選択信号により選択されるメモリセル
のリフレッシュ動作を行う。

【００４６】図７に示すＡＣバーインテストモード時の
動作に際しては、ＢＩＴＡＣ信号が“Ｈ”レベルにな
り、リフレッシュ用アドレスカウンタ４の出力信号（Ｃ
Ｔｊ、／ＣＴｊ）の上位９ビット（ｊ＝２〜１０）が
“Ｌ”レベルに固定され、アドレスカウンタ４の出力信
号（ＣＴｊ、／ＣＴｊ）の下位２ビット（ｊ＝０、１）
はカウンタ動作に伴って変化する。この時、ＣＢＲサイ
クルを実行すれば、内部ローアドレス信号（ＲＡＢｊ、
／ＲＡＢｊ）の上位９ビット（ｊ＝２〜１０）は“Ｈ”
レベルに固定され、内部ローアドレス信号（ＲＡＢｊ、
／ＲＡＢｊ）の下位２ビット（ｊ＝０、１）はカウンタ
動作に伴って変化する。従って、ワード線駆動回路８の
一部のみ選択された状態になり、ワード線ＷＬの一部の
み選択されて“Ｈ”レベルになる。図８（Ａ）は、バー
ンインテストモード信号発生回路２０の一例を示す回路
図である。

【００４７】ここで、ＷＣＢＲはＷＣＢＲサイクルのク
ロックが入力することにより発生する信号、／Ａ０Ｒお
よびＡ１Ｒは／ＲＡＳ信号入力が活性化した時の内部ロ
ーアドレス信号の一部、ＲＯＲはＲＯＲサイクル（／Ｒ
ＡＳ信号のみ一時的に活性化するＲＡＳオンリーリフレ
ッシュサイクル）のクロックが入力することにより発生
する信号である。６１は三入力ナンドゲート、６２はフ
リップフロップ回路、６３はインバータである。

【００４８】図８（Ａ）の回路は、図８（Ｂ）のタイミ
ング波形図のような動作例を実現するように論理構成さ
れている。即ち、アドレス信号のＡ０Ｒ、Ａ１Ｒビット
がそれぞれ“Ｌ”レベルの時にＷＣＢＲサイクルを行う
と、ＢＩＴＡＣ信号が立ち上がる。ＡＣバーンインテス
トモードの終了後、ＲＯＲサイクルを実行することによ
りＢＩＴＡＣ信号は“Ｌ”レベルに下がる。図９は、図
１中のローデコーダ回路６およびワード線駆動回路８の
一部を取り出して一例を示す回路図である。ここで、Ｐ
Ｒｎ、／ＰＲｎはセルブロックｎ用のプリチャージ信
号、７０は差動回路、ＰＲＣＨＰは差動回路７０から出
力するプリチャージ信号である。

【００４９】７１は内部ローアドレス信号Ａ２Ｒ、／Ａ
２Ｒ、Ａ３Ｒ、／Ａ３Ｒ、Ａ４Ｒ、／Ａ４Ｒの組み合わ
せ信号をデコードしてＸＡｉ（ｉ＝０〜７）信号を出力
するナンド回路である。

【００５０】７２は内部ローアドレス信号Ａ５Ｒ、／Ａ
５Ｒ、Ａ６Ｒ、／Ａ６Ｒ、Ａ７Ｒ、／Ａ７Ｒの組み合わ
せ信号をデコードしてＸＢｊ（ｉ＝０〜７）信号を出力
するナンド回路である。

【００５１】７３は前記ＰＲＣＨＰ信号がゲートに入力
するプリチャージ負荷用のＰＭＯＳトランジスタ負荷を
有し、前記ＸＡｉ信号およびＸＢｊ信号および／ＲＳＰ
ｎ信号（ワード線ＷＬの選択を許可するための信号）を
デコードするナンド回路である。

【００５２】７４は前記ＰＲＣＨＰ信号がゲートに入力
するプリチャージ負荷用のＰＭＯＳトランジスタを有
し、内部アドレス信号（Ａ０Ｒ、／Ａ０Ｒ）、（Ａ１
Ｒ、／Ａ１Ｒ）の組み合わせ信号および前記／ＲＳＰｎ
信号をデコードするナンド回路であり、本例では１個の
セルブロックに４個設けられている。

【００５３】７５は前記ナンド回路（ローデコーダ）７
４の出力により選択駆動される第１のワード線駆動回
路、７６は前記ナンド回路（ローデコーダ）７３の出力
により選択駆動される第２のワード線駆動回路である。

【００５４】ＷＬ０ｎは前記第１のワード線駆動回路７
５の各出力ノードに各一端側が接続されたワ−ド線（本
例では１個のセルブロックに４本設けられている）であ
り、各他端側はそれぞれ１群の第２のワ−ド線駆動回路
７６の駆動電圧源ノードに接続されている。ＷＤＲＶｎ
ｊは上記ワード線ＷＬ０ｎの電圧、／ＷＤＲＶｎｊは上
記ワード線電圧ＷＤＲＶｎｊのレベルが反転されたもの
である。ＷＬは前記１群の第２のワード線駆動回路７６
の各出力ノードに各一端側が接続されたワ−ド線であ
る。

【００５５】前記第１のワード線駆動回路７５は、駆動
電圧源ノードとワード線ＷＬ０ｎとの間に接続されたワ
ード線駆動用ＰＭＯＳトランジスタＴＰと、ワード線と
ＶSSノードとの間に接続されたＮＭＯＳトランジスタ７
７と、ＶCCノードと駆動回路入力ノードとの間に接続さ
れたプルアップ用ＰＭＯＳトランジスタ７８と、上記駆
動回路入力ノードと上記プルアップ用ＰＭＯＳトランジ
スタ７８のゲートとの間に接続されたインバータ７９と
からなる。

【００５６】また、前記第２のワード線駆動回路７６
は、駆動電圧源ノードとワード線ＷＬとの間に接続され
たワード線駆動用ＰＭＯＳトランジスタＴＰと、ワード
線とＶSSノードとの間に接続されたＮＭＯＳトランジス
タ７７と、ＶCCノードと駆動回路入力ノードとの間に接
続されたプルアップ用ＰＭＯＳトランジスタ７８と、上
記駆動回路入力ノードと上記プルアップ用ＰＭＯＳトラ
ンジスタ７８のゲートとの間に接続されたインバータ７
９と、前記ワード線ＷＬの一端に接続され、前記ワード
線電圧／ＷＤＲＶｎｊがゲートに入力するノイズキラー
用のＮＭＯＳトランジスタＴＮとからなる。

【００５７】図９の回路は、図１０のタイミング波形図
に示すような動作例を実現するように論理構成されてい
る。即ち、ＢＩＴＡＣ信号が“Ｌ”レベルであれば、通
常動作であれ、自動リフレッシュ動作であれ、メモリセ
ルアレイ１における活性化されたｎ個のメモリセルブロ
ック内で１本のワード線ＷＬが選択される。しかし、Ｂ
ＩＴＡＣ信号が“Ｈ”レベルとなり、内部ローアドレス
信号の真補信号（ＲＡＢｊ、／ＲＡＢｊ）のうちの下位
２ビット（ｊ＝１、２）以外がそれぞれ“Ｈ”レベルに
なれば、ナンド回路７１〜７３の選択能力は無くなり、
これらのナンド回路７１〜７３の出力が“Ｌ”レベルに
選択された状態となる。これにより、ワード線電圧ＷＤ
ＲＶｎｊがソースに入力しているワード線駆動用ＰＭＯ
ＳトランジスタＴＰのゲート電位は全て“Ｌ”レベルの
状態になる。

【００５８】従って、この時、ＣＢＲサイクルでリフレ
ッシュカウンタ４の出力信号によって選ばれたアドレス
ビットＡ０Ｒ、Ａ１Ｒの状態に応じて４本のワード線Ｗ
Ｌ０ｉのうちの１本が選択されて“Ｈ”レベルになる
と、これに対応して接続されているワード線駆動回路７
６によりワード線ＷＬが選択される。この時、全てのｎ
個のメモリセルブロックがやはり選択状態にされるなら
ば、全ブロックのワード線配列内で４本おきにワード線
ＷＬが立ち上がることになる。そして、ＣＢＲサイクル
を繰り返すことで立ち上がるワード線が入れ替わり、Ｃ
ＢＲサイクルを４回繰り返せば、全てのワード線ＷＬが
立ち上がることになる。

【００５９】従って、通常のサイクルよりも多くのワー
ド線ＷＬが同時に立ち上がることになり、ワード線ＷＬ
への電界ストレスを効率良く与えることが可能となる。
しかも、４本おきにワード線ＷＬが立つので、隣接ワー
ド線ＷＬ間にも高電界がかかり、ＤＣ的に全てのワード
線ＷＬに電圧ストレスを与えるよりも多くの不良モード
をスクリーニングすることができる。

【００６０】なお、ＡＣバーンインテストモードの時
に、アドレスカウンタ出力の下位３ビットのみを変化さ
せるように変更すれば、全ブロックのワード線配列内で
８本おきにワード線ＷＬが立ち上がることになり、アド
レスカウンタ出力の最下位ビットのみを変化させるよう
に変更すれば、全ブロックのワード線配列内で１本おき
にワード線ＷＬが立ち上がることになる。図１１は、図
１中の予備ローデコーダ・ワード線駆動回路１３の一例
を示す回路図である。

【００６１】ここで、８１はゲートにデコードすべきア
ドレス信号が入力するノア入力用のＮＭＯＳトランジス
タであり、それぞれのソースは接地され、それぞれのド
レインは対応して例えばポリシリコンからなるヒューズ
素子Ｆ…を介して一括接続されている。このヒューズ素
子Ｆは、デコードすべきアドレスに応じて切断される。
８２はプリチャージ用のＰＭＯＳトランジスタ、８３…
はプルアップ用のＰＭＯＳトランジスタ、８４…はイン
バータ、８５…はナンドゲートである。

【００６２】図１１の回路は、以下に述べるような動作
を実現するように論理構成されている。即ち、通常動作
時（ＢＩＴＡＣ信号が“Ｌ”レベル）には、切断状態の
ヒューズ素子Ｆに接続されているノア入力用トランジス
タ８１のゲートに入力するアドレス信号のみが“Ｈ”レ
ベルであれば、／ＲＳＰ信号が“Ｌ”レベル、ＲＳＰ信
号が“Ｈ”レベルとなる。そして、ブロック選択信号Ｒ
ＳＬｎで選択されたブロックで同期信号ＸＶＬＤが
“Ｌ”レベルから“Ｈ”レベルに立ち上がった時に、／
ＲＳＰｎ信号は“Ｌ”レベルのままを保ち、ＳＷＳｎ信
号が“Ｌ”レベルから“Ｈ”レベルに立ち上がるので、
アドレス信号Ａ０Ｒまたは／Ａ０Ｒの論理レベルに応じ
て予備ワード線ＳＷＬｉ（ｉ＝０、１）が選択される。

【００６３】また、ヒューズ素子Ｆが切断されていない
場合に任意のノア入力アドレス信号が“Ｈ”レベルに立
ち上がるか、または、切断状態のヒューズ素子Ｆに接続
されているノア入力用トランジスタ以外のノア入力用ト
ランジスタ８１のゲートに入力するアドレス信号が
“Ｈ”レベルに立ち上がれば、／ＲＳＰ信号が“Ｈ”レ
ベル、ＲＳＰ信号が“Ｌ”レベルとなり、ＸＶＬＤ信号
と共に／ＲＳＰｎ信号が立ち上がり、図１０に示したよ
うにワード線ＷＬを選択する。このような動作により、
ＢＩＴＡＣ信号が“Ｌ”レベルであれば、予備ワード線
ＳＷＬｉとワード線ＷＬとが同時に選択されることは有
り得ない。

【００６４】ところが、ＡＣバーインモードに入り、Ｂ
ＩＴＡＣ信号が“Ｈ”レベルとなると、アドレスビット
Ａ１Ｒが“Ｈ”レベルの時に／ＲＳＰ信号とＲＳＰ信号
とが共に“Ｈ”レベルになる。

【００６５】従って、ＸＶＬＤ信号が立ち上がると共に
ＳＷＳｎ信号も／ＲＳＰｎ信号も一緒に立ち上がり、予
備ワード線ＳＷＬｉもワード線ＷＬもアドレスビットＡ
０ＲとＡ１Ｒのみによりデコードされて立ち上がる。こ
れにより、通常のワード線ＷＬも予備ワード線ＳＷＬｉ
も同様のデューティ比でＡＣストレスがかかるようにな
る。図１２は、図１中のメモリセルアレイ１の１カラム
分およびセル周辺回路の一部を取り出して一例を示す回
路図である。

【００６６】ここで、ＭＣは行列状に配置されたメモリ
セルのうち代表的に２個を示しており、それぞれトラン
スファゲート用のＭＯＳトランジスタ（セルトランジス
タ）ＴのソースにメモリセルのキャパシタＣの一端が接
続され、このキャパシタＣの他端がキャパシタ配線（例
えばプレート電位ＶＰＬ）に接続されている。そして、
同一行のセルトランジスタＴのゲートにはワード線ＷＬ
ｎｉ、ＷＬ (n+1)ｊ（代表的に２本を示す。）が接続さ
れ、同一列のセルトランジスタＴのドレインにはビット
線ＢＬnk、／ＢＬnk（代表的に１対を示す。）が接続さ
れている。

【００６７】センスアンプ回路ＳＡは、例えばＮチャネ
ルセンスアンプＮＳＡおよびＰチャネルセンスアンプＰ
ＳＡからなるラッチ型回路が用いられている。９１はＮ
チャネルセンスアンプＮＳＡ用の２個の活性化制御用
（駆動）トランジスタ、９２はＰチャネルセンスアンプ
ＰＳＡ用の２個の活性化制御用（駆動）トランジスタ、
９３はインバータ、９４はアンドゲート、９５はナンド
ゲートである。

【００６８】ビット線トランスファゲートＴＧは、セン
スアンプＳＡの一対の入力ノードとビット線対（ＢＬ、
／ＢＬ）との間に挿入されたＮＭＯＳトランジスタから
なり、このトランジスタのゲートにトランスファゲート
制御信号φT が入力することにより、センスアンプＳＡ
とビット線対（ＢＬ、／ＢＬ）との接続を制御するため
に用いられる。なお、表示の簡単化のために、センスア
ンプ回路ＳＡにより増幅された情報をデータ線対（図示
せず）に伝達するためにカラム選択線（図示せず）によ
り制御されるカラム選択回路用トランスファゲートは省
略してある。

【００６９】ビット線プリチャージ・イコライズ回路１
１は、ビット線イコライズ信号ＥＱＬにより制御され、
センスアンプＳＡの両側のビット線対（ＢＬ、／ＢＬ）
をビット線プリチャージ電位ＶBLにプリチャージすると
共に等電位にするために用いられる。

【００７０】／ＣＥＮＢ信号発生回路９６は、センスア
ンプ回路ＳＡおよびその出力側の回路の動作（例えばリ
ード動作の場合には、カラムアドレスを取り込んでカラ
ム選択線を立ち上げる動作、データ線対に接続されてい
るバッファ回路（図示せず）を活性化させることにより
データ線対の情報を増幅して出力バッファ回路（図示せ
ず）にデータ転送し、チップ外部へ出力する等の動作）
を活性化するための／ＣＥＮＢ信号を発生するものであ
る。

【００７１】図１２の回路は、以下に述べるような動作
例を実現するように論理構成されている。即ち、ＢＩＴ
ＡＣ信号が“Ｌ”レベルの通常動作時には、センスアン
プ活性化信号ＳＥＮが立ち上がれば、Ｎチャネルセンス
アンプＮＳＡ用の駆動トランジスタ９１が最適化された
状態（本例では、２個の駆動トランジスタ９１の合計の
駆動力）でＮチャネルセンスアンプＮＳＡが活性化され
る。次に、センスアンプ活性化信号ＳＥＰが立ち上がれ
ば、ＰチャネルセンスアンプＰＳＡ用の駆動トランジス
タ９２が最適化された状態（本例では、２個の駆動トラ
ンジスタ９２の合計の駆動力）でＰチャネルセンスアン
プＰＳＡが活性化される。その後、ＣＲＥＦ信号が
“Ｌ”レベルであれば、／ＣＥＮＢ信号が“Ｌ”レベル
に移行し、カラム系の動作を開始する。なお、ＣＢＲサ
イクルでは、上記ＣＲＥＦ信号が“Ｈ”レベルになり、
／ＣＥＮＢ信号を“Ｈ”レベルに保ち、カラム系の動作
を禁止する。

【００７２】ＢＩＴＡＣ信号が“Ｈ”レベルになると、
ＮチャネルセンスアンプＮＳＡおよびＰチャネルセンス
アンプＰＳＡは共に制限された駆動力（本例では、それ
ぞれ対応して１個の駆動トランジスタ９１の駆動力およ
び１個の駆動トランジスタ９２の駆動力）で活性化され
るように制御される。これにより、同時に動作するセン
スアンプ回路ＳＡの数が多くてそれぞれの電流が一度に
流れても、大きいノイズが発生することが防止されてい
る。さらに、ＢＩＴＡＣ信号が“Ｈ”レベルであれば、
ＣＢＲサイクルであっても／ＣＥＮＢ信号が“Ｌ”レベ
ルに保たれるので、カラム系の動作も禁止されることは
ない。図１３は、図１２中のφT 信号・ＥＱＬ信号を発
生するためのφT ・ＥＱＬ信号発生回路の一例を示す回
路図である。

【００７３】ここで、１００、１０１は差動回路、１０
２〜１０８はインバータ、１０９〜１１１はナンドゲー
トである。ＷＬＤＯＷＮはワード線ＷＬが立ち上がるま
では“Ｈ”レベルになる信号である。

【００７４】図１３の回路は、以下に述べるような動作
例を実現するように論理構成されている。即ち、ＢＩＴ
ＡＣ信号が“Ｌ”レベルの通常動作時には、ブロック選
択信号ＲＳＬｎで選択されたブロックにおいて、／ＲＡ
Ｓ信号直後に“Ｌ”レベルになる／ＲＳＴＲ信号に同期
して（ＷＬＤＯＷＮ信号はワード線ＷＬが立ち上がるま
では“Ｈ”レベルなので、この場合は無関係）、ＢＬＨ
Ｚ信号が“Ｌ”レベルになり、選択されたメモリセルブ
ロックのビット線対（ＢＬ、／ＢＬ）のイコライズ動作
を停止してワード線ＷＬの立ち上がりを待つ。

【００７５】ＢＩＴＡＣ信号が“Ｈ”レベルになると、
φT 信号を強制的に“Ｈ”レベルにクランプする。何故
ならば、シェアードセンスアンプ方式が採用されている
場合に、隣同士のメモリセルブロックが同時に活性化さ
れると両ブロックともφT 信号がオフしてしまうので、
センスアンプ回路ＳＡでデータを増幅できなくなること
を防ぐ必要があるからである。

【００７６】なお、シェアードセンスアンプ方式が採用
されている場合に、隣同士のメモリセルブロックが同時
に活性化されないように、アドレスビットＡ０、Ａ１用
のアドレスカウンターのすぐ上に隣同士のメモリセルブ
ロックを選択するローアドレスカウンタを配置するよう
にアドレスの入れ替えを行い、ＣＢＲサイクルの８回を
１セットとして全てのワード線ＷＬが立ち上がるように
しても良い。この場合は、ＡＣバーインテストモードで
も、φT 信号を強制的に高レベルにクランプする必要は
ない。

【００７７】勿論、各メモリセルブロックに専用のセン
スアンプ回路ＳＡを設ける方式（シェアードセンスアン
プ方式でない）において、φT 信号そのものを用いない
場合には、上記したような配慮は必要ない。図１４は、
図１中のワード線駆動電圧源７（ＶPP発生回路）および
ＶPP−ＶCC短絡回路１４の一例を示す回路図である。

【００７８】ここで、１２０はＶPP発生用の昇圧回路、
１２１はインバータ回路、１２２はノアゲート、ＣＰは
容量素子、Ｄ…はダイオード、Ｒ１、Ｒ２は抵抗素子、
１２３はＰＭＯＳトランジスタ、１２４は差動回路、１
２５は比較回路である。

【００７９】図１４の回路は、以下に述べるような動作
例を実現するように構成されている。即ち、ＢＩＴＡＣ
信号が“Ｌ”レベルの通常動作時には、ＶPPライン−Ｖ
CCライン間のＰＭＯＳトランジスタ１２３はオフしてお
り、ＶPPライン−ＶCCライン間の昇圧回路１２０が働
き、基準電位Ｖref1に対応するリミット電位までチップ
内でワード線駆動用電位ＶPPを発生する。ＢＩＴＡＣ信
号が“Ｈ”レベルになると、昇圧回路１２０は非動作状
態にされ、代わりに、ＶPP−ＶCC短絡回路１４が動作状
態にされ、ワード線駆動用電位ＶPPは外部電源電位ＶCC
に等しくなる。

【００８０】次に、本発明のＤＲＡＭの第２実施例とし
て、チップ外部から与えられる電源電圧ＶCCをワード線
駆動用電圧として供給し、上記電源電圧ＶCCをチップ上
で降圧した内部降圧電圧ＶDDをメモリセル周辺回路の電
源として供給するための電源降圧回路を使用している場
合について説明する。

【００８１】この第２実施例のＤＲＡＭにおいては、図
１５に示すように、ＡＣバーインモードテストに際して
電源降圧回路１３０の出力ノードを外部電源端子に例え
ば短絡接続するためのＶCC−ＶDD短絡回路１３１を設け
ることが望ましい。

【００８２】これにより、ＡＣバーインモードに設定し
た時、メモリセルのトランスファーゲートのみならず、
その他の回路のトランジスタの絶縁膜のストレスも通常
使用の値よりも高くして電圧ストレスを加速することが
可能になる。図１５は、上記電源降圧回路１３０および
ＶCC−ＶDD短絡回路１３１の一例を示す回路図である。
ここで、１３２はインバータ、１３３、１３４はＰＭＯ
Ｓトランジスタ、１３５は比較回路、Ｒ３、Ｒ４は抵抗
素子である。

【００８３】図１６は、上述したような本発明のＤＲＡ
Ｍに対する時短方式のＡＣバーインテストモードの設定
サイクル、ＡＣストレステストサイクル、テストからの
抜け出しサイクルの動作例を示すタイミング波形図であ
る。この時短方式のＡＣバーインテストモードは、以下
のステップにしたがって実行される。 第１ステップ：ビット線ＢＬを介して同じセンスアンプ
回路ＳＡに接続されているメモリセルに同一データを通
常の書き込みモードで書く。

【００８４】第２ステップ：ＷＣＢＲサイクルを実行す
ると共に、アドレス信号のＡ０Ｒ、Ａ１Ｒビットを
“Ｌ”レベルにする。これにより、ＡＣバーンインテス
トモード信号を発生させる。

【００８５】第３ステップ：以下の設定を行う。（ＣＴ
ｊ、／ＣＴｊ）（ｊ＝０、１以外）を“Ｌ”レベルにす
る。センスアンプ回路ＳＡの駆動力を制限する。ＶPP＝
ＶCCにする。ＶDD＝ＶCCにする。（電源降圧回路を用い
る場合）。但し、シェアードセンスアンプ方式の場合に
は、（ＣＴｊ、／ＣＴｊ）信号のｊ＝０、１、２以外を
“Ｌ”レベルにする。φT 信号を“Ｈ”レベルにする。 第４ステップ：第３ステップにおけるＶPP、ＶDDの設定
が完了するのに充分な時間ｔRP（〜数μ秒）を確保す
る。 第５ステップ：ＶCC電位をバーインを行うべき高電圧に
引き上げる。 第６ステップ：４回または８回のＣＢＲサイクルを１セ
ットとして、ワード線ＷＬに必要な時間だけ複数セット
のＡＣストレスをかける。 第７ステップ：ＲＯＲサイクルのクロックを入力し、Ａ
Ｃバーインモードから抜け出す。

【００８６】なお、上記実施例では、バーンインに際し
ての電圧ストレステストを例にとって説明したが、本発
明は、温度加速に関係なく電圧ストレステストを行う場
合にも有効であることはいうまでもない。

【００８７】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、ウェハー状態あるいはパッケージに封入した
後の状態でワード線に高電圧がかかるデューティー比の
高い交流電圧ストレステストモードを設定する場合に、
電圧ストレステスト専用パッドを必要とせず、通常動作
モードに必要とされる回路以外の回路を極力無くし、チ
ップ面積の増大を抑制でき、しかも、通常の動作とほぼ
同じ動作をさせることにより隣接ワード線間あるいは隣
接ビット線間等の耐圧低下等の通常動作時に起こり得る
予測し難いあらゆる不良モードも同時にスクリーニング
することができ、チップ全体のスクリーニングが実使用
条件に近い形で短時間で可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る時短方式のＡＣバー
インテストモードを搭載したＤＲＡＭの一部を示すブロ
ック図。

【図２】図１中のローアドレス用のアドレスバッファ回
路の一部を取り出して一例を示す回路図。

【図３】図１中のリフレッシュ用アドレスカウンタの１
段分およびバーンインテストモード制御回路の一部を取
り出して一例を示す回路図。

【図４】図１中のアドレス切換回路の一部を取り出して
一例を示す回路図。

【図５】図２乃至図４の回路の通常動作時の動作例を示
すタイミング波形図。

【図６】図２乃至図４の回路のリフレッシュ動作時の動
作例を示すタイミング波形図。

【図７】図２乃至図４の回路の時短方式のＡＣバーイン
テストモード時の動作例を示すタイミング波形図。

【図８】図１中のバーンインテストモード信号発生回路
の一例および動作波形の一例を示す図。

【図９】図１中のローデコーダ回路、ワード線駆動回路
の一部を取り出して一例を示す回路図。

【図１０】図９の回路のの動作波形の一例を示す波形
図。

【図１１】図１中の予備ローデコーダ・ワード線駆動回
路の一例を示す回路図。

【図１２】図１中のメモリセルアレイの１カラム分およ
びセル周辺回路の一部を取り出して一例を示す回路図。

【図１３】図１２中のφT 信号・ＥＱＬ信号を発生する
ためのφT ・ＥＱＬ信号発生回路の一例を示す回路図。

【図１４】図１中のワード線駆動電圧源およびＶPP−Ｖ
CC短絡回路の一例を示す回路図。

【図１５】本発明の第２実施例に係るＤＲＡＭに設けら
れる電源降圧回路およびＶCC−ＶDD短絡回路の一例を示
す回路図。

【図１６】本発明のＤＲＡＭに対する時短方式のＡＣバ
ーインテストモードの設定サイクル、ＡＣストレステス
トサイクル、テスト抜け出しサイクルを示すタイミング
図。

【図１７】現在提案されているＤＲＡＭの時短方式のＡ
Ｃバーインテストモードを実現するための一回路例を示
す回路図。

【図１８】現在提案されているＤＲＡＭの時短方式のＡ
Ｃバーインテストモードを実現するための他の回路例を
示す回路図。

【図１９】現在提案されているＤＲＡＭの時短方式のＡ
Ｃバーインテストモードを実現するためのさらに他の回
路例を示す回路図。

【符号の説明】

１…メモリセルアレイ、２（２ａ、２ｂ）…外部端子、
３…アドレスバッファ回路、４…リフレッシュ用アドレ
スカウンタ、５…アドレス切換回路、６…ローデコーダ
回路（ワード線選択回路）、７…ワード線駆動用電圧
源、８…ワード線駆動回路、９…カラムデコーダ回路、
１０…ＤＲＡＭ回路、１１…ビット線プリチャージ・イ
コライズ回路、１２…ビット線プリチャージ電位（ＶB
L）発生回路、１３…予備ローデコーダ・ワード線駆動
回路、１４…ＶPP−ＶCC短絡回路、２０…バーンインテ
ストモード信号発生回路、２１…バーンインテストモー
ド制御回路、３６…バーンインテストモード制御回路用
二入力ノアゲート、１２０…昇圧回路、１３０…電源降
圧回路、１３１…ＶCC−ＶDD短絡回路、ＭＣ…メモリセ
ル、Ｔ…セルトランジスタ、ＷＬ０、ＷＬ…ワード線、
ＳＷＬ…予備ワード線、ＢＬ、／ＢＬ…ビット線、ＴＰ
…ワード線駆動用ＰＭＯＳトランジスタ、ＳＡ…センス
アンプ回路、ＣＳ…カラム選択回路、ＴＧ…ビット線ト
ランスファゲート、ＢＩＴＡＣ…バーンインテストモー
ド信号。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数個のダイナミック型メモリセルが行
   列状に配置されたメモリセルアレイと、 このメモリセルアレイの同一行のメモリセルに接続され
   るワード線と、 上記メモリセルのリフレッシュ動作のためのリフレッシ
   ュアドレス信号を生成するリフレッシュ用アドレスカウ
   ンタと、 上記リフレッシュアドレス信号が内部ローアドレス信号
   として入力され、この内部ローアドレス信号に応じて任
   意の行を選択するワード線選択機能を有するローデコー
   ダ回路と、 ワード線駆動用電圧源と前記ワード線との間に接続され
   た少なくとも１つのワード線駆動用のＰチャネルＭＯＳ
   トランジスタを有し、前記ローデコーダ回路の出力信号
   に応じて前記ワード線を駆動するワード線駆動回路とを
   有するＤＲＡＭ回路と、 上記ＤＲＡＭ回路の通常動作時に使用される外部端子の
   一部から入力する所定の信号に基ずいて電圧ストレステ
   ストモード信号を発生する電圧ストレステストモード信
   号発生回路と、 この電圧ストレステストモード信号発生回路からのテス
   トモード信号を受け、前記ＤＲＡＭ回路のリフレッシュ
   用アドレスカウンタの出力信号のある特定ビット以上の
   上位ビットのみを同一レベルに固定するように制御し、
   その特定ビット未満の下位ビットは正常にカウント動作
   するように制御する制御回路とを具備することを特徴と
   する半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記ＤＲＡＭ回路は、さらに、不良救済のための予備ワ
   ード線、予備ローデコーダ・ワード線駆動回路を有し、 前記制御回路は、さらに、電圧ストレステストに際して
   上記予備ワード線が通常のワード線と同じデューティー
   比で選択駆動されるように制御することを特徴とする半
   導体記憶装置。
3. 【請求項３】 請求項１、２のいずれか１項に記載の半
   導体記憶装置において、 前記ワード線駆動用電圧源は、半導体チップ外部の電源
   である、または、半導体チップ外部から与えられる電源
   電圧をチップ上で昇圧してワード線駆動用電圧を生成す
   る昇圧回路であり、このワード線駆動用電圧を前記ワー
   ド線駆動回路の電源として供給することを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、 前記制御回路は、さらに、電圧ストレステストに際して
   前記昇圧回路の出力ノードを外部電源端子に接続するよ
   うに制御することを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１、２のいずれか１項に記載の半
   導体記憶装置において、 前記ＤＲＡＭ回路は、さらに、半導体チップ外部から与
   えられる電源電圧をチップ上で降圧してメモリセル周辺
   回路の電源として供給する電源降圧回路を有し、 前記制御回路は、さらに、電圧ストレステストに際して
   上記電源降圧回路の出力ノードを外部電源端子に接続す
   るように制御することを特徴とする半導体記憶装置。