JP4256327B2 - スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法 - Google Patents

スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法 Download PDF

Info

Publication number
JP4256327B2
JP4256327B2 JP2004322497A JP2004322497A JP4256327B2 JP 4256327 B2 JP4256327 B2 JP 4256327B2 JP 2004322497 A JP2004322497 A JP 2004322497A JP 2004322497 A JP2004322497 A JP 2004322497A JP 4256327 B2 JP4256327 B2 JP 4256327B2
Authority
JP
Japan
Prior art keywords
terminal
potential
data
memory cell
supplied
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004322497A
Other languages
English (en)
Other versions
JP2006134477A (ja
Inventor
博之 大竹
修 平林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004322497A priority Critical patent/JP4256327B2/ja
Priority to US11/022,791 priority patent/US7099182B2/en
Publication of JP2006134477A publication Critical patent/JP2006134477A/ja
Application granted granted Critical
Publication of JP4256327B2 publication Critical patent/JP4256327B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）に関し、例えば、メモリセルのスタティックノイズマージン（ＳＮＭ）に関する。
ＳＲＡＭのメモリセルは、典型的には、相互に入力と出力が接続された第１、第２インバータと、第１、第２インバータの出力端とビット線対とを接続する第１、第２トランスファートランジスタを有する。第１、第２インバータは、それぞれ、負荷トランジスタとドライバトランジスタとから構成される。第１、第２トランスファートランジスタのゲートは、ワード線ＷＬと接続される。
従来は、ＳＮＭを計測するには、通常のメモリセルとは別に用意された計測用メモリセルが用いられていた。計測用メモリセルは、メモリセルの構成に加えて、各ノードと接続されたパッドを有する。計測の際、ビット線、ワード線は電位ＶＤＤに固定されている。そして、まず、第１、第２インバータの端子を所定の電位にバイアスした状態で、第１インバータの入力端、出力端にそれぞれ相当するノードＮＢ、ＮＡの関係（トランスファーカーブ）が求められる。すなわち、第２インバータへの電位供給端をオープンにし、第１インバータへの電位供給端を電位ＶＤＤ、電位ＶＳＳにバイアスした状態で、ノードＮＢの電位をＶＳＳから電位ＶＤＤまで遷移させる。そして、横軸に端子ＮＢの電位、縦軸に端子ＮＡの電位をプロットすることにより、第１インバータのトランスファーカーブが得られる。
同様に、第１インバータへの電位供給端をオープンにし、第２インバータへの電位供給端を電位ＶＤＤ、電位ＶＳＳにバイアスした状態で、ノードＮＡの電位をＶＳＳから電位ＶＤＤまで遷移させることにより第２インバータのトランスファーカーブを求める。そして、２つのトランスファーカーブを重ねる。この結果、Azeez j. Bhavnagarwala等の"The Impact of Intrinsic Device Fluctuations on CMOS SRAM Cell stability"と称する論文（非特許文献１）のFig. 1に示されるような、セルの安定特性（butterfly curve）が得られる。この２つのトランスファーカーブに囲まれた２つの領域に内接する正方形の一辺の長さが、ＳＮＭに相当する。一般に、ＳＮＭが大きいほどチップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。このため、ＳＮＭを大きく取ることがメモリセルを設計する上で重要であり、ＳＮＭを調べることはセル開発上、重要である。
しかしながら、上記の方法では、計測用のメモリセルのＳＮＭを計測するに留まり、製品としてのチップ上のメモリセルのＳＮＭを計測することはできない。また、１つの計測用セルごとに、各パッドにピンをつけて実測するため、多大な計測時間を要するとともに得られるデータ量にも限界がある。
この出願の発明に関連する先行技術文献情報としては次のものがある。
特開平5-290599号公報 Azeez J. Bhavnagarwala et a.、The Impact of Intrinsic Device Fluctuations on CMOS SRAM Cell Stability、「IEEE JOURNAL OF SOKID-STATE CIRCUITS」、2001年４月、VOL. 36、NO.4、p.659
本発明は、ＳＮＭを容易に計測可能なスタティックランダムアクセスメモリおよびＳＮＭ計測方法を提供しようとするものである。
本願発明の一態様によれば、第１端子と第２端子の間に直列接続された第１負荷素子および第１トランジスタを有し、第１入力端子および第１出力端子を有する第１インバータと、第３端子と第４端子の間に直列接続された第２負荷素子および第２トランジスタを有し、前記第１出力端子と接続された第２入力端子および前記第１入力端子と接続された第２出力端子を有する第２インバータと、前記第１出力端子と第１ビット線とを選択的に電気的に接続する第１トランスファートランジスタと、前記第２出力端子と第２ビット線とを選択的に電気的に接続する第２トランスファートランジスタと、を具備するメモリセルを具備し、前記メモリセルから第１データが読み出される際、少なくとも前記第３端子は高位電位ＶＤＤ−ΔＶを供給され、前記第４端子は前記高位電位より小さい低位電位ＶＳＳを供給され、前記第２端子は前記低位電位より大きい低位電位ＶＳＳ＋ΔＶを供給され、前記電位ΔＶを順次大きくしながらデータの読み出しを繰り返し、その読み出したデータが前記第１データと一致しなくなった時点での前記電位ΔＶを擬似的スタティックノイズマージンとみなすことにより、スタティックノイズマージンの計測が擬似的に行われることを特徴とするスタティックランダムアクセスメモリが提供される。
また、本願発明の一態様によれば、第１端子と第２端子の間に直列接続された第１負荷素子および第１トランジスタを有し、第１入力端子および第１出力端子を有する第１インバータと、第３端子と第４端子の間に直列接続された第２負荷素子および第２トランジスタを有し、前記第１出力端子と接続された第２入力端子および前記第１入力端子と接続された第２出力端子を有する第２インバータと、前記第１出力端子と第１ビット線とを選択的に電気的に接続する第１トランスファートランジスタと、前記第２出力端子と第２ビット線とを選択的に電気的に接続する第２トランスファートランジスタと、を具備するメモリセルを具備し、前記メモリセルから第２データが読み出される際、少なくとも前記第１端子は高位電位ＶＤＤ−ΔＶを供給され、前記第２端子は前記高位電位より小さい低位電位ＶＳＳを供給され、前記第４端子は前記低位電位より大きい低位電位ＶＳＳ＋ΔＶを供給され、前記電位ΔＶを順次大きくしながらデータの読み出しを繰り返し、その読み出したデータが前記第２データと一致しなくなった時点での前記電位ΔＶを擬似的スタティックノイズマージンとみなすことにより、スタティックノイズマージンの計測が擬似的に行われることを特徴とするスタティックランダムアクセスメモリが提供される。
さらに、本願発明の一態様によれば、第１端子と第２端子の間に直列接続された第１負荷素子および第１トランジスタを有し、第１入力端子および第１出力端子を有する第１インバータと、第３端子と第４端子の間に直列接続された第２負荷素子および第２トランジスタを有し、前記第１出力端子と接続された第２入力端子および前記第１入力端子と接続された第２出力端子を有する第２インバータと、前記第１出力端子と第１ビット線とを選択的に電気的に接続する第１トランスファートランジスタと、前記第２出力端子と第２ビット線とを選択的に電気的に接続する第２トランスファートランジスタと、を具備するメモリセルの擬似スタティックノイズマージンの計測方法であって、前記第１端子および前記第３端子に高位電位ＶＤＤを供給し、前記第２端子および前記第４端子に前記高位電位より小さい低位電位ＶＳＳを供給した状態で、前記メモリセルに書き込みデータを書き込む工程と、前記メモリセルに書き込みデータを書き込む工程の後、少なくとも前記第３端子に高位電位ＶＤＤ−ΔＶを供給し、前記第４端子に前記低位電位ＶＳＳを供給し、前記第２端子に低位電位ＶＳＳ＋ΔＶを供給した状態で、前記メモリセルから読み出しデータを読み出す工程と、前記書き込みデータと、前記読み出しデータと、の一致を検証する工程と、を具備し、前記読み出しデータが不一致となるまで、前記電位ΔＶを順次大きくしながら前記読み出しデータの読み出しと前記検証とを繰り返し、不一致となった時点での前記電位ΔＶを擬似的スタティックノイズマージンとみなすことにより、前記メモリセルのスタティックノイズマージンを擬似的に計測することを特徴とする擬似スタティックノイズマージンの計測方法が提供される。
本発明によれば、ＳＮＭを容易に計測可能なスタティックランダムアクセスメモリおよびＳＮＭ計測方法を提供できる。
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１実施形態）
図１は、本発明の第１実施形態に係るスタティックランダムアクセスメモリ１の主要部を示す図である。図１に示すように、スタティックランダムアクセスメモリ１は、メモリセルアレイ２と、周辺回路３と、コア部周辺回路４と、を有する。メモリセルアレイ２は、後述のメモリセルが複数個設けられた構成を有する。周辺回路３は、外部とのデータの授受を行うデータ入出力系回路、メモリにコマンドおよびアドレスを供給するためのコマンド・アドレス入力系回路、デコーダ系回路等の制御回路を有する。コア部周辺回路４は、ロウデコーダ、カラムデコーダ、センスアンプ等を有する。
メモリセルアレイ２、周辺回路３、コア部周辺回路４には、それぞれ独立した電位供給端が設けられる。すなわち、メモリセルアレイ２には、電源電位（高位電位）供給のための電位供給端ＶＤＤ１、共通電位（低位電位、典型的には接地電位）供給のための電位供給端ＶＳＳ１、ＶＳＳ２が設けられる。これらの電位供給端は、後述のメモリセルの所定のノードと電気的に接続される。同様に、周辺回路３およびコア部周辺回路４は、それぞれ、電源電位を供給するための電位供給端ＶＤＤ、共通電位供給のための電位供給端ＶＳＳを有する。各電位供給端は、スタティックランダムアクセスメモリ１の外部の電源と電気的に接続され、ここを介して各部位に電位が供給される。
図２は、第１実施形態に係るメモリセルを示している。図２に示すように、メモリセルは、インバータ（第１インバータ）ＩＶ１およびインバータＩＶ２（第２インバータ）と、トランスファートランジスタ（第１トランスファートランジスタ）Ｔ１と、トランスファートランジスタ（第２トランスファートランジスタ）Ｔ２とを有する。
インバータＩＶ１は、直列接続された負荷素子（第１負荷素子）Ｌ１と駆動用のｎ型のＭＯＳトランジスタ（第１ドライバトランジスタ）Ｄ１とからなる。図では、負荷素子Ｌ１としてｐ型のＭＯＳトランジスタ（第１負荷トランジスタ）が用いられた例が示されている。この場合、負荷トランジスタＬ１のゲートとドライバトランジスタＤ１のゲートとは相互に接続される。インバータＩＶ１の、負荷トランジスタＬ１側の端部（第１端子）Ｎ１は電源ラインＶＤＤ１と電気的に接続され、ドライバトランジスタＤ１側の端部（第２端子）Ｎ２は電位供給端ＶＳＳ１と電気的に接続されている。
同様に、インバータＩＶ２は、直列接続された負荷素子（第２負荷素子）Ｌ２と駆動用のｎ型のＭＯＳトランジスタ（第２ドライバトランジスタ）Ｄ２とからなる。図２は、負荷素子Ｌ２としてｐ型のＭＯＳトランジスタ（第２負荷トランジスタ）が用いられ、負荷トランジスタＬ２のゲートとドライバトランジスタＤ２のゲートとが相互に接続された状態を例示している。インバータＩＶ２の、負荷トランジスタＬ２側の端部（第３端子）Ｎ３は電源ラインＶＤＤ１と電気的に接続され、ドライバトランジスタＤ２側の端部（第４端子）Ｎ４は電位供給端ＶＳＳ２と電気的に接続されている。
インバータＩＶ１の入力端とインバータＩＶ２の出力端とは接続され、インバータＩＶ１の出力端とインバータＩＶ２の入力端とは接続されている。インバータＩＶ１の出力端はトランスファートランジスタＴ１を介してビット線ＢＬと接続され、インバータＩＶ２の出力端はトランスファートランジスタＴ２を介してビット線／ＢＬと接続されている。トランスファートランジスタＴ１、Ｔ２のゲートはワード線ＷＬと接続されている。
トランスファートランジスタＴ１とトランスファートランジスタＴ２、負荷トランジスタＬ１と負荷トランジスタＬ２、ドライバトランジスタＤ１とドライバトランジスタＤ２と、はそれぞれが同一のゲート長（Ｌ）、ゲート幅（Ｗ）、しきい値（Ｖｔｈ）を持つように設計される。読み出し時にはワード線ＷＬが活性化されてセル電流によりビット線ＢＬあるいはビット線／ＢＬをロー側に駆動することによりビット線ＢＬ、／ＢＬにセルデータが読み出される。また、書き込み時には同じくワード線ＷＬを活性化してビット線ＢＬ、／ＢＬを所望のデータ極性に応じた電位にバイアスすることによりメモリセルにデータが書き込まれる。
上記のように、インバータＩＶ１、ＩＶ２の共通電位側の電位供給端ＶＳＳ１、ＶＳＳ２は相互に分離している。これは、いわゆる点対照型のメモリセルを採用することにより実現できる。図３は、点対照型のメモリセルの主要部を示す平面図である。図３に示すように、紙面の上下方向に沿って４つの活性領域（アクティブ領域）ＡＡ１乃至ＡＡ４が設けられる。
ゲート電極Ｇ１が、活性領域ＡＡ１、ＡＡ２、ＡＡ３の上方を亘る。ゲート電極Ｇ１と、活性領域ＡＡ１のゲート電極Ｇ１の上下側の部分の拡散層によりドライバトランジスタＤ１が構成される。活性領域ＡＡ１のゲート電極Ｇ１の下側の部分が電位供給端ＶＳＳ１と電気的に接続される。
ゲート電極Ｇ１と、活性領域ＡＡ２のゲート電極Ｇ１の上下側の部分の拡散層により負荷トランジスタＬ１が構成される。活性領域ＡＡ３のゲート電極の下側の部分が、電位供給端ＶＤＤ１と電気的に接続される。
ゲート電極Ｇ２が活性領域ＡＡ１の上方を亘る。ゲート電極Ｇ２と、活性領域ＡＡ１のゲート電極Ｇ２の上下側の部分の拡散層によりトランスファートランジスタＴ１が構成される。ゲート電極Ｇ１、Ｇ２の間において、配線層Ｉ１により活性領域ＡＡ１、ＡＡ２が相互に接続される。
ゲート電極Ｇ３が、活性領域ＡＡ２、ＡＡ３、ＡＡ４の上方を亘る。ゲート電極Ｇ３と、活性領域ＡＡ４のゲート電極Ｇ３の上下側の部分の拡散層によりドライバトランジスタＤ２が構成される。活性領域ＡＡ４のゲート電極Ｇ３の上側の部分が電位供給端ＶＳＳ２と電気的に接続される。
ゲート電極Ｇ３と、活性領域ＡＡ３のゲート電極の上下側の部分の拡散層により負荷トランジスタＬ２が構成される。活性領域ＡＡ３のゲート電極Ｇ３の上側の部分が、電位供給端ＶＤＤ１と電気的に接続される。
ゲート電極Ｇ４が活性領域ＡＡ４の上方を亘る。ゲート電極Ｇ４と、活性領域ＡＡ４のゲート電極Ｇ４の上下側の部分の拡散層によりトランスファートランジスタＴ２が構成される。ゲート電極Ｇ３、Ｇ４の間において、配線層Ｉ２により活性領域ＡＡ３、ＡＡ４が相互に接続される。
配線層Ｉ１、活性領域ＡＡ２、ゲート電極Ｇ３は、コンタクトＣ１により接続される。配線層Ｉ２、活性領域ＡＡ３、ゲート電極Ｇ１は、コンタクトＣ２により接続される。
このように点対称型のメモリセルは、図２のノードＮ２、Ｎ４に相当する場所が相互に分離しているので、ノードＮ２、Ｎ４に異なる電位を印加することができる。
次に、図４、図５、図９を用いて、“０”データ保持時の擬似ＳＮＭの計測方法を説明する。図９は、第１実施形態に係る擬似スタティックノイズマージンの計測方法を示すフローチャートである。図４および図９に示すように、通常状態で、ライトコマンドが供給されると共に、電位供給端ＶＤＤ１に電位ＶＤＤが印加され、電位供給端ＶＳＳ１および電位供給端ＶＳＳ２に電位ＶＳＳが印加された状態で、メモリセルに“０” データが書き込まれる（ステップＳ１）。次にテストモードコマンドが入力された後、図５に示すように、電位供給端ＶＤＤ１に電位ＶＤＤ−ΔＶが印加され、電位供給端ＶＳＳ１に電位ＶＳＳ＋ΔＶが印加され、電位供給端ＶＳＳ２に電位ＶＳＳが印加される。ワード線ＷＬ、ビット線ＢＬ、／ＢＬは常に電位ＶＤＤが印加されている。
次に、ΔＶを順次大きくしながらデータの読み出しが行われる。すなわち、ΔＶ＝Ｖ０としてデータが読み出され、次いでΔＶ＝Ｖ１（＞Ｖ０）としてデータが読み出され、という処理が繰り返される。そして、メモリセルから読み出されたデータが、先に書き込んだデータと一致しなくなった時点でのΔＶが記録される。すなわち、電位供給端ＶＤＤ１に電位ＶＤＤ−ΔＶが印加され、電位供給端ＶＳＳ１に電位ＶＳＳ＋ΔＶが印加され、電位供給端ＶＳＳ２に電位ＶＳＳが印加された状態で、メモリセルからデータが読み出される（ステップＳ２）。次に、書き込みデータと読み出しデータとが一致しているかが判定される（ステップＳ３）。ステップＳ３での判定が真であった場合、ΔＶが、先のΔＶから微小値増加され（ステップＳ４）、処理はステップＳ２に移行する。ステップＳ２乃至ステップＳ４の処理が繰り返されている最中に、書き込みデータと読み出しデータとが不一致となった場合、その際のΔＶが記録され（ステップＳ５）、処理が終了する。メモリセルから読み出されたデータと先に書き込んだデータとの不一致は、メモリセルに供給される電位がΔＶが加味された値となることによって、メモリセルが保持するデータが破壊されたことを意味し、このΔＶを擬似的なＳＮＭとみなす。ここまでの一連の動作が全てのメモリセルに対して同時に行われることにより、“０”データ保持時の全メモリセルの擬似ＳＮＭが得られる。
“１”データの場合も同様に行われる。この場合、電位供給端ＶＳＳ１は電位ＶＳＳに固定され、電位供給端ＶＳＳ２には電位ＶＳＳ＋ΔＶが印加される。電位供給端ＶＤＤ１の電位は、“０”データの場合と同じく、電位ＶＤＤ−ΔＶである。そして、“０”データの場合と同じく、“１”データ保持時の全メモリセルの擬似ＳＮＭが得られる。この結果、メモリセルのフェイルビットマップを求めることができる。
図６は、ΔＶが加味された電位を供給された際の“０”データ保持のあるメモリセルの安定特性を示している。図６において、実線は、電位供給端ＶＤＤ１に電位ＶＤＤ−ΔＶが印加され、電位供給端ＶＳＳ１に電位ＶＳＳ＋ΔＶが印加され、電位供給端ＶＳＳ２に電位ＶＳＳが印加された状態でのインバータＩＶ１の安定特性を示している。破線は、電位供給端ＶＤＤ１に電位ＶＤＤ−ΔＶが印加され、電位供給端ＶＳＳ１に電位ＶＳＳが印加され、電位供給端ＶＳＳ２に電位ＶＳＳ＋ΔＶが印加された状態でのインバータＩＶ２の安定特性を示している。図６には、参考として、従来の方法により得られたメモリセルの安定特性が一点鎖線により示されている。
図６に示すように、ΔＶが加味された電位が印加されたメモリセルの安定特性曲線（実線および破線）は、通常の電位が印加された状態の安定特性曲線（一点鎖線）から、ΔＶの分だけずれている。そして、一点鎖線により囲まれた領域に形成される、ＳＮＭを示す正方形が、実線および破線の場合形成されていない。これは、ΔＶが加味された電位が印加された状態では、メモリセルの安定性が損なわれていることを示している。
本発明の第１実施形態に係るスタティックランダムアクセスメモリによれば、通常の電位にΔＶが加味された電位が供給されたメモリセルから、ΔＶを順次変化させながらデータが逐次読みだされ、正しいデータが読み出されなかった際のΔＶをＳＮＭとみなす。このため、製品用のメモリセルと別に計測用のメモリセルを作製することなく擬似的なＳＮＭを計測することができる。また、製品用のメモリセルのＳＮＭを実測することができる。
また、短時間で多くのメモリセルのＳＮＭを計測することができる。このため、製品用のメモリセルのＳＮＭのマスデータを得る事ができる。これにより、弱いセルを出荷前にスクリーニングすることができ、チップの信頼性が向上する。
（第２実施形態）
第１実施形態では、インバータＩＶ１、ＩＶ２に高位の電位を供給するノードＮ１、Ｎ３に同じ電位が供給される状態でＳＮＭが計測される。これに対して、第２実施形態では、ノードＮ１、Ｎ３に異なる電位が供給される。図７は、本発明の第２実施形態に係るスタティックランダムアクセスメモリ１１の主要部を示す図である。図８は、第２実施形態に係るメモリセル、および第２実施形態に係るＳＮＭ計測方法の際の主要部の電位の状態を示している。図７、図８に示すように、メモリセル１２には、図１の構成に加えて電源電位供給のための電位供給端ＶＤＤ２が設けられる。電位供給端ＶＤＤ１はインバータＩＶ１と電気的に接続され、電位供給端ＶＤＤ２はインバータＩＶ２と電気的に接続される。
ＳＮＭの計測方法は、第１実施形態と同様であり、メモリセルに供給される電位が異なる。すなわち、図８に示すように、“０”データが読み出される際、まず、電位供給端ＶＤＤ１に電位ＶＤＤが印加され、電位供給端ＶＤＤ２に電位ＶＤＤ−ΔＶが印加される。第１実施形態と同じく、電位供給端ＶＳＳ１には電位ＶＳＳ＋ΔＶが供給され、電位供給端ＶＳＳ２には電位ＶＳＳが供給される。そして、第１実施形態と同じく、ΔＶを順次大きくしながらデータが逐次読み出され、正しいデータが読み出されなかった際のΔＶが計測される。図１０のフローチャートも第１実施形態（図９）と同様であり、異なるのはステップＳ２の替わりにステップＳ１２が行われることである。ステップＳ１２では、電位供給端ＶＤＤ１に電位ＶＤＤが印加され、電位供給端ＶＤＤ２に電位ＶＤＤ−ΔＶが印加され、電位供給端ＶＳＳ１には電位ＶＳＳ＋ΔＶが供給され、電位供給端ＶＳＳ２には電位ＶＳＳが供給された状態で、メモリセルからデータが読み出される。
“１”データが読み出される際は、電位供給端ＶＤＤ１に電位ＶＤＤ−ΔＶが印加され、電位供給端ＶＤＤ２に電位ＶＤＤが印加され、電位供給端ＶＳＳ１には電位ＶＳＳが供給され、電位供給端ＶＳＳ２には電位ＶＳＳ＋ΔＶが供給される。
本発明の第２実施形態に係るスタティックランダムアクセスメモリによれば、第１実施形態と同じく、通常の電位にΔＶが加味された電位が供給されたメモリセルから、ΔＶを順次変化させながらデータが読み出され、正しいデータが読み出されなかった際のΔＶをＳＮＭとみなす。このため、第１実施形態と同じ効果を得られる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１実施形態に係るスタティックランダムアクセスメモリの主要部を示す図。 第１実施形態に係るメモリセルを示す図。 点対照型のメモリセルの主要部を示す平面図。 第１実施形態に係るＳＮＭ計測方法の際の入力コマンドを例示する図。 第１実施形態に係るＳＮＭ計測方法の際の主要部の電位の状態を示す図。 ΔＶが加味された電位を供給された際の“０”データ保持のメモリセルの安定特性を示す図。 本発明の第２実施形態に係るスタティックランダムアクセスメモリの主要部を示す図。 第２実施形態に係るＳＮＭ計測方法の際の主要部の電位の状態を示す図。 第１実施形態に係るＳＮＭ計測方法を示すフローチャート。 第２実施形態に係るＳＮＭ計測方法を示すフローチャート。
符号の説明
１、１１…スタティックランダムアクセスメモリ、２、１２…メモリセルアレイ、３…周辺回路、４…コア部周辺回路、ＩＶ１、ＩＶ２…インバータ、Ｔ１、Ｔ２…トランスファートランジスタ、Ｌ１、Ｌ２…負荷素子（負荷トランジスタ）、Ｄ１、Ｄ２…ドライバトランジスタ、Ｎ１〜Ｎ４、ＮＡ、ＮＢ…ノード、ＷＬ…ワード線、ＢＬ、／ＢＬ…ビット線、ＡＡ１〜ＡＡ４…活性領域、Ｇ１〜Ｇ４…ゲート電極、Ｉ１、Ｉ２…配線層、Ｃ１、Ｃ２…コンタクト。

Claims (5)

  1. 第１端子と第２端子の間に直列接続された第１負荷素子および第１トランジスタを有し、第１入力端子および第１出力端子を有する第１インバータと、
    第３端子と第４端子の間に直列接続された第２負荷素子および第２トランジスタを有し、前記第１出力端子と接続された第２入力端子および前記第１入力端子と接続された第２出力端子を有する第２インバータと、
    前記第１出力端子と第１ビット線とを選択的に電気的に接続する第１トランスファートランジスタと、
    前記第２出力端子と第２ビット線とを選択的に電気的に接続する第２トランスファートランジスタと、
    を具備するメモリセルを具備し、
    前記メモリセルから第１データが読み出される際、
    少なくとも前記第３端子は高位電位ＶＤＤ−ΔＶを供給され、
    前記第４端子は前記高位電位より小さい低位電位ＶＳＳを供給され、
    前記第２端子は前記低位電位より大きい低位電位ＶＳＳ＋ΔＶを供給され、
    前記電位ΔＶを順次大きくしながらデータの読み出しを繰り返し、その読み出したデータが前記第１データと一致しなくなった時点での前記電位ΔＶを擬似的スタティックノイズマージンとみなすことにより、スタティックノイズマージンの計測が擬似的に行われることを特徴とするスタティックランダムアクセスメモリ。
  2. 前記メモリセルから第１データが読み出される際、前記第１端子は、前記高位電位ＶＤＤ−ΔＶ、または、前記高位電位より大きい高位電位ＶＤＤを供給されることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
  3. 第１端子と第２端子の間に直列接続された第１負荷素子および第１トランジスタを有し、第１入力端子および第１出力端子を有する第１インバータと、
    第３端子と第４端子の間に直列接続された第２負荷素子および第２トランジスタを有し、前記第１出力端子と接続された第２入力端子および前記第１入力端子と接続された第２出力端子を有する第２インバータと、
    前記第１出力端子と第１ビット線とを選択的に電気的に接続する第１トランスファートランジスタと、
    前記第２出力端子と第２ビット線とを選択的に電気的に接続する第２トランスファートランジスタと、
    を具備するメモリセルを具備し、
    前記メモリセルから第２データが読み出される際、
    少なくとも前記第１端子は高位電位ＶＤＤ−ΔＶを供給され、
    前記第２端子は前記高位電位より小さい低位電位ＶＳＳを供給され、
    前記第４端子は前記低位電位より大きい低位電位ＶＳＳ＋ΔＶを供給され、
    前記電位ΔＶを順次大きくしながらデータの読み出しを繰り返し、その読み出したデータが前記第２データと一致しなくなった時点での前記電位ΔＶを擬似的スタティックノイズマージンとみなすことにより、スタティックノイズマージンの計測が擬似的に行われることを特徴とするスタティックランダムアクセスメモリ。
  4. 前記メモリセルから第２データが読み出される際、前記第３端子は、前記高位電位ＶＤＤ−ΔＶ、または、前記高位電位より大きい高位電位ＶＤＤを供給されることを特徴とする請求項３に記載のスタティックランダムアクセスメモリ。
  5. 第１端子と第２端子の間に直列接続された第１負荷素子および第１トランジスタを有し、第１入力端子および第１出力端子を有する第１インバータと、
    第３端子と第４端子の間に直列接続された第２負荷素子および第２トランジスタを有し、前記第１出力端子と接続された第２入力端子および前記第１入力端子と接続された第２出力端子を有する第２インバータと、
    前記第１出力端子と第１ビット線とを選択的に電気的に接続する第１トランスファートランジスタと、
    前記第２出力端子と第２ビット線とを選択的に電気的に接続する第２トランスファートランジスタと、
    を具備するメモリセルの擬似スタティックノイズマージンの計測方法であって、
    前記第１端子および前記第３端子に高位電位ＶＤＤを供給し、前記第２端子および前記第４端子に前記高位電位より小さい低位電位ＶＳＳを供給した状態で、前記メモリセルに書き込みデータを書き込む工程と、
    前記メモリセルに書き込みデータを書き込む工程の後、少なくとも前記第３端子に高位電位ＶＤＤ−ΔＶを供給し、前記第４端子に前記低位電位ＶＳＳを供給し、前記第２端子に低位電位ＶＳＳ＋ΔＶを供給した状態で、前記メモリセルから読み出しデータを読み出す工程と、
    前記書き込みデータと、前記読み出しデータと、の一致を検証する工程と、
    を具備し、
    前記読み出しデータが不一致となるまで、前記電位ΔＶを順次大きくしながら前記読み出しデータの読み出しと前記検証とを繰り返し、不一致となった時点での前記電位ΔＶを擬似的スタティックノイズマージンとみなすことにより、前記メモリセルのスタティックノイズマージンを擬似的に計測することを特徴とする擬似スタティックノイズマージンの計測方法。
JP2004322497A 2004-11-05 2004-11-05 スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法 Expired - Fee Related JP4256327B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004322497A JP4256327B2 (ja) 2004-11-05 2004-11-05 スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法
US11/022,791 US7099182B2 (en) 2004-11-05 2004-12-28 Static random access memory and pseudo-static noise margin measuring method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004322497A JP4256327B2 (ja) 2004-11-05 2004-11-05 スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法

Publications (2)

Publication Number Publication Date
JP2006134477A JP2006134477A (ja) 2006-05-25
JP4256327B2 true JP4256327B2 (ja) 2009-04-22

Family

ID=36316141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004322497A Expired - Fee Related JP4256327B2 (ja) 2004-11-05 2004-11-05 スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法

Country Status (2)

Country Link
US (1) US7099182B2 (ja)
JP (1) JP4256327B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301835B2 (en) * 2005-09-13 2007-11-27 International Business Machines Corporation Internally asymmetric methods and circuits for evaluating static memory cell dynamic stability
US7304895B2 (en) * 2005-09-13 2007-12-04 International Business Machines Corporation Bitline variable methods and circuits for evaluating static memory cell dynamic stability
US7376001B2 (en) * 2005-10-13 2008-05-20 International Business Machines Corporation Row circuit ring oscillator method for evaluating memory cell performance
JP2007157287A (ja) * 2005-12-07 2007-06-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007317316A (ja) * 2006-05-26 2007-12-06 Toshiba Corp 半導体記憶装置
JP2008065974A (ja) * 2006-08-11 2008-03-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4973254B2 (ja) * 2007-03-14 2012-07-11 富士通セミコンダクター株式会社 評価方法および半導体装置の製造方法
JP4411443B2 (ja) 2007-03-31 2010-02-10 国立大学法人九州工業大学 Ｓｒａｍメモリセルの評価方法及びｓｒａｍメモリセルの評価プログラム
TWI346338B (en) * 2007-10-23 2011-08-01 Nat Univ Tsing Hua Access unit for a static random accesss memory
US7768848B2 (en) * 2007-11-05 2010-08-03 International Business Machines Corporation On-chip characterization of noise-margins for memory arrays
US7755960B2 (en) * 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US7636268B1 (en) 2008-02-06 2009-12-22 Xilinx, Inc. Integrated circuit with improved static noise margin
JP2012059330A (ja) * 2010-09-10 2012-03-22 Toshiba Corp 半導体装置
KR101324669B1 (ko) 2011-12-22 2013-11-04 넷솔 주식회사 메모리 장치 및 메모리 장치의 전압 설정 방법
US8729908B2 (en) 2012-02-29 2014-05-20 International Business Machines Corporation Static noise margin monitoring circuit and method
US20160064069A1 (en) * 2014-09-02 2016-03-03 Texas Instruments Incorporated Low voltage sram
CN112885401B (zh) * 2021-03-25 2022-05-27 长鑫存储技术有限公司 存储单元信号裕度确定方法及装置、存储介质及电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW243531B (ja) * 1993-09-03 1995-03-21 Motorola Inc
TW299448B (ja) * 1995-07-20 1997-03-01 Matsushita Electric Ind Co Ltd
TW308346U (en) * 1996-12-12 1997-06-11 Winbond Electronics Corp Device for sintering appearance of disc-type brake pad
JP2003123482A (ja) * 2001-03-27 2003-04-25 Sony Corp 記憶データの読み出し方法および半導体記憶装置

Also Published As

Publication number Publication date
US7099182B2 (en) 2006-08-29
JP2006134477A (ja) 2006-05-25
US20060098475A1 (en) 2006-05-11

Similar Documents

Publication Publication Date Title
JP4256327B2 (ja) スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法
US8014191B2 (en) Semiconductor memory
JP3602939B2 (ja) 半導体記憶装置
US7038925B1 (en) Static semiconductor memory device having T-type bit line structure
US7301793B2 (en) Semiconductor memory device
US8072798B2 (en) Semiconductor memory device
US7123504B2 (en) Semiconductor integrated circuit device having static random access memory mounted thereon
US7430134B2 (en) Memory cell structure of SRAM
US7697320B2 (en) Semiconductor memory device
KR100824798B1 (ko) 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
JP4907117B2 (ja) 半導体装置
JP2003132684A (ja) 半導体記憶装置
US7489576B2 (en) Semiconductor storage device
KR20040069823A (ko) 듀얼 포트 반도체 메모리 장치
US20110019464A1 (en) Smart Well Assisted SRAM Read and Write
US6741510B2 (en) Semiconductor memory device capable of performing burn-in test at high speed
US20110007557A1 (en) Semiconductor memory device
US6504784B1 (en) Semiconductor memory device with reduced standby current
JP2002093195A (ja) 半導体記憶装置および半導体記憶装置のテスト方法
JP4641726B2 (ja) 半導体記憶装置
JP3678117B2 (ja) 半導体記憶装置およびその検査方法
US6765253B2 (en) Semiconductor memory device
JP2658932B2 (ja) 半導体記憶装置
JP2008065863A (ja) 半導体記憶装置
JP3557175B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080815

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090127

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090129

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120206

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120206

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees