JP2012059330A

JP2012059330A - 半導体装置

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Publication number: JP2012059330A
Application number: JP2010203614A
Authority: JP
Inventors: Osamu Hirabayashi; 修平林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-09-10
Filing date: 2010-09-10
Publication date: 2012-03-22
Also published as: US20120063210A1

Abstract

【課題】ＳＲＡＭを低電圧で動作可能とすることを目的とする。
【解決手段】
実施形態のメモリセルは、同一の電源ノードに接続され互いにクロスカップルされた第１、第２のインバータと、第１のトランスファトランジスタと、第２のトランスファトランジスタとを備えたＳＲＡＭメモリセルを備える。前記第１のインバータを構成するＮＭＯＳトランジスタのソース端子には、電圧印加部から所定の電圧を印加される。反転判定部は、前記第１、第２のトランスファトランジスタを介して前記ＳＲＡＭメモリセルに接続され、前記ＳＲＡＭメモリセルにデータが書き込まれた状態で、前記ワード線にワード線選択電位が印加された場合に、前記ＳＲＡＭメモリセルに書き込まれたデータが反転するか否かを判定する。前記ワード線選択電位決定部は、前記反転判定部の判定結果に基づき、前記ワード線に印加するワード線選択電位を制御する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

ＳＲＡＭ（Static Random Access Memory）を低電圧で動作可能とするために、チップ上にワード線電位制御回路を搭載し、自律的にワード線選択電位を制御できるようにする方法がある。

特開２００６−１３４４７７号公報

Hyunwoo Nho et al., 2010 IEEE International Solid-State Circuits Conference Digest of Technical papers pp346-347

本発明は、ＳＲＡＭを低電圧で動作可能とすることを目的とする。

実施形態のメモリセルは、同一の電源ノードに接続され互いにクロスカップルされた第１、第２のインバータと、前記第１のインバータの出力端及び第１のビット線の間に接続され、ゲートがワード線に接続された第１のトランスファトランジスタと、前記第２のインバータの出力端及び第２のビット線の間に接続されゲートがワード線に接続された第２のトランスファトランジスタとを備えたＳＲＡＭメモリセルを備える。前記第１のインバータを構成するＮＭＯＳトランジスタのソース端子には、電圧印加部から所定の電圧が印加される。反転判定部は、前記第１、第２のトランスファトランジスタを介して前記ＳＲＡＭメモリセルに接続され、前記ＳＲＡＭメモリセルにデータが書き込まれた状態で、前記ワード線にワード線選択電位が印加された場合に、前記ＳＲＡＭメモリセルに書き込まれたデータが反転するか否かを判定する。前記ワード線選択電位決定部は、前記反転判定部の判定結果に基づき、前記ワード線に印加するワード線選択電位を制御する。

セル安定性モニター回路に含まれるＳＲＡＭメモリセル及び電圧印加部の回路図である。ＶｍｇｎとＳＮＭとの相関を示すグラフである。Ｖｍｇｎの値と、プロセス条件、温度条件との関係を示すグラフである。セル安定性モニター回路を含むワード線選択電位制御回路のブロック図である。選択電位可変型ワード線ドライバの回路図である。ワード線電位制御回路の動作波形を示すタイミングチャートである。半導体装置（半導体チップ）の全体構成を示す概略図である。

以下、本発明の実施形態について図面を参照しながら説明する。

ＳＲＡＭメモリセル（以下において、単に「メモリセル」と称する）のワード線選択電位を設定する際には、メモリセルの安定性、書き込み特性、読み出し速度を考慮する必要がある。メモリセル安定性は、ワード線選択電位を低くするほど良好となる。一方、書き込み特性は、ワード線選択電位を高くするほど良好となる。また、読み出し速度は、ワード線選択電位を高くするほど良好となる。ここで、メモリセル安定性とは、ディスターブ不良の発生し難さを示す特性であり、書き込み特性とは、書き込み不良の起こり難さを示す特性である。

これらを考慮して最適なワード線選択電位を設定しなければならないが、上記のトレードオフを考慮すると、メモリセル安定性以外はワード線選択電位が高い方が好ましい。このため本実施例では、メモリセル安定性のみをモニターし、ワード線選択電位を、、所望のメモリセルの安定性を満たす、最も高い電位となるように設定する。このようにすることで、書き込み特性、読み出し速度は、必要なメモリセルの安定性を満たす範囲で最も良好な特性となるので、書き込み特性、読み出し速度のモニターを省略することができる。これらのトレードオフを考慮して最適なワード線選択電位に設定することによりセル安定性、書き込み特性、読み出し速度のバランスが最適化できるので、より低電圧で動作させることができるようになる。しかしながら、これらの特性はプロセスばらつきによる特性変動やチップの動作温度などの条件によって変化するため、最適なワード線電位も変化する。従って、プロセス変動、チップ温度に応じて最適なワード線選択電位となるように制御することによって常にセル安定性、書き込み特性、読み出し速度のバランスが最適化できるようになり、より低電圧での動作が可能となる。

メモリセルの安定性の指標として、スタティックノイズマージン（SNM）が広く用いられている。SNMとは、ワード線及びビット線対がハイレベルの状態で、メモリセルを構成する２つのインバータ対の入出力特性を重ね、両者の曲線で囲まれた領域に内接する最大の正方形の一辺長さで定義される。SNMの大きさはメモリセルの安定性の指標となるが、SNMをオンチップ回路で測定するのは困難である。このため、本実施形態では、以下に示すＶｍｇｎを、メモリセルの安定性の指標として用いる。

図１を参照して、本実施例のセル安定性モニター回路について説明する。図１は、セル安定性モニター回路に含まれるＳＲＡＭメモリセル、電圧印加部及び反転判定部の回路図である。

ＳＲＡＭメモリセル１０は、同一の電源ノード１１に接続され互いにクロスカップルされた第１のインバータＩＶ１と、第２のインバータＩＶ２と、第１のトランスファトランジスタＴＧ１、第２のトランスファトランジスタＴＧ２を備える。第１のインバータＩＶ１は、電源ノード１１に接続されたｐＭＯＳトランジスタＰＭ１と、ｎＭＯＳトランジスタＮＭ１とから構成される。第２のインバータＩＶ２は、電源ノードに接続されたｐＭＯＳトランジスタＰＭ２と、ｎＭＯＳトランジスタＮＭ２とから構成される。第１のインバータＩＶ１と第２のインバータＩＶ２の入力端及び出力端は相互に接続されている。第１のトランスファトランジスタＴＧ１は、第１のインバータＩＶ１の出力端及び第１のビット線ＢＬ１の間に接続され、ゲートがワード線ＷＬに接続されている。第２のトランスファトランジスタＴＧ２は、第２のインバータＩＶ２の出力端及び第２のビット線ＢＬ２の間に接続され、ゲートがワード線ＷＬに接続されている。第１のインバータＩＶ１を構成するｎＭＯＳトランジスタＮＭ１のソース端子は、電圧印加回路２０の第１の出力端ｏｕｔ１に接続されている。電源ノード１１は、電圧印加回路２０の第２の出力端ｏｕｔ２に接続されている。

電圧印加回路２０は、電源端子Ｖｄｄと接地端子Ｖｓｓに直接接続された複数の抵抗素子を含む。複数の抵抗素子により抵抗分割された電圧は、マルチプレクサＭＵＸ１、ＭＵＸ２により選択され、第１の出力端子ｏｕｔ１、第２の出力端子ｏｕｔ２に出力される。

反転判定部３０は、第１、第２のトランスファトランジスタＴＧ１、ＴＧ２を介してメモリセル１０に接続される。詳細は後述するが、反転判定部３０は、メモリセル１０にデータが書き込まれた状態で、ワード線ＷＬにワード線選択電位が印加された場合に、メモリセル１０に書き込まれたデータが反転するか否かを判定する。

次に、図１に示す構成において、所望のメモリセルの安定性を満たすワード線選択電位を決定する方法について説明する。前述のように、メモリセルの安定性の指標としてＳＮＭがあるが、本実施例では、ＳＮＭと相関関係があるＶｍｇｎをメモリセルの安定性の指標として測定する。

まず、本実施例でメモリセルの安定性の指標として用いるＶｍｇｎについて説明する。図１に示すメモリセルにデータが書き込まれた状態で、第１の出力端子ｏｕｔ１に電圧Ｖｍｇｎを印加し、第２の出力端子ｏｕｔ２を電源電圧ＶｄｄよりＶｍｇｎだけ低い電圧Ｖｄｄ−Ｖｍｇｎを印加する。この状態でＶｍｇｎを上昇させると、メモリセルに書き込まれたデータが反転する。この反転したときのＶｍｇｎをメモリセルの安定性の指標として用いる。このＶｍｇｎは、メモリセルの安定性の指標として広く用いられているＳＮＭと相関が高い。図２にＶｍｇｎとＳＮＭとの相関を示す。図３に、Ｖｍｇｎの値と、プロセス条件、温度条件との関係を示す。図２に示すように、ＶｍｇｎとＳＮＭは相関が高いため、所望のメモリセルの安定性を与えるＳＮＭとなるＶｍｇｎを予め決定することができる。また、図３に示すように、プロセス条件に対するＶｍｇｎの変化は、ＦＦの場合とＳＳの場合とで異なる値になる。また、温度に対するＶｍｇｎの変化は、温度条件により異なる値となる。従って、プロセス、温度の何れの変化の場合も、SNMの変化をVmgnの変化として検出できる。なお、図３において、横軸のＦＳは、左側（ここでは“Ｆ”）はＮＭＯＳの特性を示し、右側（ここでは“Ｓ”）はＰＭＯＳの特性を示す。ＦＦ、ＴＴ、ＳＳ，ＳＦについても同様である。Ｆ（Ｆａｓｔ）は、トランジスタがオンしやすいことを示し、Ｓ（ｓｌｏｗ）は、トランジスタがオンし難いことを示し、Ｔ（Ｔｙｐｉｃａｌ）は、設計通りであることを示す。

次に、上記方法により決定されたＶｍｇｎを用いて、ワード線選択電位を決定する方法について説明する。

図１に示す構成において、まず、上記方法により決定されたＶｍｇｎを用いて、電圧印加回路２０がｏｕｔ１にＶｍｇｎを出力し、ｏｕｔ２に、Ｖｄｄ−Ｖｍｇｎを出力する。次に、メモリセルに対してノードＮＴがローレベル、ノードＮＣがハイレベルとなるように書き込みを行う。次に、ノードＢＬＴ，ＢＬＣをＶｄｄレベルにプリチャージして、ワード線ＷＬにワード線選択電位Ｖｗｌを印加する。このとき、メモリセルに書き込まれたデータ（ノートＮＴがローレベル、ノードＮＣがハイレベル）が反転（ノードＮＴがハイレベル、ノードＮＣがローレベル）するか否か、反転判定部３０が判定する。メモリセルに書き込まれたデータが反転した場合には、所望のメモリセルの安定性（Ｖｍｇｎ）に対して、ワード線に印加されたワード線選択電位Ｖｗｌが高いことを意味する。このため、データが反転した場合には、ワード線に印加するワード線選択電位を低くする。上記の動作を繰り返し行い、所望のメモリセルの安定性を満たすワード線選択電位を決定する。なお、電圧印加回路２０で用いるＶｍｇｎは、ヒューズなどで可変としておくことで最適なＶｍｇｎを設定できるようにしておいてもよい。また、上記説明では、電圧印加回路２０の出力ｏｕｔ１，ｏｕｔ２の両方を変化させているが、出力ｏｕｔ１はＶｄｄ固定として、出力ｏｕｔ２をＶｍｇｎとして変化させるとしてもよい。

次に図４を参照して、セル安定性モニター回路について説明する。図４は、セル安定性モニター回路を含むワード線選択電位制御回路のブロック図である。

セル安定性モニター回路１００は、図１に示したメモリセル１０、電圧印加回路２０、反転判定部３０を含む。さらにセル安定性モニター回路１００は、選択電位可変型ワード線ドライバ４０、デコーダ５０を含む。セル安定性モニター回路１００は、複数のメモリセル１０と、複数のメモリセルに対応した、複数の選択電位可変型ワード線ドライバ４０とを備える。

ワード線選択電位制御回路２００は、セル安定性モニター回路１００と、アキュムレータ回路６０、カウンタ回路７０、分周回路８０、タイミングコントローラ９０を含む。

セル安定性モニター回路１００に含まれるメモリセル１０、電圧印加回路２０、反転判定部３０は、前述と同様に動作する。図１においてはメモリセル１０が一つである場合について説明したが、図４においては、複数メモリセルを用いることで、メモリセルの特性のばらつきの影響の排除を図っている。具体的には、複数のメモリセルについて順次反転が起こるか否か判定し、反転したメモリセルの数が所定数に達したか否かによりワード線選択電位を低くするか否か決定する。

選択電位可変型ワード線ドライバ４０は、後述するカウント回路７０から信号ｖｗｌｃｏｄｅに基づき、メモリセル１０のワード線にワード線選択電位を出力する。

デコーダ５０は、複数のメモリセルのうちメモリセルの安定性をモニターするメモリセルを選択する信号を選択電位可変型ワード線ドライバ４０に対して出力する。

反転判定回路２０は、各々のメモリセルについて順次反転が起こるか否か判定し、反転した場合には、アキュムレータ回路６０に信号ｆｌｉｐを出力する。アキュムレータ回路６０は、反転判定回路２０が出力する信号ｆｌｉｐをカウントする。アキュムレータ回路６０は、信号ｆｌｉｐをカウントし、全メモリセル１０のうち所定の数が反転した場合には、ワード線選択電位を下げるように信号ｄｏｗｎを活性化させる。

カウンタ回路７０は、アキュムレータ回路６０からの信号ｄｏｗｎに基づき、選択電位可変型ワード線ドライバ４０に出力させるワード線選択電位を指定するデジタル信号ｖｗｌｃｏｄｅを出力する。また、カウント回路７０は、セル安定性モニター回路をモニターすることにより決定されたワード線選択電位を、ワード線選択電位制御回路外のメモリセルに設定するため、外部にＶＷＬ＿ＣＯＤＥを出力する。

分周回路８０は、外部から入力するシステムクロックＣＬＫを分周し、ワード線選択電位制御回路２００で用いる低速のクロックｄｃｌｋを生成する。なお、分周回路８０を用いず、ワード線選択電位制御回路２００でシステムクロックＣＬＫを用いてもよい。

図５に選択電位可変型ワード線ドライバを示す。選択電位可変型ワード線ドライバ４０は、プルダウン用ＰＭＯＳを設け、カウンタ回路７０からの信号ｖｗｌｃｏｄｅによりＯＮ状態となるＰＭＯＳの数でワード線選択電位をデジタル的に調整する。

次に、図６を参照して、ワード線選択電位制御回路２００の動作について説明する。図６は、ワード線電位制御回路の動作波形を示すタイミングチャートである。

まず、外部から所望のメモリセル安定性を与えるＶｍｇｎの信号ＶＭＧＮ＿ＳＥＬを電圧印加回路２０に入力する。電圧印加回路２０は、入力信号ＶＭＧＮ＿ＳＥＬに基づき、所望のメモリセル安定性を与えるＶｍｇｎを複数のメモリセル１０の第１のインバータを構成するＮＭＯＳトランジスタのソース端子に印加する。

デコーダ回路５０からモニターするメモリセルを選択するため、順次、メモリセルを指定する信号を選択電位可変型ワード線ドライバ４０に出力する。選択電位可変型ワード線ドライバ４０は、デコーダ回路５０から入力する信号に基づき、順次、モニターするメモリセル１０のワード線ＷＬに対して、ワード線選択電位ｗｌ＜０＞、ｗｌ＜１＞．．．ｗｌ＜ｋ＞を印加する。

反転判定部３０は、各々のメモリセル１０について、ワード線選択電位が印加された場合に、メモリセルに書き込まれたデータが反転したか否か判定し、反転した場合には、アキュムレータ回路６０に信号ｆｌｉｐを出力する。

アキュムレータ回路６０は、反転判定部２０からの信号ｆｌｉｐをカウントし、全メモリセル１０のうち所定の数が反転した場合には、ワード線選択電位を下げるように信号ｄｏｗｎを活性化（“Ｈ”を出力）させる。

全メモリセルについてモニターが終了すると、タイミングコントローラ９０からの信号ｕｐｄａｔｅに基づき、カウント回路７０が選択電位可変型ワード線ドライバ４０に出力させるワード線選択電位を指定するデジタル信号ｖｗｌｃｏｄｅを選択電位可変型ワード線ドライバ４０に出力し、ワード線選択電位制御回路外のメモリセルに設定するワード線選択電位を指定するデジタル信号ＶＷＬ＿ＣＯＤＥを外部出力する。

以上のように、複数のメモリセルをモニターすることでワード線選択電位を決定し、さらに決定したワード線選択電位を用いて、複数のメモリセルをモニターすることができる。これにより、ワード線選択電位を、所望のメモリセルの安定性を満たす、最も高い電位となるように決定することができる。ワード線選択電位制御回路２００で決定したワード線選択電位をワード線選択電位制御回路２００外のメモリセル（通常のＳＲＡＭとして用いられるメモリセル）に設定することで、最適なワード線選択電位を用いることができる。

次に図７を参照して、ワード線選択電位制御回路２００を含む半導体装置全体構成について説明する。図７は、半導体装置（半導体チップ）の全体構成を示す概略図である。

半導体チップ３００には、複数のＳＲＡＭブロックが分散して配置されている。本実施例では、半導体チップ３００上に前述したワード線選択電位制御回路２００を複数、分散して配置する。各々のワード線選択電位制御回路２００で、半導体チップ中の場所ごとの温度の違いを反映したワード線選択電位を決定し、周囲のＳＲＡＭブロックに決定したワード線選択電位を設定する。また、各々のワード線選択電位制御回路２００で、半導体チップ中のプロセス条件をワード線選択電位に反映させることができる。

以上のように、ワード線選択電位制御回路２００において、メモリセルの安定性をモニターし、ワード線選択電位を決定する。これにより、低電圧で動作可能とすることができる。

なお、前述した各実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良されうると共に、本発明にはその等価物も含まれる。

ＩＶ１第１のインバータ
ＩＶ２第２のインバータ
ＰＭ１、ＰＭ２ＰＭＯＳトランジスタ
ＮＭ１、ＮＭ２ＮＭＯＳトランジスタ
１０メモリセル
１１電源ノード
２０電圧印加回路
３０反転判定部
４０選択電位可変型ワード線ドライバ
５０デコーダ
６０アキュムレータ回路
７０カウンタ回路
８０分周回路
９０タイミングコントローラ

Claims

互いにクロスカップルされた第１、第２のインバータと、前記第１のインバータの出力端及び第１のビット線の間に接続され、ゲートがワード線に接続された第１のトランスファトランジスタと、前記第２のインバータの出力端及び第２のビット線の間に接続されゲートがワード線に接続された第２のトランスファトランジスタとを備えたＳＲＡＭメモリセルと、
前記第１のインバータを構成するＮＭＯＳトランジスタのソース端子に所定の電圧を印加する電圧印加部と、
前記第１、第２のトランスファトランジスタを介して前記ＳＲＡＭメモリセルに接続され、前記ＳＲＡＭメモリセルにデータが書き込まれた状態で、前記ワード線にワード線選択電位が印加された場合に、前記ＳＲＡＭメモリセルに書き込まれたデータが反転するか否かを判定する反転判定部と、
前記反転判定部の判定結果に基づき、前記ワード線に印加するワード線選択電位を制御するワード線選択電位決定部
を備えることを特徴とする半導体装置。
前記ワード線選択電位決定部は、前記ＳＲＡMメモリセルのセル安定性を満たす電圧のうち最も高い電圧がワード線選択電位となるように制御することを特徴とする請求項２に記載の半導体装置。
（メモリセルが複数ある場合）
前記ＳＲＡＭメモリセルを複数備え、前記反転判定部は、前記複数のＳＲＡMメモリセルについて、同一のワード線選択電位が印加された場合に、書き込まれたデータが反転するか否か判定し、
前記ワード線選択電位決定部は、所定数以上の前記ＳＲＡＭメモリセルのデータが反転した場合には、前記ワード線に印加するワード線選択電位を制御することを特徴とする請求項１又は２に記載の半導体装置。
前記ワード線選択電位決定部は、所定数以上の前記ＳＲＡＭメモリセルのデータが反転した場合には、前記ワード線選択電位を低くすることを特徴とする請求項３に記載の半導体装置。
前記ＳＲＡＭメモリセル、前記電圧印加部、反転判定部及び前記ワード線選択電位決定部が半導体チップ中に複数分散して配置され、前記ワード選択電圧決定部により決定された前記ワード線選択電位を、周囲のＳＲＡＭのワード線選択電位として用いることを特徴とする請求項１乃至４いずれか１項に記載の半導体装置。