JP2008065974A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルへの書き込みを容易にし、かつ、サイクルタイムを短縮する。
【解決手段】半導体記憶装置であって、複数のメモリセルを有し、各メモリセルは、そのメモリセルに対応するハイデータ保持電源配線対を構成するハイデータ保持電源配線の一方に接続された第１のインバータと、前記ハイデータ保持電源配線対を構成するハイデータ保持電源配線の他方に接続され、入力及び出力が前記第１のインバータの出力及び入力にそれぞれ接続された第２のインバータとを有する。選択されたハイデータ保持電源回路は、入力データ信号とアドレス信号とに応じた信号を、前記複数のビット線対を構成するビット線のいずれをも介さずに受け取り、受け取った信号に応じた電位に、接続されたハイデータ保持電源配線を駆動する。
【選択図】図２

Description

本発明は、フリップフロップ型メモリセルを備えた半導体記憶装置に関し、特に、メモリセルに与える電源電位の制御に関する。

近年、半導体プロセスの進歩に伴い、回路が微細化し、半導体集積回路の省面積化や電源電圧の低電圧化が急速に進んでいる。例えば、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のようなフリップフロップ型のメモリセルを備えた半導体記憶装置では、メモリセルを構成している各トランジスタの特性ばらつきや、電源電圧の低電圧化が原因となって、メモリセルに安定した特性を持たせることが非常に困難になってきている。そして、その結果として、スタティックノイズマージン（ＳＮＭ）や書き込みマージンの縮小に起因する半導体記憶装置の歩留まり低下が問題になっている。

このようなフリップフロップ型のメモリセルを備えた半導体記憶装置に対しては、メモリセルのハイデータ保持電源の電位を制御して、書き込みを容易にする技術が提案されている。例えば、書き込み動作時にハイデータ保持電源の電位を低く制御して、書き込みを容易にした半導体記憶装置（特許文献１を参照）や、メモリセルを構成する２つのインバータに、各インバータの出力が接続されるビット線のレベルに応じた電位を２つのハイデータ保持電源からそれぞれ与えることにより、書き込みを容易にした半導体記憶装置（特許文献２を参照）が知られている。

図６は、従来の半導体記憶装置の構成の例を示す回路図である。図６の半導体記憶装置９００は、複数のメモリセル８０と、ワード線ＷＬ１，ＷＬ２と、第１及び第２のビット線ＢＬ，ＢＬＸと、第１及び第２のハイデータ保持電源配線ＶＤＤＭ，ＶＤＤＭＸと、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ９３１，９３２と、ＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタ９３３，９３４，９７１，９７２と、選択回路９５０と、インバータ９７３，９７４とを有している。選択回路９５０は、ＡＮＤ回路９５１，９５２，９５３を有している。

メモリセル８０は、インバータ８６，８７と、アクセストランジスタ９３，９４を有している。インバータ８６は、ロードトランジスタ８１とドライブトランジスタ９１とで構成され、インバータ８７は、ロードトランジスタ８２とドライブトランジスタ９２とで構成されている。インバータ８６，８７は、その入出力が互いにクロスカップル接続されており、フリップフロップを構成している。

図７は、図６の半導体記憶装置の書き込み動作を示すタイミング・ダイアグラムである。一般に、図６のようなＳＲＡＭメモリセルへのデータの書き込みは、ワード線ＷＬを高電位（“Ｈ”）にした状態で、予め“Ｈ”にプリチャージされたビット線ＢＬ，ＢＬＸのうちの一方のビット線の電位を、“Ｈ”から低電位（“Ｌ”）にすることで実現される。

書き込みサイクル開始前においては、ビット線ＢＬ，ＢＬＸは、プリチャージ回路（図示せず）によって電源電位ＶＤＤにプリチャージされている。インバータ９７３，９７４の出力ＮＢＬ，ＮＢＬＸは“Ｌ”であり、ＰＭＯＳトランジスタ９３１，９３２が導通しており、ハイデータ保持電源配線ＶＤＤＭ，ＶＤＤＭＸの電位は電源電位ＶＤＤである。

書き込みサイクルが始まると、まず、ワード線ＷＬ１又はＷＬ２が選択される。ワード線ＷＬ１が選択されたとすると、その電位が“Ｌ”から“Ｈ”に遷移して、ワード線ＷＬ１に接続されているメモリセル８０のアクセストランジスタ９３，９４が導通する。これに並行して、アドレス信号ＡＤが“Ｈ”に遷移し、入力データ信号ＤＩＮ，ＤＩＮＸのいずれかが“Ｈ”に遷移する。図７では、入力データ信号ＤＩＮが“Ｈ”に遷移する場合を示している。

続いて、書き込み制御信号ＷＥが“Ｈ”に遷移し、選択回路９５０のＡＮＤ回路９５１，９５３の出力が“Ｈ”となる。すると、ＮＭＯＳトランジスタ９７１が導通して、ビット線ＢＬが電源電位ＶＤＤから接地電位に放電される。このときビット線ＢＬＸの電位は、プリチャージ時と同じ電源電位ＶＤＤのままである。ビット線ＢＬの電位がインバータ９７３の閾値に達すると、インバータ９７３の出力ＮＢＬは“Ｈ”に遷移し、ＰＭＯＳトランジスタ９３１が非導通となり、同時にＮＭＯＳトランジスタ９３３が導通する。

これにより、ハイデータ保持電源配線ＶＤＤＭの電位は、ＰＭＯＳトランジスタ９３１から供給されていた電源電位ＶＤＤから、ＮＭＯＳトランジスタ９３３から供給される電位ＶＤＤ−Ｖ_ｔｎに遷移する（閾値Ｖ_ｔｎは、ＮＭＯＳトランジスタ９３３の閾値）。このとき、相対するハイデータ保持電源配線ＶＤＤＭＸの電位は電源電位ＶＤＤのままである。

ハイデータ保持電源配線ＶＤＤＭの電位が、ハイデータ保持電源配線ＶＤＤＭＸの電位より低いレベルに遷移するので、インバータ８６の電流を出力する能力が弱まる。このため、インバータ８６の出力ノードに記憶されている電位が“Ｈ”であっても、このノードにビット線ＢＬを通じて“Ｌ”を書き込み易くなる。また、インバータ８７の電流を出力する能力は保たれるので、ビット線ＢＬを通じて“Ｌ”を書き込む際に、記憶データの反転を助けることができる。
特開昭５５−６４６８６号公報 特開２００７−１０９３００号公報

しかしながら、図６の半導体記憶装置では、次のように、メモリセルへの書き込みに要する時間が長いという問題点があった。

図６の半導体記憶装置では、図７に示すように、書き込み制御信号ＷＥが“Ｈ”に遷移してから、ビット線ＢＬが“Ｌ”に遷移し、インバータ９７３の出力ＮＢＬが“Ｈ”に遷移して、ＮＭＯＳトランジスタ９３３がハイデータ保持電源配線ＶＤＤＭのレベルを低下させる。配線容量が大きいビット線ＢＬを駆動した後に、このビット線ＢＬの電位に従ってハイデータ保持電源配線ＶＤＤＭを駆動するので、書き込み制御信号ＷＥが確定してから、ハイデータ保持電源配線ＶＤＤＭの電位が電源電位ＶＤＤより低いレベルで確定するまでの時間Ｔ１が長い。ビット線ＢＬの電位が確定した後も、ハイデータ保持電源配線ＶＤＤＭの電位が確定し、メモリセルへの書き込みが完了するまでは、書き込み制御信号ＷＥ及びワード線ＷＬ１を“Ｈ”に保つ必要があるので、書き込みに要する時間が長くなっていた。

また、図６の半導体記憶装置では、次のように、メモリセルへのデータ書き込み終了後に、低下したハイデータ保持電源配線の電位を電源電位ＶＤＤに戻すまでの時間が長いという問題点もあった。

図６の半導体記憶装置では、図７に示すように、書き込み終了後、書き込み制御信号ＷＥが“Ｌ”に遷移し、ＮＭＯＳトランジスタ９７１が非導通となり、プリチャージ回路がビット線ＢＬを電源電位ＶＤＤに遷移させ、インバータ９７３の出力ＮＢＬが“Ｌ”となり、ＮＭＯＳトランジスタ９３３が非導通となり、ＰＭＯＳトランジスタ９３１が導通して、ハイデータ保持電源配線ＶＤＤＭが電源電位ＶＤＤに戻る。やはりビット線ＢＬの電位に従ってハイデータ保持電源配線ＶＤＤＭが駆動されるので、書き込み制御信号ＷＥが“Ｌ”に遷移する時からハイデータ保持電源配線ＶＤＤＭが電源電位ＶＤＤに戻るまでの時間Ｔ２が長い。したがって、書き込み時のサイクルタイムも長くなっていた。

本発明は、フリップフロップ型メモリセルを備えた半導体記憶装置において、メモリセルへの書き込みを容易にし、かつ、サイクルタイムを短縮することを目的とする。

前記課題を解決するため、本発明に係る半導体記憶装置は、一方の入力及び出力が他方の出力及び入力にそれぞれ接続された２つのインバータを含んだメモリセルと、前記２つのインバータのそれぞれに電流を供給する２つの電源配線とを有する。前記２つの電源配線は、前記メモリセルに書き込まれるべきデータを示す信号に従ってそれぞれ駆動される。前記２つの電源配線を駆動する制御は、ビット線を介在させることなく行われるようにする。

より具体的には、本発明に係る半導体記憶装置は、行及び列方向にマトリックス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応し、それぞれが、対応する行のメモリセルに接続された複数のワード線と、前記複数のメモリセルの各列にそれぞれ対応し、それぞれが、対応する列のメモリセルに接続された複数のビット線対と、前記複数のメモリセルの各列にそれぞれ対応する複数のハイデータ保持電源配線対と、前記複数のビット線対を構成するビット線をそれぞれ駆動する複数の書き込み回路と、前記複数のハイデータ保持電源配線対を構成するハイデータ保持電源配線のそれぞれに接続された複数のハイデータ保持電源回路とを有する。前記複数のメモリセルのそれぞれは、前記複数のハイデータ保持電源配線対のうち、そのメモリセルに対応するハイデータ保持電源配線対を構成するハイデータ保持電源配線の一方に接続された第１のインバータと、前記対応するハイデータ保持電源配線対を構成するハイデータ保持電源配線の他方に接続され、入力及び出力が前記第１のインバータの出力及び入力にそれぞれ接続された第２のインバータと、前記複数のビット線対のうち、そのメモリセルに対応するビット線対を構成するビット線の一方と前記第１のインバータの出力との間に接続され、前記複数のワード線のうち、そのメモリセルに対応するワード線に接続された第１のアクセストランジスタと、前記対応するビット線対を構成するビット線の他方と前記第２のインバータの出力との間に接続され、前記第１のアクセストランジスタが接続されたワード線に接続された第２のアクセストランジスタとを有する。前記複数のハイデータ保持電源回路のうち、選択されたハイデータ保持電源回路は、入力データ信号とアドレス信号とに応じた信号を、前記複数のビット線対を構成するビット線のいずれをも介さずに受け取り、受け取った信号に応じた電位に、接続されたハイデータ保持電源配線を駆動する。

これによると、ハイデータ保持電源配線対に適切な電位を与えることができるので、メモリセルへの書き込みを容易にすることができる。このため、電源電圧が低い場合でも安定して高速な書き込みが可能となる。また、ハイデータ保持電源回路が、入力データ信号とアドレス信号とに応じた信号をビット線を介さずに受け取り、受け取った信号に従ってそのハイデータ保持電源回路に接続されたハイデータ保持電源配線を駆動するので、高速な書き込みが可能となる。

本発明によれば、ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体記憶装置において、書き込みを容易にすることができ、かつ、サイクルタイムを短縮できる。このため、電源電圧が低電圧であっても、書き込みマージンが大きく、高速に動作可能であり、安定したメモリセル特性を有する半導体記憶装置を実現することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置を有する半導体回路システム２００の構成を示すブロック図である。半導体回路システム２００は、ロジック用電源２０２と、ＳＲＡＭ用電源２０４と、ＬＳＩ（large-scale integration）２０６とを備えている。ＬＳＩ２０６は、複数の半導体記憶装置１００と、ロジック回路２０８とを備えている。

ロジック用電源２０２は、電源電位ＶＤＤを生成し、複数の半導体記憶装置１００及びロジック回路２０８に供給する。ＳＲＡＭ用電源２０４は、メモリセルにハイデータを保持するためのハイデータ保持電源電位ＶＤＤＭＨ及びＶＤＤＭＬを生成し、複数の半導体記憶装置１００に供給する。ハイデータ保持電源電位ＶＤＤＭＨは電源電位ＶＤＤより高い電位であり、ハイデータ保持電源電位ＶＤＤＭＬは電源電位ＶＤＤより低い電位である。

図２は、本発明の第１の実施形態に係る半導体記憶装置１００の構成を示す回路図である。半導体記憶装置１００は、メモリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，…と、ワード線ＷＬ１，ＷＬ２と、第１のビット線ＢＬ１，ＢＬ２と、第２のビット線ＢＬＸ１，ＢＬＸ２と、第１のハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭ２と、第２のハイデータ保持電源配線ＶＤＤＭＸ１，ＶＤＤＭＸ２と、ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭＸ１，ＶＤＤＭ２，ＶＤＤＭＸ２にそれぞれ接続されたハイデータ保持電源回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄと、メモリセル１０Ａ〜１０Ｄの各カラム（列）にそれぞれ対応するビット線プリチャージ回路４０Ａ，４０Ｂと、メモリセル１０Ａ〜１０Ｄの各カラムにそれぞれ対応する選択回路５０Ａ，５０Ｂと、ビット線ＢＬ１，ＢＬ２のそれぞれに接続された書き込み回路としてのＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタ７１Ａ，７１Ｂと、ビット線ＢＬＸ１，ＢＬＸ２のそれぞれに接続された書き込み回路としてのＮＭＯＳトランジスタ７２Ａ，７２Ｂとを備えている。

半導体記憶装置１００は、同様に構成されたメモリセルを図２の縦方向に繰り返し有しており、更に、同様に構成されたカラムを図２の横方向に繰り返し有している。説明を簡単にするため、図２では読み出しのための回路は省略してある。

図２のように、複数のメモリセル１０Ａ，１０Ｂ，…は、ロウ（行）方向及びカラム方向にマトリックス状に配置されている。ワード線ＷＬ１，ＷＬ２は、ロウ方向に延びるように配置され、メモリセル１０Ａ，１０Ｂ，…の各ロウにそれぞれ対応している。ワード線ＷＬ１，ＷＬ２は、それぞれ、メモリセル１０Ａ，１０Ｂ，…のうち、対応するロウのメモリセルに接続されている。ワード線ＷＬ１，ＷＬ２には、選択時には電源電位ＶＤＤが与えられ、非選択時には接地電位が与えられる。

ビット線ＢＬ１，ＢＬ２は、カラム方向に延びるように配置され、メモリセル１０Ａ，１０Ｂ，…の各カラムにそれぞれ対応している。ビット線ＢＬ１，ＢＬ２は、それぞれ、複数のメモリセル１０Ａ，１０Ｂ，…のうち、対応するカラムのメモリセルにそれぞれ接続されている。ビット線ＢＬＸ１，ＢＬＸ２は、ビット線ＢＬ１，ＢＬ２にそれぞれ対応している。ビット線ＢＬ１とビット線ＢＬＸ１とは、ビット線対を構成し、同じカラムのメモリセルに接続されている。ビット線ＢＬ２とビット線ＢＬＸ２とは、ビット線対を構成し、同じカラムのメモリセルに接続されている。

ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭ２は、カラム方向に延びるように配置され、メモリセル１０Ａ，１０Ｂ，…の各カラムにそれぞれ対応している。ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭ２は、それぞれ、複数のメモリセル１０Ａ，１０Ｂ，…のうち、対応するカラムのメモリセルにそれぞれ接続されている。ハイデータ保持電源配線ＶＤＤＭＸ１，ＶＤＤＭＸ２は、ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭ２にそれぞれ対応している。ハイデータ保持電源配線ＶＤＤＭ１とハイデータ保持電源配線ＶＤＤＭＸ１とは、ハイデータ保持電源配線対を構成し、同じカラムのメモリセルに接続されている。ハイデータ保持電源配線ＶＤＤＭ２とハイデータ保持電源配線ＶＤＤＭＸ２とは、ハイデータ保持電源配線対を構成し、同じカラムのメモリセルに接続されている。

プリチャージ制御信号ＰＣＧが各カラムのビット線プリチャージ回路４０Ａ，４０Ｂに与えられている。プリチャージ制御信号ＰＣＧは、全てのワード線が非活性状態（低論理レベル、以下では“Ｌ”と表記する）の場合に“Ｌ”となり、いずれかのワード線が活性状態（高論理レベル、以下では“Ｈ”と表記する）の場合に“Ｈ”となる。

また、カラムアドレス信号ＡＤ０，ＡＤ１、入力データ信号ＤＩＮ，ＤＩＮＸ、及び書き込み制御信号（書き込みイネーブル信号）ＷＥが、各カラムの選択回路５０Ａ，５０Ｂに与えられている。入力データ信号ＤＩＮ，ＤＩＮＸは、互いに相補の関係にある信号である。

ワード線と、ビット線対との交点に対応して、メモリセル１０Ａ，１０Ｂ，…が１つずつマトリックス状に配置されている。簡単のため、図２では２列×２行のメモリセルしか示されていないが、半導体記憶装置１００は、より多くのカラム及びロウのメモリセルを有していてもよい。また、いずれのメモリセル１０Ａ，１０Ｂ，…も同様に構成され、いずれのカラムもカラムアドレスに関する部分以外は同様に構成されているので、以下では、主にメモリセル１０Ａに関して説明する。

メモリセル１０Ａは、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタであるロードトランジスタ１１，１２と、ＮＭＯＳトランジスタであるドライブトランジスタ２１，２２と、ＮＭＯＳトランジスタであるアクセストランジスタ２３，２４とを備えている。

メモリセル１０Ａにおいては、ロードトランジスタ１１とドライブトランジスタ２１とでインバータ１６が構成され、またロードトランジスタ１２とドライブトランジスタ２２とでインバータ１７が構成されている。インバータ１６の入力端子とインバータ１７の出力端子とが接続され、インバータ１６の出力端子とインバータ１７の入力端子とが接続されている。すなわち、これらのインバータ１６，１７は、その入出力が互いにクロスカップル接続されており、フリップフロップを構成している。

これにより、これらの２つのインバータ１６，１７の出力端子にハイデータ及びローデータ（一方がデータ０、他方がデータ１を表す）をそれぞれ保持することが可能になる。インバータ１６，１７の出力端子は、それぞれデータ記憶ノードＮ１，Ｎ２と呼ばれる。

アクセストランジスタ２３，２４のゲート端子は、いずれも同じワード線ＷＬ１に接続されている。アクセストランジスタ２３，２４のドレイン端子は、ビット線ＢＬ１，ＢＬＸ１にそれぞれ接続されている。アクセストランジスタ２３，２４のソース端子は、インバータ１６，１７の出力端子にそれぞれ接続されている。

ドライブトランジスタ２１，２２のソース端子には、接地電位が与えられている。すなわち、メモリセルにローデータを保持するためのローデータ保持電源電位は、接地電位であるとしている。ロードトランジスタ１１，１２のソース端子には、ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭＸ１がそれぞれ接続されており、これらのハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭＸ１から電流が供給される。

ハイデータ保持電源回路３０Ａは、ＰＭＯＳトランジスタ３１，３４と、インバータ３６とを備えている。ハイデータ保持電源回路３０Ａが非選択状態（インバータ３６への入力が“Ｌ”）であるときには、ＰＭＯＳトランジスタ３４が導通し、ハイデータ保持電源回路３０Ａは、ハイデータ保持電源配線ＶＤＤＭ１にハイデータ保持電源電位ＶＤＤＭＨを供給する。また、ハイデータ保持電源回路３０Ａが選択状態（インバータ３６への入力が“Ｈ”）であるときには、ＰＭＯＳトランジスタ３１が導通し、ハイデータ保持電源回路３０Ａは、ハイデータ保持電源配線ＶＤＤＭ１にハイデータ保持電源電位ＶＤＤＭＬを供給する。ハイデータ保持電源回路３０Ｂ〜３０Ｄは、ハイデータ保持電源回路３０Ａと同様に構成されており、それぞれに接続されたハイデータ保持電源配線ＶＤＤＭＸ１，ＶＤＤＭ２，ＶＤＤＭＸ２に電位を供給する。

ハイデータ保持電源電位ＶＤＤＭＨは、ハイデータ保持電源電位ＶＤＤＭＬよりも高い電位である。本実施形態では、例として、ハイデータ保持電源電位ＶＤＤＭＨは、電源電位ＶＤＤより０．１Ｖ高い電位であり、ハイデータ保持電源電位ＶＤＤＭＬは、電源電位ＶＤＤより０．１Ｖ低い電位であるとする。

ビット線プリチャージ回路４０Ａは、プリチャージ制御信号ＰＣＧを伝送する信号線とビット線対との交点に対応して配置されている。ビット線プリチャージ回路４０Ａは、プリチャージトランジスタ４１，４２と、イコライズトランジスタ４３とを備えている。これらのトランジスタは、いずれもＰＭＯＳトランジスタである。

ビット線プリチャージ回路４０Ａの各トランジスタのゲート端子には、プリチャージ制御信号ＰＣＧが入力されている。プリチャージトランジスタ４１，４２のソース端子には、電源電位ＶＤＤが与えられている。プリチャージトランジスタ４１，４２のドレイン端子は、イコライズトランジスタ４３のソース端子及びドレイン端子にそれぞれ接続されている。プリチャージトランジスタ４１，４２のドレイン端子は、ビット線ＢＬ１，ＢＬＸ１にそれぞれ接続されている。

ビット線プリチャージ回路４０Ａは、プリチャージ制御信号ＰＣＧが“Ｌ”の場合には、ビット線ＢＬ１，ＢＬＸ１を電源電位ＶＤＤにプリチャージする。プリチャージ制御信号ＰＣＧが“Ｈ”の場合には、プリチャージトランジスタ４１，４２及びイコライズトランジスタ４３の全てがオフになり、ビット線プリチャージ回路４０Ａは、ビット線ＢＬ１，ＢＬＸ１に影響を与えない状態（ハイインピーダンス状態）となる。

選択回路５０Ａ，５０Ｂ，…は、メモリセルアレイのカラム毎に配置され、それぞれＡＮＤ回路５１，５２，５３を備えている。選択回路５０Ａにおいて、ＡＮＤ回路５３には、書き込み制御信号ＷＥと、カラムアドレス信号ＡＤ０とが入力されている。ＡＮＤ回路５１，５２には、入力データ信号ＤＩＮ，ＤＩＮＸがそれぞれ入力されている。入力データ信号ＤＩＮ，ＤＩＮＸは、メモリセルに書き込まれるべきデータを示しており、一方が“Ｈ”であるとき、他方は“Ｌ”である。

図２の左のカラムが選択されるとき、カラムアドレス信号ＡＤ０が“Ｈ”になる。書き込み制御信号ＷＥが“Ｈ”であると、ＡＮＤ回路５３は“Ｈ”を出力し、ＡＮＤ回路５１，５２は、入力データ信号ＤＩＮ，ＤＩＮＸをそれぞれそのまま出力する。

例えば、アドレス信号ＡＤ０、及び入力データ信号ＤＩＮが“Ｈ”である場合には、ＡＮＤ回路５１の出力が“Ｈ”になり、ビット線ＢＬ１とハイデータ保持電源回路３０Ａとが選択される。このとき、トランジスタ７１ＡがＡＮＤ回路５１の出力に従って導通し、ビット線ＢＬ１の電位が、プリチャージ電位である電源電位ＶＤＤから接地電位に変化する。選択されていない他のビット線の電位は、電源電位ＶＤＤのまま保持される。また、ハイデータ保持電源回路３０ＡのＰＭＯＳトランジスタ３１がＡＮＤ回路５１の出力に従って導通するので、ハイデータ保持電源配線ＶＤＤＭ１の電位が、ハイデータ保持電源電位ＶＤＤＭＨからハイデータ保持電源電位ＶＤＤＭＬに変化する。

同様に、ハイデータ保持電源回路３０Ｂ〜３０Ｄは、それぞれに対応する、選択回路５０ＡのＡＮＤ回路５２、選択回路５０ＢのＡＮＤ回路５１，５２の出力に従って、ハイデータ保持電源配線ＶＤＤＭＸ１，ＶＤＤＭ２，ＶＤＤＭＸ２を駆動する。

図３は、図２の半導体記憶装置の書き込み動作を示すタイミング・ダイアグラムである。図３を参照して、図２の半導体記憶装置１００における書き込み動作について説明する。書き込み動作が行われる前であって、いずれのメモリセルも選択されていない状態では、プリチャージ制御信号ＰＣＧが“Ｌ”である。このとき、ビット線プリチャージ回路４０Ａ，４０Ｂは、ビット線ＢＬ１，ＢＬＸ１，ＢＬ２，ＢＬＸ２を電源電位ＶＤＤにプリチャージする。ワード線ＷＬ１，ＷＬ２の電位は全て接地電位であり、各メモリセル１０Ａ，１０Ｂ，…のアクセストランジスタ２３，２４は、いずれも非導通状態である。

また、アドレス信号ＡＤ０，ＡＤ１、書き込み制御信号ＷＥ、及び、入力データ信号ＤＩＮ，ＤＩＮＸは、いずれも“Ｌ”であり、ハイデータ保持電源回路３０Ａ〜３０Ｄはいずれも、ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭＸ１等にハイデータ保持電源電位ＶＤＤＭＨを供給する。

書き込み動作が開始されると、ワード線ＷＬ１，ＷＬ２のうち、選択されたワード線の電位が“Ｌ”から“Ｈ”に遷移し、選択されたワード線に接続されているメモリセル（例えばメモリセル１０Ａ，１０Ｃ）のアクセストランジスタ２３，２４が導通する。

また、アドレス信号ＡＤ０，ＡＤ１のうち、選択されたカラムのアドレス信号と、入力データ信号ＤＩＮ，ＤＩＮＸのいずれか一方とが、“Ｌ”から“Ｈ”に遷移する。図３では、アドレス信号ＡＤ０及び入力データ信号ＤＩＮが“Ｈ”に遷移する場合を例として示している。

続いて、書き込み制御信号ＷＥが“Ｈ”に遷移し、選択回路５０Ａ又は５０ＢのＡＮＤ回路５１又は５２の出力が“Ｈ”となる。これにより、選択されたカラムのトランジスタ７１Ａ，７２Ａ，７１Ｂ，７２Ｂのいずれかが導通し、導通したトランジスタに接続されたビット線（ビット線ＢＬ１，ＢＬ２，ＢＬＸ１，ＢＬＸ２のいずれか１つ）が選択される。選択されたビット線の電位は、電源電位ＶＤＤから接地電位に遷移する。

このとき、更に、ハイデータ保持電源回路３０Ａ〜３０Ｄのうち、選択されたビット線に対応する回路が、この回路に接続されたハイデータ保持電源配線（ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭ２，ＶＤＤＭＸ１，ＶＤＤＭＸ２のいずれか１つ）を、ハイデータ保持電源電位ＶＤＤＭＨからハイデータ保持電源電位ＶＤＤＭＬに変化させる。ビット線ＢＬ１，ＢＬ２，ＢＬＸ１，ＢＬＸ２の電位の“Ｌ”への遷移は、対応するハイデータ保持電源配線の電位のハイデータ保持電源電位ＶＤＤＭＬへの遷移と並行して行われる。

例えば、ワード線ＷＬ１が選択され、アドレス信号ＡＤ０と入力データ信号ＤＩＮが選択される（電位が“Ｈ”になる）ことによって、ビット線ＢＬ１が選択された場合には、ワード線ＷＬ１とビット線ＢＬ１に接続されたアクセストランジスタ２３を介して、このトランジスタを含むメモリセル１０Ａのデータ記憶ノードＮ１に、ビット線ＢＬ１の電位である接地電位、すなわち“Ｌ”が書き込まれる。

このデータ記憶ノードＮ１に予め“Ｈ”が書き込まれていた場合には、メモリセル１０Ａを構成するフリップフロップのトランジスタのうち、ロードトランジスタ１１と、ドライブトランジスタ２２とが導通して、アクセストランジスタ２３につながるデータ記憶ノードＮ１のレベルを“Ｈ”に維持していたはずである。

書き込みを行うためには、このデータ記憶ノードＮ１の電位を反転する必要がある。前述のように、図２のビット線ＢＬ１が選択された場合には、これに隣接するハイデータ保持電源配線ＶＤＤＭ１が低いハイデータ保持電源電位ＶＤＤＭＬに遷移するので、ロードトランジスタ１１のソース電位がハイデータ保持電源電位ＶＤＤＭＬとなり、このトランジスタの電流駆動能力が弱まる。このため、データ記憶ノードＮ１を“Ｌ”にする書き込みが容易になる。同じカラムの反対側に位置するハイデータ保持電源配線ＶＤＤＭＸ１は、高いハイデータ保持電源電位ＶＤＤＭＨのままであり、ロードトランジスタ１２の電流駆動能力は高いまま維持される。

この状態において、アクセストランジスタ２３を介して、ビット線ＢＬ１の接地電位が、ロードトランジスタ１２のゲートに接続されるデータ記憶ノードＮ１に書き込まれる。このとき、電流駆動能力の高いロードトランジスタ１２が、フリップフロップのデータ反転を促進するので、電源電圧が低い場合においても、容易にデータの書き込みを行うことができる。

一方、選択されていないカラムに配置されたメモリセル１０Ｃ，１０Ｄのためのハイデータ保持電源配線ＶＤＤＭ２，ＶＤＤＭＸ２は、ワード線ＷＬ１の電位ＶＤＤよりも高いレベルであるハイデータ保持電源電位ＶＤＤＭＨに保たれている。ワード線ＷＬ１によって非選択カラム上のメモリセル１０Ｃのアクセストランジスタ２３又は２４が導通する場合であっても、このメモリセル１０Ｃのハイデータ保持電源配線ＶＤＤＭ２，ＶＤＤＭＸ２の電位は選択ワード線ＷＬ１の電位ＶＤＤよりも高い。したがって、ハイデータ保持電源配線ＶＤＤＭ２，ＶＤＤＭＸ２の電位が選択ワード線ＷＬ１の電位ＶＤＤと同じである場合に比べて、ビット線ＢＬ２、ＢＬＸ２のノイズに対するこのメモリセル１０Ｃの耐性が高くなる。

図２の半導体記憶装置１００では、入力データ信号に従って得られる選択回路５０Ａ又は５０Ｂの出力が、ビット線ＢＬ１等を経由することなく、ハイデータ保持電源回路３０Ａ〜３０Ｄに直接与えられている。例えば、ビット線ＢＬ１の電位が変化するのを待つ必要がないので、ハイデータ保持電源配線ＶＤＤＭ１とビット線ＢＬ１とがほぼ同時に駆動される。

すなわち、図３に示されているように、書き込み制御信号ＷＥが“Ｈ”に遷移してから、ハイデータ保持電源配線ＶＤＤＭ１の電位が電源電位ＶＤＤより低いレベルで確定するまでの時間Ｔ１を短縮することができる。したがって、書き込み時のサイクルタイムを短くすることができる。また、図３に示すように、書き込み完了後、書き込み制御信号ＷＥが“Ｌ”に遷移してから、ハイデータ保持電源配線ＶＤＤＭ１がハイデータ保持電源電位ＶＤＤＭＨに戻るまでの時間Ｔ２を同様に短縮することができ、サイクルタイムを短くすることができる。

次に、図２の半導体記憶装置１００における読み出し動作について説明する。読み出し動作時の各入力信号のレベルは、書き込み制御信号ＷＥが書き込みが行われないことを示す“Ｌ”に維持される点以外は、書き込み動作時と同様である。

書き込み制御信号ＷＥが“Ｌ”であるので、トランジスタ７１Ａ，７２Ａ，７１Ｂ，７２Ｂ、及びハイデータ保持電源回路３０Ａ〜３０Ｄのいずれも選択されず、ビット線ＢＬ１，ＢＬ２，ＢＬＸ１，ＢＬＸ２のいずれも、接地電位に駆動されない。ワード線ＷＬ１，ＷＬ２のいずれかが選択されると、選択されたワード線に接続されたメモリセルが選択される。選択されたメモリセルの記憶データが、ビット線ＢＬ１，ＢＬ２，ＢＬＸ１，ＢＬＸ２に読み出される。読み出し回路（図示せず）は、記憶データを増幅し、外部に出力する。

読み出し時には、ハイデータ保持電源回路３０Ａ〜３０Ｄはいずれも選択されないので、ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭ２，ＶＤＤＭＸ１，ＶＤＤＭＸ２の電位は、ワード線の電位ＶＤＤよりも高い電位であるハイデータ保持電源電位ＶＤＤＭＨに維持される。このため、ワード線により選択されたメモリセルの、ノイズに対するマージンを高く保つことができる。

以上のように、本実施形態に係る半導体記憶装置１００では、メモリセルを構成する２つのインバータに電源を供給するハイデータ保持電源回路を独立させ、書き込み時に選択されたメモリセルの２つのインバータに、書き込まれるべき入力データ信号に従って互いに異なる電位をハイデータ保持電源電位として与えるようにしている。このため、電源電圧が低い場合においても、容易に、迅速に、書き込みを行うことができる。

また、書き込み動作時に、配線容量の大きいビット線の駆動と並行して、入力データ信号に従って、書き込みが容易になるようにハイデータ保持電源配線の電位を変化させるので、書き込み時のサイクルタイムを短縮でき、装置の動作を高速化することができる。

また、書き込み時に、非選択カラム上に配置されたメモリセルのハイデータ保持電源電位を、選択ワード線のレベルより高く保つようにしている。このため、選択ワード線に接続されたメモリセルのノイズに対するマージンを高く保つことができる。

更に、読み出し時おいては、全てのメモリセルのハイデータ保持電源電位を、選択ワード線のレベルより高く保つようにしている。このため、選択ワード線に接続されたメモリセルのノイズに対するマージンを高く保つことができる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体記憶装置を有する半導体回路システム４００の構成を示すブロック図である。半導体回路システム４００は、ロジック用電源２０２と、ＳＲＡＭ用電源４０４と、ＬＳＩ４０６とを備えている。ＬＳＩ４０６は、複数の半導体記憶装置３００と、ロジック回路２０８とを備えている。

ロジック用電源２０２は、電源電位ＶＤＤを生成し、複数の半導体記憶装置３００及びロジック回路２０８に供給する。ＳＲＡＭ用電源４０４は、ハイデータ保持電源電位ＶＤＤＭＨを生成し、複数の半導体記憶装置３００に供給する。ハイデータ保持電源電位ＶＤＤＭＨは電源電位ＶＤＤより高い電位である。

図５は、本発明の第２の実施形態に係る半導体記憶装置３００の構成を示す回路図である。半導体記憶装置３００は、図２の半導体記憶装置１００において、ハイデータ保持電源回路３０Ａ〜３０Ｄに代えてハイデータ保持電源回路３３０Ａ，３３０Ｂ，３３０Ｃ，３３０Ｄをそれぞれ備えるようにしたものである。その他の構成要素については、図２の半導体記憶装置１００と同様であるので、説明を省略する。

ハイデータ保持電源回路３３０Ａは、ＰＭＯＳトランジスタ３３１，３３２，３３４と、インバータ３３６とを備えている。ＰＭＯＳトランジスタ３３１，３３２は、電源電位（選択ワード線の電位）ＶＤＤと接地電位との間に直列に接続されている。これらのＰＭＯＳトランジスタ３３１，３３２が直列に接続された回路の中間ノードが、ハイデータ保持電源配線ＶＤＤＭ１に接続されている。

ハイデータ保持電源回路３３０Ａが非選択状態（インバータ３３６への入力が“Ｌ”）であるときには、ＰＭＯＳトランジスタ３３４が導通し、ハイデータ保持電源回路３３０Ａは、ハイデータ保持電源配線ＶＤＤＭ１に、電源電位ＶＤＤより高い電位であるハイデータ保持電源電位ＶＤＤＭＨを供給する。また、ハイデータ保持電源回路３３０Ａが選択状態（インバータ３３６への入力が“Ｈ”）であるときには、ＰＭＯＳトランジスタ３３１及び３３２が導通する。このとき、ハイデータ保持電源回路３３０Ａは、電源電位ＶＤＤを降圧して、ハイデータ保持電源配線ＶＤＤＭ１に、電源電位ＶＤＤより低い電位（電源電位ＶＤＤがＰＭＯＳトランジスタ３３１及び３３２で分圧された電位）をハイデータ保持電源電位ＶＤＤＭＬとして供給する。

ハイデータ保持電源回路３３０Ｂ，３３０Ｃ，３３０Ｄは、ハイデータ保持電源配線ＶＤＤＭＸ１，ＶＤＤＭ２，ＶＤＤＭＸ２をそれぞれ駆動する点の他は、ハイデータ保持電源回路３３０Ａと同様である。

図５の半導体記憶装置３００の動作タイミングについては、図３と同様に示すことができるので、ここでは説明を省略する。

以上のように、本実施形態では、図５の半導体記憶装置３００は、書き込み時に用いられるハイデータ保持電源電位ＶＤＤＭＬを、半導体記憶装置３００内で生成するので、図４に示すように、ＳＲＡＭ用電源４０４はハイデータ保持電源電位ＶＤＤＭＨのみを生成すればよい。すなわち、ＳＲＡＭ用電源４０４が生成する電位の種類を減らすことができるので、ＳＲＡＭ用電源４０４の実現の容易化、及び低コスト化をすることができ、更に、ＬＳＩ４０６上の電源配線数を減少させることができる。

ハイデータ保持電源回路３３０Ａ〜３３０Ｄは、選択ワード線の電位である電源電位ＶＤＤと接地電位との間に複数のＭＯＳトランジスタを直列に配置して、ハイデータ保持電源電位ＶＤＤＭＬを生成するので、選択されたときにのみ、選択ワード線電位より低い電位を容易に生成することができる。また、これらのＭＯＳトランジスタのサイズを調整することにより、ハイデータ保持電源電位ＶＤＤＭＬを容易に調整することができる。

なお、ハイデータ保持電源回路３３０Ａ〜３３０Ｄにおいて、ＰＭＯＳトランジスタ３３１に代えて抵抗を用いてもよい。また、ＰＭＯＳトランジスタ３３１，３３２に代えてＮＭＯＳトランジスタを用い、インバータ３３６を用いないようにしてもよい。

また、ハイデータ保持電源回路３３０Ａ〜３３０Ｄが、電源電位ＶＤＤを昇圧して、ハイデータ保持電源電位ＶＤＤＭＨを生成するようにしてもよい。この場合には、ＳＲＡＭ用電源４０４が不要になる。

以上の実施形態においては、ハイデータ保持電源配線ＶＤＤＭ１，ＶＤＤＭＸ１，…がカラム方向に延びるように配置される場合について説明したが、ハイデータ保持電源配線をロウ方向に延びるように配置し、ハイデータ保持電源配線の対をメモリセル１０Ａ，１０Ｂ，…の各ロウにそれぞれ対応させるようにしてもよい。

以上説明したように、本発明は、書き込みを容易にしながら動作を高速化し、かつ、スタティックノイズマージンを改善することが可能であり、フリップフロップ型メモリセルを備えた半導体記憶装置等として有用である。

本発明の第１の実施形態に係る半導体記憶装置を有する半導体回路システムの構成を示すブロック図である。 本発明の第１の実施形態に係る半導体記憶装置の構成を示す回路図である。 図２の半導体記憶装置の書き込み動作を示すタイミング・ダイアグラムである。 本発明の第２の実施形態に係る半導体記憶装置を有する半導体回路システムの構成を示すブロック図である。 本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。 従来の半導体記憶装置の構成の例を示す回路図である。 図６の半導体記憶装置の書き込み動作を示すタイミング・ダイアグラムである。

符号の説明

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ メモリセル
１６ 第１のインバータ
１７ 第２のインバータ
２３ 第１のアクセストランジスタ
２４ 第２のアクセストランジスタ
３０Ａ〜３０Ｄ，３３０Ａ〜３３０Ｄ ハイデータ保持電源回路
４０Ａ，４０Ｂ ビット線プリチャージ回路
５０Ａ，５０Ｂ 選択回路
ＷＬ１，ＷＬ２ ワード線
ＢＬ１，ＢＬ２ 第１のビット線
ＢＬＸ１，ＢＬＸ２ 第２のビット線
ＶＤＤＭ１，ＶＤＤＭ２ 第１のハイデータ保持電源配線
ＶＤＤＭＸ１，ＶＤＤＭＸ２ 第２のハイデータ保持電源配線

Claims (7)

1. 行及び列方向にマトリックス状に配置された複数のメモリセルと、
   前記複数のメモリセルの各行にそれぞれ対応し、それぞれが、対応する行のメモリセルに接続された複数のワード線と、
   前記複数のメモリセルの各列にそれぞれ対応し、それぞれが、対応する列のメモリセルに接続された複数のビット線対と、
   前記複数のメモリセルの各列にそれぞれ対応する複数のハイデータ保持電源配線対と、
   前記複数のビット線対を構成するビット線をそれぞれ駆動する複数の書き込み回路と、
   前記複数のハイデータ保持電源配線対を構成するハイデータ保持電源配線のそれぞれに接続された複数のハイデータ保持電源回路とを備え、
   前記複数のメモリセルのそれぞれは、
   前記複数のハイデータ保持電源配線対のうち、そのメモリセルに対応するハイデータ保持電源配線対を構成するハイデータ保持電源配線の一方に接続された第１のインバータと、
   前記対応するハイデータ保持電源配線対を構成するハイデータ保持電源配線の他方に接続され、入力及び出力が前記第１のインバータの出力及び入力にそれぞれ接続された第２のインバータと、
   前記複数のビット線対のうち、そのメモリセルに対応するビット線対を構成するビット線の一方と前記第１のインバータの出力との間に接続され、前記複数のワード線のうち、そのメモリセルに対応するワード線に接続された第１のアクセストランジスタと、
   前記対応するビット線対を構成するビット線の他方と前記第２のインバータの出力との間に接続され、前記第１のアクセストランジスタが接続されたワード線に接続された第２のアクセストランジスタとを有するものであり、
   前記複数のハイデータ保持電源回路のうち、選択されたハイデータ保持電源回路は、
   入力データ信号とアドレス信号とに応じた信号を、前記複数のビット線対を構成するビット線のいずれをも介さずに受け取り、受け取った信号に応じた電位に、接続されたハイデータ保持電源配線を駆動する
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記選択されたハイデータ保持電源回路は、そのハイデータ保持電源回路に接続されたハイデータ保持電源配線を、書き込みが行われるメモリセルに対応するワード線の電位より低いハイデータ保持電源電位に駆動する
   ことを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記ハイデータ保持電源電位は、当該半導体記憶装置の外部から供給される
   ことを特徴とする半導体記憶装置。
4. 請求項２に記載の半導体記憶装置において、
   前記選択されたハイデータ保持電源回路は、
   当該半導体記憶装置の外部から供給された電位を降圧して、前記ハイデータ保持電源電位を生成する
   ことを特徴とする半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   前記選択されたハイデータ保持電源回路は、
   前記書き込みが行われるメモリセルに対応するワード線の電位が与えられたノードと接地電位が与えられたノードとの間に直列に接続された複数のＭＯＳ（metal oxide semiconductor）トランジスタを有し、
   前記ＭＯＳトランジスタ同士が接続されたノードの電位を前記ハイデータ保持電源電位として出力する
   ことを特徴とする半導体記憶装置。
6. 請求項１に記載の半導体記憶装置において、
   前記選択されたハイデータ保持電源回路に接続されたハイデータ保持電源配線と、前記複数のビット線対を構成するビット線のうち、選択されたビット線とは、実質的に同時に駆動される
   ことを特徴とする半導体記憶装置。
7. 請求項１に記載の半導体記憶装置において、
   前記複数のハイデータ保持電源配線対のうち、書き込みが行われるメモリセルに対応しないハイデータ保持電源配線対は、前記書き込みが行われるメモリセルに対応するワード線の電位より高い電位に制御される
   ことを特徴とする半導体記憶装置。

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