KR0165500B1 - 스태틱 랜덤 억세스 메모리 장치의 결함 셀 선별 회로 - Google Patents

스태틱 랜덤 억세스 메모리 장치의 결함 셀 선별 회로 Download PDF

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Abstract

스태틱 랜덤 억세스 메모리(SRAM) 장치의 결함 셀 선별회로에 대해 개시한다. 워드라인을 공유하는 다수개의 스태틱 메모리 셀들로 이루어진 다수개의 메모리 블록들로 구성된 메모리 셀 어레이와, 상기 메모리 블록마다 공통으로 접속되는 다수개의 전원전압 공급선과, 상기 전원전압 공급선과 일 단자가 연결되고 소정의 제어신호에 의해 온/오프가 제어되어, 정상모드(normal mode)에서는 주변회로부 전원전압 공급패드로부터 상기 메모리 셀 어레이로 전원전압을 공급하고, 웨이퍼 테스트 모드에서는 상기 메모리 셀 어레이로의 전원전압 공급을 차단하는 스위칭 수단; 및 상기 스위칭 수단의 온/오프를 제어하는 제어신호를 발생하는 제어신호 발생회로를 구비한다. 본 발명에 따르면, 메모리 셀 어레이 내로 공급되는 전원전압(Vcc)을 차단하는 회로를 제공하여 누설전류가 발생되는 결함 셀을 판별할 수 있다.

Description

스태틱 랜덤 억세스 메모리(SRAM) 장치의 결함 셀 선별회로
제1도는 저항소자를 부하로 사용한 SRAM 셀의 일반 회로도.
제2도는 공급전류와 누설전류의 온도 특성 그래프.
제3도는 셀에 결함이 있는 경우 셀 노드 전압의 온도 특성 그래프.
제4도는 본 발명의 제1 실시예에 의한 메모리 장치의 개략적인 구성도.
제5도는 일정전원 공급 차단 후 시간경과에 따른 셀 노드 A의 전압특성 그래프.
제6도는 본 발명의 제2 실시예에 의한 메모리 장치의 개략적인 구성도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱 랜덤 억세스 메모리(Static Random Access Memory, 이하 SRAM이라 함)장치의 셀 결함에 의해 발생된 누설전류 불량(leakage current failure)을 선별(screen)할 수 있는 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치가 고집적화되어감에 따라 메모리 셀 어레이부에서 결함이 발생될 가능성은 점점 높아지게 되었고, 이에 따라 이들 결함을 미리 선별할 수 있는 방법에 대한 연구도 활발히 진행되고 있다. 이들 결함을 웨이퍼 상태의 테스트에서 선별하지 못할 경우에는 패키지시의 제조수율 감소를 초래할 뿐만 아니라 제품에 대한 신뢰성이 저하된다.
제1도는 SRAM 셀의 일반적인 회로도로서, 저항소자를 부하로 사용한 SRAM 셀을 도시한다.
제1도를 참조하면, 일반적인 SRAM 셀은 두 개의 전송트랜지스터(TR1 및 TR2), 두개의 저항소자(R1 및 R2), 및 두 개의 구동트랜지스터(TR3 및 TR4)로 구성 되며, 워드라인(W/L)은 상기 두 전송트랜지스터(TR1 및 TR2)의 게이트와 접속되고 비트라인(BL) 및 비트라인 바는 상기 전송트랜지스터의 소오스와 각각 접속된다. 또한, 상기 두 저항소자(R1 및 R2)는 일정전원(Vcc)과 연결되어 있으며, 상기 두 구동트랜지스터(TR3 및 TR4)의 소오스는 접지(Vss)와 연결되어 있다.
누설전류에 의한 플립(flip)현상을 상기 회로도를 참조하여 간단히 설명하면, 예를 들어 쓰기(write) 동작에 의해 상기 메모리 셀의 노드 'A'에는 '하이(high)', 노드 'B'에는 '로우(low)' 데이터가 저장되어 있다고 가정한다. 셀 노드 A의 하이 레벨은 상기 일정전원(Vcc)으로부터 공급되는 공급전류 'IS' 와 셀 노드 A에서 접지선으로 흐르는 누설전류 'IL'의 비에 의해 결정되는데, 상기 일정전원으로부터 계속적으로 전압이 공급되면 셀 노드 A에는 계속 하이 레벨이 유지된다.
그러나, 상기 셀 노드 A의 결함으로 인해 누설전류 IL이 공급전류 IS보다 상대적으로 증가하여 상기 IL와 IS의 비로 결정되는 셀 노드 A의 하이 레벨이 특정전압 Vc 이하로 감소하게 되면, 읽기(read) 동작시 메모리 셀 데이터가 바뀌어버리는 플립(flip)현상이 발생된다.
즉, 셀 노드 A의 누설전류 IL이 증가하면 노드 A의 전압이 감소하게 되고 이는 노드 A에 연결되어 있는 TR4의 게이트에 영향을 주어 TR4의 턴온 저항의 증가를 초래한다. 이에 따라 노드 B의 전압이 증가되고, 노드 B의 전압이 충분히 증가되어 노드 B에 연결된 TR3을 턴 온 시키면 셀 노드 A의 하이 레벨이 강하하여 로우 레벨로 전환되는 메모리 셀 데이타의 플립(flip)이 발생된다.
일반적으로 상기와 같은 현상은 셀 자체의 결함으로 인해 누설전류가 발생함으로써 유발된다. 따라서, 이러한 결함은 제조공정이 완료된 후 선별되는 것이 바람직하다.
통상 제조공정이 완료된 웨이퍼에 대해서는 DC 특성 테스트 혹은 기능(function) 테스트등의 여러가지 유형의 테스트가 실시된다. 이러한 웨이퍼 테스트는 테스터(tester)의 제약으로 말미암아 상온 이상의 온도에서 실시되는데, 이는 누설전류 측정시의 오류를 유발할 가능성이 있다.
제2도는 공급전류와 누설전류의 온도 특성을 도시한다.
제2도를 참조하면, X축은 온도, Y축은 전류를 나타내며 IS는 일정전원(Vcc)으로부터 공급되는 공급전류를, IL1은 일반적인 경우의 누설전류를, IL2는 셀 노드에 결함이 있는 경우의 누설전류를 도시한다. 온도가 증가하면 반도체 소자에 흐르는 전류가 증가한다는 것은 잘 알려진 사실이며, 다결정실리콘 저항에 흐르는 공급전류 IS의 증가가 트랜지스터를 통해 흐르는 누설전류 IL의 증가에 비해 상당히 크다는 사실 또한 통상적으로 알려져 있다.
셀에 결함이 없는 일반적인 경우에 있어, 셀 노드 A에는 누설전류(IL1)가 공급전류(IS)에 비해 작기 때문에 온도에 상관없이 일정전압(Vc) 이상이 유지되지만, 셀에 결함이 있는 경우에는 그렇지 못하다. 즉, 셀에 결함이 있는 경우에는 누설전류가 온도에 상관 없이 전체적으로 증가되며(IL2참조), 이 때 공급전류(IS)와 누설전류(IL2)의 차이가 고온에서는 일정수준(a) 이상으로 유지되지만, 일정온도(T1) 이하가 되면 그 차이가 일정수준(a) 이하가 되어 셀 노드 A에는 일정전압(Vc)이 유지되지 못하게 된다.
제3도는 셀에 결함이 있는 경우 셀 노드 A 전압의 온도특성을 도시한다.
제3도를 참조하면, X축은 온도, Y축은 셀 노드 A의 전압을 나타낸다. 제2도를 참조하여 설명한 바와 같이, 셀에 결함이 있는 경우 일정온도 T1 이하로 온도가 감소하면 셀 노드 A의 전압이 일정전압(Vc) 이하로 감소하게 된다. 이는 결과적으로 읽기(read)동작 중, 위에서 언급한 바와 같은 메모리 셀 데이터의 플립현상을 유발하게 된다.
이와 같은 반도체 장치의 온도특성으로 인해, 실제 누설전류 불량인 셀이 고온에서 실시되는 웨이퍼상태의 테스트에서는 양호한 것으로 판정이 되는 경우가 발생되고 이는 조립(assembly)후의 수율 저하 및 제품의 신뢰성을 떨어뜨리는 요인이 된다.
따라서, 본 발명의 목적은 셀의 결함으로 인한 누설전류가 존재하는 경우 고온에서의 웨이퍼 테스트를 통해 문제 셀을 선별할 수 있는 회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 워드라인 방향으로 'M' 개, 비트라인 방향으로 'N'개의 메모리 셀이 각각 배열되어 있는 메모리 셀 어레이 및 워드라인 방향으로 배열되어 있는 상기 'M'개의 메모리 셀들에 공통으로 접속된 일정전원과 연결되는 제1 노드 및 주변회로부의 전원전압 공급 패드와 연결되는 제2 노드를 구비하는 제1 수단을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리(SRAM) 장치를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 수단에 의해 상기 주변회로부 전원전압 공급 패드로부터 공급되는 제2 노드의 전압의 제1 노드로의 전달이 제어되고, 상기 제1 수단은 트랜지스터로 이루어진다. 또한, 상기 제1 수단은 상기 제1 수단을 제어하는 제2 수단을 더 구비하며, 상기 제1 수단이 트랜지스터일 경우 상기 제2 수단의 출력이 상기 제1 수단의 게이트와 연결된다. 한편, 상기 제2 수단은 엑스트라 패드 및 다수개의 인버터로 구성된다.
상기 목적을 달성하기 위하여 본 발명은 또한, 워드라인 방향으로 'M' 개, 비트라인 방향으로 'N'개의 메모리 셀이 각각 배열되어 있는 메모리 셀 어레이 및 워드라인 방향으로 배열되어 있는 상기 'M'개의 메모리 셀들에 공통으로 접속된 일정전원과 제3 노드를 통해 접속되는 메모리 셀 전용 전원전압 공급 패드를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치를 제공한다.
바람직한 실시예에 의하면, 상기 메모리 셀 전용 전원전압 공급 패드는 주변회로부 전원전압 공급 패드와 분리되어 있다.
본 발명에 의하면, 메모리 셀 어레이 내로 공급되는 일정전원(Vcc)을 차단하는 회로를 제공하여 누설전류가 발생되는 결함 셀을 판별할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제4도는 본 발명의 제1 실시예에 의한 메모리 장치의 개략적인 회로도이다.
제4도를 참조하면, 본 발명의 메모리 장치는, 다수개의 메모리블록들로 이루어진 메모리 셀 어레이와, 스위칭 수단(SW 1∼SW N)을 구비하고, 상기 스위칭 수단 제어신호를 발생하는 제어신호 발생회로(CS)를 구비한다.
상기 메모리 셀 어레이는 워드라인을 공유하는 다수개의 메모리 셀들로 이루어진 메모리 블록들(메모리 블록1∼메모리 블록N)로 구성되며, 예를 들면 워드라인 방향으로 'M' 개, 비트라인 방향으로 'N'개의 셀이 배열되어 구성된다. 워드라인 방향으로 배열되어 워드라인을 공유하는 'M' 개의 상기 메모리 셀들은 전원전압 공급선과 연결된다. 상기 스위칭 수단(SW 1∼SW N)의 제1 노드는 상기 전원전압 공급선에 연결되며, 상기 제2 노드는 주변회로부 전원전압 공급 패드와 연결된다. 여기에서, 상기 주변회로부 전원전압 공급 패드로부터 공급되는 제2 노드 전압 즉, 전원전압이 제1 노드로 전달되는 것은 상기 스위칭 수단의 온/오프에 의해 제어된다.
본 발명의 바람직한 실시예에 의하면, 상기 스위칭 수단은 PMOS 트랜지스터로 이루어지며, 이 경우 상기 트랜지스터의 게이트와 접속되는 제어신호 발생회로(CS)를 더 구비하고, 이에 의해 발생되는 제어신호에 의해 상기 스위칭 수단(SW 1∼SW N)의 온/오프가 제어된다.
상기 제어신호 발생회로(CS)는, 전압이 인가될 수 있는 하나의 엑스트라 패드(extra pad)와 다수개, 예컨대 짝수개의 인버터(inverter)로 구성된다.
제4도를 참조하여 본 발명의 바람직한 실시예에 의한 메모리 장치의 동작을 설명하면, 웨이퍼테스트 모드에서는 상기 제어신호 발생회로(CS)의 입력, 즉 엑스트라 패드에 '하이' 레벨의 전압을 인가한다. 이에 따라, 상기 제어신호 발생회로(CS)의 출력은 '하이' 레벨이 되고, 상기 제어신호 발생회로(CS)의 출력에 접속되어 있는 스위칭 수단(SW 1∼SW N)의 즉, PMOS 트랜지스터의 게이트에는 '하이' 레벨의 신호가 입력된다. 따라서, 비트라인 방향으로 배열되어 있는 'N'개의 PMOS 트랜지스터는 모든 턴 오프(turn off)되고, 이에 따라 주변회로부의 전원전압 공급 패드로부터 메모리 셀 어레이부 내 셀들로의 전원전압(Vcc) 공급이 차단된다.
이에 반해, 메모리 셀이 일반적인 동작을 하는 정상모드에서는, 상기 엑스트라 패드에 '로우' 레벨의 전압이 인가되고 PMOS 트랜지스터가 턴-온 되어, 주변회로부 전원전압 공급패드로부터 전원전압이 상기 전원전압 공급선으로 공급된다.
제5도는 전원전압 공급 차단 후 시간경과에 따른 셀 노드 A의 전압특성을 도시한 그래프이다.
제5도를 참조하면, X축은 '쓰기' 후의 경과 시간을, Y축은 셀 노드 A의 전압을 나타내며, 커브 1은 일반적인 경우 누설전류로 인한 셀 노드 A의 전압 감소를, 커브 2는 셀 결함에 의해 발생된 누설전류로 인한 셀 노드 A의 전압 감소를 도시한다.
상기 제4도의 회로를 이용하여 상기 메모리 셀로의 전원전압 공급을 차단한 다음, 메모리 셀에 '쓰기', 예컨대 노드 A에 '하이'를, 노드 B에 '로우'를 기입 완료하게 되면 시간이 지남에 따라 셀 노드 A의 전압이 감소한다. 이 때, 다이오드 또는 트랜지스터의 누설전류로 인한 전압감소는 시간이 경과되더라도 일정전압 'Vc' 이상을 유지하지만, 셀 결함에 의해 발생된 누설전류로 인한 전압 감소는 급격하게 이루어져, 일정시간 't1'이 경과하게 되면 셀 노드 전압 A는 일정전압 'Vc' 이하로 감소하게 된다.
즉, 제4도에 도시된 스위칭 수단을 이용하여 메모리 셀에 공급되는 Vcc 를 차단한 다음 '쓰기'를 진행하고, 일정시간(t1)이 경과한 후 '읽기'를 하면, 셀 결함에 의한 누설전류가 발생된 셀은 플립 현상이 발생되어 데이터가 바뀌어지므로, 정상적인 셀과 결함이 있는 셀의 선별이 가능하게 된다.
제6도는 본 발명의 제2 실시예에 의한 메모리 장치의 개략적인 회로도이다.
제6도를 참조하면, 본 발명의 메모리 장치는, 다수개의 메모리 블록들로 이루어진 메모리 셀 어레이와 메모리 셀 전용 전원전압 공급 패드를 구비한다.
상기 메모리 셀 어레이는 상기 제1 실시예에서와 마찬가지로, 워드라인을 공유하는 다수개의 메모리 셀들로 이루어진 메모리 블록들(메모리 블록1∼메모리 블록N)로 구성되며, 예를 들면 워드라인 방향으로 'M' 개, 비트라인 방향으로 'N'개의 셀이 배열되어 구성된다. 워드라인 방향으로 배열되어 워드라인을 공유하는 'M' 개의 상기 메모리 셀들은 전원전압 공급선과 연결된다.
상기 메모리 셀 전용 전원전압 공급패드는, 상기 전원전압 공급선과 제3 노드를 통해 병렬로 연결되며, 주변회로부와는 다른 전압을 메모리 셀에 인가하는 것이 가능하도록 주변회로부 전원전압 공급 패드와는 전기적으로 분리된다. 상기 메모리 셀 전용 전원전압 공급패드는, 정상모드에서는 전원전압이 인가되어 상기 메모리 셀 어레이로 전원전압이 공급되고, 웨이퍼 테스트 모드에서는 상기 메모리 셀 어레이로 전원전압이 공급되지 않도록 전압이 인가되지 않는다.
상기 제2 실시예는 메모리 셀에 공급되는 전원전압을 차단하기 위하여, 스위칭 수단과 제어신호 발생회로 대신에 외부로부터 직접 전압을 인가할 수 있는 메모리 셀 전용 전원전압 공급 패드를 구비하는 것을 제외하고는 상기 제1 실시예와 동일하다.
여기에서 상기 메모리 셀 전용 전원전압 공급 패드는 웨이퍼 테스트를 위해 형성되며, 테스트 후 조립(assembly) 공정에서 주변회로부의 전원전압 공급 패드와 연결되어진다.
상술한 바와 같이 본 발명에 의하면, 메모리 셀 어레이 내로 공급되는 전원전압(Vcc)을 차단하는 회로를 제공하여 누설전류가 발생되는 결함 셀을 판별할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (5)

  1. 워드라인을 공유하는 다수개의 스태틱 메모리 셀들로 이루어진 다수개의 메모리 블록들로 구성된 메모리 셀 어레이; 상기 메모리 블록마다 공통으로 접속되는 다수개의 전원전압 공급선; 상기 전원전압 공급선과 일 단자가 연결되고 소정의 제어신호에 의해 온/오프가 제어되어, 정상모드(normal mode)에서는 주변회로부 전원전압 공급패드로부터 상기 메모리 셀 어레이로 전원전압을 공급하고, 웨이퍼 테스트 모드에서는 상기 메모리 셀 어레이로의 전원전압 공급을 차단하는 스위칭 수단; 및 상기 스위칭 수단의 온/오프를 제어하는 제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리(SRAM) 장치.
  2. 제1항에 있어서, 상기 스위칭 수단은 MOS트랜지스터로 구성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리(SRAM) 장치.
  3. 제1항에 있어서, 상기 제어신호 발생회로는, 엑스트라 패드; 및 다수개의 인버터들로 구성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리(SRAM) 장치.
  4. 워드라인을 공유하는 다수개의 스태틱 메모리 셀들로 이루어진 다수개의 메모리 블록들로 구성된 메모리 셀 어레이; 상기 메모리 블록마다 공통으로 접속되는 다수개의 전원전압 공급선; 및 상기 다수개의 전원전압 공급선과 병렬로 연결되어, 정상모드(normal mode)에서는 상기 메모리 셀 어레이로 전원전압을 공급하도록 전원전압이 인가되고, 웨이퍼 테스트 모드에서는 상기 메모리 셀 어레이로 전원전압을 공급하지 않도록 전원전압이 인가되지 않는 메모리 셀 전용 전원전압 공급 패드를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리(SRAM) 장치.
  5. 제4항에 있어서, 상기 메모리 셀 전용 전원전압 공급 패드는 주변회로부 전원전압 공급 패드와 전기적으로 분리되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리(SRAM) 장치.
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* Cited by examiner, † Cited by third party
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KR100463722B1 (ko) * 1997-12-10 2005-04-06 삼성전자주식회사 스태틱 랜덤 액세스 메모리 장치

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