KR100463722B1 - 스태틱 랜덤 액세스 메모리 장치 - Google Patents

스태틱 랜덤 액세스 메모리 장치 Download PDF

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Abstract

본 발명의 스태틱 랜덤 액세스 메모리 장치는 적어도 한 쌍의 비트 라인들과; 적어도 하나의 워드 라인과; 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어진 적어도 하나의 메모리 셀과; 비트 라인 방향으로 신장하며, 상기 풀다운 트랜지스터의 소오스들이 연결된 제 1 전원 라인 및; 상기 제 1 전원 라인과 동일한 방향으로 신장하며, 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크가 연결된 제 2 전원 라인을 포함한다.

Description

스태틱 랜덤 액세스 메모리 장치{STATIC RANDOM ACCESS MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로 스태틱 랜덤 액세스 메모리 장치에 관한 것이다.
도 1은 종래 기술에 따른 SRAM 장치의 접지 전원 공급을 보여주는 회로도이고, 그리고 도 2는 종래 기술에 따른 접지 전원 공급 배선 및 메모리 셀의 구조를 보여주는 레이 아웃이다.
현 반도체 메모리 장치에 있어서, 메모리 셀이 고집적화 되어 감에 따라서 신뢰성에 관련된 문제점이 유발되고 있다. 현재 사용되고 있는 메모리 셀의 접지 전압은, 도 1에 도시된 바와 같이, 주변 회로 (peripheral)과 동일한 레벨의 접지 전압을 동일한 배선을 통해서 연결하여 이용하고 있다. 또한, 도 2에서 알 수 있듯이, 종래의 전원 접지 배선은 반도체 기판과 풀다운 트랜지스터 (도 1의 Q2 및 Q4)를 전원 접지 배선을 같은 노드인 제 1 금속 배선에 연결하여서 사용하고 있다. 따라서, 소량의 누설 전류 (leakage current)가 흐르는 약한 메모리 셀을 찾아내기 위한 회로가 없기 때문에 반도체 메모리 장치의 신뢰성에 치명적인 문제를 안고 있었다. 그래서, 누설 전류가 소량으로 흐르는 메모리 셀을 미리 추출하기 위한 구조가 요구되고 있다.
따라서 본 발명의 목적은 메모리 셀 스트레스 기능을 가지는 스태틱 랜덤 액세스 메모리 장치를 제공하는 것이다.
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 적어도 하나의 메모리 셀, 적어도 한 쌍의 비트 라인들 및 적어도 하나의 워드 라인을 가지는 스태틱 랜덤 액세스 메모리 장치에 있어서: 상기 메모리 셀은 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어지며; 상기 풀다운 트랜지스터들의 소오스들은 제 1 전압을 가지는 제 1 전원 라인에 연결되고 그리고 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크는 제 2 전압을 가지는 제 2 전원 라인에 연결되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 전압들은 서로 다른 전압들을 가지는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 전원 라인들은 저항 성분이 적은 금속 배선들에 의해서 분리되고 그리고 동일한 방향으로 배열되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 셀, 워드 라인 및 한 쌍의 비트 라인들을 구비한 복수 개의 메모리 셀 블록들을 부가적으로 구비하며, 상기 각 블록은 제 1 및 제 2 전원 라인들을 복수 개 구비하되, 상기 제 1 전원 라인의 수는 상기 제 2 전원 라인의 수에 비해서 적은 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 적어도 한 쌍의 비트 라인들과; 적어도 하나의 워드 라인과; 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어진 적어도 하나의 메모리 셀과; 비트 라인 방향으로 신장하며, 상기 풀다운 트랜지스터의 소오스들이 연결된 제 1 전원 라인 및; 상기 제 1 전원 라인과 동일한 방향으로 신장하며, 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크가 연결된 제 2 전원 라인을 포함하며; 상기 제 1 및 제 2 전원 라인들은 서로 다른 레벨의 제 1 및 제 2 전압들이 인가된다.
이 실시예에 있어서, 상기 제 1 및 제 2 전원 라인들은 저항 성분이 적은 금속 배선들로 형성된다.
이 실시예에 있어서, 상기 메모리 셀, 워드 라인 및 한 쌍의 비트 라인들을 구비한 복수 개의 메모리 셀 블록들을 부가적으로 구비하며, 상기 각 블록은 제 1 및 제 2 전원 라인들을 복수 개 구비하되, 상기 제 2 전원 라인의 수는 상기 제 1 전원 라인의 수에 비해서 적다.
(작용)
이와같은 장치에 의해서, 메모리 셀 자체에 스트레스 기능을 갖도록 할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 및 도 6에 의거하여 상세히 설명한다.
도 3 내지 도 6에 있어서, 도 1 내지 도 2의 구성 요소와 동일한 기능을 가지는 구성 요소에 대해서 동일한 참조 번호를 병기한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 3은 본 발명에 따른 SRAM 장치의 접지 전원 공급을 보여주는 회로도이고, 도 4는 본 발명에 따른 접지 전원 공급 배선 및 메모리 셀의 구조를 보여주는 레이 아웃이다. 그리고, 도 5는 본 발명의 바람직한 실시예에 따른 접지 전원 공급 배선을 보여주는 레이 아웃이다.
도 3은 참조하면, 스태틱 랜덤 액세스 메모리 장치의 메모리 셀은 2 개의 스위치 트랜지스터들 (Q1) 및 (Q2), 2 개의 풀다운 트랜지스터들 (Q3) 및 (Q4), 그리고 2 개의 로드 소자 즉, 저항들 (R1) 및 (R2)를 포함한다. 워드 라인 (WL)에 제어되는 상기 트랜지스터들 (Q1) 및 (Q2)는 각각 대응하는 비트 라인들 (BL) 및 (BLB)과 노드들 (N1) 및 (N2) 사이에 전류 통로들이 형성되어 있다.
그리고, 전원 전압 (Vdd)과 상기 각 노들 (N1) 및 (N2) 사이에 상기 저항들 (R1) 및 (R2)가 연결되어 있다. 트랜지스터들 (Q3) 및 (Q4)의 전류 통로들은 노드들 (N1) 및 (N2)와 접지 전원 (GND) 사이에 각각 형성되어 있고, 그것의 게이트들은 노드 (N2) 및 노드 (N1)에 각각 래치된 상태로 연결되어 있다.
여기서, 상기 트랜지스터들 (Q1)-(Q4)의 벌크는 상기 트랜지스터들 (Q3) 및 (Q4)의 소오스들에 인가되는 접지 전원 (GND)과 다른 벌크 전압 (BGND)에 의해서 구동된다. 이때, 주변 회로의 접지 전원은 상기 트랜지스터들 (Q3) 및 (Q4)의 소오스들에 인가되는 접지 전원 (GND)과 동일한 레벨을 갖는다. 상기 벌크 전압 (BGND)은 음의 전압이다.
도 3 및 도 4에서 알 수 있듯이, 메모리 셀의 접지 전원을 분리하는 방법에 있어서, 스위치 트랜지스터들 (Q1) 및 (Q2)와 풀다운 트랜지스터들 (Q3) 및 (Q4)의 기판과 소오스를 분리하고, 메모리 셀의 기판 즉, 벌크 전압은 정상적인 접지 전원 (GND)이 아닌 음의 전압을 인가한다. 이로써, 메모리 셀에 직접 스트레스를 주어서 약한 메모리 셀을 미리 추출하여 신뢰성 향상을 얻을 수 있다.
도 3 내지 도 5에 있어서, 제 1 접지선의 역할은 메모리 셀의 전류 경로를 형성시키는 접지선이며, 각 메모리 셀마다 저항 성분이 거의 없는 제 1 금속 배선으로 제 1 접지선에 연결하면 매우 좋다. 하지만, 메모리 셀의 수만큼 제 1 접지선이 필요하게 되어 칩 면적이 2 배 이상 커지게 된다. 그래서, 전류 경로 형성을 이루는데 문제가 생기지 않는 범위에서 메모리 셀을 여러 개 묶어서 저항 성분이 있는 제 2 금속 배선으로 연결하고, 제 2 금속 배선과 제 1 금속 배선으로 이루어진 제 1 접지선에 연결시키는 방식을 도모하게 되었다.
도 4에서 알 수 있듯이, 제 1 접지선을 주변 회로와 메모리 셀의 풀다운 트랜지스터들 (Q3) 및 (Q4)의 활성 영역인 소오스에 제 1 금속 배선으로 이루어진 제 2 전원 접지선과 연결시키고, 제 1 금속 배선으로 이루어진 제 2 접지선은 제 1 접지선과 서로 나란히 평행을 이루면서 메모리 셀의 스위치 트랜지스터들 (Q1) 및 (Q2)와 풀다운 트랜지스터들 (Q3) 및 (Q4)의 소오스를 제 1 금속 배선으로 연결시킨다. 위와 같은 방식으로, 접지 배선 배치 방법으로 가지고 가게 되면, 메모리 셀이 고집적화되어감에 따라서 칩 면적이 커지게 된다.
다시 도 5를 참조하면, 메모리 셀 어레이 영역 (10)을 복수 개의 블록 (미도시됨)으로 분할하였을 때, 각 블록에 요구되는 제 1 접지선이 제 1 금속 배선으로 종이나 횡으로 달리고, 제 1 금속 배선으로 이루어진 제 2 접지선이 제 1 접지선과 같은 방향으로 종이나 횡으로 달린다. 그리고, 제 2 접지선이 양쪽의 제일 가장자리를 달리게 하고, 정 중앙의 위치에 배치시킨다. 그 이유는, 기판에 확실하게 접지를 시켜 주기 위함이다.
도 6은 본 발명의 변형예를 보여주는 레이 아웃이다. 도 6을 참조하면, 제 1 접지선을 가운데에 배치시키고, 제 2 접지선으로 빙 둘러싸는 형식으로 배치시킨다. 그러한 결과로서, 메모리 셀과 가장 인접한 주변 회로의 래치-업 (latch-up)이 발생하는 것을 방지할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 메모리 셀에 스트레스 기능을 갖도록 구현함으로써 미리 약한 메모리 셀을 추출할 수 있고, 그 결과 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 SRAM 장치의 접지 전원 공급을 보여주는 회로도;
도 2는 종래 기술에 따른 접지 전원 공급 배선 및 메모리 셀의 구조를 보여주는 레이 아웃;
도 3은 본 발명에 따른 SRAM 장치의 접지 전원 공급을 보여주는 회로도;
도 4는 본 발명에 따른 접지 전원 공급 배선 및 메모리 셀의 구조를 보여주는 레이 아웃;
도 5는 본 발명의 바람직한 실시예에 따른 접지 전원 공급 배선을 보여주는 레이 아웃;
도 6은 본 발명의 변형예를 보여주는 접지 전원 공급 배선을 보여주는 레이 아웃,
*도면의 주요 부분에 대한 부호 설명
Q1, Q2, Q3, Q4 : 트랜지스터 R1, R2 : 저항
10 : 메모리 셀 어레이 영역

Claims (7)

  1. 적어도 하나의 메모리 셀, 적어도 한 쌍의 비트 라인들 및 적어도 하나의 워드 라인을 가지는 스태틱 랜덤 액세스 메모리 장치에 있어서:
    상기 메모리 셀은 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어지며;
    상기 풀다운 트랜지스터들의 소오스들은 제 1 전압을 가지는 제 1 전원 라인에 연결되고 그리고 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크는 제 2 전압을 가지는 제 2 전원 라인에 연결되는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 전압들은 서로 다른 전압들을 가지는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 전원 라인들은 저항 성분이 적은 금속 배선들에 의해서 분리되고 그리고 동일한 방향으로 배열되는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀, 워드 라인 및 한 쌍의 비트 라인들을 구비한 복수 개의 메모리 셀 블록들을 부가적으로 구비하며, 상기 각 블록은 제 1 및 제 2 전원 라인들을 복수 개 구비하되, 상기 제 1 전원 라인의 수는 상기 제 2 전원 라인의 수에 비해서 적은 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
  5. 적어도 한 쌍의 비트 라인들과;
    적어도 하나의 워드 라인과;
    상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어진 적어도 하나의 메모리 셀과;
    비트 라인 방향으로 신장하며, 상기 풀다운 트랜지스터의 소오스들이 연결된 제 1 전원 라인 및;
    상기 제 1 전원 라인과 동일한 방향으로 신장하며, 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크가 연결된 제 2 전원 라인을 포함하며;
    상기 제 1 및 제 2 전원 라인들은 서로 다른 레벨의 제 1 및 제 2 전압들이 인가되는 스태틱 랜덤 액세스 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 전원 라인들은 저항 성분이 적은 금속 배선들로 형성되는 스태틱 랜덤 액세스 메모리 장치.
  7. 제 5 항에 있어서,
    상기 메모리 셀, 워드 라인 및 한 쌍의 비트 라인들을 구비한 복수 개의 메모리 셀 블록들을 부가적으로 구비하며, 상기 각 블록은 제 1 및 제 2 전원 라인들을 복수 개 구비하되, 상기 제 2 전원 라인의 수는 상기 제 1 전원 라인의 수에 비해서 적은 스태틱 랜덤 액세스 메모리 장치.
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