KR0154750B1 - 반도체 메모리의 누설전류 감지회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야; 반도체 메모리의 누설전류 감지회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제; 누설전류 감지회로를 제공한다.

3. 발명의 해결방법의 요지; 다수의 메모리 셀들이 행 및 열라인들에 각기 교차 연결된 매트리스 형태의 구조로 배열되어 있는 셀 어레이를 가지는 반도체 메모리 장치는 상기 메모리 셀들에 동작전압을 각기 행단위로 인가하기 위한 전원라인들과, 대기전류 감지모드에서는 상기 동작전압으로서 테스트 전압을 제공하며 정상동작모드에서는 상기 동작전압으로서 전원전압을 제공하는 패드들사이에 각기 연결되어 전원라인들에 상기 동작전압을 선택적으로 스위칭하는 수단을 복수개로 내장한 감지회로를 포한한다.

4. 발명의 중요한 용도; 반도체 메모리 특히, 스테이틱 램의 누설전류 감지를 위한 소자로서 적합하게 사용된다.

Description

반도체 메모리의 누설전류 감지회로

제1도는 일반적인 스테이틱 램(SRAM)의 메모리 셀 어레이의 개략적 구조도.

제2도는 종래 기술에 따른 메모리 셀의 누설전류 감지회로도.

제3도는 본 발명에 따른 메모리 셀의 누설전류 감지회로도.

제4도는 본 발명의 또 다른 실시예 따른 누설전류 감지회로도.

본 발명은 반도체 메모리에 관한 것으로, 특히 스테이틱 램의 누설전류 감지회로에 관한 것이다.

일반적으로 스테이틱 램(이하SRAM)의 메모리 셀 어레이는 제1도에 도시된 바와 같이 다수의 메모리 셀 100들이 M개의 행(row)과 N개의 열(coloumn)에 각기 교차 연결된 매트리스 형태의 구조로 되어 있다. 여기서, 하나의 메모리 셀 100에 대한 일반적인 구성은 제1도의 하부에 도시된 바와 같이, 불순물이 미주입되어 매우높은 저항값을 가지는 폴리 실리콘(poly silicon)재질의 저항 R1, 및 R2, 행방향의 워드라인에 게이트 단자가 각기 연결된 전달 트랜지스터 TR1 및 TR2, 그리고 상기 트랜지스터 TR1 및 TR2의 드레인 단자에 게이트 단자가 각기 크로스 연결된 구동 트랜지스터 TR3,TR4로 이루어져 있다. 상기 셀 100의 저항 R1과 R2의 일측노드는 외부 전원전압 VCC과 연결되고, 타측노드는 상기 트랜지스터 TR1 및 TR2의 드레인 단자가 있는 노드 즉, A,B에 연결된다. 각각의 워드라인에 제공되는 구동신호에 따라 제어되는 메모리 셀 100들에 상기 전원전압 VCC을 인가하기 위한 전원라인은 상기 워드라인의 방향과 같은 방향으로 배열되어 있다.

상기한 제1도와 같은 SRAM의 구성에서, 워드라인 방향으로 평행하게 배열된 전원라인으로 부터 전원전압 VCC을 수신하는 상기 저항들은 폴리 실리콘 재질의 고저항이므로 전원전압단에서 그라운드 레벨 VSS로 원치않는 직류(DC) 전류가 누설전류로서 흐르게 된다. 이러한 DC 전류의 값이 미미할 경우에는 메모리 셀의 동작에는 별다른 문제가 야기되지는 않으나, 대기시 저 소비전류를 요구하는 로우 파워 SRAM에서는 대기전류 불량셀을 검출하고 여분의 셀들로 각기 교체하는데 따른 작업이 수반되어야 하므로 제품의 수율향상에 지장을 초래하는 요인이 되어왔다.

따라서, 종래에는 상기한 바와 같은 요인을 해소하기 위해 제2도에 도시된 바와 같은 누설 전류 감지 회로가 개시되어 졌다. 이러한 감지회로는 상기한 대기전류 불량셀을 검출하기 위해 메모리내에 포함되어진다.

제2도를 참조하면, 도시의 편의상 다수의 행 라인중에서 하나의 행 WL에 연결된 행 방향의 다수의 메모리 셀 100이 하나의 감지회로 200와 연결된 구조로서 나타나 있다. 상기 감지회로 200는 통상의 노아형 게이트이며, 이를 사용하여 DC전류 검출을 행하기 위해서, 검출모드동안 노드 P를 통해 하이(HIGH)를 인가한다. 노드 A는 상기 워드라인 WL에 연결되어 있으므로 워드라인 선택시에만 노드 B는 로우로 된다. 따라서, 상기 노드 B에 게이트단자가 연결된 피형 트랜지스터 TR5 가 턴온된다. 이에 따라, 상기 메모리 셀 100에는 퓨즈 F1를 통한 전원전압이 메모리 셀의 파워로서 공급된다. 그러므로, 행 방향으로 배열된 메모리 셀의 파워단 VCC에서 그라운드 단VSS으로 전류가 흐른다. 이때 흐르는 전류를 회로로직을 통해 감지하면 각 행방향에 있는 메모리 셀이 불량인지 아닌지를 알 수 있게된다. 만약, 어느 행에서의 셀 파워단에서 그라운드로 흐르는 전류가 특정 레벨 이상인 경우라면, 이를 고장난 셀이라고 판정하고, 상기 퓨즈 F1을 레이저(LASER)등과 같은 광원으로써 커팅한다. 이렇게 커팅된 행에 연결된 메모리 셀들은 전원전압을 수신하지 못하여 고유의 동작을 수행하지 않으므로, 테스트 공정후 여분의 셀들로 행단위로 대치된다.

상기한 바와 같이 종래에는 대기전류 불량셀의 검출 및 대치에 따른 시간을 단축하고, 제조의 수율을 개선하기 위해 행단위의 감지회로를 노아 게이트로서 사용하여 왔다.

그러나, 제2도와 같은 종래의 회로에서는 하나의 행마다 노아 (NOR)게이트 200를 포함시켜 두어야 하므로, 칩의 사이즈의 증가 및 설계상의 제약을 가져오는 문제점이 있었다. 또한, 노아 게이트를 만들기 위한 제조공정이 필요하므로, 메모리 제조작업의 생산성을 저하시키는 단점이 있었다.

본 발명의 또 다른 목적은 노아형 게이트를 채용함이 없이도 메모리셀의 누설 전류를 감지할 수 있는 회로 및 발명을 제공함에 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 회로를 제공함에 있다.

본 발명의 다른 목적은 칩제조의 생산성을 개선하고 칩 사이즈를 감소시킬 수 있는 감지회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 회로는 메모리 셀들이 워드라인 방향으로 M개, 비트라인 방향으로 N 개(여기서, M,N 은 2이상의 자연수)로 각각 배열되어 있는 셀 어레이를 가지는 스테이틱 램을 향한 것이다. 상기 반도체 메모리는 상기 M개의 메모리 셀들에 동작전압을 인가하기 위한 전원라인과, 대기전류 감지모드에서는 상기 동작전압으로서 테스트 전압을 제공하며 정상동작모드에서는 상기 동작전압으로서 전원전압을 제공하는 패트사이에 연결되어 상기 전원라인에 상기 동작전압을 선택적으로 전달하는 전달수단을 가지는 누설전류 감지회로를 구비한다. 여기서, 상기 전달수단은 상기 전압을 스위칭 하는 피 모오스 트랜지스터 및 퓨즈로 구성하는 것이 바람직하다. 이 경우에 상기 트랜지스터의 드레인 단자는 상기 전원라인에 연결되고 소오스 단자는 상기 퓨즈의 일단에 연결되며 게이트 단자는 그라운드 또는 다른 패드에 연결될 수 있다. 상기 태스트 전압은 상기 메모리 셀의 페일 현상을 유발시킬 수 있는 정도의 전압레벨이면 족하고, 상기 패드는 메모리내의 다른 주변회로에 전압을 공급하지 않도록 하는 구조로 하여준다.

상기한 본 발명의 기술적 사상에 따라, 메모리 셀들이 워드라인 방향으로 M개, 비트라인 방향으로 N 개(여기서, M,N 은 2이상의 자연수)로 각각 배열되어 있는 메모리 셀 어레이를 가지는 반도체 메모리의 누설전류 감지방법은; 상기 M개의 메모리 셀들의 셀 파워단에 공통으로 연결된 전원라인과, 상기 전원라인에 동작전압을 제공하는 패드간에 차례로 연결될 모오스 트랜지스터 및 퓨즈소자를 제조시 칩내부에 준비하는 단계와; 대기전류 감지모드에서 상기 동작전압으로서의 테스트 전압을 상기 패드에 인가하고, 이 전압이 상기 모오스 트랜지스터를 통하여 상기 전원라인에 제공되게하는 단계와; 상기 감지모드동안 상기 셀 파워단에서 그라운드 레벨로 흐르는 직류전류를 측정하는 단계와; 상기 직류전류가 허용값이상인 경우에 상기 퓨즈를 커팅하여 상기 동작전압으로서의 전원전압이 상기 전원라인에 제공되지 않도록 하는 단계를 가짐을 특징으로 한다.

상기한 본 발명의 회로 및 방법에 따르면, 종래의 노아 게이트를 가짐이 없이도 누설 전류를 감지하게 할 수 있으므로, 칩의 사이즈가 감소되며, 소비 전류의 저감이 얻어진다.

이하 본 발명의 실시예들에 따른 구성 및 동작을 첨부된 도면을 참조하여 설명한다.

먼저, 본 명세서에서 사용된 용어중 감지회로는 메모리 셀의 파워라인에서 그라운드로 누설되는 직류성분의 전류를 설정된 측정회로를 통해 감지할 수 있도록 해주기 위해 칩 내부에 구성되는 전자적 소자를 가리킨다.

본 발명의 보다 철저한 이해를 돕고자, 본 발명의 기술적 사상이 도출되었던 제1도를 다시 참조한다. 제1도에서, 메모리 셀 100내의 노드 A 에는 하이, 노드 B 에는 로우데이타가 저장되어 있고 아직 워드라인이 선택되지 않았다고 가정을 하면, 상기 노드 A는 전원전압 VCC레벨의 상태에 있게된다. 이 전원전압 VCC 의 레벨이 누설전류에 기인하여 특정전압 VC 이하까지 점차 강하하게 되면, 워드라인이 선택될시 상기 메모리 셀 100에는 데이타 플립(Flip)이 발생한다. 여기서, 상기 전압 VC 는 구동 트랜지스터 TR4의 드레쉬홀드 전압VT에 해당하는 정도의 레벨이다. 이러한 플립 현상을 보다 상세히 설명하면 다음과 같다. 만약 메모리 셀 100의 전원전압 VCC레벨이 상기 전압VC 이하로 감소될 경우 상기 트랜지스터 TR4 의 턴온 저항의 증가를 야기하여, 워드라인의 선택시 노드 B의 전압은 상승된다. 왜냐하면, 워드라인 선택시 비트라인으로 부터 메모리 셀 100로 셀 전류가 흐르게 되는데, 상기 노드 B의 로우 데이타는 선택 트랜지스터 TR2 와 구동 트랜지스터 TR4 의 턴온 저항에 의해 결정되기 때문이다. 이 경우 증가된 노드 B 의 전압이 트랜지스터 TR3 를 충분히 턴온 시키면 상기 노드 A 의 레벨이 강하되어 데이타의 플립 현상이 유발되는 것이다.

따라서, 본 발명에서는 이러한 셀 데이타의 플립현상에 착안하여, 제3도 및 제4도에 도시된 바와 같은 감지회로를 구성하여 셀의 전원라인에서 그라운드VSS로 흐르는 DC 전류의 레벨을 측정하고, 대기전류의 불량유무를 검출하는 것이 가능하도록 하였다.

제3도를 참조하면, 다수의 행라인중 하나의 행라인에 연결된 다수개의 메모리 셀의 전원라인 C에 피형 모오스 트랜지스터 TR5의 드레인 단자를 연결한다. 상기 트랜지스터의 소오스 단자는 퓨즈 F2의 일단에 연결하고, 상기 퓨즈의 타단에는 메모리 셀 전용인 외부 패드 10가 연결된다. 상기 트랜지스터의 게이트 단자는 또다른 외부 패드인 PAD 2(11)에 연결된다.

제3도와 같은 구성에 따르면 노아 게이트의 사용없이도, 트랜지스터 TR5 의 소오스 및 게이트 전압은 각각 VCC PAD 1과 PAD2 에 의해 임의로 조절될 수 있으므로 상기 전원 라인 C로 공급되는 전류및 전압도 임의로 조절가능하게 된다.

제3도를 참조하여, 동작을 설명하면 다음과 같다. 테스트 모드에서 상기 패드 10에는 상기 VC전압의 2배를 공급하고, PAD 2 의 전압을 조절하여 상기 트랜지스터 TR5의 전류공급 능력이 전류 IL 이 되도록 조절한다. 이 경우에 만약 전원라인 C 에서 접지VSS 로의 원치않는 DC 전류가 IL 만큼 흐른다고 가정을 하면 상기 라인 C 의 전압은 대략 VC정도가 될 것이다. 그러나 상기 라인 C 에서 VSS 로 흐르는 직류전류가 없다고 가정을 하면 상기 라인 C의 전압은 상기 VC의 2배 정도가 된다. 다시 말하면, 상기 라인 C에서 VSS 로의 원치 않는 DC 전류가 IL 만큼 흐를때는 메모리 셀 데이타의 플립현상이 발생하고, 상기 라인 C 에서 VSS 로의 흐르는 전류가 없을때는 메모리 셀 데이타가 그대로 유지된다.

따라서, 이러한 조건에서, 상기 라인 C에서 접지VSS로 흐르는 전류를 측정하여 미리 설정된 레벨과 비교하면, 메모리 셀의 불량을 알 수 있게되는 것이다.

이와 같은 방법으로, 각 행 방향의 메모리 셀의 셀파워에서 VSS 로 흐르는 전류가 미리 설정된 레벨 이상이면, 플립현상을 유발하는 메모리 셀이 해당 행라인에 존재한다고 판단하여, 상기 퓨즈 F2를 레이저로써 커팅한다. 따라서, 고장난 셀을 포함하는 행라인에는 전원전압이 인가되지 않게되며, 이 셀들은 여분의 셀들로 대치된다.

제4도에는 상기 트랜지스터 TR5의 게이트를 그라운드 레벨로 바로 고정한 것을 보여주는 또다른 실시예를 도시한 것이다. 제4도의 경우에도 제3도의 조건과 유사한 전압이 상기 패드 10에 제공된다. 그러면, 그에 따른 동작은 제3도에 설명된 바와같은 동작에 수렴하여 진행되고, 고장난 셀을 가지는 행에 전원을 공급하지 않게 하는 것이 가능해진다.

따라서, 상기한 바와같이 본 발명에서는 하나의 행마다 하나의 퓨즈 및 하나의 P MOS 트랜지스터만이 존재하게 되므로, 회로의 구성이 간단하여, 칩 사이즈를 간소화 할 수 있는 장점이 있다. 또한, 그에따라 칩제조의 생산성이 개선되고, 노아형 게이트를 채용함이 없이도 메모리셀의 누설 전류를 감지할 수 있는 효과가 있다.

Claims (8)

1. 메모리 셀들이 워드라인 방향으로 M개, 비트라인 방향으로 N 개(여기서, M,N 은 2이상의 자연수)로 각각 배열되어 있는 셀 어레이를 가지는 스테이틱 램에 있어서: 상기 M개의 메모리 셀들에 동작전압을 인가하기 위한 전원라인과, 대기전류 감지모드에서는 상기 동작전압으로서 테스트 전압을 제공하며 정상동작모드에서는 상기 동작전압으로서 전원전압을 제공하는 패드사이에 연결되어 상기 전원라인에 상기 동작전압을 선택적으로 전달하는 전달수단을 가지는 스테이틱 램의 누설전류 감지회로.
2. 제1항에 있어서, 상기 전달수단은 피 모오스 트랜지스터 및 퓨즈로 구성되며, 상기 트랜지스터의 드레인 단자는 상기 전원라인에 연결되고 소오스 단자는 상기 퓨즈의 일단에 연결되며 게이트 단자는 그라운드에 연결됨을 특징으로 하는 스테이틱 램의 누설전류 감지회로.
3. 제1항에 있어서, 상기 전달수단은 피 모오스 트랜지스터 및 퓨즈로 구성되며, 상기 트랜지스터의 드레인 단자는 상기 전원라인에 연결되고 소오스 단자는 상기 퓨즈의 일단에 연결되며 게이트 단자는 상기 패드와는 다른 패드에 연결됨을 특징으로 하는 스테이틱 램의 누설전류 감지회로.
4. 제1항에 있어서, 상기 테스트 전압은 상기 메모리 셀의 페일 현상을 유발시킬 수 있는 정도의 전압레벨임을 특징으로 하는 스테이틱 램의 누설전류 감지회로.
5. 제1항에 있어서, 상기 패드는 메모리내의 다른 주변회로에 전압을 공급하지 않도록 하는 구조로 되어 있는 것을 특징으로 하는 스테이틱 램의 누설전류 감지회로.
6. 다수의 메모리 셀들이 행 및 열라인들에 각기 교차 연결된 매트리스 형태의 구조로 배열되어 있는 셀 어레이를 가지는 반도체 메모리 장치에 있어서: 상기 메모리 셀들에 동작전압을 각기 행단위로 인가하기 위한 전원라인들과, 대기전류 감지모드에서는 상기 동작전압으로서 테스트 전압을 제공하며 정상동작모드에서는 상기 동작전압으로서 전원전압을 제공하는 패드들사이에 각기 연결되어 상기 전원라인들에 상기 동작전압을 선택적으로 스위칭하는 수단을 복수개로 내장한 반도체 메모리 장치.
7. 제6항에 있어서, 상기 수단은 피 모오스 트랜지스터 및 퓨즈로 구성되며, 상기 트랜지스터의 드레인 단자는 상기 전원라인에 연결되고 소오스 단자는 상기 퓨즈의 일단에 연결되며 게이트 단자는 그라운드에 연결됨을 특징으로 하는 반도체 메모리 장치.
8. 메모리 셀들이 워드라인 방향으로 M개, 비트라인 방향으로 N 개(여기서, M,N 은 2이상의 자연수)로 각각 배열되어 있는 메모리 셀 어레이를 가지는 반도체 메모리의 누설전류 감지방법에 있어서: 상기 M개의 메모리 셀들의 셀 파워단에 공통으로 연결된 전원라인과, 상기 전원라인에 동작전압을 제공하는 패드간에 차례로 연결될 모오스 트랜지스터 및 퓨즈소자를 제조시 칩내부에 준비하는 단계와; 대기전류 감지모드에서 상기 동작전압으로서의 테스트 전압을 상기 패드에 인가하고, 이 전압이 상기 모오스 트랜지스터를 통하여 상기 전원라인에 제공되게하는 단계와; 상기 감지모드동안 상기 셀 파워단에서 그라운드 레벨로 흐르는 직류전류를 측정하는 단계와; 상기 직류전류가 허용값이상인 경우에 상기 퓨즈를 커팅하여 상기 동작전압으로서의 전원전압이 상기 전원라인에 제공되지 않도록 하는 단계를 가짐을 특징으로 하는 방법.