KR20020061113A

KR20020061113A - 반도체 장치

Info

Publication number: KR20020061113A
Application number: KR1020020001675A
Authority: KR
Inventors: 무라오까가즈요시; 고즈까에이지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-01-12
Filing date: 2002-01-11
Publication date: 2002-07-22
Also published as: KR100426909B1; DE10200671A1; US6680873B2; JP2002217295A; US20020093867A1

Abstract

전압 발생 회로(11)의 출력단은 각 퓨즈 회로(l2₁∼12_n)의 일단부에 접속되어 있다. 이들 퓨즈 회로의 타단부에는 트랜지스터(14)가 접속되어 있다. 프로그램 동작에서, 전압 발생 회로(11)로부터 출력되는 전압은 선택된 퓨즈 회로(12₁∼12_n)에 공급되고, 이 퓨즈 회로 및 트랜지스터(14)를 통해 전류가 흐른다. 검증 동작 시에는, 전압 발생 회로(11)로부터 출력되는 전류는 선택된 퓨즈 회로(12₁∼12_n) 및 검출 회로(13)를 통해 패드(17)에 흐른다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 예를 들면 반도체 장치에 관한 것으로, 특히, 그 동작 설정이나 용장 회로의 어드레스 설정 등에 적용되는 전기 퓨즈 회로에 관한 것이다.

반도체 장치의 동작 설정이나 용장 회로의 어드레스 설정 등에 퓨즈 회로가 이용되고 있다. 퓨즈 회로로서는 레이저광에 의해 용단(blow)되는 레이저 퓨즈가 사용되고 있었다. 그러나, 레이저 퓨즈는 프로그램하는 것이 번잡하다. 예를 들면 반도체 기억 장치의 테스트 공정에서 불량 메모리 셀이 검출된 경우, 불량 메모리 셀을 즉시 여분의 셀로 치환할 수 없다. 테스트 종료 후, 웨이퍼를 별도의 장치로 반송하고, 이 장치에서 퓨즈를 레이저광으로 용단함으로써, 불량 메모리 셀이 여분의 셀로 치환된다. 이와 같이, 레이저 퓨즈는 프로그램하기 위해 시간이 걸린다.

그래서, 퓨즈의 프로그램을 용이화하기 위해, 전기적으로 퓨즈를 프로그램하는 것이 가능한 전기 퓨즈가 개발되어 있다.

도 11은 종래의 전기 퓨즈 회로의 일례를 나타내고 있다.

이 전기 퓨즈 회로는 전압 발생 회로(101), 복수의 퓨즈 회로(102₁, 102₂∼102_n), 제1 스위치 회로(103), 제2 스위치 회로(104), 검출 회로(105), 제1 공통 배선(106), 제2 공통 배선(107), 패드(108)를 갖고 있다. 퓨즈 회로(102₁, 102₂∼102_n) 및 제1, 제2 스위치 회로(103, 104)는 반도체 기억 장치의 예를 들면 뱅크마다 설치되고, 용장 회로의 어드레스 설정에 적용된다.

상기 전압 발생 회로(101)는 퓨즈 소자를 프로그램할 때, 프로그램 신호 PRGM에 따라, 예를 들면 9V 정도의 고전압 VBP를 발생한다. 이 전압 발생 회로(101)는 제1 공통 배선(106)을 통해 상기 제1 스위치 회로(103)에 접속되어 있다.

상기 제1 스위치 회로(103)는 N채널 MOS 트랜지스터 N10, N11과, P채널 MOS 트랜지스터 P10, P11과, NAND 회로 ND1과, 이 NAND 회로 ND1의 출력 신호가 공급되는 인버터 회로 IV1로 구성되어 있다. 상기 NAND 회로 ND1의 입력단에는 상기 프로그램 신호 PRGM 및 뱅크 선택 신호 BSS가 공급된다. 이 제1 스위치 회로(103)의 트랜지스터 P10과 N10의 접속 노드는 상기 퓨즈 회로(102₁, 102₂∼102_n)의 일단부에 접속되어 있다.

상기 각 퓨즈 회로(102₂∼102_n)는 퓨즈 회로(102₁)와 동일한 구성으로 되어 있다. 이 퓨즈 회로(102₁)는 퓨즈 소자 FS, N채널 MOS 트랜지스터 N1, N2 및 래치 회로 LT로 구성되어 있다. 상기 퓨즈 소자 FS는 예를 들면 다이내믹 RAM에 적용되는 트렌치 캐패시터 등이 이용된다. 이 퓨즈 소자 FS는 프로그램 전에는 예를 들면 고저항을 나타내고, 프로그램 후에는 저저항을 나타낸다. 상기 트랜지스터 N1은 래치 회로 LT를 보호하는 배리어용의 트랜지스터로, 그 게이트에는 고전압 VPP가 항상 공급되고 있다. 상기 트랜지스터 N2는 어드레스 신호 ADDi에 따라 퓨즈 회로를 선택한다. 상기 래치 회로 LT는 데이터의 판독 시에 퓨즈 소자 FS로부터 판독된 데이터를 보유한다.

상기 제2 스위치 회로(104)는 N채널 MOS 트랜지스터 N20, N21과, NAND 회로 ND2과, 이 NAND 회로 ND2의 출력 신호가 공급되는 인버터 회로 IV2로 구성되어 있다. 상기 NAND 회로 ND2의 입력단에는 검증 시에 발생되는 검증 신호 VRFY 및 상기 뱅크 선택 신호 BSS가 공급된다. 상기 트랜지스터 N20과 N21의 접속 노드는 상기 퓨즈 회로(102₁, 102₂∼102_n)의 타단부에 접속되어 있다.

상기 검출 회로(105)는, 일단부가 상기 패드(108)에 접속되고, 타단부가 상기 제2 공통 배선(107)을 통해 상기 제2 스위치 회로(104)에 접속되어 있다. 이 검출 회로(105)는 검증 시에 상기 퓨즈 소자 FS로 흐르는 전류를 검출한다.

반도체 기억 장치의 제조 공정에서, 예를 들면 도시하지 않은 뱅크 내의 메모리 셀에 불량이 발견된 경우, 불량 메모리 셀을 여분의 메모리 셀로 치환하기 위해, 퓨즈 소자 FS가 프로그램된다.

퓨즈 소자를 프로그램하는 경우, 프로그램 신호 PRGM이 하이 레벨로 활성화된다. 그렇게 하면, 전압 발생 회로(101)에 의해 고전압 VBP가 발생된다.

또한, 제1 스위치 회로(103)에 있어서, 상기 프로그램 신호 PRGM 및 뱅크 선택 신호 BSS는 하이 레벨로 설정되어 있다. 이 때문에, NAND 회로 ND1의 출력 신호는 로우 레벨이고, 이 신호가 인버터 회로 IV1을 통해 트랜지스터 N11에 공급되며, 그에 따라 트랜지스터 N11은 온 상태로 되고, 트랜지스터 N10은 오프 상태로 된다. 이에 따라 트랜지스터 P10은 온 상태로, 트랜지스터 P11은 오프 상태로 된다.

또한, 제2 스위치 회로(104)에서, 검증 신호 VRFY는 로우 레벨, 뱅크 선택 신호 BSS는 하이 레벨로 되어 있다. 이 때문에, NAND 회로 ND2의 출력 신호는 하이 레벨이고, 이 신호가 인버터 회로 IV2를 통해 공급되는 트랜지스터 N20은 오프 상태로, 트랜지스터 N21은 온 상태로 된다.

이러한 상태에서, 어드레스 신호 ADDi에 따라 퓨즈 회로(102₁)가 선택된 경우, 상기 전압 발생 회로(101)로부터 발생된 고전압 VBP는 파선 A로 나타낸 바와 같이, 일련의 제1 공통 배선(106), 제1 스위치 회로(103)의 트랜지스터 P10, 퓨즈 소자 FS, 트랜지스터 N1 및 N2, 제2 스위치 회로(104)의 트랜지스터 N21, 접지의 경로로 공급된다. 이와 같이 하여, 퓨즈 소자 FS에 고전압이 인가되어, 이 퓨즈 소자는 저저항으로 프로그램된다.

다음으로, 프로그램된 퓨즈 소자의 상태가 검증된다. 이 검증 동작에서, 상기 프로그램 신호 PRGM은 로우 레벨로 되고, 검증 신호 VRFY가 하이 레벨로 된다. 또한, 뱅크 선택 신호 BSS도 하이 레벨로 된다.

제1 스위치 회로(103)의 NAND 회로 ND1의 출력 신호는, 프로그램 신호 PRGM이 로우 레벨로 되는 것에 의해, 하이 레벨로 된다. 이 신호가 공급되는 트랜지스터 N10은 온 상태로 되고, 이 신호가 인버터 회로 IV1을 통해 공급되는 트랜지스터 N11은 오프 상태로 된다. 이에 따라, 트랜지스터 P11은 온 상태로 되고, 트랜지스터 P10은 오프 상태로 된다.

또한, 제2 스위치 회로(104)의 NAND 회로 ND2의 출력 신호는 검증 신호 VRFY 및 뱅크 선택 신호 BSS에 따라 로우 레벨로 된다. 이 때문에, 이 신호가 공급되는 트랜지스터 N21은 오프 상태로 되고, 이 신호가 인버터 회로 IV2를 통해 공급되는 트랜지스터 N20은 온 상태로 된다.

이 상태에서, 패드(108)에 프로그램 전압보다 낮은 검증용의 전압이 인가된다. 그렇게 하면, 굵은 파선 B로 나타낸 바와 같이, 일련의 검출 회로(105), 제2 스위치 회로(104)의 트랜지스터 N20, 트랜지스터 N2 및 N1, 퓨즈 소자 FS, 제2 스위치 회로(103)의 트랜지스터 N10, 접지의 경로로 전류가 흐른다. 이 전류치를 검출 회로(105)에 의해 검출함으로써, 퓨즈 소자 FS의 상태가 검증된다.

그런데, 퓨즈 소자 FS를 확실하게 프로그램하기 위해서는 퓨즈 소자 FS에 9V 정도의 고전압을 인가하고, 수㎃ 정도의 전류를 흘리는 것이 필요하다. 이것을 실현하기 위해서는 제1 스위치 회로(103), 제2 스위치 회로(104)를 구성하는 트랜지스터 P10, N21의 사이즈, 예를 들면 채널 폭을 다른 트랜지스터에 비해 크게 한다. 또한, 퓨즈 회로 내의 트랜지스터 N1, N2의 사이즈도 크게 할 필요가 있다.

또한, 검증 시에는 제2 스위치 회로(104)의 트랜지스터 N20, 제1 스위치 회로(103)의 트랜지스터 N10을 통해 전류가 흐른다. 검증의 동작 마진을 향상시키기 위해서는 이들 트랜지스터의 사이즈는 큰 쪽이 바람직하다.

이와 같이, 종래의 전기 퓨즈 회로는 퓨즈 소자를 프로그램 및 검증하기 위해, 사이즈가 큰 트랜지스터를 복수개 필요로 하고 있다. 이 때문에, 이들 트랜지스터의 칩에 대한 점유 면적이 커져, 칩 사이즈를 축소하는 것이 곤란하였다. 따라서, 사이즈가 큰 트랜지스터를 사용하지 않고서 확실하게 퓨즈 소자를 프로그램 및 검증하는 것이 가능한 반도체 장치가 요구되고 있다.

도 1은 본 발명의 제1 실시예를 나타내는 구성도.

도 2는 도 1에 도시한 전압 발생 회로를 나타내는 구성도.

도 3은 도 2에 도시한 제어 전압 발생 회로의 일례를 나타내는 회로도.

도 4는 도 2에 도시한 펌프 회로의 일례를 나타내는 회로도.

도 5는 도 1에 도시한 전압 발생 회로의 동작을 나타내는 특성도.

도 6은 본 발명이 적용되는 반도체 장치의 구성을 나타내는 구성도.

도 7은 도 1의 프로그램 동작을 나타내는 타이밍도.

도 8은 도 1의 검증 동작을 나타내는 타이밍도.

도 9는 도 1의 판독 동작을 나타내는 타이밍도.

도 10은 본 발명의 제2 실시예를 나타내는 구성도.

도 11은 종래의 반도체 장치의 일례를 나타내는 구성도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 전기 퓨즈 회로

11 : 전압 발생 회로

12₁, 12₂∼12_n: 퓨즈 회로

13 : 검출 회로

15 : 제1 공통 배선

16 : 제2 공통 배선

17 : 패드

본 발명의 실시예에 따른 반도체 장치는,

제1 단부 및 제2 단부를 갖고, 전기적으로 프로그램되는 퓨즈 회로와,

상기 퓨즈 회로의 제1 단부에 접속되고, 상기 퓨즈 회로에 데이터를 기입하는 프로그램 시에 제1 전압을 발생하며, 상기 퓨즈 회로에 기입된 데이터를 검증하는 검증 시에 제2 전압을 발생하고, 상기 퓨즈 회로에 기입된 데이터를 판독하는 판독 시에 제3 전압을 발생하는 전압 발생 회로와,

상기 퓨즈 회로의 제2 단부에 접속되고, 상기 프로그램 시에 도통되는 제1 트랜지스터를 포함한다.

<실시예>

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

도 1은 본 발명의 제1 실시예를 나타내는 것으로, 전기 퓨즈 회로의 부분만을 나타내고 있다.

도 1에 있어서, 전기 퓨즈 회로(10)는 전압 발생 회로(11), 복수의 퓨즈 회로(12₁, 12₂∼12_n), 검출 회로(13), N채널 MOS 트랜지스터(14), 제1 공통 배선(15), 제2 공통 배선(16), 패드(17)로 구성되어 있다.

상기 전압 발생 회로(11)는 프로그램 신호 PRGM, 검증 신호 VRFY, 판독 신호 READ에 따라 프로그램용의 고전압 VBP, 검증 및 판독용의 전압을 각각 발생한다. 여기서, 프로그램은 퓨즈 소자의 도통 상태를 변화시키는 동작이다. 검증은 퓨즈 소자의 도통 상태를 조사하는 동작이다. 판독은 퓨즈 소자의 상태를 논리적으로 판별하는 동작이다.

상기 전압 발생 회로(11)의 출력단에는 제1 공통 배선(15)이 접속되어 있다. 이 제1 공통 배선(15)에는 복수의 퓨즈 회로(12₁, 12₂∼12_n)의 일단부가 접속되어 있다. 이들 퓨즈 회로(12₁, 12₂∼12_n)의 타단부는 상기 제2 공통 배선(16)에 접속되어 있다. 이 제2 공통 배선(16)에는 상기 검출 회로(13)의 입력단이 접속되어 있다. 이 검출 회로(13)는 검증 시에 퓨즈 소자 FS에 흐르는 전류를 검출한다. 이 검출 회로(13)의 출력단은 상기 패드(17)에 접속되어 있다. 상기 제2 공통 배선(16)과 접지 사이에는 상기 트랜지스터(14)가 접속되어 있다. 이 트랜지스터(14)의 게이트에는 상기 프로그램 신호 PRGM이 공급되고 있다.

상기 각 퓨즈 회로(12₂∼12_n)는 퓨즈 회로(12₁)와 동일한 구성으로 되어 있다. 이 퓨즈 회로(12₁)는 퓨즈 소자 FS, N채널 MOS 트랜지스터 N1, N2 및 래치 회로 LT로 구성되어 있다. 상기 퓨즈 소자 FS는 예를 들면 MOS 트랜지스터로 형성된 용량 소자(MOS 캐패시터)나, 다이내믹 RAM의 메모리 셀로서 이용되는 트렌치 캐패시터나 스택 캐패시터 등이 이용된다. 이 퓨즈 소자 FS는 프로그램 전에는 예를 들면 고저항을 나타내고, 프로그램 후에는 저저항을 나타낸다.

상기 트랜지스터 N1은 프로그램 시에 래치 회로 LT를 고전압으로부터 보호하는 배리어용의 트랜지스터이다. 이 트랜지스터 N1의 게이트에는 전압 VPP가 항상 공급되고 있다. 이 전압 VPP는 트랜지스터 N1을 도통 상태로 할 수 있으면 되고, 어떠한 전위라도 무방하다. 상기 트랜지스터 N2는 어드레스 신호 ADDi에 따라 퓨즈 회로를 선택한다. 이 어드레스 신호 ADDi는 뱅크 선택 신호에 따라 프리 디코드되어 있다. 이 때문에, 후술하는 바와 같이, 본 발명에서는 퓨즈 회로만이 반도체 기억 장치의 각 뱅크에 배치된다.

상기 래치 회로 LT는 데이터의 판독 시에 퓨즈 소자 FS로부터 판독된 데이터를 보유한다. 이 래치 회로 LT는 N채널 MOS 트랜지스터 N3, NAND 회로 ND3, 인버터 회로 IV3, IV4로 구성되어 있다. 즉, 상기 트랜지스터 N1, N2의 접속 노드에는 트랜지스터 N3의 전류 통로의 일단이 접속되어 있다. 이 트랜지스터 N3의 게이트에는 클로즈 신호 bCLS가 공급되고 있다. 이 트랜지스터 N3의 전류 통로의 타단에는 상기 NAND 회로 ND3과 인버터 회로 IV3로 이루어진 직렬 회로가 병렬 접속되어 있다. 또한, NAND 회로 ND3의 입력단에는 프리차지 신호 bPRCH가 공급되고 있다.또한, 상기 트랜지스터 N3의 전류 통로의 타단에는 인버터 회로 IV4의 입력단이 접속되어 있다. 이 인버터 회로 IV4의 출력단으로부터 신호 /EFUSi가 출력된다. 이 신호 /EFUSi에 따라 반도체 기억 장치 내의 각종 회로가 초기 설정된다.

도 2는 상기 전압 발생 회로(11)의 구성을 나타내고 있다. 이 전압 발생 회로(11)는 제어 전압 발생 회로(21), 링 오실레이터(22), 펌프 회로(23)로 구성되어 있다. 상기 제어 전압 발생 회로(21)는 프로그램 신호 PRGM, 검증 신호 VRFY, 판독 신호 READ에 따라 링 오실레이터(22)를 구동하기 위한 제어 전압 RINGACT를 발생한다. 이 제어 전압 RINGACT는 링 오실레이터(22)에 공급된다. 이 링 오실레이터(22)는 공급된 제어 전압 RINGACT에 따라, 소정 주기의 신호 ψ1, ψ2를 발생한다. 이 신호 ψ1, ψ2는 펌프 회로(23)에 공급된다. 이 펌프 회로(23)는 이 신호 ψ1, ψ2에 따라 전원 전압을 승압하여, 상기 프로그램용의 고전압, 검증 및 판독용의 전압을 발생한다. 상기 펌프 회로(23)의 출력 전압 VBP는 상기 제어 전압 발생 회로(21)에도 공급된다.

도 3은 상기 제어 전압 발생 회로(21)의 회로 구성의 일례를 나타내고 있다. 이 제어 전압 발생 회로(21)는 주로 저항 분압 회로와 차동 증폭기로 구성되어 있다. 전원 VBP에는 저항 R1의 일단이 접속되어 있다. 이 저항 R1의 타단은 차동 증폭기(21d)의 비반전 입력단에 접속되어 있다. 이 비반전 입력단과 접지 사이에는 저항 R2와 N채널 MOS 트랜지스터(21a)로 이루어진 직렬 회로, 저항 R3과 N채널 MOS 트랜지스터(21b)로 이루어진 직렬 회로, 및 저항 R4와 N채널 MOS 트랜지스터(21c)로 이루어진 직렬 회로가 접속되어 있다.

상기 트랜지스터(21a)의 게이트에는 프로그램 신호 PRGM이 공급되고, 상기 트랜지스터(21b)의 게이트에는 검증 신호 VRFY가 공급되며, 상기 트랜지스터(21c)의 게이트에는 판독 신호 READ가 공급되고 있다. 차동 증폭기(21d)의 반전 입력단에는 기준 전압 Vref가 공급되고, 출력단으로부터 상기 제어 전압 RINGACT가 출력된다.

도 4는 상기 펌프 회로(23)의 일례를 나타내고 있다. 이 펌프 회로(23)는 직렬 접속된 복수의 다이오드(23a)와, 이들 다이오드(23a)의 접속 노드에 일단이 각각 접속된 복수의 캐패시터(23b)로 구성되어 있다.

이들 캐패시터(23b)의 타단에는 상기 링 오실레이터(22)로부터 공급되는 신호 ψ1, ψ2가 교대로 공급된다. 이 신호 ψ1, ψ2에 따라 전원 전압 VCC가 순차적으로 승압되어, 소요의 전압이 출력 노드 OUT로부터 출력된다.

상기 구성에 있어서, 상기 프로그램 신호 PRGM, 검증 신호 VRFY, 판독 신호 READ는 프로그램 시, 검증 시, 판독 시에 각각 하이 레벨로 활성화된다. 차동 증폭기(21d)는 비반전 입력단의 전위가 기준 전위 Vref보다 낮은 경우, 하이 레벨의 제어 전압 RINGACT를 출력한다. 이에 따라, 링 오실레이터(22), 펌프 회로(23)가 순차적으로 동작되어, 소요의 전압이 발생된다.

전압 발생 회로(11)로부터 출력되는 전압 VBP의 설정 전위를, 예를 들면 상기 기준 전압 Vref과 저항 R1, R2, R3 및 R4로 나타내면 다음과 같이 된다.

프로그램 시의 출력 전압 VBP의 설정 전위는,

VBP(PRGM)=Vref×[(R1+R2)/R2]

검증 시의 출력 전압 VBP의 설정 전위는,

VBP(VRFY)=Vref×[(R1+R3)/R3]

판독 시의 출력 전압 VBP의 설정 전위는,

VBP(READ)=Vref×[(R1+R4)/R4]

이다.

저항 R1, R2, R3, R4의 저항치의 관계는 예를 들면

R3=R4≥R1>R2

로 설정되어 있다. 구체적으로는, 예를 들면 R1=150(Ω), R2=35(Ω), R3=R4=160(Ω)으로 설정된다. 그러나, 이들 저항치의 관계는 기준 전압 Vref와의 관계에 따라 변경 가능하다.

도 5는 전원 전압과 전압 발생 회로(11)의 출력 전압과의 관계를 나타내고 있다. 도 5에 도시한 바와 같이, 반도체 장치의 테스트 시와 사용자의 사용 시에는 전원 전압이 서로 다르다. 즉, 테스트 시의 전원 전압은 예를 들면 4.5V로 설정되어 있고, 사용자가 사용할 때의 전원 전압은 예를 들면 3.3V로 설정되어 있다. 도 5에서 2.5V는 사양으로 동작 보상하는 최저 전압이다.

본 예에 있어서, 검증 시 및 판독 시의 출력 전압 V2는 기준 전압 Vref의 약 2배로 설정되고, 프로그램 시의 출력 전압 V1은 기준 전압 Vref의 약 4배로 설정되어 있다. 그러나, 이들 출력 전압은 이것에 한정되는 것이 아니라, 필요에 따라 설정하면 된다.

도 6은 본 발명의 반도체 장치, 예를 들면 반도체 기억 장치의 일례를 개략적으로 나타내고 있다. 칩(31) 상에는 예를 들면 4개의 뱅크(32, 33, 34, 35)가 설치되어 있다. 이들 뱅크(32, 33, 34, 35)는 각각 복수의 서브 어레이(36)를 갖고 있다. 이들 서브 어레이(36) 내에 도시하지 않은 복수의 메모리 셀이 배치되어 있다. 예를 들면 용장 회로의 불량 어드레스를 기억하기 위해, 상기 구성의 전기 퓨즈 회로(10)를 사용하는 경우, 각 뱅크(32, 33, 34, 35)에 대응하여 퓨즈 블록(32a, 33a, 34a, 35a)이 배치된다. 이들 퓨즈 블록(32a, 33a, 34a, 35a)은 상기 전기 회로(10) 내의 퓨즈 회로(12₁, 12₂∼12_n)만을 갖고, 전압 발생 회로(11) 및 검출 회로(13)는 칩(31)의 임의의 위치에 배치된다. 이들 전압 발생 회로(11) 및 검출 회로(13)와, 각 퓨즈 블록(32a, 33a, 34a, 35a)의 퓨즈 회로(12₁, 12₂∼12_n)는 제1, 제2 공통 배선(15, 16)에 의해 접속된다.

상기 구성에 있어서, 도 1, 도 7 내지 도 9를 참조하여 전기 퓨즈 회로(10)의 동작에 대하여 설명한다. 전기 퓨즈 회로(10)에 있어서, 상기 프로그램, 검증, 판독의 동작 모드는 예를 들면 커맨드에 의해 설정된다. 이 커맨드는 반도체 장치의 사양에 맞는 것을 사용하면 된다.

(프로그램 동작)

도 7은 프로그램 시의 동작 타이밍을 나타내고 있다.

우선, 커맨드에 의해 프로그램 동작 모드로 엔트리된다. 본 예에서는, 테스트 모드를 나타내는 커맨드에 의해 프로그램 동작 모드로 들어간다. 이와 함께, 프로그램 신호 PRGM이 하이 레벨로 활성화된다. 이 프로그램 신호 PRGM에 따라 전압 발생 회로(11)는 프로그램용의 고전압 VBP를 발생한다. 또한, 이 때, 트랜지스터(14)가 프로그램 신호 PRGM에 따라 온 상태로 되어, 제2 공통 배선(16)은 접지 전위로 된다.

다음으로, 예를 들면 액티브 커맨드에 따라, 임의의 퓨즈 회로를 선택하는 어드레스 신호 ADDi가 하이 레벨로 활성화되고, 트랜지스터 N2의 게이트에 공급된다. 예를 들면 도 1에 도시한 퓨즈 회로(12₁)의 트랜지스터 N2가 선택된 경우, 이 선택된 트랜지스터 N2가 온 상태로 된다. 이 때문에, 이 트랜지스터 N2에 대응하는 퓨즈 소자 FS에 전압 발생 회로(11)로부터 출력되는 고전압 VBP가 인가된다. 따라서, 이 퓨즈 소자 FS가 저저항 상태로 프로그램된다. 이 결과, 도 1에 파선 A로 나타낸 바와 같이, 일련의 전압 발생 회로(11), 퓨즈 소자 FS, 트랜지스터 N1, N2, 트랜지스터(14)의 경로를 통해 전류가 흐른다.

이 후, 예를 들면 프리차지 커맨드에 따라 상기 선택 어드레스 ADDi가 리세트된다.

또한, 필요에 따라 액티브 커맨드 및 프리차지 커맨드를 이용하여, 임의의 퓨즈 소자가 선택되고, 상기와 마찬가지의 동작에 의해 선택된 퓨즈 소자가 프로그램된다.

(검증 동작)

도 8은 검증 시의 동작 타이밍을 나타내고 있다.

우선, 예를 들면 테스트 모드를 나타내는 커맨드를 이용하여 검증 동작 모드로 엔트리한다. 이와 함께, 검증 신호 VRFY가 하이 레벨로 활성화된다. 이 검증 신호 VRFY에 따라 전압 발생 회로(11)는 검증용의 전압 VBP를 발생한다.

또한, 이 때, 프로그램 신호 PRGM은 로우 레벨로 되어 있다. 이 때문에, 트랜지스터(14)는 오프 상태로 되어, 제2 공통 배선(16)은 검출 회로(13)를 통해 패드(17)에 접속된다. 이 패드(17)에는 예를 들면 접지 전위가 공급되고 있다. 이 패드(17)에 유입되는 전류를 검출 회로(13)로 검출함으로써, 퓨즈 소자 FS의 상태를 모니터할 수 있다.

다음으로, 예를 들면 액티브 커맨드에 따라 임의의 퓨즈 회로를 선택하는 어드레스 신호 ADDi가 하이 레벨로 활성화되고, 트랜지스터 N2의 게이트에 공급된다. 예를 들면 도 1에 도시한 퓨즈 회로(12₁)의 트랜지스터 N2가 선택된 경우, 이 선택된 트랜지스터 N2는 온 상태로 된다. 이 때문에, 트랜지스터 N2에 대응하는 퓨즈 소자 FS에, 전압 발생 회로(11)로부터 출력되는 검증용의 전압이 공급된다. 이 결과, 프로그램된 퓨즈 소자 FS에는 도 1에 굵은 파선 B로 나타낸 바와 같이, 일련의 전압 발생 회로(11), 퓨즈 소자 FS, 트랜지스터 N1, N2, 검출 회로(13), 패드(17)의 경로를 통해 전류가 흐르며, 검출 회로(13)에 의해 퓨즈 소자 FS의 상태가 모니터된다.

또한, 프로그램되어 있지 않은 퓨즈 소자를 선택한 경우, 검출 회로(13)에는 전류가 흐르지 않는다. 또한, 프로그램이 충분하지 않은 퓨즈 소자가 선택된 경우, 검출 회로(13)에 흐르는 전류는 적다. 이와 같이, 검출 회로(13)에 흐르는 전류량에 따라 퓨즈 소자의 상태를 검출할 수 있다.

또한, 필요에 따라 액티브 커맨드 및 프리차지 커맨드를 이용하여, 임의의 퓨즈 소자가 선택되고, 상기와 마찬가지의 동작에 의해 선택된 퓨즈 소자가 검증된다.

(판독 동작)

도 9는 판독 시의 동작 타이밍을 나타내고 있다.

판독 동작은 일반적으로 전원 투입 시에 행해지는 동작이다. 판독 동작은 반도체 장치가 액세스되기 전에 퓨즈 소자의 상태를 판정하고, 그 상태를 래치 회로 LT에 유지한다. 이 래치 회로 LT의 출력 신호에 따라 반도체 장치 내부의 각종 회로가 초기 설정된다.

우선, 전원 VCC가 투입된 후, 적당한 시간이 지나 도시하지 않은 회로에 의해 전압 VPP가 발생된다. 이 전압 VPP는 배리어 트랜지스터로서 기능하는 트랜지스터 N1의 게이트에 공급된다. 이 전압 VPP의 상승에 따라 신호 bCLS가 상승하여, 도 1에 도시한 트랜지스터 N3이 온 상태로 된다. 이 때문에, 래치 회로 LT와 퓨즈 소자 FS가 접속된다.

또한, 마찬가지로 적당한 시간이 지나 판독 신호 READ가 하이 레벨로 활성화된다. 이 판독 신호 READ에 따라 전압 발생 회로(11)가 동작하여, 판독용의 전압 VBP를 발생한다.

전압 VPP 및 전압 VBP가 설정 전위로 된 후, 프리차지 신호 bPRCH가 하이 레벨로 된다. 이 때문에, 트랜지스터 N1, N3을 통해 퓨즈 소자 FS의 상태가 래치 회로 LT에 래치되어, NAND 회로 ND3, 인버터 회로 IV3에 의해 유지된다.

퓨즈 소자 FS가 프로그램되어 있고, 저저항인 상태에 있을 때, 래치 회로 LT의 출력 신호 /EFUSi는 로우 레벨로 된다. 또한, 퓨즈 소자 FS가 프로그램되어 있지 않은 고저항, 혹은 오픈 상태에 있을 때, 래치 회로 LT의 출력 신호 /EFUSi는 하이 레벨 상태로 된다.

상기 제1 실시예에 따르면, 전압 발생 회로(11)는 프로그램, 검증, 판독 동작 시에 소요의 전압을 발생하여, 선택된 퓨즈 회로(12₁, 12₂∼12_n)에 공급하고 있다. 이 때문에 종래와 같이, 전압 발생 회로와 퓨즈 회로(12₁, 12₂∼12_n)의 상호간 및 퓨즈 회로(12₁, 12₂∼12_n)와 검출 회로(13)의 상호간에 스위치 회로를 필요로 하지 않는다. 따라서, 사이즈가 큰 트랜지스터의 수를 삭감할 수 있기 때문에, 칩에 대한 전기 퓨즈 회로의 점유 면적을 삭감할 수 있어 칩 면적을 축소할 수 있다.

또한, 종래의 전기 퓨즈 회로는 프로그램 시와 검증 시에 있어서, 퓨즈 소자 FS에 흐르는 전류의 방향이 반대로 되어 있다. 즉, 프로그램 시의 전류의 방향을 순방향으로 하면, 검증 시의 전류의 방향은 그 반대 방향으로 되어 있다. 일반적으로, 이런 종류의 퓨즈 소자는 순방향으로 전류가 흐르는 경우와 그 반대 방향으로 전류가 흐르는 경우에 저항치가 변화되어, 반대 방향의 저항치가 순방향의 저항치보다 크다. 이 때문에, 검증 시에 정확하게 검증하는 것이 곤란하였다.

이에 대하여, 제1 실시예의 경우, 프로그램, 검증 및 판독 시에 있어서, 퓨즈 소자 FS에는 전압 발생 회로(11)로부터 동일한 방향으로 전류가 공급된다. 이 때문에, 검출 회로(13)는 프로그램 상태의 퓨즈 소자에 흐르는 전류를 정확하게 검출할 수 있다. 따라서, 퓨즈 소자의 상태를 정확하게 검증하는 것이 가능하다.

(제2 실시예)

도 10은 본 발명의 제2 실시예를 나타내는 것으로, 제1 실시예와 동일 부분에는 동일 부호를 붙인다.

도 10에 도시한 제2 실시예에서는 도 1에 도시한 래치 회로를 보호하기 위한 배리어 트랜지스터를 생략하고 있다. 이 때문에, 퓨즈 소자 FS와 래치 회로 LT, 및 퓨즈 소자 FS와 트랜지스터 N2는 직접적으로 접속되어 있다.

제2 실시예의 프로그램 동작, 검증 동작, 판독 동작은 제1 실시예와 동일하기 때문에, 그에 대한 설명은 생략한다.

상기 회로 구성으로 함으로써, 트랜지스터 N1을 생략한 만큼 소자 수를 더 삭감할 수 있다. 더구나, 프로그램 동작, 검증 동작, 판독 동작에서, 퓨즈 소자 FS에 전류가 흘렀을 때, 배리어용의 트랜지스터에 의한 전압 강하분이 없다. 이 때문에, 퓨즈 소자 FS를 선택하기 위한 트랜지스터 N2의 사이즈 및 래치 회로의 사이즈를 작게 할 수 있어, 칩 사이즈를 더 축소하는 것이 가능하다.

당분야의 업자라면 부가적인 장점 및 변형들이 용이하게 추론될 수 있다. 따라서, 광의의 의미에서의 본 발명은 본 명세서에 제시되고 기술된 특정한 상세한 설명 및 대표 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위 및 그등가물들에 의해 정의된 본원의 일반적인 발명적 개념의 정신 또는 범위를 벗어나지 않고도 다양한 변형들이 이루어질 수 있다.

따라서, 본 발명에 따르면, 프로그램, 검증, 판독 동작 시에 소용의 전압을 발생하여, 선택된 퓨즈 회로에 공급함으로써, 전압 발생 회로와 퓨즈 회로 사이 및 퓨즈 회로와 검출 회로 사이에 스위치가 필요없게 되어, 사이즈가 큰 트랜지스터의 수를 삭감할 수 있다. 따라서, 칩에 대한 전기 퓨즈 회로의 점유 면적을 삭감할 수 있어 칩 면적을 축소할 수 있다.

또한, 본 발명에 따르면, 프로그램, 검증 및 판독 시에 있어서, 퓨즈 소자 FS에는 전압 발생 회로로부터 동일한 방향으로 전류가 공급되므로, 프로그램 상태의 퓨즈 소자에 흐르는 전류를 정확하게 검출할 수 있어, 퓨즈 소자의 상태를 검증 할 수 있다.

Claims

반도체 장치에 있어서,

제1 단부 및 제2 단부를 갖는 퓨즈 회로 -상기 퓨즈 회로는 전기적으로 프로그램됨-와,

상기 퓨즈 회로의 제1 단부에 접속된 전압 발생 회로 -상기 전압 발생 회로는 상기 퓨즈 회로에 데이터를 기입하는 프로그램 시에 제1 전압을 발생하고, 상기 퓨즈 회로에 기입된 데이터를 검증하는 검증 시에 제2 전압을 발생하며, 상기 퓨즈 회로에 기입된 데이터를 판독하는 판독 시에 제3 전압을 발생함-와,

상기 퓨즈 회로의 제2 단부에 접속되는 제1 트랜지스터 -상기 제1 트랜지스터는 상기 프로그램 시에 도통됨-

를 포함하는 반도체 장치.
제1항에 있어서,

상기 퓨즈 회로는,

상기 제1 단부에 일단이 접속된 퓨즈 소자와,

상기 퓨즈 소자와 상기 제2 단부 사이에 접속된 제2 트랜지스터 -상기 제2 트랜지스터는 상기 프로그램 시에 상기 퓨즈 소자를 선택함-와,

상기 퓨즈 소자와 상기 제2 트랜지스터 사이에 접속되는 래치 회로 -상기 래치 회로는 상기 데이터의 판독 시에 상기 퓨즈 소자로부터 판독된 데이터를보유함-

를 더 포함하는 반도체 장치.
제1항에 있어서,

상기 퓨즈 회로의 제2 단부에 접속된 검출 회로 -상기 검출 회로는 상기 검증 시에 상기 퓨즈 회로에 흐르는 전류를 검출함-를 더 포함하는 반도체 장치.
제1항에 있어서,

상기 퓨즈 소자와 상기 래치 회로의 상호간에 접속된 제3 트랜지스터를 더 포함하는 반도체 장치.
제4항에 있어서,

상기 제3 트랜지스터와 상기 퓨즈 소자 사이에 접속된 제4 트랜지스터 -상기 제4 트랜지스터는 상기 프로그램 시에 상기 래치 회로를 보호함-를 더 포함하는 반도체 장치.
반도체 장치에 있어서,

전기적으로 프로그램 가능한 퓨즈 소자와,

상기 퓨즈 소자의 일단에 전류 통로의 일단이 접속된 제1 트랜지스터 -상기 제1 트랜지스터는 어드레스 신호에 따라 퓨즈 소자를 선택함-와,

출력단이 상기 퓨즈 소자의 타단에 접속된 전압 발생 회로 -상기 전압 발생 회로는 상기 퓨즈 소자에 데이터를 기입하는 프로그램 시에 제1 전압을 발생하고, 상기 퓨즈 소자에 기입된 데이터를 검증하는 검증 시에 제2 전압을 발생하며, 상기 퓨즈 소자에 기입된 데이터를 판독하는 판독 시에 제3 전압을 발생함-와,

상기 제1 트랜지스터의 전류 통로의 타단에 전류 통로의 일단이 접속된 제2 트랜지스터 -상기 제2 트랜지스터는 상기 프로그램 시에 도통됨-

를 포함하는 반도체 장치.
제6항에 있어서,

상기 퓨즈 소자와 상기 제1 트랜지스터의 상호간에 접속되는 래치 회로 -상기 래치 회로는 상기 데이터의 판독 시에 상기 퓨즈 소자로부터 판독된 데이터를 보유함-와,

상기 퓨즈 소자와 상기 래치 회로의 상호간에 접속된 제3 트랜지스터를 더 포함하는 반도체 장치.
제6항에 있어서,

상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 접속된 검출 회로 -상기 검출 회로는 상기 검증 시에 상기 퓨즈 소자, 제1 트랜지스터를 통해 흐르는 전류를 검출함-를 더 포함하는 반도체 장치.
제7항에 있어서,

상기 제3 트랜지스터와 상기 퓨즈 소자 사이에 접속된 제4 트랜지스터 -상기 제4 트랜지스터는 상기 프로그램 시에 상기 래치 회로를 보호함-를 더 포함하는 반도체 장치.
반도체 장치에 있어서,

전기적으로 프로그램 가능한 복수의 퓨즈 소자와,

상기 각 퓨즈 소자의 일단에 접속된 제1 공통 배선과,

상기 제1 공통 배선에 접속된 전압 발생 회로 -상기 전압 발생 회로는 상기 퓨즈 소자에 데이터를 기입하는 프로그램 시에 제1 전압을 발생하고, 상기 퓨즈 소자에 기입된 데이터를 검증하는 검증 시에 제2 전압을 발생하며, 상기 퓨즈 소자에 기입된 데이터를 판독하는 판독 시에 제3 전압을 발생함-와,

상기 각 퓨즈 소자의 타단에 각각 접속된 복수의 제1 트랜지스터 -상기 제1 트랜지스터는 어드레스 신호에 따라 퓨즈 소자를 선택함-와,

상기 복수의 제1 트랜지스터에 공통으로 접속된 제2 공통 배선과,

상기 제2 공통 배선과 접지 사이에 접속된 제2 트랜지스터 -상기 제2 트랜지스터는 상기 프로그램 시에 도통됨-

를 포함하는 반도체 장치.
제10항에 있어서,

상기 각 퓨즈 소자와 상기 각 제1 트랜지스터의 상호간에 각각 접속된 래치 회로 -상기 래치 회로는 상기 데이터의 판독 시에 상기 퓨즈 소자로부터 판독된 데이터를 보유함-와,

상기 각 퓨즈 소자와 상기 각 래치 회로의 상호간에 접속된 제3 트랜지스터를 더 포함하는 반도체 장치.
제10항에 있어서,

상기 제2 공통 배선에 접속된 검출 회로 -상기 검출 회로는 상기 검증 시에 선택된 하나의 상기 퓨즈 소자 및 제1 트랜지스터를 통해 흐르는 전류를 검출함-를 더 포함하는 반도체 장치.
제11항에 있어서,

상기 제3 트랜지스터와 상기 퓨즈 소자 사이에 접속된 제4 트랜지스터 -상 기 제4 트랜지스터는 상기 프로그램 시에 상기 래치 회로를 보호함-를 더 포함하는 반도체 장치.
반도체 장치에 있어서,

복수의 뱅크(bank)를 갖는 메모리 셀 어레이와,

상기 각 뱅크에 각각 배치된 전기적으로 프로그램 가능한 복수의 퓨즈 회로와,

상기 복수의 퓨즈 회로의 일단에 접속된 제1 공통 배선과,

상기 복수의 퓨즈 회로의 타단에 접속된 제2 공통 배선과,

상기 제1 공통 배선에 접속된 전압 발생 회로 -상기 전압 발생 회로는 상기 퓨즈 회로에 데이터를 기입하는 프로그램 시에 제1 전압을 발생하고, 상기 퓨즈 회로에 기입된 데이터를 검증하는 검증 시에 제2 전압을 발생하며, 상기 퓨즈 회로에 기입된 데이터를 판독하는 판독 시에 제3 전압을 발생함-와,

상기 제2 공통 배선과 접지 사이에 접속된 제1 트랜지스터 -상기 제1 트랜지스터는 상기 프로그램 시에 도통됨-

를 포함하는 반도체 장치.
제14항에 있어서,

상기 각 퓨즈 회로는,

상기 제1 공통 배선에 일단이 접속된 퓨즈 소자와,

상기 각 퓨즈 소자와 상기 제2 공통 배선 사이에 접속된 제2 트랜지스터 -상기 제2 트랜지스터는 상기 프로그램 시에 상기 퓨즈 소자를 선택함-와,

상기 각 퓨즈 소자와 상기 각 제2 트랜지스터 사이에 접속된 래치 회로 -상기 래치 회로는 상기 데이터의 판독 시에 상기 퓨즈 소자로부터 판독된 데이터를 보유함-

를 포함하는 반도체 장치.
제14항에 있어서,

상기 퓨즈 소자와 상기 제1 트랜지스터의 상호간에 접속된 래치 회로 -상기 래치 회로는 상기 데이터의 판독 시에 상기 퓨즈 소자로부터 판독된 데이터를 보유함-와,

상기 퓨즈 소자와 상기 래치 회로의 상호간에 접속된 제3 트랜지스터를 더 포함하는 반도체 장치.
제14항에 있어서,

상기 제2 공통 배선에 접속된 검출 회로 -상기 검출 회로는 상기 검증 시에 상기 퓨즈 회로에 흐르는 전류를 검출함-를 더 포함하는 반도체 장치.
제16항에 있어서,

상기 제3 트랜지스터와 상기 퓨즈 소자 사이에 접속된 제4 트랜지스터 -상기 제4 트랜지스터는 상기 프로그램 시에 상기 래치 회로를 보호함-를 더 포함하는 반도체 장치.