JP2000132992A

JP2000132992A - 半導体装置

Info

Publication number: JP2000132992A
Application number: JP10308070A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Keisuke Takeo; 啓亮竹尾; Takashi Inui; 隆至乾; Kiyoshi Nakatsuka; 清士中塚; Hideyuki Fukuhara; 英之福原; Teruhiko Nakasu; 輝彦中州; Hiroyo Nakamura; 浩世中村; Kosuke Ikeda; 孝助池田; Hideaki Iwasaki; 秀昭岩崎
Original assignee: Hitachi Ltd; Texas Instruments Inc
Current assignee: Hitachi Ltd; Texas Instruments Inc
Priority date: 1998-10-29
Filing date: 1998-10-29
Publication date: 2000-05-12

Abstract

(57)【要約】【課題】アンチフューズを用いた従来の救済判定回路
では、素子数が多く面積が大きい。【解決手段】アドレス比較回路を、複数のアンチフュ
ーズAF0〜AF7を選択用ＭＯＳトランジスタMNA0〜MNA7と
共に並列に、ＰＭＯＳトランジスタMPPC, MPFB,MPCLと
ＣＭＯＳインバータINVからなる判定回路及びブロウ用
ＮＭＯＳトランジスタMNBに接続する。【効果】アンチフューズを用いたアドレス比較回路を
少ない素子数で実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを含んだ半
導体装置に関し、不良メモリセルを予備メモリセルで置
換することにより欠陥を救済する技術に関する。

【０００２】

【従来の技術】半導体メモリの高集積化は進んでおり、
６４メガビットのダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）が量産されるに至っている。高集積
化に伴う素子の微細化や素子数の増加により、欠陥によ
って歩留りが低下することが問題となる。この対策とし
て、不良メモリセルを、あらかじめメモリチップ上に設
けておいた予備のメモリセルで置換することにより修復
する、いわゆる欠陥救済技術がある。

【０００３】欠陥救済回路では、不揮発性記憶手段によ
り欠陥部の救済アドレスを記憶する。不揮発性記憶手段
として、導電層で構成されたフューズを用いて、レーザ
ーによりブロウするか否かで救済アドレスを記憶する方
法が一般的である。しかし、フューズ数の増加により、
ブロウに要する時間が長くなり、レーザー装置のコスト
が大きくなる。また、フューズの寸法は、レーザー装置
の精度で定まるため、メモリセル等の加工寸法と同等の
スケーリングは困難であり、フューズの面積が相対的に
大きくなる傾向にある。しかも、フューズの領域は、配
線が通せないため影響が大きい。そこで、フューズの代
りにキャパシタで構成されたアンチフューズを用いる手
法が、米国特許第５６３１８６２号（USP5,631,862）に
開示されている。この手法では、電気的にブロウできる
ので、レーザーでブロウするために開口部を設ける必要
が無く、製造プロセスを簡略化できる。また、場合によ
っては、パッケージに組み立てた後でもブロウすること
ができるという効果もある。

【０００４】

【発明が解決しようとする課題】上記の米国特許第５６
３１８６２号に開示されている回路では、アンチフュー
ズ毎に判別回路を設けている。その判別結果により得ら
れる救済アドレスを、アドレス比較回路により、入力さ
れたアドレスと比較して救済判定を行う。アンチフュー
ズの判別回路は、通常のフューズ判別回路に比べ素子数
が多く、しかもブロウ時の電流経路となるトランジスタ
は十分低抵抗に、判別時の負荷抵抗を定めるトランジス
タは十分高抵抗になるように、トランジスタ寸法を定め
なければならないので、面積が大きくなる。アドレス比
較回路が必要なことと併せ、アンチフューズを用いた従
来の救済判定回路は、素子数が多くなり面積が大きくな
る。

【０００５】本発明の目的は、この問題を解決すること
にある。すなわち、少ない素子数で構成されアンチフュ
ーズを用いた救済判定回路を有する半導体装置を実現す
ることにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
の本発明の代表的な構成は以下の通りである。即ち、複
数のメモリセルと、複数の予備メモリセルと、前記複数
のメモリセルのうちの欠陥を含むメモリセルを前記予備
メモリセルで置換するための欠陥救済回路を有する半導
体装置であって、前記欠陥救済回路は、アクセス要求さ
れた外部アドレスの少なくとも一部と欠陥を含むメモリ
セルのアドレスとの比較をそれぞれに行うための複数の
アドレス比較回路を含み、前記複数のアドレス比較回路
は、電気的にプログラム可能な複数の不揮発性記憶手段
と、前記複数の不揮発性記憶手段のそれぞれに対応した
複数の選択手段と、比較判定回路とをそれぞれに含み、
前記複数の不揮発性記憶手段のそれぞれは、前記複数の
選択手段を介して、前記比較判定回路に接続される。

【０００７】

【発明の実施の形態】図１は、アンチフューズを用いた
アドレス比較回路の構成例を示している。複数のアンチ
フューズが選択用ＭＯＳトランジスタと共に、並列に設
けられていることが特長である。このアドレス比較回路
は、アンチフューズAF0〜AF7と、ＮＭＯＳトランジスタ
MNA0〜MNA7, MNB、ＰＭＯＳトランジスタMPPC, MPFB, M
PCL、ＣＭＯＳインバータINVで構成されている。アンチ
フューズAF0〜AF7は、メモリセルの蓄積容量と同じ絶縁
膜のキャパシタなどで実現できる。フューズがレーザー
などにより導電層をブロウするのに対し、アンチフュー
ズは絶縁膜を電気的にブロウする。そのため、フューズ
と逆に製造時は開放状態でブロウすることにより導通す
る。

【０００８】図２及び図３を用いて、このアドレス比較
回路の動作を説明する。図２は、ブロウ動作のタイミン
グを模式的に示している。まず、プリチャージ信号RPCb
をハイレベルにして、ＰＭＯＳトランジスタMPPCをオフ
にする。次に、プリデコードアドレスCX20〜CX27のいず
れかをハイレベルにして、ＮＭＯＳトランジスタMNA0〜
MNA7の一つをオンにする。これにより、アンチフューズ
AF0〜AF7の一つが選択される。ここで、ブロウ用制御信
号BLOWをハイレベルにして、ＮＭＯＳトランジスタMNB
をオンにし、ノードRCDを接地電圧VSSとする。そして、
制御信号CGNDに電源電圧VCCよりも高い高電圧VHを印加
する。これにより、選択されたアンチフューズに高電圧
VHが加わり、絶縁膜が破壊されて導通する。その結果、
制御信号CGNDからノードRCDへ電流が流れるが、ＮＭＯ
ＳトランジスタMNBのゲート幅／ゲート長を十分大きく
しておくことにより、ノードRCDは接地電圧VSSの近傍に
保たれ、選択されているアンチフューズはさらに電流が
流れて低抵抗化される。その後、プリデコードアドレス
CX20〜CX27とブロウ用制御信号BLOW及び制御信号ＣＧＮ
ＤをＶＳＳに戻し、プリチャージ信号RPCbもVSSにし
て、待機状態に戻る。なお、非選択のアンチフューズ
は、ＮＭＯＳトランジスタに接続された端子がフローテ
ィングなので、電圧は加わらず、絶縁膜は破壊されな
い。

【０００９】図３は、通常の比較動作のタイミングを模
式的に示している。比較動作では、ブロウ用制御信号BL
OW及び制御信号CGNDをVSSに保つ。図２に示したブロウ
動作と同様に、まずプリチャージ信号RPCbをハイレベル
にして、ＰＭＯＳトランジスタMPPCをオフにする。次
に、プリデコードアドレスCX20〜CX27のいずれかをハイ
レベルにして、ＮＭＯＳトランジスタMNA0〜MNA7の一つ
をオンにする。これにより、アンチフューズAF0〜AF7の
一つが選択される。該アンチフューズがブロウされてい
て導通していれば、ノードRCDがロウレベルとなり、イ
ンバータINVで反転されて出力CX2Hがハイレベルとな
る。これは、入力されたプリデコードアドレスがアンチ
フューズにより記憶されている救済アドレスと一致して
いる場合である。一方、該アンチフューズがブロウされ
ておらず非導通であれば、ノードRCDはＭＯＳトランジ
スタMPFBによる正帰還によりハイレベルを保ち、出力CX
2Hはロウレベルを保つ。これは、入力されたプリデコー
ドアドレスと救済アドレスが一致していない場合であ
る。このようにして、アドレスの比較が行われる。その
後、プリデコードアドレスCX20〜CX27をVSSに戻し、プ
リチャージ信号RPCbもVSSにして、待機状態に戻る。

【００１０】本実施例では、アンチフューズがブロウさ
れているか否かを判定する回路を、アドレス比較結果の
判定回路として、そのトランジスタを複数のアンチフュ
ーズで共有しており、アンチフューズを用いた救済判定
回路を小さな面積で実現できる。フューズの代りにキャ
パシタで構成されたアンチフューズを用いることによ
り、電気的にブロウできるので、レーザーでブロウする
ために開口部を設ける必要が無く、製造プロセスを簡略
化できる。また、場合によっては、パッケージに組み立
てた後でもブロウすることができるという効果もある。
これらの効果により、製造コストを低減できる。

【００１１】なお、ＰＭＯＳトランジスタMPCLは、ゲー
トが接地電圧VSSに接続され常時オンしており、比較動
作時にアンチフューズの負荷電流を定める。ブロウされ
たアンチフューズが十分低抵抗であれば、このトランジ
スタを除去して、さらに面積を低減できる。

【００１２】図４から図１０を用いて、図１に示したア
ドレス比較回路をシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
のロウ系エニイ・トゥ・エニイ救済に適用した例につい
て説明する。エニイ・トゥ・エニイ救済は、後で示す置
換例のように、異なるマット間でワード線の置換を行う
方式である。まずＳＤＲＡＭ全体の構成について述べ
る。図４は、ＳＤＲＡＭの要部ブロック図である。ＳＤ
ＲＡＭの間接周辺回路は、クロックバッファCLKB、制御
信号バッファCB、コマンドデコーダCD、アドレスバッフ
ァAB、カラムアドレスカウンタYCT、ロウアドレスプリ
デコーダXPD、カラムアドレスプリデコーダYPD、入力バ
ッファDIB、出力バッファDOBを含む。さらに、メモリア
レーMARに対応してロウ系欠陥救済回路XR、ロウアドレ
スドライバXD、カラム系欠陥救済回路YR、ロウアドレス
ドライバYD、ライトバッファWB、メインアンプMAなどが
設けられる。これらのメモリコアのセクタSCT0, SCT1
は、メモリ容量やバンク数などの仕様に応じたメモリア
レーの個数に対応するが、ここでは簡単のため2個だけ
示している。

【００１３】各回路ブロックは、以下のような役割を果
たす。クロックバッファCLKBは、外部クロックCLKを内
部クロックCLKIとして、コマンドデコーダCDなどに分配
する。コマンドデコーダCDは、外部からの制御信号CMD
に応じて、アドレスバッファAB、カラムアドレスカウン
タYCT、入力バッファDIB、出力バッファDOBなどを制御
する制御信号を発生する。アドレスバッファABは、外部
クロックCLKに応じた所望のタイミングで、外部からの
アドレスADRを取り込み、ロウアドレスBXをロウアドレ
スプリデコーダXPDへ送る。ロウアドレスプリデコーダX
PDは、ロウアドレスBXをプリデコードし、ロウプリデコ
ードアドレスCXを、セクタSCT0, SCT1に分配する。アド
レスバッファABはまた、カラムアドレスBYをカラムアド
レスカウンタYCTへ送る。カラムアドレスカウンタYCT
は、カラムアドレスBYを初期値として、バースト動作を
行うカラムアドレスを発生し、カラムアドレスプリデコ
ーダYPDによりプリデコードして、カラムプリデコード
アドレスCYを、セクタSCT0, SCT1に分配する。入力バッ
ファDIBは、外部との入出力データDQのデータを所望の
タイミングで取り込んで、ライトデータGIを出力する。
一方、出力バッファDOBは、入出力データDQへ所望のタ
イミングで、リードデータGOを出力する。

【００１４】セクタSCT0あるいはSCT1内で、ロウ系欠陥
救済回路XRは、ロウプリデコードアドレスCXに対して、
置換の有無を判定し、ロウ系救済判定結果RXHをロウア
ドレスドライバXDへ出力する。このロウ系欠陥救済回路
XRに、図１に示したアドレス比較回路を用いる。ロウア
ドレスドライバXDは、ロウプリデコードアドレスCX及び
ロウ系救済判定結果RXHを受けて、所望のマット選択信
号MS及びロウアドレス信号DXをメモリアレーMARへ出力
する。一方、カラム系欠陥救済回路YRは、カラムプリデ
コードアドレスCY及びマット選択信号MSに対して、置換
の有無を判定し、カラム系救済判定結果RYHをカラムア
ドレスドライバYDへ出力する。このカラム系欠陥救済回
路YRにも、図１に示したアドレス比較回路を用いること
ができる。カラムアドレスドライバYDは、カラムプリデ
コードアドレスCY及びカラム系救済判定結果RYHを受け
て、所望のカラムアドレス信号DYをメモリアレーMARへ
出力する。ライトバッファWBは、ライトデータGIをメイ
ン入出力線MIOへ出力する。一方、メインアンプMAは、
メイン入出力線MIOの信号を増幅し、リードデータGOを
出力する。

【００１５】図５は、図４中のメモリアレーMARの構成
例を、ワード線の置換例と共に示している。ここでは、
8個のマットの各々が、正規メモリセルが接続される256
本のワード線と、予備メモリセルが接続される2本の冗
長（予備）ワード線を持つ場合を示している。他の本数
の場合にも有効なのは言うまでもない。1個のNMOSトラ
ンジスタと1個のキャパシタで構成されたメモリセル
が、ワード線とビット線の所望の交点にマトリクス状に
配置されたメモリセルアレーがマットMCA0〜MCA7の8個
に分割されている。各マットの両側には、センスアンプ
部SAB0〜SAB8が設けられている。また、マットMCA0〜MC
A7に対応してロウデコーダXDEC0〜XDEC7が、センスアン
プ部SAB0〜SAB8に対応してセンスアンプ制御回路SAC0〜
SAC8が設けられている。カラムデコーダYDECは、分割さ
れたマットMCA0〜MCA7に共通であり、カラム選択線及び
冗長カラム選択線を選択的に駆動する。

【００１６】各マット2本の冗長ワード線RWL0, RWL1
は、別なマットの欠陥部分の置換も行っている。このよ
うなエニイ・トゥ・エニイ救済は置換可能な範囲が大き
いため、効率的な救済方法である。しかし、救済アドレ
スのビット数が多くなので、アンチフューズを用いると
従来の救済判定回路では面積が大きくなるという難点が
あった。図１に示したアドレス比較回路を用いることで
この問題を緩和している。

【００１７】以下では、ロウ系救済に関係する回路ブロ
ックについて、さらに具体的に説明する。図６は、ロウ
系欠陥救済判定回路XRの構成例を示している。図１に示
したアドレス比較回路を用いることが特長である。各冗
長ワード線に対応して、ロウアドレス比較判定回路RCXC
0〜RCXCfが設けられ、その各々は、アドレス比較回路CX
2CP, CX5CP, CX7CP, CX10CPと、それらの出力の論理積
をとる4入力ＡＮＤ回路RAND4からなる。アドレス比較回
路CX2CPは図１に示した構成であり、CX5CP, CX7CP, CX1
0CPも同様なアドレス比較回路である。これらはそれぞ
れ、プリデコードアドレスCX2, CX5, CX7, CX10を、ア
ンチフューズにより記憶している救済アドレスと比較
し、一致した場合に比較結果CX2H, CX5H, CX7H, CX10H
をハイレベルとする。なお、後で示すように、プリデコ
ード信号CX7は2ビット分をプリデコードした四つの信号
なので、そのアドレス比較回路CX7CPは、アンチフュー
ズとその選択用ＭＯＳトランジスタがそれぞれ4個ずつ
で構成される。4入力ＡＮＤ回路RAND4は、2個の2入力Ｎ
ＡＮＤゲートと2入力ＮＯＲゲートからなり、比較結果C
X2H, CX5H, CX7H, CX10Hの論理積をとり判定結果RXH0〜
RXHfを出力する。

【００１８】図７及び８は、図４中のロウアドレスドラ
イバXDの構成例を示している。2個の8入力ＮＯＲ回路NO
R8、2個のＣＭＯＳインバータINV8、論理回路AOR8、8個
の論理回路AOR5、20個の2入力ＡＮＤ回路AND6からな
る。図４中のプリデコーダXPDが出力するプリデコード
アドレスCX20〜CX27, CX50〜CX57, CX70〜CX73, CX100
〜CX107とロウ系救済判定回路XRの救済判定結果RXH0〜R
XHfが入力され、図４中のカラム系救済判定回路YR及び
メモリアレーMAR内のロウデコーダXDEC0〜XDEC7にマッ
ト選択信号MS0〜MS7を供給すると共に、ロウデコーダXD
EC0〜XDEC7にロウアドレス信号DX20〜DX27, DX50〜DX5
7, DX70〜DX73と冗長ロウアドレス信号RDX0, RDX1を供
給する。このプリデコードアドレスCX20〜CX27, CX50〜
CX57, CX70〜CX73, CX100〜CX107が、図６中のCX2, CX
5, CX7, CX10であり、CX2, CX5, CX10はそれぞれ3ビッ
トがプリデコードされており、CX7は2ビットがプリデコ
ードされている。

【００１９】8入力ＮＯＲ回路NOR8は、5個の2入力ＮＯ
Ｒゲートと2個の2入力ＮＡＮＤゲートからなり、ロウ系
欠陥救済判定回路XRによる16個のロウ系欠陥救済判定結
果RXH0〜RXHfの偶数番目あるいは奇数番目の8個ずつが
入力され、その出力がインバータINV8に入力され、8個
の救済判定結果の論理和である冗長ロウアドレス信号RD
X0, RDX1を得る。また、2個の2入力ＮＡＮＤゲートから
なる論理回路AOR8により、制御信号RXDがハイレベルの
時に2個の8入力ＮＯＲ回路NOR8の出力の論理積をとるこ
とで、ロウ系の救済が行われる場合にロウレベルとなる
RXHAbが得られる。この制御信号RXDにより、救済判定が
行われる前にノーマルのアドレスが伝達されることを防
止している。論理回路AOR5は、ＮＯＲゲートと2個の2入
力ＮＡＮＤゲートからなり、マット選択信号MS0〜MS7
を、RXHAbがハイレベルの時にはロウアドレス3ビットが
プリデコードされたCX100〜CX107とし、RXHAbがロウレ
ベルの時には救済判定結果RXH0〜RXHf中の2個ずつの論
理和とする。ＡＮＤ回路AND6は、それぞれ2入力ＮＡＮ
Ｄゲートとインバータからなり、RXHAbとロウアドレス
がプリデコードされたCX20〜CX27, CX50〜CX57, CX70〜
CX73の各々との論理積をとって、ロウアドレス信号DX20
〜DX27, DX50〜DX57, DX70〜DX73として出力する。この
ロウアドレスドライバにより、異なるマットへのワード
線の置換と、置換の際にノーマルなワード線の動作を止
める制御を行っている。

【００２０】図９は、図５中のロウデコーダXDEC0〜XDE
C7の構成例を示している。32個の2入力ＮＡＮＤゲートN
AND2と、256個のレベル変換ＡＮＤ回路LCANDと、2個の
レベル変換バッファ回路LCBUFからなる。2個のレベル変
換バッファ回路LCBUFは、冗長ワードドライバRXDRVを構
成している。ＮＡＮＤゲートNAND2には、ロウアドレス
信号DX50〜DX57のいずれかとDX70〜DX73のいずれかが入
力され、その出力は8個のレベル変換ＡＮＤ回路LCANDに
入力される。レベル変換ＡＮＤ回路LCANDは、DX20〜DX2
7のいずれかも入力され、ＮＭＯＳトランジスタMN1, MN
3とＰＭＯＳトランジスタMP0, MP1, MP2により構成され
ている。待機時には制御信号XPCbをロウレベルにしてお
き、各レベル変換ＡＮＤ回路LCAND内で、MP0によりMP2
とMN3のゲートをワード線電圧VCHとし、ワード線WL0〜W
L255をすべて接地電圧VSSにしておく。例えばワード線W
L0を選択する場合には、アドレス信号DX20, DX50, DX70
がハイレベルになることにより、該当するLCAND内のMN1
及びNAND2を通じて電流経路が形成され、MP2とMN3のゲ
ートがロウレベルとなり、ワード線WL0がワード線電圧V
CHに駆動される。アドレス信号は、電源電圧VCCまでの
振幅なので、レベル変換が行われている。この時、他の
レベル変換ＡＮＤ回路LCANDでは、MP1によりMP2とMN3の
ゲートはワード線電圧VCHに保たれ、ワード線WL1〜WL25
5はVSSのままとなる。このようにして、レベル変換ＡＮ
Ｄ回路LCANDは、デコードを行いワード線WL0〜WL255の
ワードドライバとして動作する。レベル変換バッファ回
路LCBUFは、レベル変換ＡＮＤ回路LCANDと類似の動作に
より、冗長アドレス信号REX0あるいはREX1がハイレベル
になると、冗長ワード線RWL0あるいはRWL1をワード線電
圧VCHに駆動し、冗長ワードドライバとして動作する。

【００２１】以上に、本発明によるアドレス比較回路を
ＳＤＲＡＭのロウ系エニイ・トゥ・エニイ救済への適用
した例を示した。カラム系救済にも同様に適用できる。
さらに、ＤＲＡＭ以外のメモリや、メモリを混載したシ
ステムＬＳＩにも適用可能である。

【００２２】次に、アドレス比較回路の変形例を示す。
図１０に構成例を示す。図１との構成上の違いは、図１
中のゲートが接地されたＰＭＯＳトランジスタMPCLの代
わりに、ゲートに制御信号RSPが入力されたＰＭＯＳト
ランジスタMPSPを設けたことである。このトランジスタ
MPSPにより、ダイナミック動作を行うことが特長であ
る。

【００２３】図１１及び図１２を用いて、このアドレス
比較回路の動作を説明する。図１１は、ブロウ動作のタ
イミングを模式的に示している。制御信号RSPをハイレ
ベルにし、トランジスタMPSPをオフにして、ブロウ動作
を行うことが図２との違いである。選択されたアンチフ
ューズの絶縁膜が破壊されて導通した結果、ノードRCD
の電位が上昇しても、トランジスタMPFBを経由して電流
が流れる恐れがなく、安定したブロウ動作が実現でき
る。図１２は、通常の比較動作のタイミングを模式的に
示している。一時的に、制御信号RSPをハイレベルに
し、トランジスタMPSPをオフにして、ダイナミックに動
作を行うことが図３との違いである。ノードRCDがフロ
ーティング状態で、選択されたアンチフューズから電流
を読み出すため、ブロウされているアンチフューズの抵
抗が比較的高くても正しい判定が可能である。

【００２４】図１３に、アドレス比較回路のさらに別な
構成例を示す。図１との構成上の違いは、図１中のＰＭ
ＯＳトランジスタMPCL, MPPC, MPFB及びインバータINV
の代わりに、ＰＭＯＳトランジスタMPPCb, MPPCt, MPCP
b, MPCPt及びＮＭＯＳトランジスタMNCPb, MNCPt, MNCP
Dを設けたことである。これらのトランジスタを差動セ
ンス回路として、ダイナミック動作により比較結果をセ
ンスすることが特長である。

【００２５】図１４及び図１５を用いて、このアドレス
比較回路の動作を説明する。図１４は、ブロウ動作のタ
イミングを模式的に示している。制御信号BLOWをハイレ
ベルにしてノードRCDが接地電圧VSSとなった後に制御信
号RCPをハイレベルにし、トランジスタMPCPb, MPCPt及
びMNCPb, MNCPtにより正帰還を動作させることが図２と
の違いである。これにより、ＮＭＯＳトランジスタMNCP
bもオンにななり、ＭＮＢと同様にノードＲＣＤをロウ
レベルに保つ役割を果たす。そのため、トランジスタMN
Bのゲート幅が比較的小さくても、安定したブロウ動作
が実現できる。図１５は、通常の比較動作のタイミング
を模式的に示している。一時的に、プリデコードアドレ
スCX20〜CX27によりアンチフューズが選択された後、制
御信号RCPをハイレベルにしセンス動作を行うことが図
３との違いである。ノードRCD及び出力ノードCX2Hが、
トランジスタMPPCb, MPPCtにより電源電圧VCCにプリチ
ャージされたフローティング状態で、アンチフューズを
選択してセンス動作を行う。選択されたアンチフューズ
がブロウされていれば、接地電圧VSSへノードRCDを放電
するため、正帰還増幅によりノードRCDがロウレベルと
なり出力ノードCX2Hがハイレベルを保つ。一方、選択さ
れたアンチフューズがブロウされていなければ、その容
量がノードRCDに加わり、ノードRCDの容量が大きくなる
ので、正帰還増幅によりノードRCDがハイレベルを保ち
出力ノードCX2Hがロウレベルになる。このように差動増
幅のセンス回路を用いることにより、アドレス比較結果
を高感度に検出できる。そのため、ブロウされているか
否かによるアンチフューズの抵抗の差が比較的小さくて
も正しい判定が可能である。また、比較結果が高速に得
られる。

【００２６】以上、図１０から図１５を用いて説明した
ように、アドレス比較回路は種々の変形が可能である。
これらも、図１のアドレス比較回路と同様に、図４中の
救済判定回路XRあるいはYR中で用いることができる。

【００２７】

【発明の効果】アンチフューズがブロウされているか否
かを判定する回路を、アドレス比較結果の判定回路とし
て複数のアンチフューズで共有することにより、アンチ
フューズを用いた救済判定回路を小さな面積で実現でき
る。フューズの代りにキャパシタで構成されたアンチフ
ューズを用いることにより、電気的にブロウできるの
で、レーザーでブロウするために開口部を設ける必要が
無く、製造プロセスを簡略化できる。また、場合によっ
ては、パッケージに組み立てた後でもブロウすることが
できるという効果もある。これらの効果により、製造コ
ストを低減できる。

【図面の簡単な説明】

【図１】アドレス比較回路の構成例を示す図。

【図２】図１のアドレス比較回路のブロウ動作を示すタ
イミング図。

【図３】図１のアドレス比較回路の比較動作を示すタイ
ミング図。

【図４】シンクロナスＤＲＡＭの要部ブロック図。

【図５】メモリアレーの構成例を示す図。

【図６】ロウ系欠陥救済判定回路の構成例を示す図。

【図７】ロウアドレスドライバの構成例を示す図。

【図８】ロウアドレスドライバの構成例を示す図の続
き。

【図９】ロウデコーダの構成例を示す図。

【図１０】ダイナミック動作を行うアドレス比較回路の
構成例を示す図。

【図１１】図１０のアドレス比較回路のブロウ動作を示
すタイミング図。

【図１２】図１０のアドレス比較回路の比較動作を示す
タイミング図。

【図１３】ダイナミック動作を行うアドレス比較回路の
別な構成例を示す図。

【図１４】図１３のアドレス比較回路のブロウ動作を示
すタイミング図。

【図１５】図１３のアドレス比較回路の比較動作を示す
タイミング図。

【符号の説明】

AB…アドレスバッファ、 ADR…外部からのアドレス、
AF0〜AF7…アンチフューズ、 AND6…2入力ＡＮＤ回
路、 AOR5, AOR8…論理回路、 BLOW…アンチフューズ
のブロウ制御信号、 BX…ロウアドレス、 BY…カラム
アドレス、 CB…制御信号バッファ、 CD…コマンドデ
コーダ、 CGND…アンチフューズ判定回路の制御信号、
CLK…外部クロック、 CLKB…クロックバッファ、 C
LKI…内部クロック、 CX, CX20〜CX27, CX50〜CX57, C
X70〜CX73, CX100〜CX107…ロウプリデコードアドレ
ス、 CY…カラムプリデコードアドレス、 DIB…入力
バッファ、 DOB…出力バッファ、 DQ…外部との入出
力データ、 GI…ライトデータ、 GO…リードデータ、
INV…ＣＭＯＳインバータ、 LCBUF…レベル変換バッ
ファ回路、 LCAND…レベル変換ＡＮＤ回路、 MA…メ
インアンプ、 MAR…メモリアレー、 MCA0〜MCA7…メ
モリセルアレーのマット、 MIO…メイン入出力線、 M
N1, MN3, MNA0〜MNA7, MNB, MNCPb, MNCPt, MNCPD…Ｎ
ＭＯＳトランジスタ、 MP0, MP1, MP2, MPCL, MPCPb,
MPCPt, MPFB, MPPC, MPPCb, MPPCt, MPSP…ＰＭＯＳト
ランジスタ、 MS, MS0〜MS7…マット選択信号、 RAND
4…4入力ＡＮＤ回路、 RCD…アドレス比較回路の内部
ノード、 RDX0, RDX1…冗長ロウアドレス信号、 RXH,
RXH0〜RXHf…ロウ系救済判定結果、 RXHAb…ロウ系救
済の有無の判定結果、 SAB0〜SAB8…センスアンプ部、
SAC0〜SAC8…センスアンプ制御回路、 SCT0, SCT1…
メモリコアのセクタ、 VCC…電源電圧、 VCH…ワード
線電圧、 VSS…接地電圧、 WB…ライトバッファ、 W
L0〜WL255…ワード線、XD…ロウアドレスドライバ、 X
DEC0〜XDEC7…ロウデコーダ、 XR…ロウ系欠陥救済回
路、 YD…カラムアドレスドライバ、 YDEC…カラムデ
コーダ、 YPD…カラムアドレスプリデコーダ、 YR…
カラム系欠陥救済回路。

フロントページの続き (72)発明者竹尾啓亮茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者乾隆至茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者中塚清士茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者福原英之茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者中州輝彦茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者中村浩世茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者池田孝助茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者岩崎秀昭茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内Ｆターム(参考） 5B024 AA07 BA18 CA07 CA17 5L106 AA01 CC04 EE02 FF00 GG01

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、複数の予備メモリセ
ルと、前記複数のメモリセルのうちの欠陥を含むメモリ
セルを前記予備メモリセルで置換するための欠陥救済回
路を有する半導体装置であって、前記欠陥救済回路は、アクセス要求された外部アドレス
の少なくとも一部と欠陥を含むメモリセルのアドレスと
の比較をそれぞれに行うための複数のアドレス比較回路
を含み、前記複数のアドレス比較回路は、電気的にプログラム可
能な複数の不揮発性記憶手段と、前記複数の不揮発性記
憶手段のそれぞれに対応した複数の選択手段と、比較判
定回路とをそれぞれに含み、前記複数の不揮発性記憶手段のそれぞれは、前記複数の
選択手段を介して、前記比較判定回路に接続されること
を特徴とする半導体装置。
【請求項２】請求項１において、前記アドレス比較回路
は、前記複数の不揮発性記憶手段をプログラムするため
の手段を更に有し、前記複数の不揮発性記憶手段のそれぞれは、前記複数の
選択手段を介して、前記プログラムするための手段に接
続されることを特徴とする半導体装置。
【請求項３】請求項１又は２において、前記比較判定回
路は、正帰還回路であることを特徴とする半導体装置。
【請求項４】請求項３において、前記正帰還回路は、正
帰還経路を遮断する手段を有することを特徴とする半導
体装置。
【請求項５】請求項３において、前記比較判定回路は、
差動増幅器であることを特徴とする半導体装置。
【請求項６】請求項１から５のいずれかにおいて、前記
複数の選択手段は、前記外部アドレスの少なくとも一部
により制御されることを特徴とする半導体装置。
【請求項７】請求項６において、前記半導体装置は、前
記外部アドレスをプリデコードしプリデコードアドレス
を出力するプリデコーダを更に有し、前記複数の選択手段は、前記プリデコードアドレスの少
なくとも一部により制御されることを特徴とする半導体
装置。
【請求項８】請求項１から７のいずれかにおいて、前記
複数のメモリセルは複数のビット線と複数のワード線と
の交点に設けられ、前記複数の予備メモリセルは前記複
数のビット線と予備ワード線との交点に設けられること
を特徴とする半導体装置。
【請求項９】請求項１から７のいずれかにおいて、前記複数のメモリセル及び前記複数の予備メモリセル
は、複数のメモリマットに分割されて配置され、前記複数のメモリマットは、複数のビット線に交差する
複数のワード線及び予備ワード線をそれぞれに含み、前記欠陥救済回路は、前記複数のメモリマットの一つの
に含まれる前記ワード線を、前記複数のマットの他の一
つに含まれる予備ワード線で置換できることを特徴とす
る半導体装置。
【請求項１０】請求項１から９のいずれかにおいて、前
記複数の不揮発性記憶手段のそれぞれは、キャパシタを
含む不揮発性記憶素子であり、前記キャパシタは、絶縁
膜が破壊されているか否かにより情報を記憶し、前記複
数の選択手段のそれぞれは、ＭＯＳＦＥＴであることを
特徴とする半導体装置。
【請求項１１】請求項１０において、前記複数のメモリ
セルのそれぞれは、前記キャパシタと同じ素子構造のキ
ャパシタを含むことを特徴とする半導体装置。
【請求項１２】請求項１から１０のいずれかにおいて、前記複数のメモリセル及び前記複数の予備メモリセルの
各々は、一個のトランジスタと一個のキャパシタを含む
ダイナミック形メモリセルであることを特徴とする半導
体装置。
【請求項１３】請求項１２において、前記半導体装置
は、外部からクロック信号が入力され、前記クロック信
号に同期して前記複数のメモリセルに対するアクセスを
行うことを特徴とする半導体装置。