KR100660899B1 - 누설 전류 패스를 제거할 수 있는 퓨즈 회로 - Google Patents

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Abstract

퓨즈가 절단된 후 퓨즈 찌꺼기(Residue)에 기인하는 누설 전류 패쓰를 제거할 수 있는 퓨즈 회로가 개시된다. 상기 퓨즈 회로는, 퓨즈를 포함하고 퓨즈절단 검출시간 동안 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상태 정보를 출력하는 퓨즈 절단 검출부, 상기 상태 정보를 유지하며, 유지되는 상기 상태 정보를 퓨즈 상태 정보 신호로서 출력하는 유지 및 출력부, 및 상기 퓨즈절단 검출시간 동안에는 상기 퓨즈 절단 검출부와 상기 유지 및 출력부를 연결시키고 상기 퓨즈절단 검출시간 후에는 상기 퓨즈 절단 검출부와 상기 유지 및 출력부 사이의 연결을 차단하는 차단부를 구비하는 것을 특징으로 한다.
퓨즈 회로, 누설 전류 패스, 차단부

Description

누설 전류 패스를 제거할 수 있는 퓨즈 회로{Fuse circuit capable of eliminating leakage current path in fuse circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 일예에 따른 퓨즈 회로의 회로도이다.
도 2A는 도 1에 도시된 퓨즈 회로에서 퓨즈가 절단되지 않았을 때 각 신호의 파형도를 나타내는 도면이다.
도 2B는 도 1에 도시된 퓨즈 회로에서 퓨즈가 절단되었을 때 각 신호의 파형도를 나타내는 도면이다.
도 2C는 도 1에 도시된 퓨즈 회로에서 퓨즈의 저항 성분에 따른 전류 패쓰가 존재할 때 각 신호의 파형도를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 퓨즈 회로의 회로도이다.
도 4A는 도 3에 도시된 퓨즈 회로에서 퓨즈가 절단되지 않았을 때 각 신호의 파형도를 나타내는 도면이다.
도 4B는 도 3에 도시된 퓨즈 회로에서 퓨즈의 저항 성분에 따른 전류 패쓰가 존재할 때 각 신호의 파형도를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 퓨즈 회로의 회로도이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치내에서 사용되는 퓨즈 회로에 관한 것이다.
일반적으로, 퓨즈(fuse) 회로는 특정 회로에 연결되어 상기 특정 회로의 사용 여부를 결정할 때 사용된다. 예컨대, 퓨즈 회로내의 퓨즈가 절단(cut)되면 상기 특정 회로가 동작하게 되고 퓨즈가 절단되지 않으면 상기 특정 회로가 동작되지 않게 된다. 이러한 종래의 퓨즈 회로의 일례가 미국 특허 제6,215,336호에 기재되어 있다.
도 1은 종래의 일예에 따른 퓨즈 회로의 회로도이다. 도 2A는 도 1에 도시된 퓨즈 회로에서 퓨즈(F1)가 절단되지 않았을 때 각 신호의 파형도를 나타내는 도면이고, 도 2B는 도 1에 도시된 퓨즈 회로에서 퓨즈(F1)가 절단되었을 때 각 신호의 파형도를 나타내는 도면이다. 도 2C는 도 1에 도시된 퓨즈 회로에서 퓨즈(F1)의 저항 성분에 따른 전류 패쓰가 존재할 때 각 신호의 파형도를 나타내는 도면이다.
도 1 내지 도 2C에서 제어신호(VCCHB)는 파우워 업(power up) 시에 소정의 레벨까지는 전원전압(VDD)을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 접지전압(VSS) 레벨이 되는 신호이다.
도 1에 도시된 종래의 퓨즈 회로의 동작을 살펴보면, 제어신호(VCCHB)가 전원전압(VDD)을 따라 증가하여 제어신호(VCCHB)의 레벨이 NMOS 트랜지스터(N1)의 문 턱전압을 넘어서게 되면 NMOS 트랜지스터(N1)가 턴온되어 CUT_OR_NOT 노드가 접지전압(VSS) 레벨이 된다. CUT_OR_NOT 노드가 접지전압(VSS) 레벨이 되면 퓨즈 상태 정보 신호(FUSE_OUT)가 전원전압(VDD) 레벨이 된다. VDD 레벨의 퓨즈 상태 정보 신호(FUSE_OUT)는 NMOS 트랜지스터(N2)를 턴온시켜 CUT_OR_NOT 노드를 VSS 레벨로 유지시킨다.
제어신호(VCCHB)가 VDD를 따라 증가하여 상기 소정의 레벨에 도달한 후 접지전압(VSS) 레벨이 되면 NMOS 트랜지스터(N1)는 턴오프되고 PMOS 트랜지스터(P1)는 턴온된다. 이때 퓨즈(F1)가 절단되지 않았다면(도 2A의 경우) 퓨즈(F1) 및 PMOS 트랜지스터(P1)를 통해 CUT_OR_NOT 노드의 레벨은 VDD 레벨이 된다. 이에 따라 퓨즈 상태 정보 신호(FUSE_OUT)는 VSS 레벨이 된다. 퓨즈 상태 정보 신호(FUSE_OUT)가 VSS 레벨이 되면 퓨즈(F1)가 절단되지 않은 것으로 인식된다.
PMOS 트랜지스터(P1)가 턴온되어 있다고 하더라도 퓨즈(F1)가 절단되어 있다면(도 2B의 경우) CUT_OR_NOT 노드의 레벨은 VSS 레벨이 유지되고 이에 따라 퓨즈 상태 정보 신호(FUSE_OUT)는 VDD 레벨이 유지된다. 퓨즈 상태 정보 신호(FUSE_OUT)가 VDD 레벨이 되면 퓨즈(F1)가 절단된 것으로 인식된다.
그런데 퓨즈(F1)를 절단하였으나 여러가지 이유로 인해 퓨즈의 찌꺼기(Residue)가 남아 있을 수 있으며(도 2C 경우), 이러한 퓨즈(F1)의 찌꺼기에 의해 저항 성분이 형성될 수 있다.
이러한 경우에는 퓨즈(F1)의 찌꺼기(Residue)(즉, 저항 성분), PMOS 트랜지스터(P1), 및 NMOS 트랜지스터(N2)를 통해 누설 전류 패쓰가 형성될 수 있으며, 상 기 누설 전류 패쓰를 통해 불필요한 누설전류가 흐를 수 있다. 또한 도 2C에 도시된 바와 같이 CUT_OR_NOT 노드의 레벨이 VSS 레벨과 VDD 레벨 사이의 불특정한 레벨이 될 수 있으며, 이로 인해 오동작이 발생될 수 있다.
본 발명이 이루고자하는 기술적 과제는 퓨즈가 절단된 후 퓨즈 찌꺼기(Residue)에 기인하는 누설 전류 패쓰를 제거할 수 있는 퓨즈 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 퓨즈 회로는 퓨즈 절단 검출부, 유지 및 출력부, 및 차단부를 구비하는 것을 특징으로 한다.
상기 퓨즈 절단 검출부는 퓨즈를 포함하고, 퓨즈절단 검출시간 동안 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상태 정보를 출력한다. 상기 유지 및 출력부는 상기 상태 정보를 유지하며, 유지되는 상기 상태 정보를 퓨즈 상태 정보 신호로서 출력한다. 상기 차단부는 상기 퓨즈절단 검출시간 동안에는 상기 퓨즈 절단 검출부와 상기 유지 및 출력부를 연결시키고 상기 퓨즈절단 검출시간 후에는 상기 퓨즈 절단 검출부와 상기 유지 및 출력부 사이의 연결을 차단한다.
바람직한 일실시예에 따르면 상기 퓨즈 절단 검출부는, 전원전압에 일단이 연결되는 퓨즈, 제1제어신호를 상기 퓨즈절단 검출시간 만큼 지연시켜 제2제어신호를 출력하는 지연회로, 및 상기 제1제어신호 및 상기 제2제어신호에 응답하여 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상기 상태 정보를 출력하 는 상태 정보 출력부를 구비한다.
바람직한 일실시예에 따르면 상기 상태 정보 출력부는, 상기 퓨즈의 다른 일단과 상기 상태 정보가 출력되는 단자 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 PMOS 트랜지스터, 및 상기 상태 정보가 출력되는 단자와 접지전압 사이에 연결되고 게이트에 상기 제2제어신호가 인가되는 NMOS 트랜지스터를 구비한다.
상기 제1제어신호는 파우워 업(power up) 시에 소정의 레벨까지는 상기 전원전압을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 상기 접지전압 레벨이 되는 신호이다.
바람직한 일실시예에 따르면 상기 차단부는 상기 제2제어신호에 응답하여 상기 퓨즈 절단 검출부와 상기 유지 및 출력부를 연결 또는 차단시키는 스위치를 구비하며 상기 스위치는 전송게이트(transmission gate)로 구성된다. 바람직한 일실시예에 따르면 상기 유지 및 출력부는, 입력단이 상기 차단부에 연결되고 출력단으로부터 상기 퓨즈 상태 정보 신호가 출력되는 래치회로, 및 상기 입력단과 상기 접지전압 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 NMOS 트랜지스터를 구비한다.
바람직한 다른 실시예에 따르면 상기 퓨즈 절단 검출부는, 제1제어신호를 상기 퓨즈절단 검출시간 만큼 지연시켜 제2제어신호를 출력하는 지연회로, 및 퓨즈를 포함하고 상기 제1제어신호 및 상기 제2제어신호에 응답하여 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상기 상태 정보를 출력하는 상태 정보 출력부를 구비한다.
바람직한 다른 실시예에 따르면 상기 상태 정보 출력부는, 퓨즈, 전원전압과 상기 퓨즈의 일단 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 PMOS 트랜지스터, 및 상기 퓨즈의 다른 일단과 접지전압 사이에 연결되고 게이트에 상기 제2제어신호가 인가되는 NMOS 트랜지스터를 구비한다. 상기 퓨즈의 다른 일단과 상기 NMOS 트랜지스터의 접속단자로부터 상기 상태 정보가 출력된다.
상기 제1제어신호는 파우워 업(power up) 시에 소정의 레벨까지는 상기 전원전압을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 상기 접지전압 레벨이 되는 신호이다.
바람직한 다른 실시예에 따르면 상기 차단부는 상기 제2제어신호에 응답하여 상기 퓨즈 절단 검출부와 상기 유지 및 출력부를 연결 또는 차단시키는 스위치를 구비하며 상기 스위치는 전송게이트로 구성된다.
바람직한 다른 실시예에 따르면 상기 유지 및 출력부는, 입력단이 상기 차단부에 연결되고 출력단으로부터 상기 퓨즈 상태 정보 신호가 출력되는 래치회로, 및 상기 입력단과 상기 접지전압 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 NMOS 트랜지스터를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 퓨즈 회로의 회로도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 퓨즈 회로는, 퓨즈 절단 검출부(31), 유지 및 출력부(33), 및 차단부(35)를 구비한다.
퓨즈 절단 검출부(31)는 퓨즈(F31)를 포함하고, 퓨즈절단 검출시간 동안 상기 퓨즈(F31)의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상태 정보(FUSE_DET)를 출력한다. 유지 및 출력부(33)는 차단부(35)를 경유하여 입력되는 상태 정보(FUSE_DET)를 유지하며, 유지되는 상기 상태 정보를 퓨즈 상태 정보 신호(FUSE_OUT)로서 출력한다.
차단부(35)는 상기 퓨즈절단 검출시간 동안에는 퓨즈 절단 검출부(31)와 유지 및 출력부(33)를 연결시키고 상기 퓨즈절단 검출시간 후에는 퓨즈 절단 검출부(31)와 유지 및 출력부(33) 사이의 연결을 차단한다.
좀더 상세하게는, 퓨즈 절단 검출부(31)는 제1전원, 즉 전원전압(VDD)에 일단이 연결되는 퓨즈(F31), 제1제어신호(VCCHB)를 상기 퓨즈절단 검출시간 만큼 지연시켜 제2제어신호(VCCHBD)를 출력하는 지연회로(311), 및 제1제어신호(VCCHB) 및 제2제어신호(VCCHBD)에 응답하여 상태 정보(FUSE_DET)를 출력하는 상태 정보 출력부(313)를 구비한다. 상기 퓨즈절단 검출시간은 안정적인 퓨즈 컷팅 동작을 보장할 수 있을 정도로 결정된다.
상태 정보 출력부(313)는 퓨즈(F31)의 다른 일단과 상태 정보(FUSE_DET)가 출력되는 단자 사이에 연결되고 게이트에 제1제어신호(VCCHB)가 인가되는 PMOS 트랜지스터, 및 상태 정보(FUSE_DET)가 출력되는 단자와 제2전원, 즉 접지전압(VSS) 사이에 연결되고 게이트에 제2제어신호(VCCHBD)가 인가되는 NMOS 트랜지스터(N31)를 포함하여 구성된다.
상기 제1제어신호(VCCHB)는 파우워 업(power up) 시에 소정의 레벨까지는 전원전압(VDD)을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 접지전압(VSS) 레벨이 되는 신호이다.
차단부(35)는 제2제어신호(VCCHBD) 및 이의 반전신호(VCCHD)에 응답하여 퓨즈 절단 검출부(31)와 유지 및 출력부(33)를 연결 또는 차단시키는 스위치(TG)를 포함하여 구성된다. 여기에서는 스위치(TG)가 전송게이트(transmission gate)로 구성된 경우가 도시되어 있다. 인버터(I33)가 제2제어신호(VCCHBD)를 반전시켜 반전신호(VCCHD)를 출력한다.
유지 및 출력부(33)는, 입력단(CUT_OR_NOT)이 차단부(35)에 연결되고 출력단으로부터 퓨즈 상태 정보 신호(FUSE_OUT)가 출력되는 래치회로(331), 및 입력단(CUT_OR_NOT)과 제2전원, 즉 접지전압(VSS) 사이에 연결되고 게이트에 제1제어신호(VCCHB)가 인가되는 NMOS 트랜지스터(N32)를 구비한다. 래치회로(331)는 인버터(I31) 및 인버터(I32)를 포함하여 구성된다. NMOS 트랜지스터(N32)는 초기화 회로이다.
도 4A는 도 3에 도시된 퓨즈 회로에서 퓨즈(F31)가 절단되지 않았을 때 각 신호의 파형도를 나타내는 도면이다. 이하 도 4A의 파형도를 참조하여 도 3에 도시 된 퓨즈 회로의 기본적인 동작이 설명된다.
먼저 퓨즈(F31)가 절단되지 않았을 때의 동작이 설명된다. 제1제어신호(VCCHB)는 초기 파우워 업(power up) 구간에서 소정의 레벨까지는(t1 시점) 전원전압(VDD)을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 접지전압(VSS) 레벨이 되는 신호이다. 제1제어신호(VCCHB)는 지연회로(311)에 의해 상기 퓨즈절단 검출시간(T) 만큼 지연되어 제2제어신호(VCCHBD)가 발생된다. 그리고 제2제어신호(VCCHBD)는 인버터(I33)에 의해 반전되어 VCCHD가 발생된다.
따라서 t1 시점 이전에는 VCCHB의 레벨과 VCCHBD의 레벨이 모두 전원전압(VDD) 레벨이므로, NMOS 트랜지스터(N31)가 턴온되어 상태 정보(FUSE_DET) 신호가 VSS 레벨이 되고 또한 NMOS 트랜지스터(N32)가 턴온되어 CUT_OR_NOT 노드가 VSS 레벨로 초기화된다. 이때 VCCHD는 VSS 레벨을 유지하고 있으므로 전송게이트(TG)는 턴온되고 따라서 FUSE_DET 신호가 출력되는 노드와 CUT_OR_NOT 노드가 전송게이트(TG)를 통해 서로 연결된다.
t1 시점 이후 퓨즈절단 검출시간(T) 구간에서는 VCCHB가 VSS 레벨이 되고 VCCHBD는 아직 전원전압(VDD) 레벨을 유지한다. 따라서 PMOS 트랜지스터(P31)과 NMOS 트랜지스터(N31)는 턴온된다. 한편 NMOS 트랜지스터(N31)의 크기는 상대적으로 PMOS 트랜지스터(P31)의 크기에 비해 상당히 작게 설계된다. 따라서 PMOS 트랜지스터(P31)를 통해 공급되는 전류량에 대비하여 NMOS 트랜지스터(N31)를 통해 빠져나가는 전류량이 훨씬 적다. 그 결과 퓨즈(F31)가 절단되지 않았을 때에는 FUSE_DET 신호는 VDD 레벨로 상승하게 된다.
퓨즈절단 검출시간(T) 구간에서는 VCCHBD는 여전히 전원전압(VDD) 레벨이고 VCCHD는 VSS 레벨이므로 전송게이트(TG)는 턴온 상태를 유지한다. 따라서 CUT_OR_NOT 노드의 레벨도 VDD 레벨이 되고 퓨즈 상태 정보 신호(FUSE_OUT)는 VSS 레벨이 된다. 결국 퓨즈 상태 정보 신호(FUSE_OUT)가 VSS 레벨이 되면 퓨즈(F31)가 절단되지 않은 것으로 인식된다.
퓨즈절단 검출시간(T)이 지난 다음 t2 시점에 VCCHBD도 VSS 레벨이 되면, NMOS 트랜지스터(N31)이 턴오프되고 전송게이트(TG)도 턴오프된다. 이에 따라 VSS로 빠져 나가는 전류 패쓰가 존재하지 않게 되며 더 이상의 전류는 흐르지 않게 된다. 이때 CUT_OR_NOT 노드 및 퓨즈 상태 정보 신호(FUSE_OUT)는 래치회로(331)에 의해 각각 VDD 레벨 및 VSS 레벨로 유지된다.
한편 퓨즈(F31)가 절단되었을 때에는, VCCHB가 VSS 레벨이 되어 PMOS 트랜지스터(P31)이 턴온되더라도 FUSE_DET 신호가 출력되는 노드를 VDD 레벨로 올려주는 패쓰가 없으므로 FUSE_DET 신호는 VSS 레벨을 유지한다. 또한 CUT_OR_NOT 노드 및 퓨즈 상태 정보 신호(FUSE_OUT)는 래치회로(331)에 의해 각각 VSS 레벨 및 VDD 레벨로 유지된다. 결국 퓨즈 상태 정보 신호(FUSE_OUT)가 VDD 레벨이 되면 퓨즈(F31)가 절단된 것으로 인식된다.
도 4B는 도 3에 도시된 퓨즈 회로에서 퓨즈(F31)의 저항 성분에 따른 전류 패쓰가 존재할 때 각 신호의 파형도를 나타내는 도면이다.
퓨즈(F31)를 절단하였으나 퓨즈의 찌꺼기(Residue)가 남아 있을 경우에는 퓨즈의 찌꺼기(Residue)에 의해 저항 성분이 형성될 수 있으며 퓨즈의 찌꺼기를 통해 전류 패쓰가 형성될 수 있다. 이러한 경우에는 도 4B에 도시된 바와 같이, 퓨즈절단 검출시간(T) 구간에서 FUSE_DET 신호의 레벨이 VSS 레벨과 VDD 레벨의 중간 레벨이 될 수 있다.
이때 CUT_OR_NOT 노드를 통해 입력되는 FUSE_DET 신호의 레벨, 즉 VSS 레벨과 VDD 레벨의 중간 레벨은 래치회로(331)의 인버터(I31)에 의해 VDD 레벨로 인식된다. 따라서 결국 CUT_OR_NOT 노드의 레벨은 VDD 레벨이 되고 퓨즈 상태 정보 신호(FUSE_OUT)의 레벨은 VSS 레벨이 된다.
그런데 본 발명의 퓨즈 회로에서는 퓨즈절단 검출시간(T) 구간 내에서 어떠한 상황이 발생하더라도 퓨즈절단 검출시간(T)이 지난 다음 t2 시점에 NMOS 트랜지스터(N31)이 턴오프되고 전송게이트(TG)도 턴오프된다. 이에 따라 VSS로 빠져 나가는 누설 전류 패쓰가 존재하지 않게 되며, t2 시점 이후 FUSE_DET 신호는 VDD 레벨이 된다.
이와 같이 본 발명의 퓨즈 회로에서는 퓨즈 찌꺼기(Residue)에 기인하는 누설 전류 패스가 제거될 수 있다. 따라서 누설 전류 패쓰를 통한 누설전류가 감소되고 누설전류에 기인하는 오동작이 방지될 수 있는 장점이 있다.
도 5는 본 발명의 다른 실시예에 따른 퓨즈 회로의 회로도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 퓨즈 회로는, 퓨즈 절단 검출부(51), 유지 및 출력부(53), 및 차단부(55)를 구비한다.
유지 및 출력부(53)는 인버터들(I51,I52)로 구성되는 래치회로(531) 및 NMOS 트랜지스터(N52)를 구비한다. 차단부(55)는 전송게이트로 구성되는 스위치(TG)를 구비한다. 유지 및 출력부(53)와 차단부(55)의 구성은 각각 도 3에 도시된 유지 및 출력부(33)와 차단부(35)의 구성과 동일한다.
퓨즈 절단 검출부(51)는 지연회로(511) 및 상태 정보 출력부(513)를 구비한다. 지연회로(511)의 구성은 도 3에 도시된 지연회로(311)의 구성과 동일하고, 상태 정보 출력부(513)의 구성이 도 3에 도시된 상태 정보 출력부(313)의 구성과 다르다.
상태 정보 출력부(513)는 퓨즈(F51), 전원전압(VDD)과 퓨즈(F51)의 일단 사이에 연결되고 게이트에 제1제어신호(VCCHB)가 인가되는 PMOS 트랜지스터(P51), 및 퓨즈(F51)의 다른 일단과 접지전압(VSS) 사이에 연결되고 게이트에 지연회로(511)로부터 출력되는 제2제어신호(VCCHBD)가 인가되는 NMOS 트랜지스터(N51)를 포함하여 구성된다.
도 5에 도시된 퓨즈 회로의 동작은 도 3에 도시된 퓨즈 회로의 동작과 동일하므로 여기에서 상세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 퓨즈 회로는 퓨즈가 절단된 후 퓨즈 찌꺼기(Residue)에 기인하는 누설 전류 패쓰를 제거할 수 있다. 따라서 누설 전류 패쓰를 통한 누설전류가 감소되고 누설전류에 기인하는 오동작이 방지될 수 있는 장점이 있다.

Claims (25)

  1. 퓨즈를 포함하고, 퓨즈절단 검출시간 동안 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상태 정보를 출력하는 퓨즈 절단 검출부;
    상기 상태 정보를 유지하며, 유지되는 상기 상태 정보를 퓨즈 상태 정보 신호로서 출력하는 유지 및 출력부; 및
    상기 퓨즈절단 검출시간 동안에는 상기 퓨즈 절단 검출부와 상기 유지 및 출력부를 연결시키고 상기 퓨즈절단 검출시간 후에는 상기 퓨즈 절단 검출부와 상기 유지 및 출력부 사이의 연결을 차단하는 차단부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  2. 제1항에 있어서, 상기 퓨즈 절단 검출부는,
    제1전원에 일단이 연결되는 퓨즈;
    제1제어신호를 상기 퓨즈절단 검출시간 만큼 지연시켜 제2제어신호를 출력하는 지연회로; 및
    상기 제1제어신호 및 상기 제2제어신호에 응답하여 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상기 상태 정보를 출력하는 상태 정보 출력부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  3. 제2항에 있어서, 상기 상태 정보 출력부는,
    상기 퓨즈의 다른 일단과 상기 상태 정보가 출력되는 단자 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제1 MOS 트랜지스터; 및
    상기 상태 정보가 출력되는 단자와 제2전원 사이에 연결되고 게이트에 상기 제2제어신호가 인가되는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 퓨즈 회로.
  4. 제3항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 접지전압이며, 상기 제1제어신호는 파우워 업(power up) 시에 소정의 레벨까지는 상기 전원전압을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 상기 접지전압 레벨이 되는 신호인 것을 특징으로 하는 퓨즈 회로.
  5. 제2항에 있어서, 상기 차단부는,
    상기 제2제어신호에 응답하여 상기 퓨즈 절단 검출부와 상기 유지 및 출력부를 연결 또는 차단시키는 스위치를 구비하는 것을 특징으로 하는 퓨즈 회로.
  6. 제3항에 있어서, 상기 유지 및 출력부는,
    입력단이 상기 차단부에 연결되고 출력단으로부터 상기 퓨즈 상태 정보 신호가 출력되는 래치회로; 및
    상기 입력단과 상기 제2전원 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 퓨즈 회로.
  7. 제1항에 있어서, 상기 퓨즈 절단 검출부는,
    제1제어신호를 상기 퓨즈절단 검출시간 만큼 지연시켜 제2제어신호를 출력하는 지연회로; 및
    퓨즈를 포함하고, 상기 제1제어신호 및 상기 제2제어신호에 응답하여 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상기 상태 정보를 출력하는 상태 정보 출력부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  8. 제7항에 있어서, 상기 상태 정보 출력부는,
    퓨즈;
    제1전원과 상기 퓨즈의 일단 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제1 MOS 트랜지스터; 및
    상기 퓨즈의 다른 일단과 제2전원 사이에 연결되고 게이트에 상기 제2제어신호가 인가되는 제2 MOS 트랜지스터를 구비하고,
    상기 퓨즈의 다른 일단과 상기 제2 MOS 트랜지스터의 접속단자로부터 상기 상태 정보가 출력되는 것을 특징으로 하는 퓨즈 회로.
  9. 제8항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 접지전압이며, 상기 제1제어신호는 파우워 업(power up) 시에 소정의 레벨까지는 상기 전원전압을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 상기 접지전압 레벨이 되는 신호인 것을 특징으로 하는 퓨즈 회로.
  10. 제7항에 있어서, 상기 차단부는,
    상기 제2제어신호에 응답하여 상기 퓨즈 절단 검출부와 상기 유지 및 출력부를 연결 또는 차단시키는 스위치를 구비하는 것을 특징으로 하는 퓨즈 회로.
  11. 제8항에 있어서, 상기 유지 및 출력부는,
    입력단이 상기 차단부에 연결되고 출력단으로부터 상기 퓨즈 상태 정보 신호가 출력되는 래치회로; 및
    상기 입력단과 상기 제2전원 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 퓨즈 회로.
  12. 제1전원에 일단이 연결되는 퓨즈;
    제1제어신호를 소정의 시간 만큼 지연시켜 제2제어신호를 출력하는 지연회로;
    상기 제1제어신호 및 상기 제2제어신호에 응답하여 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상태 정보를 출력하는 상태 정보 출력부;
    상기 상태 정보를 유지하며, 유지되는 상기 상태 정보를 퓨즈 상태 정보 신호로서 출력하는 유지 및 출력부; 및
    상기 제2제어신호에 응답하여 상기 상태 정보 출력부와 상기 유지 및 출력부 사이의 연결을 끊는 차단부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  13. 제12항에 있어서, 상기 상태 정보 출력부는 상기 소정의 시간 동안 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상기 상태 정보를 검출하여 출력하는 것을 특징으로 하는 퓨즈 회로.
  14. 제12항에 있어서, 상기 차단부는 상기 소정의 시간 동안에는 상기 상태 정보 출력부와 상기 유지 및 출력부를 연결시키고 상기 소정의 시간 후에는 상기 상태 정보 출력부와 상기 유지 및 출력부 사이의 연결을 끊는 것을 특징으로 하는 퓨즈 회로.
  15. 제12항에 있어서, 상기 상태 정보 출력부는,
    상기 퓨즈의 다른 일단과 상기 상태 정보가 출력되는 단자 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제1 MOS 트랜지스터; 및
    상기 상태 정보가 출력되는 단자와 제2전원 사이에 연결되고 게이트에 상기 제2제어신호가 인가되는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 퓨즈 회로.
  16. 제15항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 접지전압이며, 상기 제1제어신호는 파우워 업(power up) 시에 소정의 레벨까지는 상기 전원전 압을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 상기 접지전압 레벨이 되는 신호인 것을 특징으로 하는 퓨즈 회로.
  17. 제12항에 있어서, 상기 차단부는,
    상기 제2제어신호에 응답하여 상기 상태 정보 출력부와 상기 유지 및 출력부를 연결하거나 또는 끊는 스위치를 구비하는 것을 특징으로 하는 퓨즈 회로.
  18. 제15항에 있어서, 상기 유지 및 출력부는,
    입력단이 상기 차단부에 연결되고 출력단으로부터 상기 퓨즈 상태 정보 신호가 출력되는 래치회로; 및
    상기 입력단과 상기 제2전원 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 퓨즈 회로.
  19. 제1제어신호를 소정의 시간 만큼 지연시켜 제2제어신호를 출력하는 지연회로;
    퓨즈를 포함하고, 상기 제1제어신호 및 상기 제2제어신호에 응답하여 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상태 정보를 출력하는 상태 정보 출력부;
    상기 상태 정보를 유지하며, 유지되는 상기 상태 정보를 퓨즈 상태 정보 신호로서 출력하는 유지 및 출력부; 및
    상기 제2제어신호에 응답하여 상기 상태 정보 출력부와 상기 유지 및 출력부 사이의 연결을 끊는 차단부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  20. 제19항에 있어서, 상기 상태 정보 출력부는 상기 소정의 시간 동안 상기 퓨즈의 절단(cut) 또는 비절단(no-cut) 상태를 표시하는 상태 정보를 검출하여 출력하는 것을 특징으로 하는 퓨즈 회로.
  21. 제19항에 있어서, 상기 차단부는 상기 소정의 시간 동안에는 상기 상태 정보 출력부와 상기 유지 및 출력부를 연결시키고 상기 소정의 시간 후에는 상기 상태 정보 출력부와 상기 유지 및 출력부 사이의 연결을 끊는 것을 특징으로 하는 퓨즈 회로.
  22. 제19항에 있어서, 상기 상태 정보 출력부는,
    퓨즈;
    제1전원과 상기 퓨즈의 일단 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제1 MOS 트랜지스터; 및
    상기 퓨즈의 다른 일단과 제2전원 사이에 연결되고 게이트에 상기 제2제어신호가 인가되는 제2 MOS 트랜지스터를 구비하고,
    상기 퓨즈의 다른 일단과 상기 제2 MOS 트랜지스터의 접속단자로부터 상기 상태 정보가 출력되는 것을 특징으로 하는 퓨즈 회로.
  23. 제19항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 접지전압이며, 상기 제1제어신호는 파우워 업(power up) 시에 소정의 레벨까지는 상기 전원전압을 따라가고(follow) 상기 소정의 레벨에 도달한 후에는 상기 접지전압 레벨이 되는 신호인 것을 특징으로 하는 퓨즈 회로.
  24. 제19항에 있어서, 상기 차단부는,
    상기 제2제어신호에 응답하여 상기 상태 정보 출력부와 상기 유지 및 출력부를 연결하거나 또는 끊는 스위치를 구비하는 것을 특징으로 하는 퓨즈 회로.
  25. 제22항에 있어서, 상기 유지 및 출력부는,
    입력단이 상기 차단부에 연결되고 출력단으로부터 상기 퓨즈 상태 정보 신호가 출력되는 래치회로; 및
    상기 입력단과 상기 제2전원 사이에 연결되고 게이트에 상기 제1제어신호가 인가되는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 퓨즈 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930410B1 (ko) * 2008-03-12 2009-12-08 주식회사 하이닉스반도체 반도체 집적회로의 퓨즈 회로 및 그 제어 방법
KR20090098295A (ko) * 2008-03-13 2009-09-17 주식회사 하이닉스반도체 입력 래치회로
JP5437658B2 (ja) 2009-02-18 2014-03-12 セイコーインスツル株式会社 データ読出回路及び半導体記憶装置
KR101068571B1 (ko) * 2009-07-03 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8207755B1 (en) * 2011-02-15 2012-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage power detection circuit
JP5856461B2 (ja) * 2011-12-08 2016-02-09 セイコーインスツル株式会社 データ読出装置
JP6370649B2 (ja) * 2014-09-09 2018-08-08 エイブリック株式会社 データ読出し回路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5115150A (en) * 1990-11-19 1992-05-19 Hewlett-Packard Co. Low power CMOS bus receiver with small setup time
US5313424A (en) * 1992-03-17 1994-05-17 International Business Machines Corporation Module level electronic redundancy
US5654651A (en) * 1994-10-18 1997-08-05 Hitachi, Ltd. CMOS static logic circuit
US5838620A (en) * 1995-04-05 1998-11-17 Micron Technology, Inc. Circuit for cancelling and replacing redundant elements
JPH10162598A (ja) * 1996-12-04 1998-06-19 Toshiba Microelectron Corp 半導体記憶装置
TW419828B (en) * 1997-02-26 2001-01-21 Toshiba Corp Semiconductor integrated circuit
US5991220A (en) * 1998-03-09 1999-11-23 Lucent Technologies, Inc. Software programmable write-once fuse memory
JP3161598B2 (ja) * 1998-04-30 2001-04-25 日本電気株式会社 半導体集積回路およびその製造方法
JP2000293996A (ja) * 1999-02-03 2000-10-20 Seiko Instruments Inc メモリ回路
KR100546300B1 (ko) * 1999-10-01 2006-01-26 삼성전자주식회사 칩 정보 출력회로
KR100363327B1 (ko) * 2000-03-23 2002-11-30 삼성전자 주식회사 퓨즈 회로 및 그것의 프로그램 상태 검출 방법
US6400208B1 (en) * 2000-08-09 2002-06-04 Agere Systems Guardian Corp. On-chip trim link sensing and latching circuit for fuse links
JP2002074979A (ja) * 2000-08-31 2002-03-15 Mitsubishi Electric Corp プログラム回路およびそれを用いた半導体記憶装置
US6426911B1 (en) * 2000-10-19 2002-07-30 Infineon Technologies Ag Area efficient method for programming electrical fuses
JP4530527B2 (ja) * 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
DE10063685A1 (de) * 2000-12-20 2002-07-18 Infineon Technologies Ag Schaltungsanordnung zur Ansteuerung einer programmierbaren Verbindung
JP2002217295A (ja) * 2001-01-12 2002-08-02 Toshiba Corp 半導体装置
JP3857573B2 (ja) * 2001-11-20 2006-12-13 富士通株式会社 ヒューズ回路
US6611165B1 (en) * 2002-06-25 2003-08-26 Micron Technology, Inc. Antifuse circuit with improved gate oxide reliabilty
US6798272B2 (en) * 2002-07-02 2004-09-28 Infineon Technologies North America Corp. Shift register for sequential fuse latch operation
JP2004265523A (ja) * 2003-03-03 2004-09-24 Renesas Technology Corp 半導体装置
ITRM20030329A1 (it) * 2003-07-07 2005-01-08 Micron Technology Inc Cella "famos" senza precarica e circuito latch in un
US7009443B2 (en) * 2004-06-07 2006-03-07 Standard Microsystems Corporation Method and circuit for fuse programming and endpoint detection
US7276955B2 (en) * 2005-04-14 2007-10-02 Micron Technology, Inc. Circuit and method for stable fuse detection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871376B1 (ko) 2006-12-27 2008-12-02 주식회사 하이닉스반도체 퓨즈 회로

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