KR20090098295A - 입력 래치회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 입력 래치회로를 개시한다.
본 발명의 입력 래치회로는 클럭신호를 선택적으로 지연시켜 출력하는 셋업타임 조절부; 입력신호의 펄스폭을 선택적으로 연장시켜 출력하는 홀드타임 조절부; 및 상기 셋업타임 조절부의 출력신호에 따라 상기 홀드타임 조절부의 출력신호를 래치하여 출력하는 래치부를 포함하여, 회로의 변경 없이 퓨즈의 컷팅과 같은 간단한 외부 조작만으로 클럭신호와 입력신호를 변경시켜 셋업타임 및 홀드타임을 조절할 수 있어 소자 개발시 소요되는 시간을 단축시킬 수 있다.

Description

입력 래치회로{Latch circuit}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 퓨즈 컷팅과 같은 간단한 외부 조작만으로 셋업타임과 홀드타임을 조절할 수 있는 입력 래치회로에 관한 것이다.
반도체 장치에서 입력된 신호를 일정 시간 동안 유지하는 회로를 래치회로라 한다.
도 1은 종래 입력 래치회로의 구성을 나타내는 회로도이며, 도 2는 도 1의 입력 래치회로의 동작을 나타내는 타이밍도이다.
도 2를 참조하여 도 1의 래치회로의 동작을 간략하게 설명하면 다음과 같다.
래치회로는 입력신호 LAT_IN와 클럭신호 CLK에 따라 래치동작을 수행한다. 이때, 도 1의 래치회로는 클럭신호 CLK의 라이징에지에 동기되어 입력신호를 래치하는 경우를 설명한다.
클럭신호 CLK가 로우레벨인 상태에서 입력신호 LAT_IN가 하이레벨로 인가되면, PMOS 트랜지스터 P11, P14, P15와 NMOS 트랜지스터 N11, N12, N14가 턴온 되어 노드 LAT1, LAT1B는 하이레벨 상태가 된다. 입력신호 LAT_IN가 하이레벨로 유지되 는 동안 클럭신호 CLK가 하이레벨로 변환되면, NMOS 트랜지스터 N15가 턴온 되어 노드 LAT1이 로우레벨로 변환되고 이에 따라 출력신호 LAT_OUT는 하이레벨로 출력 및 유지된다. 그리고, 노드 LAT1B는 PMOS 트랜지스터 P12가 턴온 되음으로써 하이레벨 상태를 유지하며, 이에 따라 PMOS 트랜지스터 P13은 오프상태가 된다.
다음에 입력신호 LAT_IN 및 클럭신호 CLK가 모두 로우레벨로 변환되면, PMOS 트랜지스터 P14가 턴온 되어 노드 LAT1이 하이레벨로 변환되고 이에 따라 출력신호 LAT_OUT는 로우레벨로 변환된다. 이때, PMOS 트랜지스터 P11도 턴온 되어 노드 LAT1B는 하이레벨을 유지한다.
도 2에서와 같이, 클럭신호를 이용하여 데이터를 입력받는 래치회로에서는 안정적으로 데이터를 래치하기 위해 클럭신호가 변환되는 시점을 기준으로 일정 시간 이전에 먼저 신호가 입력되어야 하며 클럭신호가 변환된 후에도 일정 시간 동안 신호의 입력이 지속되어야 한다. 이때, 클럭신호가 변환되기 일정 시간 전에 신호가 입력되어야 하는 시간을 셋업타임(set-up time:ts)이라고 하고, 클럭신호가 변환된 후 일정 시간 동안 신호의 입력이 유지되는 시간을 홀드타임(set-up time:th)이라고 한다.
이러한 래치회로에서 셋업타임과 홀드타임이 일정 시간 이상 유지되지 못하면 입력된 데이터를 래치하지 못하여 에러가 발생하게 된다. 따라서, 셋업타임과 홀드타임이 잘못 설정된 경우 이를 적절히 조절해주어야 한다. 이처럼, 셋업타임과 홀드타임을 조절하기 위해 종래의 반도체 장치에서는 래치회로에 입력신호와 클 럭신호를 공급하는 회로의 구성을 변경해주어야만 한다.
그런데, 이처럼 회로 자체가 변경되면 이를 최종 웨이퍼에 적용하기까지 많은 시간이 소요되기 때문에 소자 개발에 많은 시간이 소요되는 문제가 발생하게 된다.
본 발명은 회로의 변경 없이도 간단한 외부 조작만으로 셋업타임과 홀드타임을 조절할 수 있도록 하고자 한다.
본 발명의 입력 래치회로는 클럭신호를 선택적으로 지연시켜 출력하는 셋업타임 조절부; 및 상기 셋업타임 조절부의 출력신호에 따라 입력신호를 래치하여 출력하는 래치부를 포함한다.
본 발명의 입력 래치회로는 입력신호의 펄스폭을 선택적으로 연장시켜 출력하는 홀드타임 조절부; 및 클럭신호에 따라 상기 홀드타임 조절부의 출력신호를 래치하여 출력하는 래치부를 포함한다.
본 발명의 입력 래치회로는 클럭신호를 선택적으로 지연시켜 출력하는 셋업타임 조절부; 입력신호의 펄스폭을 선택적으로 연장시켜 출력하는 홀드타임 조절부; 및 상기 셋업타임 조절부의 출력신호에 따라 상기 홀드타임 조절부의 출력신호를 래치하여 출력하는 래치부를 포함한다.
본 발명은 간단한 퓨즈 컷팅 만으로 셋업타임과 홀드타임을 조절할 수 있도록 해줌으로써 소자 개발시 소요되는 시간을 현저히 단축시킬 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3은 본 발명에 따른 입력 래치회로의 구성을 나타내는 구성도이다.
본 발명의 입력 래치회로는 셋업타임 조절부(100), 홀드타임 조절부(200) 및 래치부(300)를 구비한다.
셋업타임 조절부(100)는 퓨즈의 컷팅 여부에 따라 클럭신호 CLK를 선택적으로 지연시켜 래치부(300)에 출력한다. 즉, 셋업타임 조절부(100)는 퓨즈가 컷팅되지 않은 상태에서는 클럭신호 CLK를 그대로 바이패스시켜 래치부(300)에 전달하며, 퓨즈가 컷팅되면 클럭신호 CLK를 기 설정된 일정시간 지연시켜 래치부(300)에 출력한다.
이러한 셋업타임 조절부(100)는 퓨즈의 컷팅 여부에 따라 셋업타임을 조절하기 위한 셋업조절신호 FU_SU, FU_SUB를 출력하는 셋업 퓨즈부(110) 및 셋업조절신호 FU_SU, FU_SUB에 따라 클럭신호 CLK를 선택적으로 지연시켜 래치부(300)에 출력하는 셋업 조절부(120)를 구비한다.
홀드타임 조절부(200)는 퓨즈의 컷팅 여부에 따라 입력신호 LAT_IN의 펄스폭을 선택적으로 연장시켜 래치부(300)에 출력한다. 즉, 셋업타임 조절부(100)는 퓨즈가 컷팅되지 않은 상태에서는 입력신호 LAT_IN를 그대로 바이패스시켜 래치 부(300)에 전달하며, 퓨즈가 컷팅되면 입력신호 LAT_IN의 펄스폭을 기 설정된 일정시간 만큼 연장시켜 래치부(300)에 출력한다.
이러한 홀드타임 조절부(200)는 퓨즈의 컷팅 여부에 따라 홀드타임을 조절하기 위한 홀드조절신호 FU_HD, FU_HDB를 출력하는 홀드 퓨즈부(210) 및 홀드조절신호 FU_HD, FU_HDB에 따라 입력신호 LAT_IN의 펄스폭을 선택적으로 연장시켜 래치부(300)에 출력하는 셋업 조절부(220)를 구비한다.
래치부(300)는 셋업타임 조절부(100)의 출력신호 CLK_C에 따라 홀드타임 조절부(200)의 출력신호 LAT_IN_C를 래치하여 출력한다. 즉, 래치부(300)는 셋업타임 조절부(100)로부터의 클럭신호 CLK_C에 따라 홀드타임 조절부(200)의 출력신호 LAT_IN_C를 래치하여 신호 LAT_OUT_C를 출력한다.
도 4는 도 3에서 셋업 퓨즈부(110) 및 셋업 조절부(120)의 구성을 보다 상세하게 나타낸 회로도이다.
셋업 퓨즈부(110)는 전원전압 VDD와 노드 A 사이에 연결된 퓨즈 F1, 노드 A와 접지전압 VSS 사이에 연결된 NMOS 트랜지스터 N31, 노드 A의 신호를 반전시켜 셋업조절신호 FU_SU를 출력하는 인버터 I31, 및 셋업조절신호 FU_SU를 반전시켜 출력하는 인버터 I32를 구비한다.
셋업 조절부(120)는 셋업조절신호 FU_SU, FU_SUB에 따라 클럭신호 CLK를 선택적으로 전송하는 전송게이트 TG31, 클럭신호 CLK를 기 설정된 일정시간 지연시키는 지연부(122), 및 셋업조절신호 FU_SU, FU_SUB에 따라 지연부(122)의 출력신호 CLK_D를 선택적으로 래치부(300)에 전송하는 전송게이트 TG32를 구비한다.
이러한 셋업 퓨즈부(110) 및 셋업 조절부(120)의 동작을 간략하게 설명하면 다음과 같다.
퓨즈 F1이 컷팅되지 않은 상태에서, 노드 A는 퓨즈 F1을 통해 전원전압 VDD를 공급받아 하이레벨 상태를 유지한다. 이에 따라 셋업조절신호 FU_SU, FU_SUB는 각각 로우레벨과 하이레벨로 출력된다.
셋업조절신호 FU_SU, FU_SUB가 각각 로우레벨과 하이레벨로 출력되면, 전송게이트 TG31가 턴온 되어 클럭신호 CLK가 래치부(300)에 전달된다.
반면에, 퓨즈 F1이 컷팅되면, NMOS 트랜지스터 N31의 누설전류에 의해 노드 A가 로우레벨로 변환되며 이에 따라 셋업조절신호 FU_SU, FU_SUB는 각각 하이레벨과 로우레벨로 변환된다. 셋업조절신호 FU_SU가 하이레벨로 변환되면, NMOS 트랜지스터 N31가 턴온 됨으로서 노드 A는 이후 접지전압 VSS 상태를 유지하게 된다.
셋업조절신호 FU_SU, FU_SUB가 각각 하이레벨과 로우레벨로 변환되면, 전송게이트 TG31는 턴오프 되고 전송게이트 TG32가 턴온 된다. 이에 따라 지연부(122)에서 지연된 클럭신호 CLK_D가 전송게이트 TG32를 통해 래치부(300)에 인가된다.
도 5는 도 3에서 홀드 퓨즈부(210) 및 홀드 조절부(220)의 구성을 보다 상세하게 나타낸 회로도이다.
홀드 퓨즈부(210)는 전원전압 VDD와 노드 B 사이에 연결된 퓨즈 F2, 노드 B와 접지전압 VSS 사이에 연결된 NMOS 트랜지스터 N32, 노드 A의 신호를 반전시켜 홀드조절신호 FU_HD를 출력하는 인버터 I33, 및 셋업조절신호 FU_HD를 반전시켜 홀드조절신호 FU_HDB를 출력하는 인버터 I34를 구비한다.
홀드 조절부(220)는 홀드조절신호 FU_HD, FU_HDB에 따라 입력신호 LAT_IN를 선택적으로 전송하는 전송게이트 TG33, 입력신호 LAT_IN를 기 설정된 일정시간 지연시키는 지연부(222), 입력신호 LAT_IN와 지연부(222)의 출력신호 LAT_IN_D를 노아(NOR) 연산하는 NOR 게이트 NOR1, NOR 게이트 NOR1의 출력신호를 반전시키는 인버터 I35, 및 홀드조절신호 FU_HD, FU_HDB에 따라 인버터 I35의 출력신호를 선택적으로 래치부(300)에 전송하는 전송게이터 TG34를 구비한다.
이러한 홀드 퓨즈부(210) 및 홀드 조절부(220)의 동작을 간략하게 설명하면 다음과 같다.
퓨즈 F2가 컷팅되지 않은 상태에서, 노드 B는 퓨즈 F2을 통해 전원전압 VDD를 공급받아 하이레벨 상태를 유지한다. 이에 따라 홀드조절신호 FU_HD, FU_HDB는 각각 로우레벨과 하이레벨로 출력된다.
홀드조절신호 FU_HD, FU_HDB가 각각 로우레벨과 하이레벨로 출력되면, 전송게이트 TG33가 턴온 되어 입력신호 LAT_IN가 래치부(300)에 전달된다.
반면에, 레이저빔이 퓨즈 F2에 조사되어 퓨즈 F2가 컷팅되면, NMOS 트랜지스터 N32의 누설전류에 의해 노드 B가 로우레벨로 변환되며 이에 따라 홀드조절신호 FU_HD, FU_HDB는 각각 하이레벨과 로우레벨로 변환된다. 홀드조절신호 FU_HD가 하이레벨로 변환되면, NMOS 트랜지스터 N32가 턴온 됨으로서 노드 B는 이후 접지전압 VSS 상태를 유지하게 된다.
홀드조절신호 FU_HD, FU_HDB가 각각 하이레벨과 로우레벨로 변환되면, 전송게이트 TG33는 턴오프 되고 전송게이트 TG34가 턴온 된다.
이후, 하이레벨의 입력신호 LAT_IN가 NOR 게이트 NOR1의 일 입력단으로 인가되면, 노드 C가 하이레벨로 변환되어 하이레벨의 신호 LAT_IN_C가 전송게이트 TG34를 통해 래치부(300)에 전송된다. 그리고, 입력신호 LAT_IN는 지연부(222)에 의해 기 설정된 일정시간 만큼 지연된 후 NOR 게이트 NOR1의 다른 입력으로 인가된다.
따라서, 홀드 조절부(220)의 출력신호 LAT_IN_C는 입력신호 LAT_IN가 로우레벨로 변환되더라도 바로 로우레벨로 변환되지 않고 지연부(222)의 출력신호 LAT_IN_D가 로우레벨로 변환될 때까지 하이레벨 상태를 유지하게 된다.
도 6은 본 발명의 래치부(300)의 구성을 보다 상세하게 나타낸 회로도이다.
래치부(300)는 인버터 I36, I37, PMOS 트랜지스터 P21 ∼ P25, 및 NMOS 트랜지스터 N21 ∼ N25를 구비한다.
인버터 I36는 홀드 조절부(220)의 출력신호 LAT_IN_C를 반전 출력한다. PMOS 트랜지스터 P21는 전원전압 VDD과 노드 LAT2B 사이에 연결되며 게이트에 셋업 조절부(120)의 출력신호 CLK_C가 인가된다. PMOS 트랜지스터 P22는 전원전압 VDD과 노드 LAT2B 사이에 연결되며 게이트가 노드 LAT2와 연결된다. PMOS 트랜지스터 P23은 전원전압 VDD과 노드 LAT2 사이에 연결되며 게이트가 노드 LAT2B와 연결된다. PMOS 트랜지스터 P24는 전원전압 VDD과 노드 LAT2 사이에 연결되며 게이트에 셋업 조절부(120)의 출력신호 CLK_C가 인가된다. PMOS 트랜지스터 P25는 PMOS 트랜지스터 P22, P23의 게이트 사이에 연결되며 게이트에 셋업 조절부(120)의 출력신호 CLK_C가 인가된다. NMOS 트랜지스터 N21은 노드 LAT2B와 NMOS 트랜지스터 N23 사이에 연결되며 게이트가 노드 LAT2와 연결된다. NMOS 트랜지스터 N23은 NMOS 트랜 지스터 N21과 NMOS 트랜지스터 N25 사이에 연결되며 게이트가 인버터 I36의 출력단과 연결된다. NMOS 트랜지스터 N22는 노드 LAT2와 NMOS 트랜지스터 N24 사이에 연결되며 게이트가 노드 LAT2B와 연결된다. NMOS 트랜지스터 N24는 NMOS 트랜지스터 N22와 NMOS 트랜지스터 N25 사이에 연결되며 게이트에 홀드 조절부(220)의 출력신호 LAT_IN_C가 인가된다. NMOS 트랜지스터 N25는 NMOS 트랜지스터 N23, N24와 접지전압 VSS 사이에 연결되며 게이트에 셋업 조절부(120)의 출력신호 CLK_C가 인가된다. 인버터 I37는 노드 LAT2의 신호를 반전시켜 래치부(300)의 출력신호 LAT_OUT_C를 출력한다.
상술한 래치부(300)의 구성 및 동작원리는 도 1과 동일하므로 이에 대한 동작 설명은 생략한다.
도 7 내지 도 9는 상술한 구성을 갖는 본 발명의 입력 래치회로의 전체적인 동작을 설명하기 위한 타이밍도이다.
도 7은 셋업 퓨즈부(110)의 퓨즈 F1 및 홀드 퓨즈부(210)의 퓨즈 F2가 모두 컷팅되지 않은 상태에서의 동작을 나타낸다.
퓨즈 F1, F2가 모두 컷팅되지 않음으로써, 셋업조절신호 FU_SU 및 홀드조절신호 FU_HD는 로우레벨로 출력되고, 셋업조절신호 FU_SUB 및 홀드조절신호 FU_HDB는 하이레벨로 출력된다.
이에 따라, 전송게이트 T31, T33은 턴온 되고 전송게이트 T32, T34는 턴오프 되어 클럭신호 CLK 및 입력신호 LAT_IN가 각각 전송게이트 T31 및 T33를 통해 래치부(300)에 그대로 전달된다. 즉, 퓨즈 F1, F2가 모두 컷팅되지 않은 경우, 셋업 조절부(120)와 홀드 조절부(220)는 각각 클럭신호 CLK와 입력신호 LAT_IN를 단지 래치부(300)에 전달하는 기능만을 수행한다.
도 8은 셋업 퓨즈부(110)의 퓨즈 F1 만이 컷팅된 경우를 설명하기 위한 타이밍도이다.
퓨즈 F1이 컷팅되면, 셋업조절신호 FU_SU가 하이레벨로 변환됨으로써 전송게이트 TG31는 턴오프 되고 전송게이트 TG32가 턴온 된다. 따라서, 클럭신호 CLK는 지연부(122)에 의해 기 설정된 일정시간 지연된 후 전송게이트 TG32를 통해 래치부(300)에 인가된다. 반면에, 입력신호 LAT_IN는 퓨즈 F2가 컷팅되지 않았기 때문에 도 7에서와 같이 전송게이트 TG33를 통해 래치부(300)에 전달된다.
도 8을 도 7과 비교하면, 래치부(300)에 대해 신호 LAT_IN_C는 동일하게 인가되는 반면에 클럭신호 CLK_C는 일정시간 지연되어 인가된다.
이처럼, 퓨즈 F1이 컷팅됨으로써 동일한 신호에 대해 클럭신호가 일정시간 지연되어 셋업타임(ts)이 길어지게 된다. 이때, 홀드타임은 셋업타임이 길어진 것에 대응되게 짧아진다.
도 9는 홀드 퓨즈부(210)의 퓨즈 F2 만이 컷팅된 경우를 설명하기 위한 타이밍도이다.
퓨즈 F2가 컷팅되면, 홀드조절신호 FU_HD가 하이레벨로 변환됨으로써 전송게이트 TG33는 턴오프 되고 전송게이트 TG34가 턴온 된다.
따라서, 입력신호 LAT_IN는 도 5에서 설명한 바와 같이 일정시간 그 펄스폭 이 연장되어 래치부(300)에 인가된다. 즉, 홀드 조절부(220)의 출력신호 LAT_IN_C는 입력신호 LAT_IN가 하이레벨로 변환되는 시점부터 지연부(222)의 출력신호 LAT_IN_D가 로우레벨로 변환되는 시점까지의 하이레벨의 펄스폭을 갖는다.
반면에, 클럭신호 CLK는 퓨즈 F1이 컷팅되지 않았기 때문에 도 7에서와 같이 셋업 조절부(120)를 통해 래치부(300)에 전달된다.
도 9를 도 7과 비교하면, 래치부(300)에 대해 클럭신호 CLK_C는 동일하게 인가되는 반면에 신호 LAT_IN_C는 그 펄스폭이 일정시간 연장되어 인가된다. 즉, 신호 LAT_IN_C가 로우레벨로 변환되는 시점이 더 늦어지게 된다.
이처럼, 퓨즈 F2가 컷팅됨으로써 동일한 클럭신호에 대해 입력신호의 펄스폭이 연장되어 홀드타임(th)이 길어지게 된다. 이때, 신호 LAT_IN_C가 하이레벨로 변환되는 시점은 변하지 않기 때문에 셋업타임(ts)은 도 7에서와 유사하게 된다.
상술한 실시예에서는 퓨즈들 F1, F2 중 어느 하나만이 컷팅되는 경우를 설명하였다. 그러나, 퓨즈 F1, F2가 모두 컷팅되면, 클럭신호 CLK_C가 일정시간 지연되면서 신호 LAT_IN_C의 펄스폭이 연장됨으로써 셋업타임과 홀드타임이 모두 길어짐을 알 수 있다.
또한, 상술한 실시예에서는 회로의 구성을 간단하게 하기 위해 셋업 퓨즈부(110) 및 홀드 퓨즈부(120)에 퓨즈를 구비하여 그 퓨즈의 컷팅 여부에 따라 셋업 타임 및 홀드 타임을 조절할 수 있도록 하고 있으나 본 발명은 이에 한정되지 않는다. 예컨대, 셋업 퓨즈부(110) 및 홀드 퓨즈부(210)에서 퓨즈를 사용하지 않고 이 를 외부적으로 프로그램 가능한 회로로 구성하여 사용자가 필요에 따라 그 출력값을 변경시킬 수 있는 구조로 만들 수도 있다.
도 1은 종래 입력 래치회로의 구성을 나타내는 회로도.
도 2는 도 1의 입력 래치회로의 동작을 나타내는 타이밍도.
도 3은 본 발명에 따른 입력 래치회로의 구성을 나타내는 구성도.
도 4는 도 3에서 셋업 퓨즈부 및 셋업 조절부의 구성을 보다 상세하게 나타낸 회로도.
도 5는 도 3에서 홀드 퓨즈부 및 홀드 조절부의 구성을 보다 상세하게 나타낸 회로도.
도 6은 본 발명의 래치부(300)의 구성을 보다 상세하게 나타낸 회로도.
도 7은 셋업 퓨즈부의 퓨즈 F1 및 홀드 퓨즈부의 퓨즈 F2가 모두 컷팅되지 않은 상태에서의 동작을 나타내는 타이밍도.
도 8은 셋업 퓨즈부의 퓨즈 F1 만이 컷팅된 경우를 설명하기 위한 타이밍도.
도 9는 홀드 퓨즈부의 퓨즈 F2 만이 컷팅된 경우를 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 셋업타임 조절부 110 : 셋업 퓨즈부
120 : 셋업 조절부 200 : 홀드타임 조절부
210 : 홀드 퓨즈부 220 : 홀드 조절부
300 : 래치부

Claims (19)

  1. 클럭신호를 선택적으로 지연시켜 출력하는 셋업타임 조절부; 및
    상기 셋업타임 조절부의 출력신호에 따라 입력신호를 래치하여 출력하는 래치부를 포함하는 입력 래치회로.
  2. 제 1항에 있어서, 상기 셋업타임 조절부는
    퓨즈의 컷팅 여부에 따라 상기 클럭신호를 선택적으로 지연시키는 것을 특징으로 하는 입력 래치회로.
  3. 제 2항에 있어서, 상기 셋업타임 조절부는
    상기 퓨즈가 컷팅되지 않은 경우에는 상기 클럭신호를 상기 래치부로 바이패스시키고, 상기 퓨즈가 컷팅된 경우에는 상기 클럭신호를 기 설정된 일정시간 지연시켜 상기 래치부로 출력하는 것을 특징으로 하는 입력 래치회로.
  4. 제 3항에 있어서, 상기 셋업타임 조절부는
    퓨즈가 컷팅시 셋업조절신호를 활성화시키는 셋업 퓨즈부; 및
    상기 셋업조절신호가 비활성화시 상기 클럭신호를 상기 래치부로 바이패스시키고, 상기 셋업조절신호가 활성화시 상기 클럭신호를 기 설정된 일정시간 지연시켜 상기 래치부로 출력하는 셋업 조절부를 포함하는 것을 특징으로 하는 입력 래치 회로.
  5. 제 4항에 있어서, 상기 셋업 조절부는
    상기 셋업조절신호가 비활성화시 턴온 되어 상기 클럭신호를 상기 래치부로 전송하는 제 1 전송 스위칭부;
    상기 클럭신호를 기 설정된 일정시간 지연시키는 지연부; 및
    상기 셋업조절신호가 활성화시 턴온 되어 상기 지연부의 출력신호를 상기 래치부로 전송하는 제 2 전송 스위칭부를 포함하는 것을 특징으로 하는 입력 래치회로.
  6. 입력신호의 펄스폭을 선택적으로 연장시켜 출력하는 홀드타임 조절부; 및
    클럭신호에 따라 상기 홀드타임 조절부의 출력신호를 래치하여 출력하는 래치부를 포함하는 입력 래치회로.
  7. 제 6항에 있어서, 상기 홀드타임 조절부는
    퓨즈의 컷팅 여부에 따라 상기 입력신호의 펄스폭을 선택적으로 연장시키는 것을 특징으로 하는 입력 래치회로.
  8. 제 7항에 있어서, 상기 홀드타임 조절부는
    상기 퓨즈가 컷팅되지 않은 경우에는 상기 입력신호를 상기 래치부로 바이패 스시키고, 상기 퓨즈가 컷팅된 경우에는 상기 입력신호의 펄스폭을 기 설정된 일정시간 연장시켜 상기 래치부로 출력하는 것을 특징으로 하는 입력 래치회로.
  9. 제 8항에 있어서, 상기 홀드타임 조절부는
    상기 퓨즈가 컷팅시 홀드조절신호를 활성화시키는 홀드 퓨즈부; 및
    상기 홀드조절신호가 비활성화시 상기 입력신호를 상기 래치부로 바이패스시키고, 상기 홀드조절신호가 활성화시 상기 입력신호의 펄스폭을 기 설정된 일정시간 연장시켜 상기 래치부로 출력하는 홀드 조절부를 포함하는 것을 특징으로 하는 입력 래치회로.
  10. 제 9항에 있어서, 상기 홀드 조절부는
    상기 홀드조절신호가 비활성화시 턴온 되어 상기 입력신호를 상기 래치부로 전송하는 제 1 전송 스위칭부;
    상기 입력신호를 기 설정된 일정시간 지연시키는 지연부;
    상기 입력신호와 상기 지연부의 출력신호를 노아연산하는 논리연산부; 및
    상기 홀드조절신호가 활성화시 턴온 되어 상기 논리연산부의 출력신호를 상기 래치부로 전송하는 제 2 전송 스위칭부를 포함하는 것을 특징으로 하는 입력 래치회로.
  11. 클럭신호를 선택적으로 지연시켜 출력하는 셋업타임 조절부;
    입력신호의 펄스폭을 선택적으로 연장시켜 출력하는 홀드타임 조절부; 및
    상기 셋업타임 조절부의 출력신호에 따라 상기 홀드타임 조절부의 출력신호를 래치하여 출력하는 래치부를 포함하는 입력 래치회로.
  12. 제 11항에 있어서, 상기 셋업타임 조절부는
    제 1 퓨즈의 컷팅 여부에 따라 상기 클럭신호를 선택적으로 지연시키는 것을 특징으로 하는 입력 래치회로.
  13. 제 12항에 있어서, 상기 셋업타임 조절부는
    상기 제 1 퓨즈가 컷팅되지 않은 경우에는 상기 클럭신호를 상기 래치부로 바이패스시키고, 상기 제 1 퓨즈가 컷팅된 경우에는 상기 클럭신호를 기 설정된 일정시간 지연시켜 상기 래치부로 출력하는 것을 특징으로 하는 입력 래치회로.
  14. 제 13항에 있어서, 상기 셋업타임 조절부는
    상기 제 1 퓨즈가 컷팅시 셋업조절신호를 활성화시키는 셋업 퓨즈부; 및
    상기 셋업조절신호가 비활성화시 상기 클럭신호를 상기 래치부로 바이패스시키고, 상기 셋업조절신호가 활성화시 상기 클럭신호를 기 설정된 일정시간 지연시켜 상기 래치부로 출력하는 셋업 조절부를 포함하는 것을 특징으로 하는 입력 래치회로.
  15. 제 14항에 있어서, 상기 셋업 조절부는
    상기 셋업조절신호가 비활성화시 턴온 되어 상기 클럭신호를 상기 래치부로 전송하는 제 1 전송 스위칭부;
    상기 클럭신호를 기 설정된 일정시간 지연시키는 제 1 지연부; 및
    상기 셋업조절신호가 활성화시 턴온 되어 상기 지연부의 출력신호를 상기 래치부로 전송하는 제 2 전송 스위칭부를 포함하는 것을 특징으로 하는 입력 래치회로.
  16. 제 11항에 있어서, 상기 홀드타임 조절부는
    제 2 퓨즈의 컷팅 여부에 따라 상기 입력신호의 펄스폭을 선택적으로 연장시키는 것을 특징으로 하는 입력 래치회로.
  17. 제 16항에 있어서, 상기 홀드타임 조절부는
    상기 제 2 퓨즈가 컷팅되지 않은 경우에는 상기 입력신호를 상기 래치부로 바이패스시키고, 상기 제 2 퓨즈가 컷팅된 경우에는 상기 입력신호의 펄스폭을 기 설정된 일정시간 연장시켜 상기 래치부로 출력하는 것을 특징으로 하는 입력 래치회로.
  18. 제 17항에 있어서, 상기 홀드타임 조절부는
    상기 제 2 퓨즈가 컷팅시 홀드조절신호를 활성화시키는 홀드 퓨즈부; 및
    상기 홀드조절신호가 비활성화시 상기 입력신호를 상기 래치부로 바이패스시키고, 상기 홀드조절신호가 활성화시 상기 입력신호의 펄스폭을 기 설정된 일정시간 연장시켜 상기 래치부로 출력하는 홀드 조절부를 포함하는 것을 특징으로 하는 입력 래치회로.
  19. 제 18항에 있어서, 상기 홀드 조절부는
    상기 홀드조절신호가 비활성화시 턴온 되어 상기 입력신호를 상기 래치부로 전송하는 제 3 전송 스위칭부;
    상기 입력신호를 기 설정된 일정시간 지연시키는 제 2 지연부;
    상기 입력신호와 상기 제 2 지연부의 출력신호를 노아연산하는 논리연산부; 및
    상기 홀드조절신호가 활성화시 턴온 되어 상기 논리연산부의 출력신호를 상기 래치부로 전송하는 제 4 전송 스위칭부를 포함하는 것을 특징으로 하는 입력 래치회로.
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