KR20070056662A - 반도체 메모리 장치의 데이터 출력 프리드라이버 - Google Patents

반도체 메모리 장치의 데이터 출력 프리드라이버 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 데이터 출력 회로에 관한 것으로, 보다 상세하게는 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 발생 되는 라이징 클럭 신호 및 폴링 클럭 신호와 프리드라이버의 온/오프(On/Off)를 구동 하기 위한 신호 사이의 플라이트 시간(flight time) 차이에 의한 프리드라이버의 오동작을 개선하기 위한 반도체 메모리 장치의 데이터 출력 프리드라이버에 관한 것이다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버는 데이터 출력 신호 생성 수단에서 생성된 데이터 출력 신호, 라이징 클럭 신호 생성 수단에서 생성된 라이징 클럭 신호 및 폴링 클럭 신호 생성 수단에서 생성된 폴링 클럭 신호를 입력받아 프리드라이버를 구동시키는 프리드라이버 제어 신호를 생성하는 프리드라이버 제어부를 포함하는 것을 특징으로 한다.
본 발명에 의하면 저주파수에서부터 초고주파수의 동작시까지 칩내 프리드라이버의 안정적인 동작을 구현할 수 있다는 이점이 있다.
프리드라이버, 라이징 클럭 신호, 폴링 클럭 신호

Description

반도체 메모리 장치의 데이터 출력 프리드라이버{Data Output Predriver of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 블럭도,
도 2는 도 1에 도시한 프리드라이버의 회로도,
도 3은 도 1 및 도 2에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 블럭도,
도 5는 도 4에 도시한 프리드라이버의 상세 회로도,
도 6은 도 4 및 도 5에 도시한 프리드라이버 동작을 설명하기 위한 타이밍도 이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 데이터 출력 신호 생성 수단 200 : 라이징 클럭 신호 생성 수단
300 : 폴링 클럭 신호 생성 수단 400 : 데이터 출력 수단
410,510 : 프리드라이버 420 : 출력 드라이버
511 : 프리드라이버 제어부 513 : 스위칭부
515 : 데이터 입력부 517 : 래치부
600 : 클럭 신호 생성 수단
본 발명은 반도체 메모리 장치의 데이터 출력 회로에 관한 것으로, 보다 상세하게는 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 발생 되는 라이징 클럭 신호 및 폴링 클럭 신호와 프리드라이버의 온/오프(On/Off)를 구동하기 위한 신호 사이의 플라이트 시간(flight time) 차이에 의한 프리드라이버의 오동작을 개선하기 위한 반도체 메모리 장치의 데이터 출력 프리드라이버에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic RAM)의 데이터 입출력 동작은 클럭의 라이징 에지에 동기되어 수행된다. 그러나 DDR SDRAM(Double Data Rate SDRAM)에서의 데이터 입출력 동작은 내부의 DLL(Delay Locked Loop) 회로를 이용하여 클럭의 라이징 에지뿐만 아니라 폴링 에지에도 동기 되어 수행되고 따라서 SDRAM에 비해 두 배의 데이터 입출력 속도를 갖는다. 따라서 DDR SDRAM과 같은 고속의 반도체 메모리 장치는 리드(read) 동작시 데이터 출력을 위해 라이징 클럭과 폴링 클럭을 생성하여 데이터를 처리하며 데이터 출력을 지시하는 데이터 출력신호를 생성하여 사용한다.
이하, 종래의 기술에 따른 데이터 출력 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 데이터 출력회로의 블럭도이다.
도 1에 도시한 데이터 출력 회로는 프리드라이버(410)의 동작을 지시하는 데이터 출력 신호(dout)를 생성하는 데이터 출력 신호 생성 수단(100), 데이터를 구동하는 클럭의 라이징 에지에 동기 되어 인에이블 되는 라이징 클럭 신호(rclk)를 생성하는 라이징 클럭 신호 생성 수단(200) 및 데이터를 구동하는 클럭의 폴링 에지에 동기되어 인에이블 되는 폴링 클럭 신호(fclk)를 생성하는 폴링 클럭 신호 생성 수단(300) 및 상기 데이터 출력 신호(dout), 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 입력받아 상기 데이터를 처리하고 출력하기 위한 복 수개의 데이터 출력 수단(400)으로 구성된다.
여기에서 상기 데이터 출력 수단(400)은 데이터가 들어오게 되면 상기 데이터 출력 신호(dout), 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 입력받아 클럭의 라이징 에지 타임과 폴링 에지 타임에 상기 데이터의 읽기 동작을 수행하는 프리드라이버(410) 및 상기 프리드라이버(410)에서 출력된 데이터를 구동하여 출력하는 출력 드라이버(420)를 포함한다.
상기 데이터 출력 신호 생성 수단(100)에서 데이터 출력 신호(dout)가 인에이블 되어 상기 프리드라이버(410)에 입력되면 상기 프리드라이버(410)는 데이터 읽기 동작을 시작하여 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 각각 데이터를 입력받는다. 이후 상기 데이터들을 저장하고 상기 출력 드라이버(420)에 전달하여 최종적으로 반도체 메모리 장치의 외부에서 상기 데이터들이 읽혀지도록 한다.
도 2는 도 1에 도시한 프리드라이버의 회로도이다.
도 1에 도시한 바와 같이 데이터 출력 신호 생성 수단(100)에서 상기 데이터 출력 신호(dout)를 만들고, 상기 라이징 클럭 신호 생성 수단(200)에서 상기 라이징 클럭 신호(rclk)를 생성하고, 상기 폴링 클럭 신호 생성 수단(300)에서 상기 폴링 클럭 신호(fclk)를 생성하여 상기 프리드라이버(410)로 전송한다. 상기 데이터 출력 신호(dout)가 로우 레벨 상태일때 PMOS 트랜지스터(413-1)가 턴온 되어 외부 공급 전원(VDD)을 공통 노드(N1)에 전달하고, 상기 프리드라이버(410)의 출력을 하이 레벨 상태로 고정하여 상기 프리드라이버(410)를 디스에이블 시키고 상기 데이터 출력 신호(dout)가 하이 레벨 상태일때 PMOS 트랜지스터(413-1)가 턴오프 되어 상기 외부 공급전원(VDD)의 상기 공통 노드(N1)로의 공급을 차단하여 상기 공통 노드(N1)를 플롯팅 상태로 만들어 상기 라이징 클럭 신호(rclk)가 인에이블 되면 라이징 데이터(rdata)를 출력하고, 상기 폴링 클럭 신호(fclk)가 인에이블되면 폴링 데이터(fdata)를 출력하는 구조로 되어있다. 상기 설명한 바와 같이 일반적인 프리드라이버는 상기 데이터 출력 신호 생성 수단(100)과 상기 라이징 클럭 발생 수단(200) 및 상기 폴링 클럭 발생 수단(300)으로부터 상기 데이터 출력 신호(dout)와 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 전송하게 되는데, 상기 데이터 출력 신호(dout)와 상기 라이징 클럭 신호(rclk) 또는 상기 데이터 출력 신호(dout)와 상기 폴링 클럭 신호(fclk) 사이에 플라이트 타임(flight time)의 차이가 발생하게 되면 프리드라이버의 제어가 어렵게 된다. 저주파수 동작시에는 각 신호에 딜레이를 적용하여 타이밍을 조절하는 것이 가능하지만 주파수가 높은 고속 메모리에서 동작시에는 상기 데이터 출력 신호(dout)와 상기 폴링 클럭 신호 (fclk)의 디스에이블 타이밍을 정확하게 일치시키기 어렵기 때문에 상기 프리드라이버(410)의 구동시 문제가 발생한다.
도 3은 8비트 데이터 출력을 예로 하여, 도 1 및 도 2에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도 이다.
도 3에 도시된 바와 같이 상기 데이터 출력 신호(dout)가 상기 폴링 클럭 신호(fclk)보다 먼저 디스에이블 될 경우(A)에 상기 프리드라이버(410)에서 상기 폴링 클럭 신호(fclk)에 의해 출력되는 마지막 폴링 데이터(fdata)가 출력되지 않는다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 출력을 위하여 발생 되는 상기 라이징 클럭 신호(rclk) 및 폴링 클럭 신호(fclk)와 상기 데이터 출력 신호(dout)를 이용한 프리드라이버 제어부를 포함함으로써 각 신호 사이의 플라이트 시간(flight time) 차이에 기인한 오동작을 방지하여 데이터 출력 신호(dout)를 안정적으로 제어할 수 있는 프리드라이버를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버는, 데이터 출력 신호 생성 수단에서 생성된 데이터 출력 신호, 라이징 클럭 신호 생성 수단에서 생성된 라이징 클럭 신호 및 폴링 클럭 신호 생성 수단에서 생성된 폴링 클럭 신호를 입력받아 프리드라이버를 구동시키는 프리드라이버 제어 신호를 생성하는 프리드라이버 제어부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명의 따른 반도체 메모리 장치의 데이터 출력 회로의 블럭도 이다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버(510)는 도시한 바와 같이, 데이터 출력 신호 생성 수단(100)에서 생성한 데이터 출력 신호(dout)와 클럭 신호 생성 수단(600)에서 생성한 라이징 클럭 신호(rclk)의 반전 신호(rclkb) 및 폴링 클럭 신호(fclk)의 반전 신호(fclkb)를 입력받아 프리드라이버를 구동시키는 프리드라이버 제어 신호(Pre_ctrl)를 생성하는 프리드라이버 제어부(511); 상기 프리드라이버 제어 신호(Pre_ctrl)가 디스에이블 되면 외부 공급전원(VDD)을 공통 노드(N2)에 전달하고 상기 프리드라이버 제어 신호(Pre_ctrl)가 인에이블 되면 상기 외부 공급전원(VDD)의 상기 공통 노드(N2)로의 공급을 차단하는 스위칭부(513); 데이터를 구동하는 클럭이 라이징 에지와 폴링 에지일 때, 들어오는 데이터를 상기 라이징 클럭 신호(rclk) 및 폴링 클럭 신호(fclk)에 의해 각각 라이징 데이터(rdata)와 폴링 데이터(fdata)를 입력하는 데이터 입력부(515); 및 상기 공통 노드(N2)에 전달된 신호 또는 데이터를 저장 및 구동하여 출력하는 래치부(517)를 포함한다.
여기에서 상기 프리드라이버 제어 신호(Pre_ctrl)는 상기 데이터 출력 신호 생성 수단(100)에서 출력된 상기 데이터 출력 신호(dout), 상기 라이징 클럭 반전 신호(rclkb) 및 상기 폴링 클럭 반전 신호(fclkb)를 입력으로 해서 상기 프리드라이버 제어부(511)에서 생성되어 상기 프리드라이버(510)의 동작을 지시하는 신호이다. 상기 프리드라이버 제어 신호(Pre_ctrl)는 상기 라이징 클럭 신호(rclk) 보다 먼저 인에이블 되고, 상기 데이터 출력 신호(dout)가 디스에이블 된 상태에서 상기 폴링 클럭 신호(fclk)가 디스에이블 되는 것과 동기 하여 디스에이블 된다. 또한 상기 라이징 클럭 신호(rclk)는 데이터를 구동하는 클럭의 라이징 에지에 동기되어 인에이블 되는 신호를 이르고, 상기 폴링 클럭 신호(fclk)는 데이터를 구동하는 클럭의 폴링 에지에 동기되어 인에이블 되는 신호를 이른다. 그리고 상기 라이징 데이터(rdata)는 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 상기 프리드라이버(510)에 입력되는 데이터이고 상기 폴링 데이터(fdata)는 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 프리드라이버(510)에 입력되는 데이터이다.
이와 같이 구성된 반도체 메모리 장치의 데이터 출력 프리드라이버의 동작은 도 5의 상세 구성도를 보면서 설명하기로 한다.
도 5는 도 4에 도시한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버의 상세 회로도이다.
상기 프리드라이버 제어부(511)는 상기 데이터 출력 신호 발생 수단(100)에서 발생된 데이터 출력 신호(dout)를 입력하여 반전시키는 인버터(511-1), 상기 라이징 클럭 신호 생성 수단(200)에서 생성된 상기 라이징 클럭 신호(rclk)의 반전 신호(rclkb) 및 상기 폴링 클럭 신호 생성 수단(300)에서 생성된 상기 폴링 클럭 신호(fclk)의 반전 신호(fclkb)를 입력으로 하여 각각의 값이 하이 레벨인 경우에 로우 레벨 신호를 출력하는 낸드게이트(511-3), 이 출력 신호를 반전시키는 인버터(511-5), 상기 두 인버터(511-1,511-5)로 인해 반전된 신호가 각각 하이 레벨인 경우에 로우 레벨 신호를 출력하는 낸드게이트(511-7)을 포함한다.
상기 스위칭부(513)는 게이트 단에 상기 프리드라이버 제어 신호(Pre_ctrl)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 공통 노드(N2)와 연결되는 PMOS 트랜지스터(513-1)로 구성된다. 상기 프리드라이버 제어 신호(Pre_ctrl)가 인에이블 되면 상기 프리드라이버 제어 신호(Pre_ctrl)는 하이 레벨의 값을 가져 외부 공급전원(VDD)을 공통 노드(N2)로 공급하는 것을 차단한다.
그리고 상기 데이터 입력부(515)는 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)가 인에이블 되면 상기 라이징 데이터(rdata)와 상기 폴링 데이터(fdata)를 상기 공통 노드(N2)에 전달하는 제 1 패스게이트(515-1)와 제 2 패스게이트(515-3)로 구성된다. 그리고 상기 래치부(517)는 상기 공통 노드의 신호 및 데이터를 입력으로 하는 제 1인버터(517-1),상기 제 1 인버터(517-1)에 의해 반전되는 상기 신호 및 데이터를 다시 상기 공통 노드로 반전시켜 출력시키는 제 2 인버터(517-3) 및 상기 제 1 인버터(517-1)에 의해 반전되는 상기 신호 및 데이터를 다시 한번 반전시켜 출력하는 제 3 인버터(517-5)로 구성된다.
상기 프리드라이버(510)는 상기 프리드라이버 제어 신호(Pre_ctrl)가 인에이블 되면 상기 공통 노드(N2)가 플롯팅 상태가 되어 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)에 의해 상기 라이징 데이터(rdata) 및 상기 폴링 데 이터(fdata)를 입력받게 되고, 디스에이블 되면 상기 외부 공급전원(VDD)이 인가되어 출력 드라이버가 고정되게 된다
상기 프리드라이버 제어 신호(Pre_ctrl)는 상기 데이터 출력 신호(dout)와 상기 라이징 클럭 반전 신호(rclkb)및 상기 폴링 클럭 반전 신호(fclkb)를 입력 신호로 해서 만들어졌기 때문에 상기 프리드라이버 제어 신호(Pre_ctrl)가 디스에이블 되는 타이밍을 상기 폴링 클럭 신호(fclk)의 디스에이블 되는 시간과 정확히 일치시킬 수 있다. 그래서 반도체 메모리 장치의 데이터 출력 프리드라이버의 안정적인 동작을 구현할 수 있다.
도 6은 본 발명에 의한 프리드라이버 동작을 설명하기 위한 타이밍도를 나타낸다.
도 6에 설명된 타이밍도와 같이 PMOS 트랜지스터(513-1)에 입력되는 상기 프리드라이버 제어 신호(Pre_ctrl)는 상기 데이터 출력 신호(dout)가 인에이블 되는 시점에 인에이블(C) 되어서, 상기 라이징 클럭 신호(rclk)보다 먼저 인에이블 된다. 상기 프리드라이브 제어부(511)에 입력되는 상기 데이터 출력 신호(dout)가 인에이블일 경우는 상기 프리드라이버 제어 신호(Pre_ctrl)가 항상 인에이블 이고, 상기 데이터 출력 신호(dout)가 디스에이블 이고 마지막 상기 폴링 클럭 신호(fclk)가 디스에이블 될 타이밍(D)에 상기 프리드라이버 제어 신호(Pre_ctrl) 역시 디스에이블 된다. 마지막 상기 폴링 클럭 신호(fclk)가 디스에이블(D) 될 때 상기 프리드라이버 제어 신호(Pre_ctrl)도 디스에이블(D) 되므로 종래의 상기 데이터 출력 신호(dout)가 상기 폴링 클럭 신호(fclk)보다 먼저 디스에이블 되는 경우에 출 력 되지 않았던 마지막 폴링 데이터를 상기 프리드라이버 제어 신호(Pre_ctrl)를 이용하여 출력할 수 있다.
상기 설명된 방법으로 구성된 프리 드라이버 제어부(511)는 고속 동작시 발생 되는 내부 컨트롤 신호의 플라이트 시간(flight time) 차이에 기인한 프리드라이버의 오동작을 억제하여 정확한 데이터 출력을 구현하게 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 고속 동작시 발생 되는 내부 컨트롤 신호의 플라이트 시간(flight time) 차이에 기인한 프리드라이버의 오동작을 억제하는 기술로서 프리드라이버 동작을 정확히 제어하여 데이터 출력 드라이버 동작 특성을 개선 시킬 수 있는 효과를 수반한다.

Claims (9)

  1. 데이터 출력 신호 생성 수단에서 생성된 데이터 출력 신호, 라이징 클럭 신호 생성 수단에서 생성된 라이징 클럭 신호 및 폴링 클럭 신호 생성 수단에서 생성된 폴링 클럭 신호를 입력받아 프리드라이버를 구동시키는 프리드라이버 제어 신호를 생성하는 프리드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  2. 제 1항에 있어서,
    상기 프리드라이버 제어 신호는 상기 라이징 클럭 신호보다 먼저 인에이블 되고, 상기 데이터 출력 신호가 디스에이블 된 상태에서 상기 폴링 클럭 신호가 디스에이블 되는 것과 동기 하여 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  3. 제 1항에 있어서,
    상기 프리드라이버는 상기 프리드라이버 제어 신호가 디스에이블 되면 외부 공급전원(VDD)을 공통 노드에 전달하고 상기 프리드라이버 제어 신호가 인에이블 되면 상기 외부 공급전원(VDD)의 상기 공통 노드로의 공급을 차단하는 스위칭부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  4. 제 3항에 있어서,
    상기 프리드라이버는 상기 라이징 클럭 신호와 상기 폴링 클럭 신호가 인에이블 되는 시점에 라이징 데이터와 폴링 데이터를 상기 공통 노드에 전달하는 데이터 입력부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  5. 제 3항 또는 제 4항에 있어서,
    상기 프리드라이버는 상기 공통 노드에 전달된 신호 또는 데이터를 저장 및 출력하는 래치부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  6. 제 1항에 있어서,
    상기 프리드라이버 제어부는 상기 데이터 출력 신호를 입력받아 반전시키는 제 1 인버터, 상기 라이징 클럭 신호 및 상기 폴링 클럭 신호를 입력받는 제 1 낸드게이트와 이를 반전시키는 제 2 인버터 및 상기 제 1 인버터와 상기 제 2 인버터를 입력으로 하는 제 2 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  7. 제 3항에 있어서,
    상기 스위칭부는 게이트 단에 상기 프리드라이버 제어 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 공통 노드와 연결되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  8. 제 4항에 있어서,
    상기 데이터 입력부는 상기 라이징 클럭 신호와 상기 폴링 클럭 신호가 인에이블 되면 상기 라이징 클럭 신호 및 상기 라이징 클럭의 반전 신호를 입력으로 하여 상기 라이징 데이터를 상기 공통 노드로 전달하기 위한 제 1 패스게이트와, 상기 폴링 클럭 신호 및 상기 폴링 클럭의 반전 신호를 입력으로 하여 상기 폴링 데이터를 상기 공통 노드로 전달하기 위한 제 2 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
  9. 제 5항에 있어서,
    상기 래치부는 상기 공통 노드의 신호를 입력으로 하는 제 1 인버터와 제 1 인버터로 인한 반전 신호를 입력으로 해서 상기 공통 노드에 출력시키는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.
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