KR100712993B1 - 지연고정루프에서의 피드백신호 발생장치 - Google Patents

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Abstract

본 발명은 인에이블신호가 활성화시 일정 레벨의 바이어스전압을 생성하여 출력하는 바이어스전압 발생부와; 상기 바이어스전압에 의해 구동되며 일정 비트수의 디지탈 제어신호를 상기 디지탈 제어신호에 따라 그 크기가 가변되는 복수개의 아날로그 제어신호로 변환하여 출력하는 DAC와; 상기 바이어스전압 및 상기 복수개의 아날로그 제어신호의 크기비에 따라 입력신호를 지연시켜 피드백신호를 출력하는 아날로그 지연부를 포함하여 구성되는 지연고정루프에서의 피드백신호 발생장치를 제공한다.
본 발명에 따르면, 디지탈 신호를 이용하여 피드백신호의 지연을 조절하지 않고 디지탈 신호를 아날로그 신호로 변환한 후 변환된 아날로그 신호를 이용하여 피드백신호의 지연을 조절함으로써 공정전압온도(PVT)의 변화에 따른 피드백신호의 변동을 최소화하여 메모리의 동작중 발생하는 tAC의 변화를 최소화할 수 있다.

Description

지연고정루프에서의 피드백신호 발생장치{Feedback signal generator in delay locked loop}
도 1은 본 발명의 일 실시예에 따른 피드백신호 발생장치의 구성을 나타내는 구성도이다.
도 2는 도 1에서 바이어스전압 발생부의 구성을 보다 상세하게 나타낸 회로도이다.
도 3은 도 1에서 DAC의 구성을 보다 상세하게 나타내는 회로도이다.
도 4는 도 1에서 아날로그 지연부에서 각 아날로그 지연셀의 구성을 보다 상세하게 나타내는 구성도이다.
도 5는 도 4에서 각 지연부의 구성을 보다 상세하게 나타내는 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 피드백신호 발생장치를 나타내는 구성도이다.
본 발명은 지연고정루프(DLL:Delay Locked Loop)에 관한 것으로서, 보다 상세하게는 지연고정루프에서 공정,전압,온도(PVT:Process Voltage Temperature)에 둔감한 아날로그 형태의 지연셀들을 이용하여 피드백신호를 생성하는 피드백신호 생성장치에 관한 것이다.
반도체 장치의 각 기능 블록들은 클럭에 동기 되어 메모리 셀에서 데이터를 읽어 내거나 또는 쓰기 동작을 수행하게 된다.
이러한 클럭 동기는 클럭 발생장치에서 제공되는 클럭 신호를 사용하여 이루어지게 된다. 또한, 반도체 장치에 클럭과 데이터 또는 다른 클럭과의 스큐(skew)를 보상하기 위하여 특정 주기를 갖는 클럭을 이용하고 있다. 특히, DDR SDRAM에서, 클럭에 동기 시켜 데이터를 내보내게 되면은 그 클럭의 지연 입력에 따른 스큐가 발생하게 된다.
따라서, 이를 보상하기 위하여 별도의 내부 클럭을 사용하고 있다. DLL은 어떤 신호에 대해 시간상으로 스큐(skew)가 발생하는 경우에 이를 보정하는 것으로서, 최근의 DDR SDRAM과 같이 고속으로 동작하는 메모리에서 동기신호로 사용하는 클럭의 스큐 및 기타 문제점을 보완하기 위해서 반드시 요구되는 기능이다.
따라서 DLL의 성능은 데이터를 얼마나 정확하게 기준 클럭에 동기 시킬 수 있느냐로 결정된다.
그런데, 종래의 DLL에서는 피드백 모델을 피드백 클럭(fclk)과 기준클럭(rclk)이 사용되는 DRAM 내부의 실제 경로를 모델링하여 구성하게 된다. 이 때, 실 제 클럭 경로에 사용된 회로들을 그대로 사용하지 않고 그 크기를 재구성(Re-sizing)하여 사용하게 되는데, 이렇게 구성된 DLL의 피드백 모델은 거의 디지탈 로직으로 구성되게 되며 이런 디지탈 로직으로 구성된 회로들은 공정,전압,온도(PVT) 변화에 민감하게 지연이 변하게 된다. 이럴 때에 실제 DRAM에서 사용되는 클럭 경로와 피드백 모델링과의 차이가 발생하게 된다.
DRAM의 동작중의 PVT 특히 전압의 변화에 민감하게 지연들이 변하게 되는데, 피드백 모델의 지연이 변하게 되면 DLL의 동작 특성상 계속 피드백 모델을 거친 피드백 클럭(fclk)과 기준클럭(rclk)을 비교하여 다시 클럭의 로킹(locking) 상태를 유지하게 된다. 다시 DRAM의 전압이 변화하게 되면 다시 DRAM의 클럭 경로와 DLL의 피드백 모델의 지연이 변하게 되는데 이렇게 되면 DRAM 외부로 출력되는 데이터 신호의 위상은 DLL의 피드백 모델이 고정되어 있는 것보다 훨씬 많이 움직이게 되는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 DLL에서 피드백 모델을 PVT 변화에 둔감한 구조로 개선하여 메모리의 성능을 향상시킬 수 있도록 하는 지연고정루프에서의 피드백신호 발생장치를 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 인에이블신호가 활성화시 일정 레벨의 바이어스전압을 생성하여 출력하는 바이어스전압 발생부와; 상기 바이어스전압에 의해 구동되며 일정 비트수의 디지탈 제어신호를 상기 디지탈 제어신호에 따라 그 크기가 가변되는 제1, 제2 아날로그 제어신호로 변환하여 출력하는 DAC와; 상기 바이어스전압 및 상기 제1, 제2 아날로그 제어신호의 크기비에 따라 입력신호를 지연시켜 피드백신호를 출력하는 아날로그 지연부를 포함하여 구성되는 지연고정루프에서의 피드백신호 발생장치를 제공한다.
본 발명에서, 상기 DAC는 제 1 출력단을 통해 흐르는 전류량에 따라 제 2 출력단으로 상기 아날로그 제어신호를 발생시키는 전류 발생부와; 상기 제 1 출력단에 연결되며, 상기 바이어스전압 및 상기 디지탈 제어신호에 따라 상기 제 1 출력단을 통해 흐르는 전류량을 조절하는 전류량 조절부와; 상기 제 2 출력단을 통해 출력되는 상기 아날로그 제어신호의 레벨을 조절하여 상기 아날로그 지연부로 출력하는 제어신호 조절부를 포함하는 것이 바람직하다.
본 발명에서, 상기 전류 발생부는 상기 아날로그 제어신호의 수에 대응되게 구비되며 제 1 출력단이 상기 전류량 조절부와 연결되고 제 2 출력단은 상기 제어신호 조절부와 각각 연결되는 복수개의 커런트 미러들을 포함하는 것이 바람직하다.
본 발명에서, 상기 디지탈 제어신호는 테스트 모드신호인 것이 바람직하다.
본 발명에서, 상기 아날로그 지연부는 상기 바이어스전압에 따라 상기 입력신호를 일정시간 지연시키는 적어도 하나의 지연부와; 상기 아날로그 제어신호에 따라 상기 입력신호 또는 상기 지연부의 출력신호를 지연시켜 출력하는 지연 조절 부를 포함하는 적어도 하나의 아날로그 지연셀들을 포함하는 것을 특징으로 한다.
본 발명에서, 상기 지연 조절부는 최소 지연값을 갖는 제 1 아날로그 제어신호에 따라 상기 입력신호의 지연을 조절하며, 최대 지연값을 갖는 제 2 아날로그 제어신호에 따라 상기 지연부의 출력신호의 지연을 조절하는 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 피드백신호 발생장치의 구성을 나타내는 구성도이다.
본 발명의 피드백신호 발생장치는 바이어스전압 발생부(100), DAC(Digital Analog Converter)(200), 및 아날로그 지연부(300)를 구비한다.
바이어스전압 발생부(100)는 리셋신호 resetz를 인에이블신호 enable로 인가받으며 인에이블신호 enable에 따라 DAC(200)와 아날로그 지연부(300)를 구동시키기 위한 바이어스전압 Vbias을 생성하여 출력한다.
DAC(200)는 바이어스전압 Vbias에 의해 구동되어 디지탈 제어신호 b<0:3>를 아날로그 제어신호 Imax, Imin로 변환하여 아날로그 지연부(300)로 출력한다. 즉, DAC(200)는 디지탈 제어신호 b<0:3>에 따라 아날로그 제어신호 Imax, Imin의 크기를 가변시켜 아날로그 지연부(300)로 출력한다. 이때, DAC(200)에서 출력되는 아 날로그 제어신호 Imax, Imin의 합은 일정하며, 아날로그 제어신호 Imax, Imin의 크기는 디지탈 제어신호 b<0:3>에 의해 결정된다.
아날로그 지연부(300)는 바이어스전압 Vbias 및 아날로그 제어신호 Imax, Imin에 따라 입력신호 in, inb의 지연을 조절하여 피드백신호 fbclk, fbclk로서 출력한다. 이러한 아날로그 지연부(300)는 아나로그 제어신호 Imax, Imin에 따라 입력신호를 지연시켜 출력하는 다수의 아날로그 지연셀들(310 ∼ 340)이 직렬 연결된다. 도 1에서는 4개의 아날로그 지연셀들(310 ∼ 340)만이 도시되어 있으나, 그 수는 이에 제한되지 않는다.
도 2는 도 1에서 바이어스전압 발생부(100)의 구성을 보다 상세하게 나타낸 회로도이다.
바이어스전압 발생부(100)는 인에이블신호 enable가 비활성화시에는 바이어스전압 Vbias을 로우 레벨로 유지시키며, 인에이블신호 enable가 활성화시 바이어스전압 Vbias을 하이레벨로 활성화시켜 출력한다.
이러한 바이어스전압 발생부(100)는 인버터 IV1 ∼ IV4, PMOS 트랜지스터 P1, P2, NMOS 트랜지스터 N1 ∼ N3 및 노아게이트 NOR1를 구비한다. 인버터 IV1은 인에이블신호 enable를 인가받아 이를 반전시켜 출력한다. 인버터 IV2는 반전된 인에이블신호 enableb를 반전시키켜, 노아게이트 NOR1은 인에이블신호 enable와 인버터 IV2의 출력신호를 인가받아 이를 노아연산한다. PMOS 트랜지스터 P1는 PMOS 캐패시터로서 기능하며 인버터 IV2와 연결된 노아게이트 NOR1의 일 입력단에 게이트가 연결된다. NMOS 트랜지스터 N2는 전원전압과 바이어스전압 Vbias 출력단 사 이에 연결되며 게이트가 노아게이트 NOR1의 출력단과 연결된다. 인버터 IV3, IV4는 인버터 IV1의 출력신호 enableb를 비반전 지연시켜 PMOS 트랜지스터 P2의 게이트로 출력한다. PMOS 트랜지스터 P2는 전원전압과 NMOS 트랜지스터 N1 사이에 연결되며 게이트가 인버터 IV4의 출력단과 연결된다. NMOS 트랜지스터 N1은 PMOS 트랜지스터 P2와 접지전압 사이에 연결되며 게이트가 드레인과 공통연결되고 동시에 바이어스전압 Vbias 출력단과 연결된다. NMOS 트랜지스터 N3는 바이어스전압 Vbias 출력단과 접지전압단 사이에 연결되며 게이트가 인버터 IV1의 출력단과 연결된다.
도 3은 도 1에서 DAC(200)의 구성을 보다 상세하게 나타내는 회로도이다.
도 3의 DAC(200)는 전류 발생부(210), 전류량 조절부(220) 및 제어신호 조절부(230)를 구비한다.
전류 발생부(210)는 아날로그 제어신호 Imax, Imin 의 수에 대응되는 커런트 미러로 이루어져, 전류량 조절부(220)를 통해 누설되는 전류량에 따라 아날로그 제어신호 Imax, Imin를 발생시킨다. 이러한 전류 발생부는 커런트 미러(212) 및 커런트 미러(214)를 각각 구성하는 PMOS 트랜지스터 P3, P4 및 P5, P6를 구비한다. 이때, 커런트 미러(212) 및 커런트 미러(214)는 각각 아날로그 제어신호 Imin 및 아날로그 제어신호 Imax에 대응된다.
전류량 조절부(220)는 차동쌍으로 입력되는 디지탈 제어신호 b<0:3> 및 b_b<0:3> 및 바이어스전압 Vbias에 따라 전류 발생부(210)의 각 커런트 미러(212, 214)에서 흐르는 전류량을 조절한다. 이러한 전류량 조절부(220)는 일정 비율로 서로 다른 크기를 가지며 바이어스전압 Vbias을 게이트로 인가받아 전류원(current source)으로서 동작하여 각 커런트 미러(212, 214)에서 출력되는 전류량을 조절하는 NMOS 트랜지스터들 N4 ∼ N9, 및 각 NMOS 트랜지스터 N4 ∼ N7와 전류 발생부(210) 사이에 연결되며 디지탈 제어신호 b<0:3> 및 b_b<0:3>를 게이트로 인가받아 두 커런트 미러(212, 214) 중 어느 하나로부터의 전류만을 선택적으로 출력하는 NMOS 트랜지스터들 N10 ∼ N17을 구비한다. 이때, NMOS 트랜지스터 N4는 도 2에서 NMOS 트랜지스터 N1의 1배(×1), NMOS 트랜지스터 N5는 2배(×2), NMOS 트랜지스터 N6은 4배(×4), 및 NMOS 트랜지스터 N7은 8배(×8)의 크기를 가진다. 그리고, 디지탈 제어신호 b<0:3> 및 b_b<0:3>는 테스트 모델을 이용하거나 퓨즈 커팅을 통해 조정할 수 있다.
제어신호 조절부(230)는 전류 발생부(210)에서 출력되는 아날로그 제어신호 Imax, Imin가 일정 수준 이상 증가되지 않도록 조절하여 그 신호 Imax, Imin의 합이 일정해지도록 해준다. 이러한 제어신호 조절부(230)는 전류 발생부(210)와 접지전압 사이에 연결되며, 게이트와 드레인이 아날로그 제어신호 Imax, Imin 출력단과 각각 공통 연결되는 NMOS 트랜지스터 N18, N19를 구비한다.
도 4는 도 1에서 아날로그 지연부(300)에서 각 아날로그 지연셀의 구성을 보다 상세하게 나타내는 구성도로, 각 아날로그 지연셀은 동일한 구조를 가지므로 도 4에서는 하나의 아날로그 지연셀(310)의 구성만을 나타낸다.
아날로그 지연셀(310)은 지연부(312, 314) 및 지연 조절부(316)를 구비한다.
지연부(312, 314)는 바이어스전압 Vbias에 따라 구동되어 입력되는 신호를 일정시간 지연시켜 출력한다.
지연 조절부(316)는 아날로그 제어신호 Imax, Imin, 입력신호 in, inb, 및 지연부(312, 314)의 출력신호 즉 지연부(312, 314)에 의해 지연된 입력신호 d_in, d_inb에 따라 입력신호 in, inb의 지연시간을 조절한다. 즉, 지연 조절부(316)는 아날로그 제어신호 Imax, Imin에 따라 입력신호 in, inb 또는 지연된 입력신호 d_in, d_inb를 지연시켜 출력한다.
이러한 지연 조절부(316)는 저항 R1, R2 및 NMOS 트랜지스터 N20 ∼ N26를 구비한다. 저항 R1, R2은 각각 전원전압과 출력단 out, outb 사이에 연결된다. NMOS 트랜지스터 N20, N21는 각각 출력단 out, outb과 NMOS 트랜지스터 N23의 드레인 사이에 연결되며 게이트로 입력신호 inb, in를 인가받는다. NMOS 트랜지스터 N23는 공통 연결된 NMOS 트랜지스터 N20, N21의 소오스와 접지전압 사이에 연결되며 게이트로 아날로그 제어신호 Imin를 인가받는다. NMOS 트랜지스터 N24, N25는 각각 출력단 out, outb과 NMOS 트랜지스터 N26의 드레인 사이에 연결되며 게이트로 지연된 입력신호 d_inb, d_in를 인가받는다. NMOS 트랜지스터 N26는 공통 연결된 NMOS 트랜지스터 N24, N25의 소오스와 접지전압 사이에 연결되며 게이트로 아날로그 제어신호 Imax를 인가받는다.
도 5는 도 4에서 각 지연부(312, 314)의 구성을 보다 상세하게 나타내는 회로도이다.
지연부(312, 314)는 저항 R3, R4, 및 NMOS 트랜지스터 N27 ∼ N29를 구비한다. 저항 R3, R4는 각각 전원전압과 출력단 out, outb 사이에 연결된다. NMOS 트 랜지스터 N27, N28는 각각 출력단 out, outb과 NMOS 트랜지스터 N29 사이에 연결되며 게이트로 입력신호 inb, in를 인가받는다. NMOS 트랜지스터 N29는 공통 연결된 NMOS 트랜지스터 N27, N28의 드레인과 접지전압 사이에 연결되며 게이트로 바이어스전압 Vbias을 인가받는다.
상술된 구성을 갖는 본 발명의 피드백신호 발생장치의 동작을 설명하면 다음과 같다.
동작 초기, 리셋신호 resetz 신호가 인가되지 않아 인에이블신호 enable가 'L'인 경우, 바이어스전압 발생부(100)의 출력단은 NMOS 트랜지스터 N3에 의해 접지전압 상태가 된다.
다음에, 리셋신호 resetz 신호가 인가되어 인에이블신호 enable가 'H'로 활성화되면, 인버터 IV1에 의해 반전된 인에이블신호 enableb가 노아게이트 NOR1의 한 입력단에 인가된다. 그리고, 동시에 인에이블신호 enableb에 의해 NOS 트랜지스터 N3가 오프된다. 이때, 노아게이트 NOR1의 다른 입력단은 PMOS 트랜지스터 P1에 의해 'L' 레벨로 초기화된 상태이므로, 노아게이트 NOR1의 출력은 'H'가 된다.
노아게이트 NOR1가 'H' 신호를 출력함으로써 NMOS 트랜지스터 N2가 온되어 전원전압으로부터 출력단으로 전류가 공급되어 바이오스전압 Vbias이 접지레벨에서 점차 상승하게 된다. 다음에, 인버터 IV2에 의해 지연된 인에이블신호 enableb가 노아게이트 NOR1의 다른 입력단에 인가되면, 노아게이트 NOR1의 출력이 'L'로 천이되어 NMOS 트랜지스터 N2는 오프된다. 그러나, 인버터 IV3, IV4에 의해 지연된 인에이블신호 enableb가 PMOS 게이트 P2의 게이트로 인가되면 PMOS 트랜지스터 P2가 온됨으로써 출력단의 바이어스전압 Vbias은 계속 증가하게 된다.
바이어스전압 Vbias이 점차 증가하여 일정 레벨에 도달하면, NMOS 트랜지스터 N1이 온되어 PMOS 트랜지스터 P2를 통해 공급되는 전류가 NMOS 트랜지스터 N1을 통해 누설됨으로써 바이어스전압 Vbias은 더이상 증가되지 않고 일정 레벨을 유지하게 된다.
이렇게 발생된 바이어스전압 Vbias은 DAC(200) 및 아날로그 지연부(300)로 인가된다.
바이어스전압 Vbias 이 'H'로 활성화되면, DAC(200)에서 전류원(current source)으로 동작하는 NMOS 트랜지스터들 N4 ∼ N9이 온 된다. 그리고, DAC(200)는 차동신호로 인가되는 디지탈 제어코드 b<0:3>, b_b<0:3>에 따라 NMOS 트랜지스터들 N10 ∼ N17이 선택적으로 온된다. 따라서, 디지탈 제어코드 b<0:3>, b_b<0:3>에 따라 온 된 NMOS 트랜지스터들 및 전류원으로 동작하는 NMOS 트랜지스터들 N4 ∼ N9을 통해 각 커런트 미러(212, 214)에서 접지단으로 전류가 흐르게 된다. 이때, 전류원(current source)으로 동작하는 NMOS 트랜지스터들 N4 ∼ N9의 크기가 일정 비율로 서로 다르게 구성됨으로써, 디지탈 제어코드 b<0:3>, b_b<0:3>를 이용해 각 커런트 미러(212, 214)에서 전류량 조절부(220)를 통해 누설되는 전류량을 보다 정밀하게 제어할 수 있다. 물론, 도 3에서 보다 더 많은 수의 트랜지스터들을 이용하여 보다 정밀하게 전류량을 조절할 수 있음은 당연하다.
전류량 조절부(220)를 통해 흐르는 전류량에 따라 각 커런트 미러(212, 214)의 다른 출력단을 통해 제어신호 조절부(230)로 인가되는 전류량이 결정된다. 즉, 전류량 조절부(220)에 인가되는 디지탈 제어신호 b<0:3>, b_b<0:3>에 따라 제어신호 조절부(230)를 통해 출력되는 아날로그 제어신호 Imax, Imin의 크기가 결정된다.
제어신호 조절부(230)는 아날로그 제어신호 Imax, Imin의 크기가 일정 레벨 이상으로 증가하게 되면 NMOS 트랜지스터 N19, N18이 각각 온됨으로써, 아날로그 제어신호 Imax, Imin가 기 설정된 일정 레벨 이상으로 증가되지 않도록 조절한다. 이때, 아날로그 제어신호 Imax, Imin의 합은 일정하게 유지된다.
제어신호 조절부(230)를 통해 출력된 아날로그 제어신호 Imax, Imin는 아날로그 지연부(300)의 각 아날로그 지연셀(310 ∼ 340)의 지연 조절부(316)로 인가되며, 아날로그 지연부(300)에 인가된 입력신호 in, inb는 이러한 아날로그 제어신호 Imax, Imin의 크기에 따라 각 아날로그 지연셀(310 ∼ 340)에서 순차적으로 그 지연 시간이 조절되어 피드백신호 fbclk, fbclkb로 출력된다.
즉, 각 아날로그 지연셀(310 ∼ 340)에 있어서, 해당 아날로그 지연셀(310 ∼ 340)에 인가된 입력신호 in, inb와 바이어스전압 Vbias에 의해 구동되는 각 지연부(312, 314)에 의해 일정 시간씩 지연된 입력신호 d_in, d_inb가 각각 지연 조절부(316)로 인가된다. 이때, 지연부(312, 314)에 의해 지연된 입력신호 d_in, d_inb들은 아날로그 제어신호 Imax에 대응되는 두 NMOS 트랜지스터 N25, N24의 게이트로 각각 인가되며, 지연되지 않은 입력신호 in, inb들은 아날로그 제어신호 Imin에 대응되는 두 NMOS 트랜지스터 N21, N22의 게이트로 각각 인가된다.
따라서, 예컨대, 아날로그 제어신호 Imin 가 최대값을 가져 NMOS 트랜지스터 23는 온 되고 NMOS 트랜지스터 N26는 오프되면, 입력신호 in, inb에 의해 해당 아날로그 지연셀(310)의 출력신호 out, outb가 발생되므로, 결국 해당 아날로그 지연셀(310)에서는 신호의 지연이 발생되지 않게 된다. 반면에, 아날로그 제어신호 Imax 가 최대값을 가져 NMOS 트랜지스터 26는 온 되고 NMOS 트랜지스터 N23는 오프되면, 지연된 입력신호 d_in, d_inb에 의해 해당 아날로그 지연셀(310)의 출력신호 out, outb가 발생되므로, 결국 해당 아날로그 지연셀(310)에서는 두 지연부(312, 314)에 의한 지연만큼 지연된 신호가 발생하게 된다. 즉, 각 아날로그 지연셀(310 ∼ 340)에서, 최소지연시간을 A라 하고 최대지연시간을 B라 하며 아날로그 제어신호 Imax, Imin의 합(전류의 합)을 1로 했을 때, 각 아날로그 지연셀(310 ∼ 340)의 출력신호 out, outb의 지연은 Imin*A+(1-Imin)*B가 된다.
이처럼, 디지탈 제어신호 b<0:3>, b_b<0:3>에 의해 그 크기가 결정되는 아날로그 제어신호 Imax, Imin에 따라 각 아날로그 지연셀(310 ∼ 340)에서의 지연시간이 제어되며, 아날로그 지연셀의 수에 따라 피드백신호 발생장치 전체의 지연시간이 제어된다.
따라서, 디지탈 제어신호의 비트수, 각 아날로그 지연셀 내의 지연부의 수, 및 아날로그 지연셀의 수를 정함으로써 보다 정교한 지연시간 조절이 가능하게 된다.
도 6은 본 발명의 다른 실시예에 따른 피드백신호 발생장치를 나타내는 구성도이다.
본 실시예에서는 디지탈 제어신호로서 테스트 모드신호 TM<0:3>를 이용하거 나 퓨즈 커팅을 이용하는 것을 제외하고는 도 1에서와 그 구성 및 각 구성의 동작원리가 동일하다. 따라서, 도 6에서는 도 1에서와 동일한 참조번호를 사용하였으며 그 동작설명은 생략한다.
이상 설명한 바와 같이, 본 발명의 피드백신호 발생장치는 디지탈 신호를 이용하여 피드백신호의 지연을 조절하지 않고 디지탈 신호를 아날로그 신호로 변환한 후 변환된 아날로그 신호를 이용하여 피드백신호의 지연을 조절함으로써 PVT의 변화에 따른 피드백신호의 변동을 최소화하여 메모리의 동작중 발생하는 tAC의 변화를 최소화할 수 있는 효과가 있다.

Claims (6)

  1. 인에이블신호가 활성화시 일정 레벨의 바이어스전압을 생성하여 출력하는 바이어스전압 발생부와;
    상기 바이어스전압에 의해 구동되며 일정 비트수의 디지탈 제어신호를 상기 디지탈 제어신호에 따라 그 크기가 가변되는 제1,제2 아날로그 제어신호로 변환하여 출력하는 DAC와;
    상기 바이어스전압 및 상기 제1,제2 아날로그 제어신호의 크기비에 따라 입력신호를 지연시켜 피드백신호를 출력하는 아날로그 지연부를 포함하여 구성되는 지연고정루프에서의 피드백신호 발생장치.
  2. 제 1항에 있어서, 상기 DAC는
    제 1 출력단을 통해 흐르는 전류량에 따라 제 2 출력단으로 상기 아날로그 제어신호를 발생시키는 전류 발생부와;
    상기 제 1 출력단에 연결되며, 상기 바이어스전압 및 상기 디지탈 제어신호에 따라 상기 제 1 출력단을 통해 흐르는 전류량을 조절하는 전류량 조절부와;
    상기 제 2 출력단을 통해 출력되는 상기 아날로그 제어신호의 레벨을 조절하여 상기 아날로그 지연부로 출력하는 제어신호 조절부를 포함하는 지연고정루프에서의 피드백신호 발생장치.
  3. 제 2항에 있어서, 상기 전류 발생부는
    상기 아날로그 제어신호의 수에 대응되게 구비되며 제 1 출력단이 상기 전류량 조절부와 연결되고 제 2 출력단은 상기 제어신호 조절부와 각각 연결되는 복수개의 커런트 미러들을 포함하는 것을 특징으로 하는 지연고정루프에서의 피드백신호 발생장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 디지탈 제어신호는 테스트 모드신호인 지연고정루프에서의 피드백신호 발생장치.
  5. 제 1항에 있어서, 상기 아날로그 지연부는
    상기 바이어스전압에 따라 상기 입력신호를 일정시간 지연시키는 적어도 하나의 지연부와;
    상기 아날로그 제어신호에 따라 상기 입력신호 또는 상기 지연부의 출력신호를 지연시켜 출력하는 지연 조절부를 포함하는 적어도 하나의 아날로그 지연셀들을 포함하는 것을 특징으로 하는 지연고정루프에서의 피드백신호 발생장치.
  6. 제 5항에 있어서, 상기 지연 조절부는
    최소 지연값을 갖는 제 1 아날로그 제어신호에 따라 상기 입력신호의 지연을 조절하며, 최대 지연값을 갖는 제 2 아날로그 제어신호에 따라 상기 지연부의 출력신호의 지연을 조절하는 것을 특징으로 하는 지연고정루프에서의 피드백신호 발생장치.
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