KR100892645B1 - 데이터 출력 클럭을 생성하는 반도체 집적 회로 - Google Patents

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Abstract

데이터 출력 클럭 신호를 제공하는 반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 복수의 테스트 모드 신호 및 복수의 퓨즈 신호를 수신하여 외부 구동 전원으로부터의 전위차가 일정한 바이어스 전압을 생성하는 바이어스 전압 생성부, 및 외부 클럭 신호를 버퍼링하여 데이터 출력 클럭 신호를 제공하는 클럭 신호 제어부를 포함하되, 클럭 신호 제어부는 동작 전위의 하한 전위로 상기 바이어스 전압을 인가받는다.
데이터, 출력, 클럭 신호, 고속화 동작

Description

데이터 출력 클럭을 생성하는 반도체 집적 회로{Semiconductor Integrated Circuit for Generating Data Output Clock}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 데이터 출력 클럭 신호를 생성하는 반도체 집적 회로에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory; DRAM) 및 에스램(Static Random Access Memory; SRAM) 등과 같은 통상의 반도체 집적 회로는 메모리 셀 어레이로부터 독출된 데이터를 외부에 출력하기 위해 데이터 출력버퍼를 구비한다. 그리하여, 데이터 출력 클럭 신호에 동기된 데이터는 데이터 출력 버퍼를 경유하여 입출력 패드로 출력된다. 여기서의 데이터 출력 클럭 신호는 외부 클럭으로부터 일정시간 딜레이되어 펄스 형태로 생성될 수 있다. 따라서, 외부 클럭 신호인가 후 일정시간 딜레이되어 생성되는 데이터 출력 클럭 신호에 의해 데이터를 출력시킨다. 이러한 외부 클럭 신호의 스윙 레벨과 데이터 출력 클럭 신호의 스윙 레벨은 동일한 레벨이다. 즉, 외부 클럭 신호 및 데이터 출력 클럭 신호는 동작 전위의 상 한 전위인 외부 구동 전원 레벨로부터 하한 전위인 접지 전원 레벨의 범위로 스윙하며 동작한다.
한편, 최근에는 고속화 추세에 따라 반도체 집적 회로의 고속 동작이 요구된다. 하지만, 외부 구동 전원이 저전압이면 외부 클럭 신호 및 데이터 출력 클럭 신호도 상한 전위의 저전압 레벨로부터 하한 전위인 접지 전원 레벨로 동작한다. 그리하여, 저전압의 동작 전압 레벨을 갖는 데이터 출력 클럭에 동기되어 출력되는 데이터 억세스 시간(data access time; 이하‘tAC’라고 함)은 불리할 수 있다. 한편, tAC를 개선하기 위하여 동작 전압을 소정 높이면, 안정된 데이터를 출력하기 위해 소정 시간동안 데이터를 지속시켜야 하는 데이터 보유 시간(data hold time; 이하 ‘tOH’라고 함)을 만족하기 어려워진다.
본 발명의 기술적 과제는 데이터 출력 클럭 신호의 전위 레벨을 조정함으로써 tAC 및 tOH 특성이 개선되는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 복수의 테스트 모드 신호 및 복수의 퓨즈 신호를 수신하여 외부 구동 전원으로부터의 전위차가 일정한 바이어스 전압을 생성하는 바이어스 전압 생성부, 및 외부 클럭 신호를 버퍼링하여 데이터 출력 클럭 신호를 제공하는 클럭 신호 제어부를 포함하되, 클럭 신호 제어부는 동작 전위의 하한 전위로 상기 바이어스 전압을 인가받는다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 활성화된 복수의 테스트 모드 신호 및 복수의 퓨즈 신호의 수에 따라 전압 레벨을 가변시키며 조정되는 바이어스 전압을 생성하는 바이어스 전압 생성부, 및 외부 클럭 신호를 버퍼링하여 데이터 출력 클럭 신호를 제공하되, 상기 바이어스 전압을 인가받아 상기 데이터 출력 클럭 신호를 제공하는 클럭 신호 제어부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또다른 실시예에 따른 반도체 집적 회로는, 복수의 테스트 모드 신호 및 복수의 퓨즈 신호에 응답하여 생성된 바이어스 전압을 인가받아 외부 클럭 신호를 버퍼링하여 데이터 출력 클럭 신 호를 제공하되, 상기 바이어스 전압은 외부 구동 전원으로부터의 전위차가 일정한 데이터 출력 클럭 생성부, 및 상기 데이터 출력 클럭 신호에 동기되어 출력됨으로써, 상기 외부 구동 전원의 변동에 안정적인 데이터를 출력시키는 데이터 출력 버퍼부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또다른 실시예에 따른 반도체 집적 회로는, 활성화된 복수의 테스트 모드 신호 및 복수의 퓨즈 신호의 수에 따라 전압 레벨이 조정되는 바이어스 전압을 인가받아 데이터 출력 클럭 신호를 제공하는 데이터 출력 클럭 생성부, 및 데이터 출력 클럭 신호에 동기되어 출력됨으로써, 외부 구동 전원의 변동에 안정적인 데이터를 출력시키는 데이터 출력 버퍼부를 포함한다.
본 발명에 의하면 외부 구동 전원으로부터의 전위차가 일정한 레벨을 갖도록 바이어스 전압을 생성한다. 그리하여 바이어스 전압 레벨이 인가된 데이터 출력 클럭 신호를 생성한다. 이러한 데이터 출력 클럭 신호에 동기된 데이터는, 외부 구동 전원이 저전압이어도 이로부터 소정의 전위차를 확보한 데이터 출력 클럭 신호에 의해 동작하므로 저전압에서의 tAC 특성이 개선될 수 있다. 또한, 외부 구동 전원이 소정 높은 전압이어도, 이로부터 소정의 전위차를 확보한 데이터 출력 클럭 신호에 의해 동작하므로 tOH 특성이 개선될 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로(10)를 나타낸 개념적인 블록도이다.
도 1을 참조하면, 반도체 집적 회로(10)는 데이터 출력 클럭 신호 생성부(100), 데이터 출력 버퍼부(200), 어드레스 버퍼부(300) 및 메모리 셀 블록(400)을 포함한다.
우선, 데이터 출력 클럭 신호 생성부(100)는 클럭 신호 제어부(130) 및 바이어스 전압 생성부(150)를 포함한다. 또한, 클럭 신호 제어부(130)는 클럭 입력 버퍼부(110) 및 펄스 생성부(120)를 포함한다.
보다 구체적으로, 클럭 입력 버퍼부(110)는 외부 클럭 신호(CLK)를 버퍼링하여 내부 클럭 신호(CLKi)를 제공한다. 펄스 생성부(120)는 내부 클럭 신호(CLKi)를 수신하여 데이터(DATA)의 출력 기준이 되는 데이터 출력 클럭 신호(CLKDQ)를 제공한다. 특히, 클럭 입력 버퍼부(110) 및 펄스 생성부(120)는 본 발명의 일 실시예에 따라 제 1 전압 범위를 갖는 제 1 바이어스 전압(VLOW1)을 인가받아 제어된다. 여기서의 제 1 전압 범위는 예를 들어, -0.4V 내지 0V 일 수 있다. 이러한 제 1 바이어스 전압(VLOW1)은 클럭 입력 버퍼부(110) 및 펄스 생성부(120)의 접지 전원(VSS) 레벨 대신 바이어스되는 전압으로서 이용된다. 이로써, 데이터 출력 클럭 신호(CLKDQ)는 특히 저전압에서의 외부 클럭 신호(CLK)의 스윙 레벨(예컨대, 1.6V 로부터 0V)보다 조정된(tuned) 레벨(예컨대 1.6V 로부터 -0.4V)의 스윙 레벨을 갖는 신호로서 제공될 수 있다.
본 발명의 일 실시예에 따른 바이어스 전압 생성부(150)는 복수의 테스트 모드 신호(TM<0:1>) 및 복수의 퓨즈 신호(fuse<0:1>)를 수신하여 외부 구동 전원(VDD)로부터의 전위차가 일정한 제 1 바이어스 전압(VLOW1)을 생성한다. 설명의 편의상, 일 실시예에서는 제 1 바이어스 전압(VLOW1)을 인가받는 것으로만 예시한다. 그러나, 바이어스 전압 생성부(150)는 다른 전압 범위를 갖는 제 2 바이어스 전압(VLOW2; 미도시)을 생성할 수도 있다. 이러한 바이어스 전압 생성부(150)에 대한 자세한 설명은 후술하기로 한다.
한편, 어드레스 버퍼부(300)는 외부로부터 어드레스 신호(address)를 수신하여 일시적으로 저장한다. 메모리 셀 블록(400)의 로우 및 컬럼 디코더(410, 420)는 어드레스 버퍼부(300)에 저장된 어드레스 신호(address)를 디코딩한다. 그리하여, 디코딩된 어드레스에 의해 지정된 메모리 셀 어레이(430)의 특정 메모리 셀로부터 데이터(DATA)를 데이터 출력 버퍼부(200)에 제공한다.
데이터 출력 버퍼부(200)는 데이터(DATA)를 수신하여, 스윙 레벨이 조정되어 동작 속도가 개선된 데이터 출력 클럭 신호(CLKDQ)에 동기되어 출력 신호(DOUT)를 패드(미도시)에 제공한다.
도 2a 내지 도 2b는 도 1에 따른 바이어스 전압 생성부(150)의 개념적인 블록도 및 회로도이다. 도 2a 내지 도 2b를 참조하여, 전압 생성부(150)에 대하여 자세히 설명하기로 한다.
우선, 바이어스 전압 생성부(150)는 복수의 테스트 모드 신호(TM<0:1>) 및 퓨즈 신호(fuse<0:1>)를 수신하여 제 1 전압 범위를 갖는 제 1 바이어스 전압(VLOW1) 또는 제 2 전압 범위를 갖는 제 2 바이어스 전압(VLOW2)을 제공할 수 있다.
바이어스 전압 생성부(150)는 제 1 전압 조정부(151), 제 2 전압 조정부(152), 전압 제공부(153) 및 기준 전압 생성부(154)를 포함한다.
보다 구체적으로, 제 1 전압 조정부(151)는 제 1 테스트 모드 신호(TM0) 및 제 1 퓨즈 신호(fuse0)를 수신하여 제 1 강하 전압(VR1)을 제공한다. 그리하여, 제 1 전압 조정부(151)는 제 1 테스트 모드 신호(TM0) 또는 제 1 퓨즈 신호(fuse0)의 활성화된 레벨에 응답하여 활성화된다.
이러한 제 1 전압 조정부(151)는 제 1 노어 게이트(NR1), 다수의 인버터(IV1, IV2), 제 1 패스 게이트(TR1) 및 제 1 및 제 2 저항(R1, R2)을 포함한다. 그리하여, 제 1 노어 게이트(NR1)는 제 1 테스트 모드 신호(TM0) 또는 제 1 퓨즈 신호(fuse0)를 수신하여 활성화된 하이 레벨에 응답하여 로우 레벨의 신호를 제공한다. 따라서, 제 1 패스 게이트(TR1)가 턴온됨으로써, 제 1 저항(R1) 에 의해 전압 강하된 전압인 제 1 강하 전압(VR1)을 노드 a에 제공한다.
한편, 제 2 전압 조정부(152)는 제 2 노어 게이트(NR2), 다수의 인버터(IV3, IV4), 제 2 패스 게이트(TR2) 및 제 3 및 제 4 저항(R3, R4)을 포함한다. 제 2 전압 조정부(152)의 동작 원리도 제 1 전압 조정부(151)와 동일하므로 중복되는 설명은 생략하기로 한다. 또한, 여기서는 제 1 및 제 2 전압 조정부(151, 152)로 예시하나, 이에 제한되는 것은 아니며 전압을 미세하게 조정하기(tuning) 위해서는 그 이상의 전압 조정부를 구비할 수 있음은 물론이다.
전압 제공부(153)는 기준 전압(VCTRL)에 의해 활성화되어 제 1 및 제 2 전압 조정부(151, 152)의 활성화 여부에 따라 조정된 전압 레벨을 제 1 또는 제 2 바이어스 전압(VLOW1, VLOW2)으로 제공한다. 전압 제공부(153)는 NMOS 트랜지스터(NM)를 포함한다. NMOS 트랜지스터(NM)는 기준 전압(VCTRL)을 수신하는 게이트, 벌크 바이어스 전원(VBB)에 연결되는 소스, 제 1 또는 제 2 바이어스 전압(VLOW1, VLOW2)을 제공하는 드레인을 포함한다.
기준 전압 생성부(154)는 복수의 저항(Ra-Rd)을 포함하며, 기준 전압 생성부(154)의 일측은 외부 구동 전원(VDD)에, 타측은 벌크 바이어스 전원(VBB)에 연결된다. 따라서, 외부 구동 전원(VDD)이 인가되어 벌크 바이어스 전원(VBB)으로의 전류 경로가 형성되며, 저항(Ra-Rd)에 의해 분배되는 전압을 기준 전압(VCTRL)으로 제공한다. 여기서는 저항에 의해 분배되는 전압으로 기준 전압(VCTRL)을 제공하는 것으로 예시하였으나, 다른 기준 전압 생성기를 이용할 수 있음은 물론이다.
계속해서 도 2b를 참조하여 전압 생성부(150)의 동작을 설명하면, 기준 전압(VCTRL)에 의해 NMOS 트랜지스터(NM)가 턴온되며, 외부 구동 전원(VDD)으로부터 벌크 바이어스 전원(VBB)으로의 전류 경로가 형성된다. 소정 원하는 전압 범위를 갖는 제 1 바이어스 전압(VLOW1)을 생성하기 위하여 활성화된 제 1 테스트 모드 신호(TM0)를 인가한다. 활성화된 제 1 테스트 모드 신호(TM0)에 의해 제 1 전압 조정부(151)가 활성화되어 제 1 강하 전압(VR1)을 노드 a에 제공한다. 이때, 비활성화된 제 2 테스트 모드 신호(TM1)를 인가하므로 제 2 전압 조정부(152)는 동작시키지 않는다.
한편, 제 1 전압 조정부(151)를 활성화시키는 신호로서, 제 1 테스트 모드 신호(TM0) 또는 제 1 퓨즈 신호(fuse0)를 제공할 수 있다. 따라서, 이 경우에는 제 1 퓨즈 신호(fuse0)는 활성화된 레벨이 아니어도 상관없다. 제 1 테스트 모드 신호(TM0) 인가 후, 소정 원하는 바이어스 전압을 얻게 되면, 이후 패키지 상태에서 제 1 퓨즈 신호(fuse0)를 활성화된 레벨로 제공한다. 제 1 퓨즈 신호(fuse0)는 퓨즈를 컷팅하면 활성화된 하이 레벨로 제공되는 신호이다. 다시 말하면, 제 1 테스트 모드 신호(TM0)를 인가하여 만족된 바이어스 전압을 얻게 되면, 패키지 상태에서 이에 대응하는 제 1 퓨즈(미도시)를 컷팅하여 활성화된 하이 레벨의 제 1 퓨즈 신호(fuse0)를 제공할 수 있다. 즉, 제 1 테스트 모드 신호(TM0)와 제 1 퓨즈 신호(fuse0)는 제 1 전압 조정부(151)를 활성화 시키는 인에이블 신호로서의 동일한 동작을 하나, 사용되는 제품 레벨이 다를 뿐이다.
제 1 전압 조정부(151)는 활성화되고 제 2 전압 조정부(152)는 비활성화되므로, NMOS 트랜지스터(NM)의 드레인에 걸리는 전압은 제 1 강하 전압(VR1)에 준하는 전압이 될 것이다. 물론, 제 3 및 제 4 저항(R3, R4)에 의한 소정의 전압 강하가 일어나므로 제 1 바이어스 전압(VLOW1)이 제 1 강하 전압(VR1)과 동일한 레벨의 전압은 아닐 수 있다. 그러나, 각 저항(R1-R4)의 크기에 따라 제 3 및 제 4 저항(R3-R4)에 의해 강하된 전압의 크기는 작도록 할 수 있다. 따라서, 제 1 전압 조정부(151)가 활성화될 경우, 제 1 강하 전압(VR1)이 제 1 바이어스 전압(VLOW1)에 결정적인(dominant) 레벨로 작용할 수 있다.
여전히 원하는 제 1 바이어스 전압(VLOW1) 레벨이 아니면 제 2 전압 조정부(152)도 활성화시킨다. 활성화된 제 2 전압 조정부(152)에 의해, 제 2 강하 전압(VR2)이 노드 b에 제공된다. 이와 같이, 제 1 및 제 2 전압 조정부(151, 152)를 모두 활성화시키면서, 제 1 강하 전압(VR1) 및 제 2 강하 전압(VR2)에 의해 전압 레벨을 미세하게 조정함으로써 바이어스 전압(VLOW1)을 제공할 수 있다. 이러한 전압 생성부(150)의 동작으로, 전술한 바와 같이, 제 1 전압 범위, -0.4V 내지 0V의 전압 범위를 갖는 제 1 바이어스 전압(VLOW1)을 제공할 수 있다.
한편, 기준 전압(VCTRL)의 전압 레벨을 변경하거나 다수의 저항들(R1-R4)의 크기를 변경함으로써 제 2 전압 범위를 갖는 제 2 바이어스 전압(VLOW2)을 제공할 수 있다. 여기서 제 2 바이어스 전압(VLOW2)의 전압 범위는 예컨대, -0.2V 내지 0.2V일 수 있다.
도 3a 내지 도 3b는 제 1 및 제 2 바이어스 전압(VLOW1, VLOW2)의 전압 범위를 그래프로 도시한 것이다.
도 3a는 외부 구동 전원(VDD)이 1.6V에서 2.0V까지 변할 때, 본 발명의 일 실시예에 따른 제 1 바이어스 전압(VLOW1)은 -0.4V 내지 0V까지 변하는 것을 알 수 있다.
종래에는 외부 클럭 신호(CLK) 및 데이터 출력 클럭 신호(CLKDQ)가 외부 구동 전원(VDD) 레벨 및 접지 전원 레벨(VSS)의 스윙 레벨로 동작한다. 따라서, 저전압, 예를 들어 1.6V의 외부 구동 전원(VDD)의 레벨을 갖는 외부 클럭 신호(CLK)에 응답하는 데이터 출력 클럭 신호(CLKDQ)도 전위차가 작아진 레벨로 동작하므로 동 작 속도가 저하될 수 있다. 따라서, 이러한 데이터 출력 클럭 신호(CLKDQ)에 동기되어 데이터(DATA)를 출력시키려면 tAC 특성이 취약할 수 있었다. 만약, 이를 개선하기 위해 외부 클럭 신호(CLK)의 동작 상한 전위를 소정의 전압 레벨로 상승시키면 tAC와 상충 관계(trade off)인 tOH 특성이 취약할 수 있었다.
하지만, 본 발명의 일 실시예에 따른 제 1 바이어스 전압(VLOW1)은 외부 구동 전원(VDD)의 1.6V이면, 이에 대응하여 소정의 전위차를 확보하도록 접지 전원(VSS) 보다 낮은 -0.4V를 가진다. 이때의 외부 구동 전원(VDD)으로부터 제 1 바이어스 전압(VLOW1)의 전위차를 △V1이라 하고, 외부 구동 전원(VDD)의 2.0V에 대응하는 제 1 바이어스 전압(VLOW1)의 전위차를 △V2이라고 예시한다. 이러한 △V1과 △V2는 항상 일정한 전위차를 갖는다. 즉, 본 발명의 일 실시예에 따르면 외부 구동 전원(VDD)의 변화 기울기를 따라 같은 기울기로 변동되는 제 1 바이어스 전압(VLOW1)을 생성할 수 있다. 이러한 제 1 바이어스 전압(VLOW1)을 접지 전원(VSS) 대신 데이터 출력 클럭 신호(CLKDQ)의 바이어스 전압으로 인가한다면, 외부 구동 전원(VDD)이 저전압이 되는 만큼의 전위차 손실을 보상할 수 있다.
다시 말하면, 외부 구동 전원(VDD)의 변동에도 일정한 전위차를 갖는 제 1 바이어스 전압(VLOW1)을 생성하고, 이를 데이터 출력 클럭 신호(CLKDQ)에 인가하여 동작 속도를 개선함으로써, 데이터(DATA) 출력시 타이밍 마진을 개선할 수 있다.
도 3b는 도 3a와 동일한 원리로 생성된 제 2 바이어스 전압(VLOW2)을 예시하였다. 도 3a와 다른 점은, 제 2 바이어스 전압(VLOW2)의 전압 범위가 -0.2V 내지 0.2V라는 것이며, 또한 전위차, △V3과 △V4는 동일한 전위차를 가지나, △V1과 △ V2의 전위차인 2.0V 보다는 작은 크기의 1.8V 정도의 전위차를 갖는 것을 예시한 것이다.
이는, 회로의 동작 특성에 따라 조금 더 전위차를 좁히는 바이어스 전압을 생성할 수 있음을 예로 든 것으로, 수치에는 중요한 의미가 없음은 물론이다. 중요한 것은, 외부 구동 전원(VDD)의 변동에도 일정한 전위차를 확보하도록 바이어스 전압을 생성하는 것이다.
본 발명의 일 실시예에 따라 이러한 제 1 바이어스 전압(VLOW1)이 데이터 출력 클럭 신호(CLKDQ)에 적용되도록, 클럭 신호 제어부(130)에 인가되는 것을 설명하기로 한다.
도 4에 도시된 바와 같이, 클럭 신호 제어부(130)는 클럭 입력 버퍼부(110) 및 펄스 생성부(120)를 포함한다.
우선, 클럭 입력 버퍼부(110)는 제어부(111), 클럭 신호 수신부(112) 및 전류 미러부(113)를 포함한다. 여기서, 클럭 입력 버퍼부(110)는 통상적인 커런트 미러 타입의 버퍼부로 예시하나 이에 제한되는 것은 아니다. 또한 이러한 클럭 입력 버퍼부(110)는 당업자라면 이해 가능하기에 간략히 설명하기로 한다.
제어부(111)는 제 3 NMOS 트랜지스터(N3)를 포함한다. 제 3 NMOS 트랜지스터(N3)는 인에이블 신호(EN)를 수신하는 게이트, 제 1 바이어스전압(VLOW1)에 연결된 소스, 노드 c에 연결된 드레인을 포함한다.
클럭 신호 수신부(112)는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 각 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 서로 대향되어 위치하며, 각각의 게이트는 외부 클럭 신호(CLK) 및 반전된 외부 클럭 신호(/CLK)를 수신한다. 그리고, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소스는 노드 c에, 드레인은 전류 미러부(113)에 연결된다.
전류 미러부(113)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2)를 포함한다. 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 게이트는 서로 노드 d에 공통으로 연결되고, 소스는 외부 구동 전원(VDD)에, 드레인은 각각 노드 e 및 노드 d에 연결된다.
클럭 입력 버퍼부(110)는 활성화된 하이 레벨의 인에이블 신호(EN)를 수신하면 제 3 NMOS 트랜지스터(N3)가 턴온되어 동작하며, 수신된 외부 클럭 신호(CLK)에 응답하여 내부 클럭 신호(CLKi)로 제공할 수 있다.
이때, 회로 소자의 접지 전원(VSS) 대신 제 1 바이어스 전압(VLOW1)이 연결되도록 한다. 즉, 클럭 신호 제어부(130)의 동작 전위 하한 전위를 제 1 바이어스 전압(VLOW1) 범위로 바이어싱한다. 이로써, 외부 구동 전원(VDD)의 변동에도 일정한 전위차를 확보할 수 있으므로, 저전압의 스윙 레벨을 갖는 외부 클럭 신호(CLK)가 입력되어도 이에 응답하는 내부 클럭 신호(CLKKi)를 생성시키는 속도는 개선될 수 있다.
다음은, 펄스 생성부(120)를 설명하기로 한다.
펄스 생성부(120)는 내부 클럭 신호(CLKi)를 수신하여 데이터 출력 클럭 신호(CLKDQ)를 제공한다. 펄스 생성부(120)는 지연부(121), 낸드 게이트(ND) 및 제 5 인버터(IV5)를 포함한다. 또한 지연부(121)는 다수의 인버터(IV2-IV4)를 포함한다. 그리하여, 펄스 생성부(120)는 내부 클럭 신호(CLKi) 및 반전 지연된 내부 클럭 신 호(CLKi)를 수신하는 낸드 게이트(ND)의 낸드 동작에 따라 펄스 형태의 신호를 생성할 수 있다.
펄스 생성부(120)에서도, 각 회로 소자의 접지 전원(VSS)대신 제 1 바이어스 전압(VLOW1)을 연결하도록 한다.
이와 같이, 클럭 신호 제어부(130)의 접지 전원(VSS) 대신 제 1 바이어스 전압(VLOW1)을 인가함으로써, 외부 구동 전원(VDD)에 변동이 생기더라도 전위차 손실을 보상하도록 일정한 전위차를 확보하며 동작 속도가 개선된 데이터 출력 클럭 신호(CLKDQ)를 제공할 수 있다.
이러한 동작 속도가 개선된 데이터 출력 클럭 신호(CLKDQ)에 의해 데이터(DATA)가 출력되는 데이터 출력 버퍼부(200)를 설명하기로 한다.
도 5는 데이터 출력 버퍼부(200)의 개념적인 블록도이다.
데이터 출력 버퍼부(200)는 다수의 인버터(IV1-IV4), 패스 게이트(TR), 프리 드라이버(210) 및 출력 드라이버(220)를 포함한다.
데이터 출력 클럭 신호(CLK)의 하이 레벨에 응답하여 패스 게이트(TR)가 턴온됨으로써, 데이터(DATA)가 다수의 인버터(IV2-IV4)를 경유하여 프리 드라이버(210)에 제공된다.
출력 드라이버(220)는 프리 드라이버(210)의 출력 신호에 따라 풀업 또는 풀다운됨으로써 데이터(DATA)를 출력 신호(DOUT)으로서 입출력 패드(미도시)에 제공할 수 있다.
전술한 바와 같이, 외부 구동 전원(VDD)이 저전압이 되어도, 일정한 전위차 를 확보한 데이터 출력 클럭 신호(CLKDQ)에 의해 데이터(DATA)를 출력시키는 tAC의 마진(margin) 특성이 개선될 수 있다. 역으로 설명하면, 외부 구동 전원(VDD)의 변동에 tAC를 만족시키도록 데이터 출력 클럭 신호(CLKDQ)의 동작 레벨을 소정 높이지 않아도 되도록 일정한 전위차를 확보한 데이터 출력 클럭 신호(CLKDQ)을 생성함으로써 이로 인한 tOH의 마진 특성도 만족시킬 수 있다.
이로써, 본 발명의 일 실시예에 따른 바이어스 전압 생성부(150)를 구비함으로써, 외부 구동 전원(VDD)로부터의 전위차가 일정한 바이어스 전압을 생성할 수 있다. 또한, 바이어스 전압이 인가된 데이터 출력 클럭 신호(CLKDQ)를 생성함으로써, 외부 구동 전원(VDD)의 변동에도 안정적인 데이터(DATA)를 출력시킬 수 있다.
다음의 도 6은 제 2 전압 범위를 갖는 제 2 바이어스 전압(VLOW2)이 인가된 반도체 집적 회로(50)를 나타낸 블록도이다.
도 1과 동일 구성 요소에 대한 중복되는 설명은 생략하고, 다른 점만 자세히 설명하기로 한다.
데이터 출력 클럭 신호 생성부(100)는 클럭 신호 제어부(130), 레벨 쉬프터(140) 및 바이어스 전압 생성부(150)를 포함한다.
클럭 신호 제어부(130)에 제 1 바이어스 전압(VLOW1) 대신 제 2 바이어스 전압(VLOW2)을 인가한다. 여기서, 제 2 바이어스 전압(VLOW2)의 전압 범위는 예컨대, -0.2V 내지 0.2V로 예시한다.
즉, 본 발명의 다른 실시예에 따르면 외부 클럭 신호(CLK)에 응답하여 클럭 신호 제어부(130)에서는 클럭 펄스 신호(CLKP)를 제공한다. 이러한 클럭 펄스 신 호(CLKP)가 레벨 쉬프터(140)를 경유하여 데이터(DATA)의 출력 기준이 되는 데이터 출력 클럭 신호(CLKDQ)로서 제공된다.
전술한 대로, 제 2 바이어스 전압(VLOW2)의 상한(upper limt) 전위는 양의 전위이고, 하한(lower limit) 전위는 음의 전위가 된다. 이로 말미암아, 접지 전원(VSS)대신 연결되는 제 2 바이어스 전압(VLOW2)의 상한(upper limit) 0.2V를 인가받은 데이터(DATA)의 출력 기준이 되는 클럭 신호가, 이후 데이터(DATA)를 출력시키는 기준이 될 때, 완전한 로우 레벨로 동작하기 어려울 수 있다. 그러므로 클럭 신호 제어부(130)에 이러한 범위를 갖는 제 2 바이어스 전압(VLOW2)이 인가될 시, 데이터 출력 클럭 신호 생성부(100)는 안정적인 동작을 하도록 레벨을 쉬프팅시키는 레벨 쉬프터(140)를 더 포함한다.
즉, 제 2 바이어스 전압(VLOW2)이 인가된 클럭 신호 제어부(130) 및 레벨 쉬프터(140)를 경유한 데이터 출력 클럭 신호(CLKDQ)를 제공한다.
도 7은 레벨 쉬프터(140)를 상세히 나타낸 회로도이다.
레벨 쉬프터(140)는 클럭 펄스 신호(CLKP) 및 반전된 클럭 펄스 신호(CLKP)를 수신하여 동작하도록 제 1 내지 제 PMOS 트랜지스터(P11, P12), 및 제 1 내지 제 2 NMOS 트랜지스터(N11, N12)를 포함한다. 여기서 클럭 펄스 신호(CLKP)를 반전시키는 제 1 인버터(INV1)는 제 2 바이어스 전압(VLOW2)을 인가받는 인버터이다. 즉, 클럭 펄스 신호(CLKP) 및 반전된 클럭 펄스 신호(CLKP)는 동일한 스윙 레벨로 입력되도록 제 2 바이어스 전압(VLOW2)을 인가받도록 한다.
레벨 쉬프터(140)의 동작을 설명하면, 외부 구동 전원(VDD) 레벨 내지 제 2 바이어스 전압(VLOW2)의 스윙 레벨을 갖는 클럭 펄스 신호(CLKP)에 응답하여 제 1 또는 제 2 PMOS 트랜지스터(P11, P12)가 턴온된다.
우선, 로우 레벨, 그러나 0.2V 바이어스된 로우 레벨의 클럭 펄스 신호(CLKP)를 예로 든다.
이 경우, 제 1 PMOS 트랜지스터(P11)가 턴온됨으로써, 제 2 NMOS 트랜지스터(N12)가 연속 턴온되어 노드 f는 접지 전원(VSS) 레벨이 된다. 이러한 신호는 지연부(145)를 경유하여 데이터 출력 클럭 신호(CLKDQ)로 제공된다.
이때, 클럭 펄스 신호(CLKP)는 스윙 레벨이 조정되어 동작 속도가 개선된 신호이다. 그러나, 클럭 펄스 신호(CLKP)에 바이어스된 제 2 바이어스 전압(VLOW2)에 의한 레벨은 접지 전원(VSS) 보다 상승된 레벨이므로, 이후의 안정적인 동작을 하도록 접지 전원(VSS) 레벨로 레벨 쉬프팅(level shifting)한 것이다. 따라서, 이때의 데이터 출력 클럭 신호(CLKDQ)의 동작 전위 레벨은 0V로 셋팅될 수 있다. 그러나, 데이터 출력 클럭 신호(CLKDQ)는 동작 속도가 개선된 클럭 펄스 신호(CLKP)에 응답하여 레벨 쉬프팅되어 전달되므로 종래의 데이터 출력 클럭 신호(CLKDQ)보다는 동작 속도가 개선된 신호이다.
한편, 하이 레벨의 클럭 펄스 신호(CLKP)가 수신되는 경우를 설명하면, 반전된 클럭 펄스 신호(CLKP)를 수신한 제 2 PMOS 트랜지스터(P12)가 턴온됨으로써 노드 f는 하이 레벨의 신호가 제공된다. 따라서, 데이터 출력 클럭 신호(CLKDQ)는 외부 구동 전원(VDD) 레벨의 신호가 제공될 수 있다.
다시 말하면, 레벨 쉬프터(140)에 의해, 클럭 펄스 신호(CLKP)의 동작 상한 전위는 그대로 출력시키나, 바이어스되어 접지 전원(VSS)보다 상승된 하한 전위에 대해서는 접지 전원(VSS) 레벨로 레벨 쉬프팅하여 데이터 출력 클럭 신호(CLKDQ)로서 제공한다.
이상과 같이, 본 발명의 실시예들에 따르면, 외부 구동 전원으로부터 일정한 전위차를 확보하는 바이어스 전압을 생성하고, 이러한 바이어스 전압이 인가된 데이터 출력 클럭 신호 또는 클럭 펄스 신호를 생성한다. 그리하여, 이를 이용해서 데이터를 출력시킴으로써 tAC의 특성을 개선할 수 있다. 데이터의 tAC를 개선하기 위해서, 이러한 바이어스 전압을 적용하는 경로로는 데이터를 출력시키는데 관련된 클럭 생성 경로이면 본 발명의 목적 범위를 만족한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,
도 2a 내지 도 2b는 도 1에 따른 바이어스 전압 생성부의 블록도 및 회로도,
도 3a 내지 도 3b는 도 2에 따른 바이어스 전압의 그래프,
도 4는 도 1에 따른 클럭 신호 제어부의 회로도,
도 5는 데이터 출력 버퍼부의 개념적인 블록도,
도 6은 본 발명의 다른 실시예에 따른 반도체 집적 회로의 블록도, 및
도 7은 도 6에 따른 레벨 쉬프터의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 데이터 출력 클럭 신호 생성부 110 : 클럭 입력 버퍼부
120 : 펄스 생성부 130 : 클럭 신호 제어부
150 : 바이어스 전압 생성부 151 : 제 1 전압 조정부
152 : 제 2 전압 조정부 153 : 전압 제공부
154 : 기준 전압 생성부 200 : 데이터 출력 버퍼부

Claims (40)

  1. 복수의 테스트 모드 신호 및 복수의 퓨즈 신호를 수신하여 외부 구동 전원으로부터의 전위차가 일정한 바이어스 전압을 생성하는 바이어스 전압 생성부; 및
    상기 바이어스 전압을 인가받으며, 외부 클럭 신호를 버퍼링하여 데이터 출력 클럭 신호를 제공하는 클럭 신호 제어부를 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 바이어스 전압 생성부는,
    제 1 테스트 모드 신호 및 제 1 퓨즈 신호를 수신하여 제 1 강하 전압을 제공하는 제 1 전압 조정부;
    제 2 테스트 모드 신호 및 제 2 퓨즈 신호를 수신하여 제 2 강하 전압을 제공하는 제 2 전압 조정부;
    상기 제 1 및 제 2 전압 조정부의 활성화 여부에 따라 상기 바이어스 전압을 제공하는 전압 제공부; 및
    상기 전압 제공부를 활성화시키기 위한 기준 전압을 생성하는 기준 전압 생성부를 포함하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 제 1 전압 제어부는 제 1 테스트 모드 신호 또는 제 1 퓨즈 신호의 활성화된 레벨에 응답하여 제 1 강하 전압을 제공하는 반도체 집적 회로.
  4. 제 2항에 있어서,
    상기 제 2 전압 제어부는 제 2 테스트 모드 신호 또는 제 2 퓨즈 신호의 활성화된 레벨에 응답하여 제 2 강하 전압을 제공하는 반도체 집적 회로.
  5. 제 2항에 있어서,
    상기 전압 제공부는, 상기 기준 전압에 의해 활성화되어 상기 제 1 및 제 2 전압 조정부의 동작에 따라 조정되는 전압 레벨을 상기 바이어스 전압으로 제공하는 반도체 집적 회로.
  6. 제 5항에 있어서,
    상기 전압 제공부는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터는 상기 기준 전압을 수신하는 게이트, 벌크 바이어스 전원에 연결되는 소스, 상기 바이어스 전압을 제공하는 드레인을 포함하는 반도체 집적 회로.
  7. 제 2항에 있어서,
    상기 기준 전압 생성부의 일측은 외부 구동 전원에 연결되고, 타측은 벌크 바이어스 전원에 연결되는 반도체 집적 회로.
  8. 제 2항에 있어서,
    상기 바이어스 전압 생성부는, 상기 바이어스 전압의 동작 범위의 상한(upper limit) 전위가 양의 전위이면 레벨 쉬프터를 더 포함하는 반도체 집적 회로.
  9. 제 1항에 있어서,
    상기 클럭 신호 제어부는 동작 전위의 하한 전위로 상기 바이어스 전압을 인가받되,
    상기 외부 클럭 신호를 수신하여 버퍼링하여 내부 클럭 신호를 제공하는 클럭 입력 버퍼부; 및
    상기 내부 클럭 신호를 수신하여 펄스 신호로서의 상기 데이터 출력 클럭 신호로 제공하는 펄스 생성부를 포함하는 반도체 집적 회로.
  10. 활성화된 복수의 테스트 모드 신호 및 복수의 퓨즈 신호의 수에 따라 전압 레벨을 가변시키며 조정되는 바이어스 전압을 생성하는 바이어스 전압 생성부; 및
    상기 바이어스 전압을 인가받으며, 외부 클럭 신호를 버퍼링하여 데이터 출력 클럭 신호를 제공하는 클럭 신호 제어부를 포함하는 반도체 집적 회로.
  11. 제 10항에 있어서,
    상기 바이어스 전압 생성부는,
    제 1 테스트 모드 신호 및 제 1 퓨즈 신호를 수신하여 제 1 강하 전압을 제공하는 제 1 전압 조정부;
    제 2 테스트 모드 신호 및 제 2 퓨즈 신호를 수신하여 제 2 강하 전압을 제공하는 제 2 전압 조정부;
    상기 제 1 및 제 2 전압 조정부의 활성화 여부에 따라 상기 바이어스 전압을 제공하는 전압 제공부; 및
    상기 전압 제공부를 활성화시키기 위한 기준 전압을 생성하는 기준 전압 생성부를 포함하는 반도체 집적 회로.
  12. 제 11항에 있어서,
    상기 제 1 전압 제어부는 제 1 테스트 모드 신호 또는 제 1 퓨즈 신호의 활성화된 레벨에 응답하여 제 1 강하 전압을 제공하는 반도체 집적 회로.
  13. 제 11항에 있어서,
    상기 제 2 전압 제어부는 제 2 테스트 모드 신호 또는 제 2 퓨즈 신호의 활성화된 레벨에 응답하여 제 2 강하 전압을 제공하는 반도체 집적 회로.
  14. 제 11항에 있어서,
    상기 전압 제공부는 상기 기준 전압에 의해 활성화되어 상기 제 1 및 제 2 전압 조정부의 동작에 따라 조정되는 전압 레벨을 상기 바이어스 전압으로 제공하는 반도체 집적 회로.
  15. 제 14항에 있어서,
    상기 전압 제공부는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터는 상기 기준 전압을 수신하는 게이트, 벌크 바이어스 전원에 연결되는 소스, 상기 바이어스 전압을 제공하는 드레인을 포함하는 반도체 집적 회로.
  16. 제 11항에 있어서,
    상기 기준 전압 생성부의 일측은 외부 구동 전원에 연결되고, 타측은 벌크 바이어스 전원에 연결되는 반도체 집적 회로.
  17. 제 11항에 있어서,
    상기 바이어스 전압 생성부는, 상기 바이어스 전압의 동작 범위의 상한(upper limit) 전위가 양의 전위이면 레벨 쉬프터를 더 포함하는 반도체 집적 회로.
  18. 제 10항에 있어서,
    상기 클럭 신호 제어부는 동작 전위의 하한 전위로 상기 바이어스 전압을 인가받되,
    상기 외부 클럭 신호를 수신하여 버퍼링하여 내부 클럭 신호를 제공하는 클럭 입력 버퍼부; 및
    상기 내부 클럭 신호를 수신하여 펄스 신호로서의 상기 데이터 출력 클럭 신호로 제공하는 펄스 생성부를 포함하는 반도체 집적 회로.
  19. 복수의 테스트 모드 신호 및 복수의 퓨즈 신호에 응답하여 생성된 바이어스 전압을 인가받아 외부 클럭 신호를 버퍼링하여 데이터 출력 클럭 신호를 제공하되, 상기 바이어스 전압은 외부 구동 전원으로부터의 전위차가 일정한 데이터 출력 클럭 생성부; 및
    상기 데이터 출력 클럭 신호에 동기되어 출력됨으로써, 상기 외부 구동 전원의 변동에 안정적인 데이터를 출력시키는 데이터 출력 버퍼부를 포함하는 반도체 집적 회로.
  20. 제 19항에 있어서,
    상기 데이터 출력 클럭 생성부는,
    상기 복수의 테스트 모드 신호 및 복수의 퓨즈 신호를 수신하여 상기 바이어스 전압을 생성하는 바이어스 전압 생성부; 및
    상기 외부 클럭 신호를 버퍼링하여 상기 데이터 출력 클럭 신호를 제공하는 클럭 신호 제어부를 포함하되, 상기 클럭 신호 제어부의 동작 전위의 하한 전위로 상기 바이어스 전압을 인가받는 반도체 집적 회로.
  21. 제 20항에 있어서,
    상기 바이어스 전압 생성부는,
    제 1 테스트 모드 신호 및 제 1 퓨즈 신호를 수신하여 제 1 강하 전압을 제공하는 제 1 전압 조정부;
    제 2 테스트 모드 신호 및 제 2 퓨즈 신호를 수신하여 제 2 강하 전압을 제공하는 제 2 전압 조정부;
    상기 제 1 및 제 2 전압 조정부의 활성화 여부에 따라 상기 바이어스 전압을 제공하는 전압 제공부; 및
    상기 전압 제공부를 활성화시키기 위한 기준 전압을 생성하는 기준 전압 생성부를 포함하는 반도체 집적 회로.
  22. 제 21항에 있어서,
    상기 제 1 전압 제어부는 제 1 테스트 모드 신호 또는 제 1 퓨즈 신호의 활성화된 레벨에 응답하여 제 1 강하 전압을 제공하는 반도체 집적 회로.
  23. 제 21항에 있어서,
    상기 제 2 전압 제어부는 제 2 테스트 모드 신호 또는 제 2 퓨즈 신호의 활성화된 레벨에 응답하여 제 2 강하 전압을 제공하는 반도체 집적 회로.
  24. 제 21항에 있어서,
    상기 전압 제공부는 상기 기준 전압에 의해 활성화되어 상기 제 1 및 제 2 전압 조정부의 동작에 따라 조정되는 전압 레벨을 상기 바이어스 전압으로 제공하는 반도체 집적 회로.
  25. 제 24항에 있어서,
    상기 전압 제공부는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터는 상기 기준 전압을 수신하는 게이트, 벌크 바이어스 전원에 연결되는 소스, 상기 바이어스 전압을 제공하는 드레인을 포함하는 반도체 집적 회로.
  26. 제 21항에 있어서,
    상기 기준 전압 생성부의 일측은 외부 구동 전원에 연결되고, 타측은 벌크 바이어스 전원에 연결되는 반도체 집적 회로.
  27. 제 21항에 있어서,
    상기 바이어스 전압 생성부는, 상기 바이어스 전압의 동작 범위의 상 한(upper limit) 전위가 양의 전위이면 레벨 쉬프터를 더 포함하는 반도체 집적 회로.
  28. 제 19항에 있어서,
    상기 데이터 출력 버퍼부는,
    상기 데이터를 수신하는 프리 드라이버; 및
    상기 프리 드라이버의 출력 신호에 따라 풀업 또는 풀다운됨으로써 상기 데이터를 입출력 패드에 제공하는 출력 드라이버를 포함하는 반도체 집적 회로.
  29. 제 28항에 있어서,
    상기 데이터는 외부에서 제공되는 어드레스 신호에 의해 메모리 셀로부터 독출되는 반도체 집적 회로.
  30. 활성화된 복수의 테스트 모드 신호 및 복수의 퓨즈 신호의 수에 따라 전압 레벨이 조정된 바이어스 전압을 인가받아 데이터 출력 클럭 신호를 제공하는 데이터 출력 클럭 생성부; 및
    상기 데이터 출력 클럭 신호에 동기되어 출력됨으로써, 외부 구동 전원의 변 동에 안정적인 데이터를 출력시키는 데이터 출력 버퍼부를 포함하는 반도체 집적 회로.
  31. 제 30항에 있어서,
    상기 데이터 출력 클럭 생성부는 상기 복수의 테스트 모드 신호 및 복수의 퓨즈 신호를 수신하여 상기 바이어스 전압을 생성하는 바이어스 전압 생성부; 및
    상기 외부 클럭 신호를 버퍼링하여 상기 데이터 출력 클럭 신호를 제공하는 클럭 신호 제어부를 포함하되, 상기 클럭 신호 제어부의 동작 전위의 하한 전위로 상기 바이어스 전압을 인가받는 반도체 집적 회로.
  32. 제 31항에 있어서,
    상기 바이어스 전압 생성부는,
    제 1 테스트 모드 신호 및 제 1 퓨즈 신호를 수신하여 제 1 강하 전압을 제공하는 제 1 전압 조정부;
    제 2 테스트 모드 신호 및 제 2 퓨즈 신호를 수신하여 제 2 강하 전압을 제공하는 제 2 전압 조정부;
    상기 제 1 및 제 2 전압 조정부의 활성화 여부에 따라 상기 바이어스 전압을 제공하는 전압 제공부; 및
    상기 전압 제공부를 활성화시키기 위한 기준 전압을 생성하는 기준 전압 생성부를 포함하는 반도체 집적 회로.
  33. 제 32항에 있어서,
    상기 제 1 전압 제어부는 제 1 테스트 모드 신호 또는 제 1 퓨즈 신호의 활성화된 레벨에 응답하여 제 1 강하 전압을 제공하는 반도체 집적 회로.
  34. 제 32항에 있어서,
    상기 제 2 전압 제어부는 제 2 테스트 모드 신호 또는 제 2 퓨즈 신호의 활성화된 레벨에 응답하여 제 2 강하 전압을 제공하는 반도체 집적 회로.
  35. 제 32항에 있어서,
    상기 전압 제공부는 상기 기준 전압에 의해 활성화되어 상기 제 1 및 제 2 전압 조정부의 동작에 따라 조정되는 전압 레벨을 상기 바이어스 전압으로 제공하는 반도체 집적 회로.
  36. 제 35항에 있어서,
    상기 전압 제공부는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터는 상기 기준 전압을 수신하는 게이트, 벌크 바이어스 전원에 연결되는 소스, 상기 바이어스 전압을 제공하는 드레인을 포함하는 반도체 집적 회로.
  37. 제 32항에 있어서,
    상기 기준 전압 생성부의 일측은 외부 구동 전원에 연결되고, 타측은 벌크 바이어스 전원에 연결되는 반도체 집적 회로.
  38. 제 32항에 있어서,
    상기 바이어스 전압 생성부는, 상기 바이어스 전압의 동작 범위의 상한(upper limit) 전위가 양의 전위이면 레벨 쉬프터를 더 포함하는 반도체 집적 회로.
  39. 제 30항에 있어서,
    상기 데이터 출력 버퍼부는,
    상기 데이터를 수신하는 프리 드라이버; 및
    상기 프리 드라이버의 출력 신호에 따라 풀업 또는 풀다운됨으로써 상기 데이터를 입출력 패드에 제공하는 출력 드라이버를 포함하는 반도체 집적 회로.
  40. 제 39항에 있어서,
    상기 데이터는 외부에서 제공되는 어드레스 신호에 의해 메모리 셀로부터 독출되는 반도체 집적 회로.
KR1020070069622A 2007-07-11 2007-07-11 데이터 출력 클럭을 생성하는 반도체 집적 회로 KR100892645B1 (ko)

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