KR20070051062A - 백바이어스 전압 제어 회로 - Google Patents
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Abstract
본 발명은 백바이어스 전압 제어 회로에 관한 것으로서, 셀프 리프레쉬 모드시 백바이어스 전압 레벨을 변화시켜 트랜지스터의 오프 누설 전류를 감소시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 저항 분할 값에 따라 백바이어스 전압 레벨을 조정하여 제 1노드에 출력하는 백바이어스 전압 생성부와, 제 1노드의 출력 전압과 기설정된 기준전압을 비교하여 출력하는 비교부, 및 셀프 리프레쉬 모드의 진입시 상태를 달리하는 클럭신호에 따라 백바이어스 전압 생성부의 저항값을 선택적으로 조정하여 백바이어스 전압 레벨을 제어하는 백바이어스 전압 제어부를 포함하여, 셀프 리프레쉬 모드시 트랜지스터의 벌크에 인가되는 백바이어스 전압 레벨을 상승시킴으로써 트랜지스터의 오프 누설 전류를 줄일 수 있도록 한다.
Description
도 1은 일반적인 백바이어스 전압 제어 회로에 관한 회로도.
도 2는 본 발명에 따른 백바이어스 전압 제어 회로에 관한 회로도.
도 3은 본 발명에 따른 백바이어스 전압 제어 회로에 관한 동작 타이밍도.
도 4는 본 발명에 따른 백바이어스 전압이 인가되는 트랜지스터를 설명하기 위한 도면.
본 발명은 백바이어스 전압 제어 회로에 관한 것으로서, 셀프 리프레쉬 모드시 백바이어스 전압 레벨을 변화시켜 트랜지스터의 오프 누설 전류를 감소시킬 수 있도록 하는 기술이다.
도 1은 일반적인 백바이어스 전압 제어 회로에 관한 회로도이다.
종래의 백바이어스 전압 제어 회로는, 저항 R1,R2과 NMOS트랜지스터 N1~N4, 및 PMOS트랜지스터 P1를 구비한다.
여기서, 저항 R1,R2는 백바이어스전압 VBB 인가단과 접지전압단 사이에 직렬 연결된다. 그리고, NMOS트랜지스터 N1는 전원전압단과 노드 A 사이에 연결되어 게 이트 단자가 PMOS트랜지스터 P1와 공통 연결된다. PMOS트랜지스터 P1는 전원전압단과 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자가 드레인 단자와 공통 연결된다.
또한, NMOS트랜지스터 N2는 노드 A와 NMOS트랜지스터 N4 사이에 연결되어 게이트 단자가 노드 C에 연결된다. NMOS트랜지스터 N3는 PMOS트랜지스터 P1과 NMOS트랜지스터 N4 사이에 연결되어 게이트 단자를 통해 기준전압 Vref이 인가된다. NMOS트랜지스터 N4는 NMOS트랜지스터 N2,N3과 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블 신호 EN가 인가된다.
일반적으로 디램의 IDD6 전류는 셀프 리프레쉬 모드시 소모되는 전류를 나타내는 것으로, 디램의 품질을 결정하는 중요한 파라미터이다. 이러한 IDD6 전류가 작을수록 전력 소모가 줄어들게 되어 제품의 품질을 향상시킬 수 있도록 한다.
그런데, 상술된 구성을 갖는 종래의 백바이어스 전압 제어 회로는 셀프 리프레쉬 모드 또는 노말 모드시에 동일한 백바이어스 전압 VBB 레벨을 갖게 된다. 이에 따라, 셀프 리프레쉬 모드인지의 여부에 상관없이 트랜지스터의 벌크를 통해 동일한 백바이어스 전압 VBB이 인가되어 트랜지스터의 누설 전류가 증가하게 된다. 따라서, 디램 내부에서 트랜지스터의 누설 전류가 증가하여 IDD6 전류가 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 특히, 셀프 리프레쉬 모드의 진입시 노말 모드시 보다 백바이어스 전압 레벨을 증가시켜 트랜지스터의 오프 누설전류를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 백바이어스 전압 제어 회로는, 저항 분할 값에 따라 백바이어스 전압 레벨을 조정하여 제 1노드에 출력하는 백바이어스 전압 생성부; 제 1노드의 출력 전압과 기설정된 기준전압을 비교하여 출력하는 비교부; 및 셀프 리프레쉬 모드의 진입시 상태를 달리하는 클럭신호에 따라 백바이어스 전압 생성부의 저항 값을 선택적으로 조정하여 백바이어스 전압 레벨을 제어하는 백바이어스 전압 제어부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 백바이어스 전압 제어 회로에 관한 회로도이다.
본 발명은 비교부(100)와, 백바이어스 전압 생성부(200) 및 백바이어스 전압 제어부(300)를 구비한다.
여기서, 비교부(100)는 NMOS트랜지스터 N5~N8와 PMOS트랜지스터 P3를 구비한다. NMOS트랜지스터 N5는 전원전압단과 노드 A 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P3와 공통 연결된다. PMOS트랜지스터 P3는 전원전압단과 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자가 드레인 단자와 공통 연결된다.
또한, NMOS트랜지스터 N6는 노드 A와 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자가 노드 C에 연결된다. NMOS트랜지스터 N7는 PMOS트랜지스터 P3과 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 기준전압 Vref이 인가된다. NMOS트랜지스터 N8는 NMOS트랜지스터 N6,N7과 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블 신호 EN가 인가된다.
그리고, 백바이어스 전압 생성부(200)는 저항 R3,R4를 구비한다. 여기서, 저항 R3,R4는 백바이어스전압 VBB 인가단과 접지전압단 사이에 직렬 연결된다.
또한, 백바이어스 전압 제어부(300)는 PMOS트랜지스터 P2와 저항 R5를 구비한다. 여기서, PMOS트랜지스터 P2는 백바이어스 전압 VBB 인가단과 저항 R5 사이에 연결되어 게이트 단자를 통해 클럭신호 CLK이 인가된다. 저항 R5는 PMOS트랜지스터 P2와 노드 C 사이에 연결되어, 저항 R3과 병렬 연결된다. 이때, 저항 R5의 크기는 0.1~1000Ω으로 설정하는 것이 바람직하다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 3의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 인에이블 신호 EN가 활성화될 경우 NMOS트랜지스터 N8가 턴온되어 비교부(100)가 동작하게 된다. 이에 따라, 비교부(100)는 노드 A와 기준전압 Vref를 비교하여 노드 A의 전압이 기준전압 Vref 보다 크거나 작을 때 백바이어스 전압 생성부(200)가 동작하게 된다. 즉, 저항 R3,R4의 저항 분할 값에 의해 노드 A의 전위가 결정되며, 저항 R3,R4의 크기를 조정하여 백바이어스 전압 VBB을 생성한다.
이때, 노말 동작 모드시에는 명령신호 CMD로 셀프 리프레쉬 동작신호가 입력되지 않는다. 따라서, 도 3의 동작 타이밍도에서 보는 바와 같이 클럭신호 CLK이 하이 상태를 유지한다. 이에 따라, PMOS트랜지스터 P2가 턴오프되어 저항 R5을 제외한 저항 R3,R4의 저항 분할 값에 의해 백바이어스 전압 VBB의 레벨이 결정된다.
반면에, 셀프 리프레쉬 모드시 명령신호 CMD로 셀프 리프레쉬 동작 신호가 인가될 경우, 도 3의 동작 타이밍도에서 보는 바와 같이 클럭신호 CLK가 하이에서 로우 상태로 천이한다.
따라서, 클럭신호 CLK가 하이에서 로우로 천이하는 셀프 리프레쉬 모드의 진입시 클럭신호 CLK에 따라 PMOS트랜지스터 P2가 턴온된다. 이에 따라, 저항 R5이 저항 R3과 병렬 연결되어 노드 C의 전압이 노말 모드시의 상태보다 작아지게 된다. 따라서, 셀프 리프레쉬 모드시 NOP(Non Operation) 신호가 입력되기 이전까지 백바이어스 전압 생성부(200)의 출력인 백바이이어스 전압 VBB이 펌핑되어 노말 동작시보다 높은 백바이어스 전압 VBB이 생성된다.
이러한 백바이어스 전압 VBB는 도 4에 도시된 바와 같이 트랜지스터 T의 벌크에 인가되는 전압이다. 이에 따라, 백바이어스 전압 VBB가 클수록 트랜지스터 T의 오프 누설전류가 줄어들게 된다.
따라서, 셀프 리프레쉬 모드시에는 외부 명령을 수행하지 않고 대기 상태가 되므로, 셀프 리프레쉬 모드에서는 백바이어스 전압 VBB을 증가시켜 트랜지스터 T의 오프 누설 전류를 감소시킴으로써 IDD6 전류를 감소시킬 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 셀프 리프레쉬 모드시 백바이어스 전압 레벨을 변화시켜 트랜지스터의 오프 누설 전류를 감소시킴으로써 IDD6 전류를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 저항 분할 값에 따라 백바이어스 전압 레벨을 조정하여 제 1노드에 출력하는 백바이어스 전압 생성부;상기 제 1노드의 출력 전압과 기설정된 기준전압을 비교하여 출력하는 비교부; 및셀프 리프레쉬 모드의 진입시 상태를 달리하는 클럭신호에 따라 상기 백바이어스 전압 생성부의 저항값을 선택적으로 조정하여 상기 백바이어스 전압 레벨을 제어하는 백바이어스 전압 제어부를 포함하는 것을 특징으로 하는 백바이어스 전압 제어 회로.
- 제 1항에 있어서, 상기 백바이어스 전압 생성부는상기 백바이어스 전압의 인가단과 접지전압단 사이에 직렬 연결된 복수개의 저항을 포함하는 것을 특징으로 하는 백바이어스 전압 제어 회로.
- 제 1항 또는 제 2항에 있어서, 상기 백바이어스 전압 제어부는상기 백바이어스 전압 생성부에 포함된 저항과 병렬 연결된 저항; 및상기 클럭신호의 상태에 따라 상기 저항과 상기 백바이어스 전압 생성부를 선택적으로 연결하는 스위칭 소자를 포함하는 것을 특징으로 하는 백바이어스 전압 제어 회로.
- 제 3항에 있어서, 상기 스위칭 소자는 상기 백바이어스 전압의 인가단과 상기 저항 사이에 연결되어 게이트 단자를 통해 상기 클럭신호가 인가되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 백바이어스 전압 제어 회로.
- 제 1항에 있어서, 상기 백바이어스 전압 제어부는 상기 클럭신호가 하이에서 로우로 천이하는 상기 셀프 리프레쉬 모드시 상기 백바이어스 전압 레벨을 상승시키도록 제어함을 특징으로 하는 백바이어스 전압 제어 회로.
Priority Applications (1)
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| KR1020050108480A KR20070051062A (ko) | 2005-11-14 | 2005-11-14 | 백바이어스 전압 제어 회로 |
Applications Claiming Priority (1)
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| KR1020050108480A KR20070051062A (ko) | 2005-11-14 | 2005-11-14 | 백바이어스 전압 제어 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070051062A true KR20070051062A (ko) | 2007-05-17 |
Family
ID=38274343
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| KR1020050108480A KR20070051062A (ko) | 2005-11-14 | 2005-11-14 | 백바이어스 전압 제어 회로 |
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| KR (1) | KR20070051062A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100892645B1 (ko) * | 2007-07-11 | 2009-04-09 | 주식회사 하이닉스반도체 | 데이터 출력 클럭을 생성하는 반도체 집적 회로 |
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2005
- 2005-11-14 KR KR1020050108480A patent/KR20070051062A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100892645B1 (ko) * | 2007-07-11 | 2009-04-09 | 주식회사 하이닉스반도체 | 데이터 출력 클럭을 생성하는 반도체 집적 회로 |
| US7567117B2 (en) | 2007-07-11 | 2009-07-28 | Hynix Semiconductor, Inc. | Data output clock signal generating apparatus and semiconductor integrated circuit with the same |
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