JP2000293996A - メモリ回路 - Google Patents
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- Computer Security & Cryptography (AREA)
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Abstract
(57)【要約】
【課題】 簡易な構成でデータの書き込みを行うことが
できるとともに、使い勝手を向上させることができるメ
モリ回路を得ること。 【解決手段】 本発明は、内部電源からのバイアス電圧
Ｖccが一端に印加され、その断／続状態により０／１デ
ータを記憶するヒューズ１０と、アノード端子がヒュー
ズ１０を介して内部電源に接続され、カソード端子が接
地されたサイリスタ１１と、ドレイン端子がサイリスタ
１１のゲート端子に接続され、ソース端子が接地された
Ｎチャネル型ＭＯＳトランジスタ１２と、Ｎチャネル型
ＭＯＳトランジスタ１３を介してヒューズ１０に記憶さ
れた０／１データを読み出す読出回路１４とを備えてい
る。
できるとともに、使い勝手を向上させることができるメ
モリ回路を得ること。 【解決手段】 本発明は、内部電源からのバイアス電圧
Ｖccが一端に印加され、その断／続状態により０／１デ
ータを記憶するヒューズ１０と、アノード端子がヒュー
ズ１０を介して内部電源に接続され、カソード端子が接
地されたサイリスタ１１と、ドレイン端子がサイリスタ
１１のゲート端子に接続され、ソース端子が接地された
Ｎチャネル型ＭＯＳトランジスタ１２と、Ｎチャネル型
ＭＯＳトランジスタ１３を介してヒューズ１０に記憶さ
れた０／１データを読み出す読出回路１４とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、回路のトリミン
グ、ワンタイムＲＯＭ（Read Only Memory）に用いられ
るヒューズを有するメモリ回路に関するものである。
グ、ワンタイムＲＯＭ（Read Only Memory）に用いられ
るヒューズを有するメモリ回路に関するものである。
【０００２】
【従来の技術】従来より、半導体集積回路中にポリシリ
コン等からなるヒューズを有するメモリ回路は、ヒュー
ズの断線の有／無により１／０のデータを記憶するもの
である。この種のメモリ回路は、製造後にユーザがデー
タを自由に書き込むことができる、プログラム可能なＰ
ＲＯＭ（Programmable ＲＯＭ)の一種であり、読み出し
専用のメモリを構成している。
コン等からなるヒューズを有するメモリ回路は、ヒュー
ズの断線の有／無により１／０のデータを記憶するもの
である。この種のメモリ回路は、製造後にユーザがデー
タを自由に書き込むことができる、プログラム可能なＰ
ＲＯＭ（Programmable ＲＯＭ)の一種であり、読み出し
専用のメモリを構成している。
【０００３】図５は、上述した従来のメモリ回路の回路
構成１を示す図である。この図において、ヒューズ１
は、半導体集積回路の一部をなし、ポリシリコンから構
成されている。このヒューズ１の一端は、図示しない外
部電源に接続されており、外部電圧ＶPP（１２Ｖ〜２０
Ｖ）が印加されている。また、ヒューズ１は、一定以上
の電流が流れたときにジュール熱により溶断し、溶断し
ている状態では、「０」データを記憶しており、溶断し
ていない状態では、「１」データを記憶している。
構成１を示す図である。この図において、ヒューズ１
は、半導体集積回路の一部をなし、ポリシリコンから構
成されている。このヒューズ１の一端は、図示しない外
部電源に接続されており、外部電圧ＶPP（１２Ｖ〜２０
Ｖ）が印加されている。また、ヒューズ１は、一定以上
の電流が流れたときにジュール熱により溶断し、溶断し
ている状態では、「０」データを記憶しており、溶断し
ていない状態では、「１」データを記憶している。
【０００４】Ｎチャネル型ＭＯＳ（Metal Oxide Semico
nductor）トランジスタ２は、ヒューズ１に電流を流す
か否かのスイッチング素子としての役目をしている。こ
のＮチャネル型ＭＯＳトランジスタ２は、ドレイン端子
がヒューズ１を介して外部電源（図示略）に接続されて
おり、ソース端子が接地されている。また、Ｎチャネル
型ＭＯＳトランジスタ２は、ゲート端子に入力される切
断（書込）信号ＳWによりオン／オフ制御される。
nductor）トランジスタ２は、ヒューズ１に電流を流す
か否かのスイッチング素子としての役目をしている。こ
のＮチャネル型ＭＯＳトランジスタ２は、ドレイン端子
がヒューズ１を介して外部電源（図示略）に接続されて
おり、ソース端子が接地されている。また、Ｎチャネル
型ＭＯＳトランジスタ２は、ゲート端子に入力される切
断（書込）信号ＳWによりオン／オフ制御される。
【０００５】センスライン３は、ヒューズ１の他端部
（Ｎチャネル型ＭＯＳトランジスタ２のドレイン端子）
と読出回路５との間を接続する。Ｎチャネル型ＭＯＳト
ランジスタ４は、センスライン３に介挿されており、そ
のドレイン端子がヒューズ１側に接続されており、その
ソース端子が読出回路５側に接続されている。このＮチ
ャネル型ＭＯＳトランジスタ４は、ゲート端子に入力さ
れる読出信号ＳRにより、オン／オフ制御される。
（Ｎチャネル型ＭＯＳトランジスタ２のドレイン端子）
と読出回路５との間を接続する。Ｎチャネル型ＭＯＳト
ランジスタ４は、センスライン３に介挿されており、そ
のドレイン端子がヒューズ１側に接続されており、その
ソース端子が読出回路５側に接続されている。このＮチ
ャネル型ＭＯＳトランジスタ４は、ゲート端子に入力さ
れる読出信号ＳRにより、オン／オフ制御される。
【０００６】読出回路５は、センスライン３の電圧と基
準電圧とを比較することにより、ヒューズ１の状態（記
憶データ）を読み出し、これを読出データＤとして出力
する。具体的には、読出回路５は、センスライン３の電
圧が基準電圧より高いとき、「１」の読出データＤを出
力する一方、センスライン３の電圧が基準電圧以下であ
るとき「０」の読出データＤを出力する。
準電圧とを比較することにより、ヒューズ１の状態（記
憶データ）を読み出し、これを読出データＤとして出力
する。具体的には、読出回路５は、センスライン３の電
圧が基準電圧より高いとき、「１」の読出データＤを出
力する一方、センスライン３の電圧が基準電圧以下であ
るとき「０」の読出データＤを出力する。
【０００７】上記構成において、図５に示すメモリ回路
に「０」データを記憶させる場合には、図示しない制御
回路からは、切断信号ＳWがＮチャネル型ＭＯＳトラン
ジスタ２のゲート端子へ出力される。これにより、Ｎチ
ャネル型ＭＯＳトランジスタ２がオンとなることによ
り、ヒューズ１には、電源電圧ＶＣＣ別に供給される外
部電圧ＶPPが印加され、この時、外部電圧ＶPPを１２〜
２０Ｖと高電圧にするとヒューズ１には、電流が流れ
る。この結果、ヒューズ１は、発生するジュール熱によ
り溶断する。従って、この場合には、ヒューズ１は
「０」データを記憶する記憶素子としての役目をしてい
る。
に「０」データを記憶させる場合には、図示しない制御
回路からは、切断信号ＳWがＮチャネル型ＭＯＳトラン
ジスタ２のゲート端子へ出力される。これにより、Ｎチ
ャネル型ＭＯＳトランジスタ２がオンとなることによ
り、ヒューズ１には、電源電圧ＶＣＣ別に供給される外
部電圧ＶPPが印加され、この時、外部電圧ＶPPを１２〜
２０Ｖと高電圧にするとヒューズ１には、電流が流れ
る。この結果、ヒューズ１は、発生するジュール熱によ
り溶断する。従って、この場合には、ヒューズ１は
「０」データを記憶する記憶素子としての役目をしてい
る。
【０００８】そして、ヒューズ１に記憶された「０」デ
ータを読み出す場合、制御回路（図示略）からは、読出
信号ＳRがＮチャネル型ＭＯＳトランジスタ４のゲート
端子へ出力される。これにより、Ｎチャネル型ＭＯＳト
ランジスタ４がオンとなる。しかしながら、この場合、
ヒューズ１が溶断されているので、センスライン３に
は、外部電圧ＶPPが印加されていない状態にあり、この
ことから、読出回路５においては、センスライン３の電
圧が基準電圧以下となるため、読出回路５からは、
「０」の読出データＤが出力される。
ータを読み出す場合、制御回路（図示略）からは、読出
信号ＳRがＮチャネル型ＭＯＳトランジスタ４のゲート
端子へ出力される。これにより、Ｎチャネル型ＭＯＳト
ランジスタ４がオンとなる。しかしながら、この場合、
ヒューズ１が溶断されているので、センスライン３に
は、外部電圧ＶPPが印加されていない状態にあり、この
ことから、読出回路５においては、センスライン３の電
圧が基準電圧以下となるため、読出回路５からは、
「０」の読出データＤが出力される。
【０００９】一方、ヒューズ１が溶断されていない状
態、言い換えれば、ヒューズ１に「１」データが記憶さ
れている状態で、制御回路（図示略）より読出信号ＳR
がＮチャネル型ＭＯＳトランジスタ４のゲート端子に入
力されると、Ｎチャネル型ＭＯＳトランジスタ４がオン
となる。この場合、ヒューズ１が溶断されていないた
め、センスライン３の電圧がプルアップされ、読出回路
５においては、センスライン３の電圧が基準電圧より高
くなる。従って、読出回路５からは、「１」の読出デー
タＤが出力される。この時、外部電圧ＶPPは、ヒューズ
に過大な電流が流れ過ぎないように、電源電圧ＶCCと同
程度の電圧が印加される。
態、言い換えれば、ヒューズ１に「１」データが記憶さ
れている状態で、制御回路（図示略）より読出信号ＳR
がＮチャネル型ＭＯＳトランジスタ４のゲート端子に入
力されると、Ｎチャネル型ＭＯＳトランジスタ４がオン
となる。この場合、ヒューズ１が溶断されていないた
め、センスライン３の電圧がプルアップされ、読出回路
５においては、センスライン３の電圧が基準電圧より高
くなる。従って、読出回路５からは、「１」の読出デー
タＤが出力される。この時、外部電圧ＶPPは、ヒューズ
に過大な電流が流れ過ぎないように、電源電圧ＶCCと同
程度の電圧が印加される。
【００１０】図６は、従来のメモリ回路の回路構成２を
示す図である。この図において、図５の各部に対応する
部分には同一の符号を付けその説明を省略する。図６に
おいては、図５に示すＮチャネル型ＭＯＳトランジスタ
２が設けられておらず、ヒューズ１には、外部電圧ＶPP
に代えて、バイアス電圧ＶCC、例えば電源電圧ＶCC、が
印加されている。このバイアス電圧ＶCCは、メモリ回路
の各部に印加される電圧である。また、図６に示すヒュ
ーズ１は、図示しないレーザ発振器より照射されるレー
ザ光Ｌにより溶断される。
示す図である。この図において、図５の各部に対応する
部分には同一の符号を付けその説明を省略する。図６に
おいては、図５に示すＮチャネル型ＭＯＳトランジスタ
２が設けられておらず、ヒューズ１には、外部電圧ＶPP
に代えて、バイアス電圧ＶCC、例えば電源電圧ＶCC、が
印加されている。このバイアス電圧ＶCCは、メモリ回路
の各部に印加される電圧である。また、図６に示すヒュ
ーズ１は、図示しないレーザ発振器より照射されるレー
ザ光Ｌにより溶断される。
【００１１】上記構成において、図６に示すメモリ回路
に「０」データを記憶させる場合には、図示しないレー
ザ発振器からは、レーザ光Ｌがヒューズ１へ向けて照射
される。これにより、ヒューズ１は、レーザ光Ｌにより
発生する熱により溶断する。従って、この場合には、ヒ
ューズ１は「０」データを記憶する記憶素子としての役
目をしている。
に「０」データを記憶させる場合には、図示しないレー
ザ発振器からは、レーザ光Ｌがヒューズ１へ向けて照射
される。これにより、ヒューズ１は、レーザ光Ｌにより
発生する熱により溶断する。従って、この場合には、ヒ
ューズ１は「０」データを記憶する記憶素子としての役
目をしている。
【００１２】そして、ヒューズ１に記憶された「０」デ
ータを読み出す場合、前述した動作と同様にして、制御
回路（図示略）より読出信号ＳRがＮチャネル型ＭＯＳ
トランジスタ４のゲート端子へ出力されると、Ｎチャネ
ル型ＭＯＳトランジスタ４がオンとなる。しかしなが
ら、この場合、ヒューズ１が溶断されているので、セン
スライン３には、バイアス電圧ＶCCが印加されていない
状態にあるため読出回路５からは、「０」の読出データ
Ｄが出力される。
ータを読み出す場合、前述した動作と同様にして、制御
回路（図示略）より読出信号ＳRがＮチャネル型ＭＯＳ
トランジスタ４のゲート端子へ出力されると、Ｎチャネ
ル型ＭＯＳトランジスタ４がオンとなる。しかしなが
ら、この場合、ヒューズ１が溶断されているので、セン
スライン３には、バイアス電圧ＶCCが印加されていない
状態にあるため読出回路５からは、「０」の読出データ
Ｄが出力される。
【００１３】一方、ヒューズ１が溶断されていない状
態、言い換えれば、ヒューズ１に「１」データが記憶さ
れている状態で、制御回路（図示略）より読出信号ＳR
がＮチャネル型ＭＯＳトランジスタ４のゲート端子に入
力されると、Ｎチャネル型ＭＯＳトランジスタ４がオン
となる。この場合、ヒューズ１が溶断されていないこと
からセンスライン３の電圧がプルアップされている。従
って、読出回路５からは、「１」の読出データＤが出力
される。
態、言い換えれば、ヒューズ１に「１」データが記憶さ
れている状態で、制御回路（図示略）より読出信号ＳR
がＮチャネル型ＭＯＳトランジスタ４のゲート端子に入
力されると、Ｎチャネル型ＭＯＳトランジスタ４がオン
となる。この場合、ヒューズ１が溶断されていないこと
からセンスライン３の電圧がプルアップされている。従
って、読出回路５からは、「１」の読出データＤが出力
される。
【００１４】
【発明が解決しようとする課題】ところで、図５に示す
従来のメモリ回路においては、バイアス用の電源、およ
びヒューズ１を溶断するための外部電源という２系統の
電源が用いられている。このことから、従来のメモリ回
路においては、２系統の電源を用いるための回路構成が
複雑になってしまうという問題があった。
従来のメモリ回路においては、バイアス用の電源、およ
びヒューズ１を溶断するための外部電源という２系統の
電源が用いられている。このことから、従来のメモリ回
路においては、２系統の電源を用いるための回路構成が
複雑になってしまうという問題があった。
【００１５】一方、図６に示す従来のメモリ回路におい
ては、レーザ光Ｌをヒューズ１に照射することにより、
データの書き込みを行っているが、この書き込み動作
は、メモリ回路をパッケージ（図示略）に実装する前で
なければ行うことができない。すなわち、従来のメモリ
回路においては、メモリ回路をパッケージに実装した後
では、データの書き込みを行うことができないため、使
い勝手が非常に悪いという欠点があった。
ては、レーザ光Ｌをヒューズ１に照射することにより、
データの書き込みを行っているが、この書き込み動作
は、メモリ回路をパッケージ（図示略）に実装する前で
なければ行うことができない。すなわち、従来のメモリ
回路においては、メモリ回路をパッケージに実装した後
では、データの書き込みを行うことができないため、使
い勝手が非常に悪いという欠点があった。
【００１６】本発明はこのような背景の下になされたも
ので、簡易な構成でデータの書き込みを行うことができ
るとともに、使い勝手を向上させることができるメモリ
回路を提供することを目的とする。
ので、簡易な構成でデータの書き込みを行うことができ
るとともに、使い勝手を向上させることができるメモリ
回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１にかかるメモリ回路は、半導体基板に形成
されたメモリ回路において、一端が内部電源に接続さ
れ、その断／続状態により０／１データを記憶するヒュ
ーズと、前記ヒューズの他端と接地との間に介挿された
スイッチング素子と、前記ヒューズに記憶されたデータ
を読み出す読出回路と、前記ヒューズに対する書き込み
時に前記スイッチング素子を駆動制御する駆動制御手段
とを備えることを特徴とする。
に、請求項１にかかるメモリ回路は、半導体基板に形成
されたメモリ回路において、一端が内部電源に接続さ
れ、その断／続状態により０／１データを記憶するヒュ
ーズと、前記ヒューズの他端と接地との間に介挿された
スイッチング素子と、前記ヒューズに記憶されたデータ
を読み出す読出回路と、前記ヒューズに対する書き込み
時に前記スイッチング素子を駆動制御する駆動制御手段
とを備えることを特徴とする。
【００１８】この請求項１に記載の発明によれば、ヒュ
ーズに１データを記憶させる場合、駆動制御手段は、ス
イッチング素子を駆動しない。従って、ヒューズに電流
が流れないため、ヒューズは溶断せず１データを記憶す
る。これにより、読出回路からは、上記１データが読み
出される。
ーズに１データを記憶させる場合、駆動制御手段は、ス
イッチング素子を駆動しない。従って、ヒューズに電流
が流れないため、ヒューズは溶断せず１データを記憶す
る。これにより、読出回路からは、上記１データが読み
出される。
【００１９】一方、ヒューズ１に０データを記憶させる
場合、駆動制御手段によりスイッチング素子が駆動され
る。これにより、内部電源がヒューズおよびスイッチン
グ素子を介して接地に導通し、ヒューズは、大電流が流
れることにより、溶断し、０データが記憶される。これ
により、読出回路からは、上記０データが読み出され
る。
場合、駆動制御手段によりスイッチング素子が駆動され
る。これにより、内部電源がヒューズおよびスイッチン
グ素子を介して接地に導通し、ヒューズは、大電流が流
れることにより、溶断し、０データが記憶される。これ
により、読出回路からは、上記０データが読み出され
る。
【００２０】このように、請求項１に記載の発明によれ
ば、ヒューズを内部電源に接続して、かつスイッチング
素子を設けてヒューズに流す電流を制御するように構成
したので、従来のように外部電源を必要としない。従っ
て、請求項１に記載の発明によれば、単一電源（内部電
源）のみで、データの書き込み／読み出しを行うことが
できるので、電源回路の構成を簡単にすることができ
る。
ば、ヒューズを内部電源に接続して、かつスイッチング
素子を設けてヒューズに流す電流を制御するように構成
したので、従来のように外部電源を必要としない。従っ
て、請求項１に記載の発明によれば、単一電源（内部電
源）のみで、データの書き込み／読み出しを行うことが
できるので、電源回路の構成を簡単にすることができ
る。
【００２１】さらに、請求項１に記載の発明によれば、
従来のレーザ光を必要としないので、メモリ回路をパッ
ケージングした後であっても、スイッチング素子および
内部電源を用いて、データの書き込みを行うことができ
るため、使い勝手を向上させることができる。
従来のレーザ光を必要としないので、メモリ回路をパッ
ケージングした後であっても、スイッチング素子および
内部電源を用いて、データの書き込みを行うことができ
るため、使い勝手を向上させることができる。
【００２２】また、請求項２にかかるメモリ回路は、請
求項１に記載のメモリ回路において、前記スイッチング
素子は、サイリスタからなり、前記駆動制御手段は、前
記ヒューズに０データを書き込むとき前記サイリスタを
オンにする一方、前記ヒューズに１データを書き込むと
き前記サイリスタをオフにすることを特徴とする。
求項１に記載のメモリ回路において、前記スイッチング
素子は、サイリスタからなり、前記駆動制御手段は、前
記ヒューズに０データを書き込むとき前記サイリスタを
オンにする一方、前記ヒューズに１データを書き込むと
き前記サイリスタをオフにすることを特徴とする。
【００２３】この請求項２に記載の発明によれば、駆動
制御手段によりサイリスタがオンにされると、内部電源
がヒューズおよびサイリスタを介して接地に導通し、ヒ
ューズに大電流が流れることにより、溶断し、０データ
が記憶される。これにより、読出回路からは、上記０デ
ータが読み出される。
制御手段によりサイリスタがオンにされると、内部電源
がヒューズおよびサイリスタを介して接地に導通し、ヒ
ューズに大電流が流れることにより、溶断し、０データ
が記憶される。これにより、読出回路からは、上記０デ
ータが読み出される。
【００２４】一方、駆動制御手段によりサイリスタがオ
フにされた状態では、電流が流れないためヒューズは溶
断せず１データを記憶する。これにより、読出回路から
は、上記１データが読み出される。
フにされた状態では、電流が流れないためヒューズは溶
断せず１データを記憶する。これにより、読出回路から
は、上記１データが読み出される。
【００２５】このように、請求項２に記載の発明によれ
ば、請求項１に記載の発明と同様にして、ヒューズを内
部電源に接続して、かつサイリスタを設けてヒューズに
流す電流を制御するように構成したので、電源回路の構
成を簡単にすることができるとともに、使い勝手を向上
させることができる。
ば、請求項１に記載の発明と同様にして、ヒューズを内
部電源に接続して、かつサイリスタを設けてヒューズに
流す電流を制御するように構成したので、電源回路の構
成を簡単にすることができるとともに、使い勝手を向上
させることができる。
【００２６】また、請求項３にかかるメモリ回路は、半
導体基板に形成されたメモリ回路において、電気的にデ
ータの消去／書込が行われるメモリアレイと、動作信号
が入力されている間のみ、前記メモリアレイに対するデ
ータの消去／書込を制御する書込制御手段と、一端が内
部電源に接続されたヒューズと、前記ヒューズの他端と
接地との間に介挿されたスイッチング素子と、前記ヒュ
ーズが溶断していない間のみ、前記動作信号を生成し前
記書込制御手段へ供給する信号供給手段と、前記スイッ
チング素子を駆動制御する駆動制御手段とを備えること
を特徴とする。
導体基板に形成されたメモリ回路において、電気的にデ
ータの消去／書込が行われるメモリアレイと、動作信号
が入力されている間のみ、前記メモリアレイに対するデ
ータの消去／書込を制御する書込制御手段と、一端が内
部電源に接続されたヒューズと、前記ヒューズの他端と
接地との間に介挿されたスイッチング素子と、前記ヒュ
ーズが溶断していない間のみ、前記動作信号を生成し前
記書込制御手段へ供給する信号供給手段と、前記スイッ
チング素子を駆動制御する駆動制御手段とを備えること
を特徴とする。
【００２７】この請求項３に記載の発明によれば、ヒュ
ーズが溶断していない状態では、信号供給手段より供給
される動作信号により、書込制御手段は、メモリアレイ
に対する消去／書込を行う。そして、メモリアレイに対
するデータの書込が終了した以後に、駆動制御手段によ
りスイッチング素子が駆動されると、内部電源がヒュー
ズおよびスイッチング素子を介して接地に導通し、ヒュ
ーズには、大電流が流れる。これにより、ヒューズが溶
断し、書込制御手段に対する動作信号の供給が停止し、
書込制御手段によるメモリアレイに対する消去／書込が
できない状態とされる。
ーズが溶断していない状態では、信号供給手段より供給
される動作信号により、書込制御手段は、メモリアレイ
に対する消去／書込を行う。そして、メモリアレイに対
するデータの書込が終了した以後に、駆動制御手段によ
りスイッチング素子が駆動されると、内部電源がヒュー
ズおよびスイッチング素子を介して接地に導通し、ヒュ
ーズには、大電流が流れる。これにより、ヒューズが溶
断し、書込制御手段に対する動作信号の供給が停止し、
書込制御手段によるメモリアレイに対する消去／書込が
できない状態とされる。
【００２８】このように、請求項３に記載の発明によれ
ば、ヒューズおよびスイッチング素子を用いることによ
り、書き換え可能なメモリアレイに対して、書き込みを
禁止することができる。従って、請求項３に記載の発明
によれば、単一電源（内部電源）を用いてヒューズを溶
断するという極めて簡易な構成により、書き換え可能な
メモリアレイに対するセキュリティを容易に向上させる
ことができるため、使い勝手をさらに向上させることが
できる。
ば、ヒューズおよびスイッチング素子を用いることによ
り、書き換え可能なメモリアレイに対して、書き込みを
禁止することができる。従って、請求項３に記載の発明
によれば、単一電源（内部電源）を用いてヒューズを溶
断するという極めて簡易な構成により、書き換え可能な
メモリアレイに対するセキュリティを容易に向上させる
ことができるため、使い勝手をさらに向上させることが
できる。
【００２９】また、請求項４にかかるメモリ回路は、半
導体基板に形成されたメモリ回路において、電気的にデ
ータの消去／書込が行われるメモリアレイと、前記メモ
リアレイに対するデータの消去／書込を制御する書込制
御手段と、動作信号が入力されている間のみ、前記書込
制御手段に対して電源を供給する電源供給制御手段と、
一端が内部電源に接続されたヒューズと、前記ヒューズ
の他端と接地との間に介挿されたスイッチング素子と、
前記ヒューズが溶断していない間のみ、前記動作信号を
生成し前記電源供給制御手段へ供給する信号供給手段
と、前記スイッチング素子を駆動制御する駆動制御手段
とを備えることを特徴とする。
導体基板に形成されたメモリ回路において、電気的にデ
ータの消去／書込が行われるメモリアレイと、前記メモ
リアレイに対するデータの消去／書込を制御する書込制
御手段と、動作信号が入力されている間のみ、前記書込
制御手段に対して電源を供給する電源供給制御手段と、
一端が内部電源に接続されたヒューズと、前記ヒューズ
の他端と接地との間に介挿されたスイッチング素子と、
前記ヒューズが溶断していない間のみ、前記動作信号を
生成し前記電源供給制御手段へ供給する信号供給手段
と、前記スイッチング素子を駆動制御する駆動制御手段
とを備えることを特徴とする。
【００３０】この請求項４に記載の発明によれば、ヒュ
ーズが溶断していない状態では、信号供給手段より供給
される動作信号により、電源供給制御手段は、書込制御
手段に対して電源を供給する。この間は、書込制御手段
によりメモリアレイに対する消去／書込が行われる。そ
して、メモリアレイに対するデータの書込が終了した以
後に、駆動制御手段によりスイッチング素子が駆動され
ると、内部電源がヒューズおよびスイッチング素子を介
して接地に導通し、ヒューズには、大電流が流れる。こ
れにより、ヒューズが溶断し、電源供給制御手段に対す
る動作信号の供給が停止するため、書込制御手段に対す
る電源供給が停止する。従って、書込制御手段によるメ
モリアレイに対する消去／書込ができない状態とされ
る。
ーズが溶断していない状態では、信号供給手段より供給
される動作信号により、電源供給制御手段は、書込制御
手段に対して電源を供給する。この間は、書込制御手段
によりメモリアレイに対する消去／書込が行われる。そ
して、メモリアレイに対するデータの書込が終了した以
後に、駆動制御手段によりスイッチング素子が駆動され
ると、内部電源がヒューズおよびスイッチング素子を介
して接地に導通し、ヒューズには、大電流が流れる。こ
れにより、ヒューズが溶断し、電源供給制御手段に対す
る動作信号の供給が停止するため、書込制御手段に対す
る電源供給が停止する。従って、書込制御手段によるメ
モリアレイに対する消去／書込ができない状態とされ
る。
【００３１】このように、請求項４に記載の発明によれ
ば、請求項３に記載の発明と同様にして、単一電源（内
部電源）を用いてヒューズを溶断するという極めて簡易
な構成により、書き換え可能なメモリアレイに対するセ
キュリティを容易に向上させることができるため、使い
勝手をさらに向上させることができる。また、請求項５
にかかるメモリ回路は、サイリスタ素子がＣＭＯＳ型半
導体集積回路内に寄生的に形成されるＰＮＰ型バイポー
ラトランジスタとＮＰＮ型バイポーラトランジスタより
構成され、前記ＰＮＰバイポーラトランジスタのベース
電極は低濃度Ｎ型拡散層で構成され、エミッタ電極は低
濃度Ｎ型拡散層内の濃いＰ型拡散層で形成され、コレク
タ電極は低濃度Ｐ型拡散層で構成され、また前記ＮＰＮ
型バイポーラトランジスタのベース電極は低濃度Ｐ型拡
散層で構成され、エミッタ電極は低濃度Ｐ型拡散層内の
濃いＮ型拡散層で構成され、コレクタ電極は低濃度Ｎ型
拡散層で構成され、さらにサイリスタの駆動制御手段と
してのＮ型ＭＯＳトランジスタを使用し、そのドレイン
電極は前記低濃度Ｎ型拡散層と接続されていることを特
徴としている。この請求項５に記載の発明によれば、サ
イリスタの駆動制御手段としてのＮ型ＭＯＳトランジス
タのゲートに信号を印加し前記Ｎ型ＭＯＳトランジスタ
をターンオンさせることで、前記ＰＮＰバイポーラトラ
ンジスタとＮＰＮバイポーラトランジスタにより形成さ
れるサイリスタがターンオンをして、大電流が流れ続
け、ヒューズを切断する。このように、請求項５記載の
発明によれば、ＣＭＯＳ型半導体集積回路内に寄生的に
形成されるサイリスタを利用することで、簡便にかつ低
コストで本メモリ回路を構成することが可能となる。
ば、請求項３に記載の発明と同様にして、単一電源（内
部電源）を用いてヒューズを溶断するという極めて簡易
な構成により、書き換え可能なメモリアレイに対するセ
キュリティを容易に向上させることができるため、使い
勝手をさらに向上させることができる。また、請求項５
にかかるメモリ回路は、サイリスタ素子がＣＭＯＳ型半
導体集積回路内に寄生的に形成されるＰＮＰ型バイポー
ラトランジスタとＮＰＮ型バイポーラトランジスタより
構成され、前記ＰＮＰバイポーラトランジスタのベース
電極は低濃度Ｎ型拡散層で構成され、エミッタ電極は低
濃度Ｎ型拡散層内の濃いＰ型拡散層で形成され、コレク
タ電極は低濃度Ｐ型拡散層で構成され、また前記ＮＰＮ
型バイポーラトランジスタのベース電極は低濃度Ｐ型拡
散層で構成され、エミッタ電極は低濃度Ｐ型拡散層内の
濃いＮ型拡散層で構成され、コレクタ電極は低濃度Ｎ型
拡散層で構成され、さらにサイリスタの駆動制御手段と
してのＮ型ＭＯＳトランジスタを使用し、そのドレイン
電極は前記低濃度Ｎ型拡散層と接続されていることを特
徴としている。この請求項５に記載の発明によれば、サ
イリスタの駆動制御手段としてのＮ型ＭＯＳトランジス
タのゲートに信号を印加し前記Ｎ型ＭＯＳトランジスタ
をターンオンさせることで、前記ＰＮＰバイポーラトラ
ンジスタとＮＰＮバイポーラトランジスタにより形成さ
れるサイリスタがターンオンをして、大電流が流れ続
け、ヒューズを切断する。このように、請求項５記載の
発明によれば、ＣＭＯＳ型半導体集積回路内に寄生的に
形成されるサイリスタを利用することで、簡便にかつ低
コストで本メモリ回路を構成することが可能となる。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明にか
かるメモリ回路の実施の形態１〜３について詳述する。 （実施の形態１）図１は本発明の実施の形態１によるメ
モリ回路の構成を示すブロック図である。以下に説明す
るメモリ回路は、半導体基板に形成されている。この図
において、ヒューズ１０は、アルミ−シリコン系合金、
タングステン−シリサイド合金、ポリシリコン等からな
り、その一端部には、図示しない内部電源からのバイア
ス電圧ＶCCが印加されている。このバイアス電圧ＶCC
は、各部のバイアス用の電圧である。
かるメモリ回路の実施の形態１〜３について詳述する。 （実施の形態１）図１は本発明の実施の形態１によるメ
モリ回路の構成を示すブロック図である。以下に説明す
るメモリ回路は、半導体基板に形成されている。この図
において、ヒューズ１０は、アルミ−シリコン系合金、
タングステン−シリサイド合金、ポリシリコン等からな
り、その一端部には、図示しない内部電源からのバイア
ス電圧ＶCCが印加されている。このバイアス電圧ＶCC
は、各部のバイアス用の電圧である。
【００３３】また、上記ヒューズ１０は、一定以上の電
流が流れたときにジュール熱により溶断し、溶断してい
る状態では、「０」データを記憶しており、溶断してい
ない状態では、「１」データを記憶している。サイリス
タ１１は、アノード端子がヒューズ１０を介して内部電
源（図示略）に接続されており、カソード端子が接地さ
れている。
流が流れたときにジュール熱により溶断し、溶断してい
る状態では、「０」データを記憶しており、溶断してい
ない状態では、「１」データを記憶している。サイリス
タ１１は、アノード端子がヒューズ１０を介して内部電
源（図示略）に接続されており、カソード端子が接地さ
れている。
【００３４】Ｎチャネル型ＭＯＳトランジスタ１２は、
ドレイン端子がサイリスタ１１のゲート端子に接続され
ており、ソース端子が接地されている。このＮチャネル
型ＭＯＳトランジスタ１２は、ゲート端子に入力される
切断信号ＳWによりオン／オフ制御される。センスライ
ン１００は、ヒューズ１０の他端（サイリスタ１１のア
ノード端子）と後述する読出回路１４との間を接続して
いる。
ドレイン端子がサイリスタ１１のゲート端子に接続され
ており、ソース端子が接地されている。このＮチャネル
型ＭＯＳトランジスタ１２は、ゲート端子に入力される
切断信号ＳWによりオン／オフ制御される。センスライ
ン１００は、ヒューズ１０の他端（サイリスタ１１のア
ノード端子）と後述する読出回路１４との間を接続して
いる。
【００３５】Ｎチャネル型ＭＯＳトランジスタ１３は、
センスライン１００に介挿されており、そのドレイン端
子がヒューズ１０側に接続されており、そのソース端子
が読出回路１４側に接続されている。このＮチャネル型
ＭＯＳトランジスタ１３は、ゲート端子に入力される読
出信号ＳRにより、オン／オフ制御される。
センスライン１００に介挿されており、そのドレイン端
子がヒューズ１０側に接続されており、そのソース端子
が読出回路１４側に接続されている。このＮチャネル型
ＭＯＳトランジスタ１３は、ゲート端子に入力される読
出信号ＳRにより、オン／オフ制御される。
【００３６】読出回路１４は、センスライン１００の電
圧と基準電圧とを比較することにより、ヒューズ１０の
状態（記憶データ）を読み出し、これを読出データＤと
して出力するというセンスアンプの役目をしている。具
体的には、読出回路１４は、センスライン１００の電圧
が基準電圧より高いとき、「１」の読出データＤを出力
する一方、センスライン３の電圧が基準電圧以下である
とき「０」の読出データＤを出力する。
圧と基準電圧とを比較することにより、ヒューズ１０の
状態（記憶データ）を読み出し、これを読出データＤと
して出力するというセンスアンプの役目をしている。具
体的には、読出回路１４は、センスライン１００の電圧
が基準電圧より高いとき、「１」の読出データＤを出力
する一方、センスライン３の電圧が基準電圧以下である
とき「０」の読出データＤを出力する。
【００３７】ここで、図２を参照して読出回路１４の構
成について詳述する。図２に示す読出回路１４におい
て、Ｎチャネル型ＭＯＳトランジスタ１５は、Ｎチャネ
ル型ＭＯＳトランジスタ１３と同様にして、センスライ
ン１００に介挿されており、ドレイン端子がＮチャネル
型ＭＯＳトランジスタ１３のソース端子に接続されてお
り、ソース端子が後述するコンパレータ１９の＋端子に
接続されている。
成について詳述する。図２に示す読出回路１４におい
て、Ｎチャネル型ＭＯＳトランジスタ１５は、Ｎチャネ
ル型ＭＯＳトランジスタ１３と同様にして、センスライ
ン１００に介挿されており、ドレイン端子がＮチャネル
型ＭＯＳトランジスタ１３のソース端子に接続されてお
り、ソース端子が後述するコンパレータ１９の＋端子に
接続されている。
【００３８】Ｎチャネル型ＭＯＳトランジスタ１６は、
ドレイン端子がＮチャネル型ＭＯＳトランジスタ１５の
ソース端子に接続されており、ソース端子が接地されて
いる。このＮチャネル型ＭＯＳトランジスタ１６のゲー
ト端子は、図示しない内部電源に接続されており、該ゲ
ート端子には、バイアス電圧ＶCCが印加されている。
ドレイン端子がＮチャネル型ＭＯＳトランジスタ１５の
ソース端子に接続されており、ソース端子が接地されて
いる。このＮチャネル型ＭＯＳトランジスタ１６のゲー
ト端子は、図示しない内部電源に接続されており、該ゲ
ート端子には、バイアス電圧ＶCCが印加されている。
【００３９】バイアス制御回路１７は、Ｎチャネル型Ｍ
ＯＳトランジスタ１５のゲート端子にバイアス電圧を供
給する回路であり、図示しない制御回路からセンスアン
プイネーブル信号ＳSEが入力されたときに上記バイアス
電圧を供給する。基準電圧発生回路１８は、上記センス
アンプイネーブル信号ＳSEが入力されたときに基準電圧
Ｖ1をコンパレータ１９の−端子へ出力する。ここで、
基準電圧Ｖ1は、ヒューズ１０が溶断されていない場合
に、センスライン１００の電圧（被比較電圧Ｖ2）より
高くなるように設定されている。
ＯＳトランジスタ１５のゲート端子にバイアス電圧を供
給する回路であり、図示しない制御回路からセンスアン
プイネーブル信号ＳSEが入力されたときに上記バイアス
電圧を供給する。基準電圧発生回路１８は、上記センス
アンプイネーブル信号ＳSEが入力されたときに基準電圧
Ｖ1をコンパレータ１９の−端子へ出力する。ここで、
基準電圧Ｖ1は、ヒューズ１０が溶断されていない場合
に、センスライン１００の電圧（被比較電圧Ｖ2）より
高くなるように設定されている。
【００４０】コンパレータ１９は、基準電圧Ｖ1と被比
較電圧Ｖ2とを比較して、被比較電圧Ｖ2が基準電圧Ｖ1
より高いとき、「１」の読出データＤを出力する一方、
被比較電圧Ｖ2が基準電圧Ｖ1以下であるとき「０」の読
出データＤを出力する。
較電圧Ｖ2とを比較して、被比較電圧Ｖ2が基準電圧Ｖ1
より高いとき、「１」の読出データＤを出力する一方、
被比較電圧Ｖ2が基準電圧Ｖ1以下であるとき「０」の読
出データＤを出力する。
【００４１】上記構成において、図２に示すメモリ回路
に「０」データを記憶させる場合には、図示しない制御
回路からは、切断信号ＳWがＮチャネル型ＭＯＳトラン
ジスタ１２のゲート端子に入力される。これにより、Ｎ
チャネル型ＭＯＳトランジスタ１２がオンとなり、サイ
リスタ１１のゲートにトリガがかかる。
に「０」データを記憶させる場合には、図示しない制御
回路からは、切断信号ＳWがＮチャネル型ＭＯＳトラン
ジスタ１２のゲート端子に入力される。これにより、Ｎ
チャネル型ＭＯＳトランジスタ１２がオンとなり、サイ
リスタ１１のゲートにトリガがかかる。
【００４２】これにより、サイリスタ１１がオンとな
り、ヒューズ１０に電流が流れ、ヒューズ１０は、電流
により発生するジュール熱により溶断する。従って、こ
の場合には、ヒューズ１は「０」データを記憶する記憶
素子としての役目をしている。
り、ヒューズ１０に電流が流れ、ヒューズ１０は、電流
により発生するジュール熱により溶断する。従って、こ
の場合には、ヒューズ１は「０」データを記憶する記憶
素子としての役目をしている。
【００４３】そして、ヒューズ１に記憶された「０」デ
ータを読み出す場合、制御回路（図示略）より読出信号
ＳRがＮチャネル型ＭＯＳトランジスタ１３のゲート端
子へ出力されると、Ｎチャネル型ＭＯＳトランジスタ１
３がオンとなる。この場合、Ｎチャネル型ＭＯＳトラン
ジスタ１６のゲート端子にバイアス電圧ＶCCが印加され
ているものとすると、Ｎチャネル型ＭＯＳトランジスタ
１６は、オン状態とされている。
ータを読み出す場合、制御回路（図示略）より読出信号
ＳRがＮチャネル型ＭＯＳトランジスタ１３のゲート端
子へ出力されると、Ｎチャネル型ＭＯＳトランジスタ１
３がオンとなる。この場合、Ｎチャネル型ＭＯＳトラン
ジスタ１６のゲート端子にバイアス電圧ＶCCが印加され
ているものとすると、Ｎチャネル型ＭＯＳトランジスタ
１６は、オン状態とされている。
【００４４】さらに、バイアス制御回路１７および基準
電圧発生回路１８にセンスアンプイネーブル信号ＳSEが
入力されているものとすると、バイアス制御回路１７か
ら供給されるバイアス電圧によりＮチャネル型ＭＯＳト
ランジスタ１５は、オン状態とされる。一方、基準電圧
発生回路１８からは、基準電圧Ｖ1がコンパレータ１９
の−端子へ出力されている。
電圧発生回路１８にセンスアンプイネーブル信号ＳSEが
入力されているものとすると、バイアス制御回路１７か
ら供給されるバイアス電圧によりＮチャネル型ＭＯＳト
ランジスタ１５は、オン状態とされる。一方、基準電圧
発生回路１８からは、基準電圧Ｖ1がコンパレータ１９
の−端子へ出力されている。
【００４５】従って、この場合には、ヒューズ１０が溶
断されているため、センスライン１００の被比較電圧Ｖ
2（電位）がＮチャネル型ＭＯＳトランジスタ１６を介
してプルダウンされている。このことから、コンパレー
タ１９においては、被比較電圧Ｖ2が基準電圧Ｖ1以下と
なるため、「０」の読出データＤが出力される。
断されているため、センスライン１００の被比較電圧Ｖ
2（電位）がＮチャネル型ＭＯＳトランジスタ１６を介
してプルダウンされている。このことから、コンパレー
タ１９においては、被比較電圧Ｖ2が基準電圧Ｖ1以下と
なるため、「０」の読出データＤが出力される。
【００４６】一方、ヒューズ１０が溶断されていない状
態、言い換えれば、ヒューズ１０に「１」データが記憶
されている状態で、制御回路（図示略）より読出信号Ｓ
RがＮチャネル型ＭＯＳトランジスタ１３のゲート端子
に入力されると、Ｎチャネル型ＭＯＳトランジスタ１３
がオンとなる。
態、言い換えれば、ヒューズ１０に「１」データが記憶
されている状態で、制御回路（図示略）より読出信号Ｓ
RがＮチャネル型ＭＯＳトランジスタ１３のゲート端子
に入力されると、Ｎチャネル型ＭＯＳトランジスタ１３
がオンとなる。
【００４７】この場合、ヒューズ１０が溶断されていな
いため、センスライン１００の被比較電圧Ｖ2がＮチャ
ネル型ＭＯＳトランジスタ１５、Ｎチャネル型ＭＯＳト
ランジスタ１３およびヒューズ１０を介して、プルアッ
プされている。このことから、コンパレータ１９におい
ては、被比較電圧Ｖ2が基準電圧Ｖ1より高くなるため、
「１」の読出データＤが出力される。
いため、センスライン１００の被比較電圧Ｖ2がＮチャ
ネル型ＭＯＳトランジスタ１５、Ｎチャネル型ＭＯＳト
ランジスタ１３およびヒューズ１０を介して、プルアッ
プされている。このことから、コンパレータ１９におい
ては、被比較電圧Ｖ2が基準電圧Ｖ1より高くなるため、
「１」の読出データＤが出力される。
【００４８】以上説明したように、上述した実施の形態
１によるメモリ回路によれば、ヒューズ１０を内部電源
に接続して、かつサイリスタ１１を設けてヒューズ１０
に流す電流を制御するように構成したので、従来のよう
に外部電源を必要としない。従って、上述した実施の形
態１によるメモリ回路によれば、単一電源（内部電源）
のみで、データの書き込み／読み出しを行うことができ
るので、電源回路の構成を簡単にすることができる。
１によるメモリ回路によれば、ヒューズ１０を内部電源
に接続して、かつサイリスタ１１を設けてヒューズ１０
に流す電流を制御するように構成したので、従来のよう
に外部電源を必要としない。従って、上述した実施の形
態１によるメモリ回路によれば、単一電源（内部電源）
のみで、データの書き込み／読み出しを行うことができ
るので、電源回路の構成を簡単にすることができる。
【００４９】さらに、上述した実施の形態１によるメモ
リ回路によれば、従来のレーザ光を必要としないので、
メモリ回路（半導体回路）をパッケージングした後であ
っても、サイリスタ１１および内部電源を用いて、デー
タの書き込みを行うことができるため、使い勝手を向上
させることができる。 （実施の形態２）図３は本発明の実施の形態２によるメ
モリ回路の構成を示すブロック図である。この図におい
て、図２の各部に対応する部分には同一の符号を付けそ
の説明を省略する。図３においては、図２に示すＮチャ
ネル型ＭＯＳトランジスタ１３および読出回路１４に代
えて、Ｐチャネル型ＭＯＳトランジスタ２０、Ｎチャネ
ル型ＭＯＳトランジスタ２１、インバータ２２、インバ
ータ２３、チャージポンプ２４、ＥＥＰＲＯＭ（Electr
ically Erasable Programmable ROM）メモリアレイ２
５、ロウデコーダ２６およびカラムデコーダ２７が設け
られている。
リ回路によれば、従来のレーザ光を必要としないので、
メモリ回路（半導体回路）をパッケージングした後であ
っても、サイリスタ１１および内部電源を用いて、デー
タの書き込みを行うことができるため、使い勝手を向上
させることができる。 （実施の形態２）図３は本発明の実施の形態２によるメ
モリ回路の構成を示すブロック図である。この図におい
て、図２の各部に対応する部分には同一の符号を付けそ
の説明を省略する。図３においては、図２に示すＮチャ
ネル型ＭＯＳトランジスタ１３および読出回路１４に代
えて、Ｐチャネル型ＭＯＳトランジスタ２０、Ｎチャネ
ル型ＭＯＳトランジスタ２１、インバータ２２、インバ
ータ２３、チャージポンプ２４、ＥＥＰＲＯＭ（Electr
ically Erasable Programmable ROM）メモリアレイ２
５、ロウデコーダ２６およびカラムデコーダ２７が設け
られている。
【００５０】図３において、Ｐチャネル型ＭＯＳトラン
ジスタ２０は、センスライン１００に介挿されており、
ソース端子がヒューズ１０側に接続されている。Ｎチャ
ネル型ＭＯＳトランジスタ２１は、ドレイン端子がＰチ
ャネル型ＭＯＳトランジスタ２０のドレイン端子に接続
されており、ソース端子が接地されている。
ジスタ２０は、センスライン１００に介挿されており、
ソース端子がヒューズ１０側に接続されている。Ｎチャ
ネル型ＭＯＳトランジスタ２１は、ドレイン端子がＰチ
ャネル型ＭＯＳトランジスタ２０のドレイン端子に接続
されており、ソース端子が接地されている。
【００５１】これらのＰチャネル型ＭＯＳトランジスタ
２０およびＮチャネル型ＭＯＳトランジスタ２１は、各
ゲート端子に入力されるパワーオンリセット信号ＳPRに
よりオン／オフ制御される。ここでパワーオンリセット
信号ＳPRは、電源投入時にハイレベルとなる信号であ
り、インバータ２２及びインバータ２３で構成されるラ
ッチ回路をリセットするための信号である。
２０およびＮチャネル型ＭＯＳトランジスタ２１は、各
ゲート端子に入力されるパワーオンリセット信号ＳPRに
よりオン／オフ制御される。ここでパワーオンリセット
信号ＳPRは、電源投入時にハイレベルとなる信号であ
り、インバータ２２及びインバータ２３で構成されるラ
ッチ回路をリセットするための信号である。
【００５２】インバータ２２およびインバータ２３は、
直列接続されており、Ｐチャネル型ＭＯＳトランジスタ
２０のドレイン端子およびＮチャネル型ＭＯＳトランジ
スタ２１のドレイン端子に接続されている。また、Ｐチ
ャネル型ＭＯＳトランジスタ２０のドレイン端子から
は、後述するチャージポンプ２４に対してチャージポン
プイネーブル信号ＳCEが出力される。
直列接続されており、Ｐチャネル型ＭＯＳトランジスタ
２０のドレイン端子およびＮチャネル型ＭＯＳトランジ
スタ２１のドレイン端子に接続されている。また、Ｐチ
ャネル型ＭＯＳトランジスタ２０のドレイン端子から
は、後述するチャージポンプ２４に対してチャージポン
プイネーブル信号ＳCEが出力される。
【００５３】チャージポンプ２４は、後述するＥＥＰＲ
ＯＭメモリアレイ２５に対するデータの書き込み時に昇
圧回路として作用し、図示しない制御回路よりＥＥＰＲ
ＰＭ書込信号ＳEWが入力され、かつチャージポンプイネ
ーブル信号ＳCEがハイレベルであるとき、高電圧を出力
する。つまり、チャージポンプ２４は、チャージポンプ
イネーブル信号ＳCEがハイレベルのときに書き込み動作
が可能な状態となる一方、チャージポンプイネーブル信
号ＳCEがローレベルのときに書き込み動作が不可能な状
態となる。
ＯＭメモリアレイ２５に対するデータの書き込み時に昇
圧回路として作用し、図示しない制御回路よりＥＥＰＲ
ＰＭ書込信号ＳEWが入力され、かつチャージポンプイネ
ーブル信号ＳCEがハイレベルであるとき、高電圧を出力
する。つまり、チャージポンプ２４は、チャージポンプ
イネーブル信号ＳCEがハイレベルのときに書き込み動作
が可能な状態となる一方、チャージポンプイネーブル信
号ＳCEがローレベルのときに書き込み動作が不可能な状
態となる。
【００５４】ＥＥＰＲＯＭメモリアレイ２５は、電気的
にデータの消去／書き込みが可能なメモリを構成してお
り、マトリクス状に配設された複数のメモリセルから構
成されている。このＥＥＰＲＯＭメモリアレイ２５は、
行方向にＮ本のワード線、列方向にＭ本のデータ線を有
しており、Ｎ本のワード線とＭ本のデータ線との各交点
にメモリセルが配置されている。また、ＥＥＰＲＯＭメ
モリアレイ２５においては、メモリセルに高電圧が印加
されたときのみ、データを「１」から「０」もしくは
「０」から「１」に書き換えることができる。
にデータの消去／書き込みが可能なメモリを構成してお
り、マトリクス状に配設された複数のメモリセルから構
成されている。このＥＥＰＲＯＭメモリアレイ２５は、
行方向にＮ本のワード線、列方向にＭ本のデータ線を有
しており、Ｎ本のワード線とＭ本のデータ線との各交点
にメモリセルが配置されている。また、ＥＥＰＲＯＭメ
モリアレイ２５においては、メモリセルに高電圧が印加
されたときのみ、データを「１」から「０」もしくは
「０」から「１」に書き換えることができる。
【００５５】ロウデコーダ２６は、図示しない制御回路
より入力されるアドレス信号から、ＥＥＰＲＯＭメモリ
アレイ２５における行方向のワード線を選択して、この
ワード線に対して、チャージポンプ２４より供給される
高電圧を印加する。
より入力されるアドレス信号から、ＥＥＰＲＯＭメモリ
アレイ２５における行方向のワード線を選択して、この
ワード線に対して、チャージポンプ２４より供給される
高電圧を印加する。
【００５６】カラムデコーダ２７は、図示しない制御回
路より入力されるアドレス信号から、ＥＥＰＲＯＭメモ
リアレイ２５における列方向のデータ線を選択して、こ
のデータ線に対してチャージポンプ２４より供給される
高電圧を印加する。つまり、ロウデコーダ２６により選
択されたワード線とカラムデコーダ２７により選択され
たデータ線との交点に位置するメモリセルに高電圧が印
加されることにより、該メモリセルのデータが「１」か
ら「０」もしくは「０」から「１」に書き換えることが
できる。
路より入力されるアドレス信号から、ＥＥＰＲＯＭメモ
リアレイ２５における列方向のデータ線を選択して、こ
のデータ線に対してチャージポンプ２４より供給される
高電圧を印加する。つまり、ロウデコーダ２６により選
択されたワード線とカラムデコーダ２７により選択され
たデータ線との交点に位置するメモリセルに高電圧が印
加されることにより、該メモリセルのデータが「１」か
ら「０」もしくは「０」から「１」に書き換えることが
できる。
【００５７】上記構成において、図３に示すメモリ回路
の各部にバイアス電圧ＶCCが印加されると、Ｐチャネル
型ＭＯＳトランジスタ２０およびＮチャネル型ＭＯＳト
ランジスタ２１の各ゲート端子には、ハイレベルのパワ
ーオンリセット信号ＳPRが入力される。これにより、Ｐ
チャネル型ＭＯＳトランジスタ２０がオフとなる一方、
Ｎチャネル型ＭＯＳトランジスタ２１がオンとなる。
の各部にバイアス電圧ＶCCが印加されると、Ｐチャネル
型ＭＯＳトランジスタ２０およびＮチャネル型ＭＯＳト
ランジスタ２１の各ゲート端子には、ハイレベルのパワ
ーオンリセット信号ＳPRが入力される。これにより、Ｐ
チャネル型ＭＯＳトランジスタ２０がオフとなる一方、
Ｎチャネル型ＭＯＳトランジスタ２１がオンとなる。
【００５８】この場合、Ｐチャネル型ＭＯＳトランジス
タ２０のドレイン端子がＮチャネル型ＭＯＳトランジス
タ２１を介して接地電位にプルダウンされているため、
インバータ２２には、ローレベルの信号が入力され、イ
ンバータ２２の出力がハイレベルとなる。さらに、イン
バータ２３の出力がローレベルとなる。つまり、この場
合には、ローレベルのチャージポンプイネーブル信号Ｓ
CEがインバータ２２およびインバータ２３によりラッチ
されることにより、インバータ２２２、インバータ２３
で構成されるラッチ回路がリセットされる。
タ２０のドレイン端子がＮチャネル型ＭＯＳトランジス
タ２１を介して接地電位にプルダウンされているため、
インバータ２２には、ローレベルの信号が入力され、イ
ンバータ２２の出力がハイレベルとなる。さらに、イン
バータ２３の出力がローレベルとなる。つまり、この場
合には、ローレベルのチャージポンプイネーブル信号Ｓ
CEがインバータ２２およびインバータ２３によりラッチ
されることにより、インバータ２２２、インバータ２３
で構成されるラッチ回路がリセットされる。
【００５９】そして、パワーオンリセット信号ＳPRがハ
イレベルからローレベルになると、Ｐチャネル型ＭＯＳ
トランジスタ２０がオフからオンとなる一方、Ｎチャネ
ル型ＭＯＳトランジスタ２１がオンからオフとなる。こ
れにより、Ｐチャネル型ＭＯＳトランジスタ２０のドレ
イン端子がＰチャネル型ＭＯＳトランジスタ２０および
ヒューズ１０を介してバイアス電圧ＶCCによりプルアッ
プされるため、インバータ２２の入力がローレベルから
ハイレベルに変化する。
イレベルからローレベルになると、Ｐチャネル型ＭＯＳ
トランジスタ２０がオフからオンとなる一方、Ｎチャネ
ル型ＭＯＳトランジスタ２１がオンからオフとなる。こ
れにより、Ｐチャネル型ＭＯＳトランジスタ２０のドレ
イン端子がＰチャネル型ＭＯＳトランジスタ２０および
ヒューズ１０を介してバイアス電圧ＶCCによりプルアッ
プされるため、インバータ２２の入力がローレベルから
ハイレベルに変化する。
【００６０】この結果、インバータ２２の出力がハイレ
ベルからローレベルに変化することにより、インバータ
２３の出力、言い換えれば、チャージポンプイネーブル
信号ＳCEがローレベルからハイレベルに変化する。
ベルからローレベルに変化することにより、インバータ
２３の出力、言い換えれば、チャージポンプイネーブル
信号ＳCEがローレベルからハイレベルに変化する。
【００６１】従って、この場合には、チャージポンプ２
４には、ハイレベルのチャージポンプイネーブル信号Ｓ
CEが入力されているため、チャージポンプ２４は、動作
可能状態とされている。この状態において、図示しない
制御回路からＥＥＰＲＰＭ書込信号ＳEWがチャージポン
プ２４に入力されると、チャージポンプ２４からは、高
電圧がロウデコーダ２６およびカラムデコーダ２７の双
方へ出力される。
４には、ハイレベルのチャージポンプイネーブル信号Ｓ
CEが入力されているため、チャージポンプ２４は、動作
可能状態とされている。この状態において、図示しない
制御回路からＥＥＰＲＰＭ書込信号ＳEWがチャージポン
プ２４に入力されると、チャージポンプ２４からは、高
電圧がロウデコーダ２６およびカラムデコーダ２７の双
方へ出力される。
【００６２】さらに、この状態において、図示しない制
御回路よりアドレス信号がロウデコーダ２６およびカラ
ムデコーダ２７の双方に入力されると、ロウデコーダ２
６およびカラムデコーダ２７により、ＥＥＰＲＯＭメモ
リアレイ２５における行方向のワード線および列方向の
データ線に上記高電圧が印加される。これにより、上記
ワード線とデータ線との交点のメモリセルは、データが
「１」から「０」もしくは「０」から「１」に書き換え
可能となる。
御回路よりアドレス信号がロウデコーダ２６およびカラ
ムデコーダ２７の双方に入力されると、ロウデコーダ２
６およびカラムデコーダ２７により、ＥＥＰＲＯＭメモ
リアレイ２５における行方向のワード線および列方向の
データ線に上記高電圧が印加される。これにより、上記
ワード線とデータ線との交点のメモリセルは、データが
「１」から「０」もしくは「０」から「１」に書き換え
可能となる。
【００６３】以後、チャージポンプ２４にＥＥＰＲＰＭ
書込信号ＳEWが入力され、かつロウデコーダ２６および
カラムデコーダ２７にアドレス信号が入力される毎に、
ＥＥＰＲＯＭメモリアレイ２５における当該メモリセル
に書き込まれているデータの更新が行われる。
書込信号ＳEWが入力され、かつロウデコーダ２６および
カラムデコーダ２７にアドレス信号が入力される毎に、
ＥＥＰＲＯＭメモリアレイ２５における当該メモリセル
に書き込まれているデータの更新が行われる。
【００６４】そして、ＥＥＰＲＯＭメモリアレイ２５に
対する全データの書き込みが終了した時点、すなわち、
更新の必要が無くなった時点で、図示しない制御回路よ
り切断信号ＳWがＮチャネル型ＭＯＳトランジスタ１２
のゲート端子に入力されると、Ｎチャネル型ＭＯＳトラ
ンジスタ１２がオンとなり、サイリスタ１１のゲートに
トリガがかかる。
対する全データの書き込みが終了した時点、すなわち、
更新の必要が無くなった時点で、図示しない制御回路よ
り切断信号ＳWがＮチャネル型ＭＯＳトランジスタ１２
のゲート端子に入力されると、Ｎチャネル型ＭＯＳトラ
ンジスタ１２がオンとなり、サイリスタ１１のゲートに
トリガがかかる。
【００６５】これにより、サイリスタ１１がオンとな
り、ヒューズ１０に電流が流れ、ヒューズ１０は、電流
により発生するジュール熱により溶断する。この状態に
おいて、電源が再投入されると、上述した動作と同様に
して、ハイレベルのパワーオンリセット信号ＳPRがＰチ
ャネル型ＭＯＳトランジスタ２０およびＮチャネル型Ｍ
ＯＳトランジスタ２１の各ゲート端子に入力される。こ
れにより、Ｐチャネル型ＭＯＳトランジスタ２０がオフ
となる一方、Ｎチャネル型ＭＯＳトランジスタ２１がオ
ンとなる。
り、ヒューズ１０に電流が流れ、ヒューズ１０は、電流
により発生するジュール熱により溶断する。この状態に
おいて、電源が再投入されると、上述した動作と同様に
して、ハイレベルのパワーオンリセット信号ＳPRがＰチ
ャネル型ＭＯＳトランジスタ２０およびＮチャネル型Ｍ
ＯＳトランジスタ２１の各ゲート端子に入力される。こ
れにより、Ｐチャネル型ＭＯＳトランジスタ２０がオフ
となる一方、Ｎチャネル型ＭＯＳトランジスタ２１がオ
ンとなる。
【００６６】この場合、前述した動作と同様にして、イ
ンバータ２２およびインバータ２３には、ローレベルの
チャージポンプイネーブル信号ＳCEがラッチされてい
る。そして、パワーオンリセット信号ＳPRがハイレベル
からローレベルになると、Ｐチャネル型ＭＯＳトランジ
スタ２０がオフからオンとなる一方、Ｎチャネル型ＭＯ
Ｓトランジスタ２１がオンからオフとなる。しかしなが
ら、この場合には、ヒューズ１０が溶断されているた
め、Ｐチャネル型ＭＯＳトランジスタ２０がオンとなっ
ても、チャージポンプイネーブル信号ＳCEがローレベル
のままである。
ンバータ２２およびインバータ２３には、ローレベルの
チャージポンプイネーブル信号ＳCEがラッチされてい
る。そして、パワーオンリセット信号ＳPRがハイレベル
からローレベルになると、Ｐチャネル型ＭＯＳトランジ
スタ２０がオフからオンとなる一方、Ｎチャネル型ＭＯ
Ｓトランジスタ２１がオンからオフとなる。しかしなが
ら、この場合には、ヒューズ１０が溶断されているた
め、Ｐチャネル型ＭＯＳトランジスタ２０がオンとなっ
ても、チャージポンプイネーブル信号ＳCEがローレベル
のままである。
【００６７】従って、チャージポンプ２４には、ローレ
ベルのチャージポンプイネーブル信号ＳCEが入力されて
いるため、チャージポンプ２４は、非動作状態のままと
されている。この状態において、図示しない制御回路か
らＥＥＰＲＰＭ書込信号ＳEWがチャージポンプ２４に入
力されても、チャージポンプ２４からは、高電圧が出力
されない。つまり、ヒューズ１０が溶断されている状態
においては、ＥＥＰＲＯＭメモリアレイ２５に対する書
き込み動作を行うことができないのである。
ベルのチャージポンプイネーブル信号ＳCEが入力されて
いるため、チャージポンプ２４は、非動作状態のままと
されている。この状態において、図示しない制御回路か
らＥＥＰＲＰＭ書込信号ＳEWがチャージポンプ２４に入
力されても、チャージポンプ２４からは、高電圧が出力
されない。つまり、ヒューズ１０が溶断されている状態
においては、ＥＥＰＲＯＭメモリアレイ２５に対する書
き込み動作を行うことができないのである。
【００６８】以上説明したように、上述した実施の形態
２によるメモリ回路によれば、ヒューズ１０およびサイ
リスタ１１を用いることにより、書き換え可能なメモリ
（ＥＥＰＲＯＭメモリアレイ２５）に対して、書き込み
を禁止することができる。従って、上述した実施の形態
２によるメモリ回路によれば、単一電源（内部電源）を
用いてヒューズ１０を溶断するという極めて簡易な構成
により、書き換え可能なメモリアレイに対するセキュリ
ティを容易に向上させることができるため、使い勝手を
さらに向上させることができる。 （実施の形態３）図４は本発明の実施の形態３によるメ
モリ回路の構成を示すブロック図である。この図におい
て、図３の各部に対応する部分には同一の符号を付けそ
の説明を省略する。図４においては、Ｐチャネル型ＭＯ
Ｓトランジスタ２８が新たに設けられている。
２によるメモリ回路によれば、ヒューズ１０およびサイ
リスタ１１を用いることにより、書き換え可能なメモリ
（ＥＥＰＲＯＭメモリアレイ２５）に対して、書き込み
を禁止することができる。従って、上述した実施の形態
２によるメモリ回路によれば、単一電源（内部電源）を
用いてヒューズ１０を溶断するという極めて簡易な構成
により、書き換え可能なメモリアレイに対するセキュリ
ティを容易に向上させることができるため、使い勝手を
さらに向上させることができる。 （実施の形態３）図４は本発明の実施の形態３によるメ
モリ回路の構成を示すブロック図である。この図におい
て、図３の各部に対応する部分には同一の符号を付けそ
の説明を省略する。図４においては、Ｐチャネル型ＭＯ
Ｓトランジスタ２８が新たに設けられている。
【００６９】図４に示すＰチャネル型ＭＯＳトランジス
タ２８は、チャージポンプ２４にバイアス電圧ＶCCを供
給している内部電源（図示略）とチャージポンプ２４と
の間を接続する電源ラインに介挿されている。すなわ
ち、Ｐチャネル型ＭＯＳトランジスタ２８は、ソース端
子が内部電源（図示略）側に接続されており、ドレイン
端子がチャージポンプ２４側に接続されている。
タ２８は、チャージポンプ２４にバイアス電圧ＶCCを供
給している内部電源（図示略）とチャージポンプ２４と
の間を接続する電源ラインに介挿されている。すなわ
ち、Ｐチャネル型ＭＯＳトランジスタ２８は、ソース端
子が内部電源（図示略）側に接続されており、ドレイン
端子がチャージポンプ２４側に接続されている。
【００７０】また、Ｐチャネル型ＭＯＳトランジスタ２
８のゲート端子は、インバータ２２の出力端子に接続さ
れており、このゲート端子には、インバータ２２の出力
信号（チャージポンプイネーブル信号ＳCE）が入力され
る。
８のゲート端子は、インバータ２２の出力端子に接続さ
れており、このゲート端子には、インバータ２２の出力
信号（チャージポンプイネーブル信号ＳCE）が入力され
る。
【００７１】上記構成において、図４に示すメモリ回路
の各部にバイアス電圧ＶCCが印加されると、Ｐチャネル
型ＭＯＳトランジスタ２０およびＮチャネル型ＭＯＳト
ランジスタ２１の各ゲート端子には、ハイレベルのパワ
ーオンリセット信号ＳPRが入力される。これにより、Ｐ
チャネル型ＭＯＳトランジスタ２０がオフとなる一方、
Ｎチャネル型ＭＯＳトランジスタ２１がオンとなる。
の各部にバイアス電圧ＶCCが印加されると、Ｐチャネル
型ＭＯＳトランジスタ２０およびＮチャネル型ＭＯＳト
ランジスタ２１の各ゲート端子には、ハイレベルのパワ
ーオンリセット信号ＳPRが入力される。これにより、Ｐ
チャネル型ＭＯＳトランジスタ２０がオフとなる一方、
Ｎチャネル型ＭＯＳトランジスタ２１がオンとなる。
【００７２】この場合、Ｐチャネル型ＭＯＳトランジス
タ２０のドレイン端子がＮチャネル型ＭＯＳトランジス
タ２１を介して接地電位にプルダウンされているため、
インバータ２２には、ローレベルの信号が入力され、イ
ンバータ２２の出力、すなわち、チャージポンプイネー
ブル信号ＳCEがハイレベルとなる。
タ２０のドレイン端子がＮチャネル型ＭＯＳトランジス
タ２１を介して接地電位にプルダウンされているため、
インバータ２２には、ローレベルの信号が入力され、イ
ンバータ２２の出力、すなわち、チャージポンプイネー
ブル信号ＳCEがハイレベルとなる。
【００７３】従って、この場合には、チャージポンプイ
ネーブル信号ＳCEがハイレベルであるため、Ｐチャネル
型ＭＯＳトランジスタ２８はオフとされ、チャージポン
プ２４には、バイアス電圧ＶCCがまだ印加されない。
ネーブル信号ＳCEがハイレベルであるため、Ｐチャネル
型ＭＯＳトランジスタ２８はオフとされ、チャージポン
プ２４には、バイアス電圧ＶCCがまだ印加されない。
【００７４】そして、パワーオンリセット信号ＳPRがハ
イレベルからローレベルになると、Ｐチャネル型ＭＯＳ
トランジスタ２０がオフからオンとなる一方、Ｎチャネ
ル型ＭＯＳトランジスタ２１がオンからオフとなる。こ
れにより、Ｐチャネル型ＭＯＳトランジスタ２０のドレ
イン端子がＰチャネル型ＭＯＳトランジスタ２０および
ヒューズ１０を介してバイアス電圧ＶCCによりプルアッ
プされるため、インバータ２２の入力がローレベルから
ハイレベルに変化する。
イレベルからローレベルになると、Ｐチャネル型ＭＯＳ
トランジスタ２０がオフからオンとなる一方、Ｎチャネ
ル型ＭＯＳトランジスタ２１がオンからオフとなる。こ
れにより、Ｐチャネル型ＭＯＳトランジスタ２０のドレ
イン端子がＰチャネル型ＭＯＳトランジスタ２０および
ヒューズ１０を介してバイアス電圧ＶCCによりプルアッ
プされるため、インバータ２２の入力がローレベルから
ハイレベルに変化する。
【００７５】この結果、インバータ２２の出力（チャー
ジポンプイネーブル信号ＳCE）がハイレベルからローレ
ベルに変化することにより、Ｐチャネル型ＭＯＳトラン
ジスタ２８がオフからオンとなる。これにより、チャー
ジポンプ２４は、バイアス電圧ＶCCが供給されることに
より、動作可能状態とされる。
ジポンプイネーブル信号ＳCE）がハイレベルからローレ
ベルに変化することにより、Ｐチャネル型ＭＯＳトラン
ジスタ２８がオフからオンとなる。これにより、チャー
ジポンプ２４は、バイアス電圧ＶCCが供給されることに
より、動作可能状態とされる。
【００７６】さらに、この状態において、図示しない制
御回路よりアドレス信号がロウデコーダ２６およびカラ
ムデコーダ２７の双方に入力されると、前述した動作と
同様にして、ＥＥＰＲＯＭメモリアレイ２５における行
方向のワード線および列方向のデータ線に上記高電圧が
印加される。これにより、上記ワード線とデータ線との
交点のメモリセルは、データが「１」から「０」もしく
は「０」から「１」に書き換え可能となる。
御回路よりアドレス信号がロウデコーダ２６およびカラ
ムデコーダ２７の双方に入力されると、前述した動作と
同様にして、ＥＥＰＲＯＭメモリアレイ２５における行
方向のワード線および列方向のデータ線に上記高電圧が
印加される。これにより、上記ワード線とデータ線との
交点のメモリセルは、データが「１」から「０」もしく
は「０」から「１」に書き換え可能となる。
【００７７】以後、チャージポンプ２４にＥＥＰＲＰＭ
書込信号ＳEWが入力され、かつロウデコーダ２６および
カラムデコーダ２７にアドレス信号が入力される毎に、
ＥＥＰＲＯＭメモリアレイ２５における当該メモリセル
に書き込まれているデータの更新が行われる。
書込信号ＳEWが入力され、かつロウデコーダ２６および
カラムデコーダ２７にアドレス信号が入力される毎に、
ＥＥＰＲＯＭメモリアレイ２５における当該メモリセル
に書き込まれているデータの更新が行われる。
【００７８】そして、ＥＥＰＲＯＭメモリアレイ２５に
対するデータ更新の必要が無くなった時点で、図示しな
い制御回路より切断信号ＳWがＮチャネル型ＭＯＳトラ
ンジスタ１２のゲート端子に入力されると、Ｎチャネル
型ＭＯＳトランジスタ１２がオンとなり、サイリスタ１
１のゲートにトリガがかかる。これにより、ヒューズ１
０が溶断する。
対するデータ更新の必要が無くなった時点で、図示しな
い制御回路より切断信号ＳWがＮチャネル型ＭＯＳトラ
ンジスタ１２のゲート端子に入力されると、Ｎチャネル
型ＭＯＳトランジスタ１２がオンとなり、サイリスタ１
１のゲートにトリガがかかる。これにより、ヒューズ１
０が溶断する。
【００７９】この状態において、電源が再投入される
と、上述した動作と同様にして、ハイレベルのパワーオ
ンリセット信号ＳPRがＰチャネル型ＭＯＳトランジスタ
２０およびＮチャネル型ＭＯＳトランジスタ２１の各ゲ
ート端子に入力される。これにより、Ｐチャネル型ＭＯ
Ｓトランジスタ２０がオフとなる一方、Ｎチャネル型Ｍ
ＯＳトランジスタ２１がオンとなる。
と、上述した動作と同様にして、ハイレベルのパワーオ
ンリセット信号ＳPRがＰチャネル型ＭＯＳトランジスタ
２０およびＮチャネル型ＭＯＳトランジスタ２１の各ゲ
ート端子に入力される。これにより、Ｐチャネル型ＭＯ
Ｓトランジスタ２０がオフとなる一方、Ｎチャネル型Ｍ
ＯＳトランジスタ２１がオンとなる。
【００８０】そして、パワーオンリセット信号ＳPRがハ
イレベルからローレベルになると、Ｐチャネル型ＭＯＳ
トランジスタ２０がオフからオンとなる一方、Ｎチャネ
ル型ＭＯＳトランジスタ２１がオンからオフとなる。し
かしながら、この場合には、ヒューズ１０が溶断されて
いるため、Ｐチャネル型ＭＯＳトランジスタ２０がオン
となっても、インバータ２２の出力（チャージポンプイ
ネーブル信号ＳCE）は、ハイレベルのままである。
イレベルからローレベルになると、Ｐチャネル型ＭＯＳ
トランジスタ２０がオフからオンとなる一方、Ｎチャネ
ル型ＭＯＳトランジスタ２１がオンからオフとなる。し
かしながら、この場合には、ヒューズ１０が溶断されて
いるため、Ｐチャネル型ＭＯＳトランジスタ２０がオン
となっても、インバータ２２の出力（チャージポンプイ
ネーブル信号ＳCE）は、ハイレベルのままである。
【００８１】従って、Ｐチャネル型ＭＯＳトランジスタ
２８のゲート端子に、ハイレベルのチャージポンプイネ
ーブル信号ＳCEが依然として入力されているため、Ｐチ
ャネル型ＭＯＳトランジスタ２８は、オフのままであ
る。従って、チャージポンプ２４には、バイアス電圧Ｖ
CCが供給されない。すなわち、チャージポンプ２４は、
非動作状態のままとされている。つまり、ヒューズ１０
が溶断されている状態においては、ＥＥＰＲＯＭメモリ
アレイ２５に対する書き込み動作を行うことができない
のである。
２８のゲート端子に、ハイレベルのチャージポンプイネ
ーブル信号ＳCEが依然として入力されているため、Ｐチ
ャネル型ＭＯＳトランジスタ２８は、オフのままであ
る。従って、チャージポンプ２４には、バイアス電圧Ｖ
CCが供給されない。すなわち、チャージポンプ２４は、
非動作状態のままとされている。つまり、ヒューズ１０
が溶断されている状態においては、ＥＥＰＲＯＭメモリ
アレイ２５に対する書き込み動作を行うことができない
のである。
【００８２】以上説明したように、上述した実施の形態
３によるメモリ回路によれば、前述した実施の形態２に
よるメモリ回路と同様にして、書き換え可能なメモリに
対するセキュリティを容易に向上させることができるた
め、使い勝手をさらに向上させることができる。 （実施の形態４）図７は本発明の実施の形態４によるサ
イリスタ素子の構成を示す断面図である。サイリスタ素
子はＰ型サブストレート上に形成されるＣＭＯＳ型半導
体集積回路に寄生的に形成さるサイリスタ構造を利用し
ており、アノードとなるメタル電極２０１にヒューズを
接続し高電位とし、カソードとなるメタル電極２０４を
グランドと接続して低電位とし、サイリスタのゲートと
なるメタル電極２０２に接続されたＮ型ＭＯＳトランジ
スタのゲート電極２０３に高レベル信号を印加すること
で、サイリスタがターンオンをし大きな電流が流れ続
け、アノードに接続されたヒューズを切断する。以上説
明したように、上述した実施の形態４によるサイリスタ
を使用したメモリ回路によれば、セキュリティーの向上
されたメモリ回路が、より簡単にかつ低コストに構成す
ることができる。 （実施の形態５）図８は、本発明の実施の形態５による
サイリスタ素子の構成を示す断面図である。基本的な構
成は、実施の形態４に示したサイリスタと同様に、ＣＭ
ＯＳ型半導体集積回路に寄生的に形成される素子である
が、図７におけるサイリスタのゲート電極となる濃いＮ
型拡散層２１１とＮ型ＭＯＳトランジスタのドレイン電
極となる濃いＮ型拡散層が図８では一体のＮ型拡散層２
１５で形成されている。このような構成とすることで、
サイリスタ素子はより小さな面積で形成することが可能
となる。
３によるメモリ回路によれば、前述した実施の形態２に
よるメモリ回路と同様にして、書き換え可能なメモリに
対するセキュリティを容易に向上させることができるた
め、使い勝手をさらに向上させることができる。 （実施の形態４）図７は本発明の実施の形態４によるサ
イリスタ素子の構成を示す断面図である。サイリスタ素
子はＰ型サブストレート上に形成されるＣＭＯＳ型半導
体集積回路に寄生的に形成さるサイリスタ構造を利用し
ており、アノードとなるメタル電極２０１にヒューズを
接続し高電位とし、カソードとなるメタル電極２０４を
グランドと接続して低電位とし、サイリスタのゲートと
なるメタル電極２０２に接続されたＮ型ＭＯＳトランジ
スタのゲート電極２０３に高レベル信号を印加すること
で、サイリスタがターンオンをし大きな電流が流れ続
け、アノードに接続されたヒューズを切断する。以上説
明したように、上述した実施の形態４によるサイリスタ
を使用したメモリ回路によれば、セキュリティーの向上
されたメモリ回路が、より簡単にかつ低コストに構成す
ることができる。 （実施の形態５）図８は、本発明の実施の形態５による
サイリスタ素子の構成を示す断面図である。基本的な構
成は、実施の形態４に示したサイリスタと同様に、ＣＭ
ＯＳ型半導体集積回路に寄生的に形成される素子である
が、図７におけるサイリスタのゲート電極となる濃いＮ
型拡散層２１１とＮ型ＭＯＳトランジスタのドレイン電
極となる濃いＮ型拡散層が図８では一体のＮ型拡散層２
１５で形成されている。このような構成とすることで、
サイリスタ素子はより小さな面積で形成することが可能
となる。
【００８３】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、ヒューズを内部電源に接続して、かつス
イッチング素子を設けてヒューズに流す電流を制御する
ように構成したので、従来のように外部電源を必要とし
ない。従って、請求項１に記載の発明によれば、単一電
源（内部電源）のみで、データの書き込み／読み出しを
行うことができるので、電源回路の構成を簡単にするこ
とができるという効果を奏する。
発明によれば、ヒューズを内部電源に接続して、かつス
イッチング素子を設けてヒューズに流す電流を制御する
ように構成したので、従来のように外部電源を必要とし
ない。従って、請求項１に記載の発明によれば、単一電
源（内部電源）のみで、データの書き込み／読み出しを
行うことができるので、電源回路の構成を簡単にするこ
とができるという効果を奏する。
【００８４】さらに、請求項１に記載の発明によれば、
従来のレーザ光を必要としないので、メモリ回路をパッ
ケージングした後であっても、スイッチング素子および
内部電源を用いて、データの書き込みを行うことができ
るため、使い勝手を向上させることができるという効果
を奏する。
従来のレーザ光を必要としないので、メモリ回路をパッ
ケージングした後であっても、スイッチング素子および
内部電源を用いて、データの書き込みを行うことができ
るため、使い勝手を向上させることができるという効果
を奏する。
【００８５】また、請求項２に記載の発明によれば、請
求項１に記載の発明と同様にして、ヒューズを内部電源
に接続して、かつサイリスタを設けてヒューズに流す電
流を制御するように構成したので、電源回路の構成を簡
単にすることができるとともに、使い勝手を向上させる
ことができるという効果を奏する。
求項１に記載の発明と同様にして、ヒューズを内部電源
に接続して、かつサイリスタを設けてヒューズに流す電
流を制御するように構成したので、電源回路の構成を簡
単にすることができるとともに、使い勝手を向上させる
ことができるという効果を奏する。
【００８６】さらに、請求項３、４に記載の発明によれ
ば、ヒューズおよびスイッチング素子を用いることによ
り、書き換え可能なメモリアレイに対して、書き込みを
禁止することができる。従って、請求項３、４に記載の
発明によれば、単一電源（内部電源）を用いてヒューズ
を溶断するという極めて簡易な構成により、書き換え可
能なメモリアレイに対するセキュリティを容易に向上さ
せることができるため、使い勝手をさらに向上させるこ
とができるという効果を奏する。さらに請求項５記載の
発明によれば、本メモリ回路を構成するサイリスタ素子
が、ＣＭＯＳ型半導体集積回路に寄生的に形成されるＰ
ＮＰバイポーラトランジスタとＮＰＮバイポーラトラン
ジスタより構成されているため、素子形成のための新た
な製造工程が不必要なため、簡便かつ低コストに本メモ
リ回路を構成することができるという効果を奏する。
ば、ヒューズおよびスイッチング素子を用いることによ
り、書き換え可能なメモリアレイに対して、書き込みを
禁止することができる。従って、請求項３、４に記載の
発明によれば、単一電源（内部電源）を用いてヒューズ
を溶断するという極めて簡易な構成により、書き換え可
能なメモリアレイに対するセキュリティを容易に向上さ
せることができるため、使い勝手をさらに向上させるこ
とができるという効果を奏する。さらに請求項５記載の
発明によれば、本メモリ回路を構成するサイリスタ素子
が、ＣＭＯＳ型半導体集積回路に寄生的に形成されるＰ
ＮＰバイポーラトランジスタとＮＰＮバイポーラトラン
ジスタより構成されているため、素子形成のための新た
な製造工程が不必要なため、簡便かつ低コストに本メモ
リ回路を構成することができるという効果を奏する。
【図１】本発明の実施の形態１によるメモリ回路の回路
構成を示す図である。
構成を示す図である。
【図２】図１に示す読出回路１４の構成を示す図であ
る。
る。
【図３】本発明の実施の形態２によるメモリ回路の回路
構成を示す図である。
構成を示す図である。
【図４】同実施の形態３によるメモリ回路の回路構成を
示す図である。
示す図である。
【図５】従来のメモリ回路の回路構成１を示す図であ
る。
る。
【図６】従来のメモリ回路の回路構成２を示す図であ
る。
る。
【図７】本発明の実施の形態４によるサイリスタの構成
を示す図である。
を示す図である。
【図８】本発明の実施の形態５によるサイリスタの構成
を示す図である。
を示す図である。
１０ ヒューズ １１ サイリスタ １２ Ｎチャネル型ＭＯＳトランジスタ １３ Ｎチャネル型ＭＯＳトランジスタ １４ 読出回路 １５ Ｎチャネル型ＭＯＳトランジスタ １６ Ｎチャネル型ＭＯＳトランジスタ ２０ Ｐチャネル型ＭＯＳトランジスタ ２１ Ｎチャネル型ＭＯＳトランジスタ ２４ チャージポンプ ２５ ＥＥＰＲＯＭメモリアレイ ２０１ サイリスタのアノード電極となるメタル配線 １ サイリスタのゲート電極となるメタル配線 ２ スイッチング用Ｎ型ＭＯＳトランジスタのゲート電
極となるメタル配線 ３ サイリスタのカソード電極となるメタル配線 ４ フィールド酸化膜 ５ Ｎウエル拡散層 ６ Ｐｓｕｂ拡散層 ７ Ｎ型ＭＯＳトランジスタのポリシリコンゲート電極 ８ サイリスタのアノード電極となるＮ＋拡散層 ９ サイリスタのアノード電極となるＰ＋拡散層 １０ サイリスタのゲート電極となるＮ＋拡散層 １１ Ｎ型ＭＯＳトランジスタのドレイン電極 １２ Ｎ型ＭＯＳトランジスタのソース電極 １３ サイリスタのカソード電極となるＰ＋拡散層 １４ サイリスタのゲート電極及びＮ型ＭＯＳトランジ
スタのドレイン電極となるＮ＋拡散層
極となるメタル配線 ３ サイリスタのカソード電極となるメタル配線 ４ フィールド酸化膜 ５ Ｎウエル拡散層 ６ Ｐｓｕｂ拡散層 ７ Ｎ型ＭＯＳトランジスタのポリシリコンゲート電極 ８ サイリスタのアノード電極となるＮ＋拡散層 ９ サイリスタのアノード電極となるＰ＋拡散層 １０ サイリスタのゲート電極となるＮ＋拡散層 １１ Ｎ型ＭＯＳトランジスタのドレイン電極 １２ Ｎ型ＭＯＳトランジスタのソース電極 １３ サイリスタのカソード電極となるＰ＋拡散層 １４ サイリスタのゲート電極及びＮ型ＭＯＳトランジ
スタのドレイン電極となるＮ＋拡散層
Claims (5)
- 【請求項１】 半導体基板に形成されたメモリ回路にお
いて、 一端が電源電位に接続され、その断／続状態により０／
１データを記憶するヒューズと、 前記ヒューズの他端と接地との間に介挿されたスイッチ
ング素子と、 前記ヒューズに記憶されたデータを読み出す読出回路
と、 前記ヒューズに対する書き込み時に前記スイッチング素
子を駆動制御する駆動制御手段とを備えることを特徴と
するメモリ回路。 - 【請求項２】 前記スイッチング素子は、サイリスタか
らなり、 前記駆動制御手段は、前記ヒューズに０データを書き込
むとき前記サイリスタをオンにする一方、前記ヒューズ
に１データを書き込むとき前記サイリスタをオフにする
ことを特徴とする請求項１に記載のメモリ回路。 - 【請求項３】 半導体基板に形成されたメモリ回路にお
いて、 電気的にデータの消去／書込が行われるメモリアレイ
と、 動作信号が入力されている間のみ、前記メモリアレイに
対するデータの消去／書込を制御する書込制御手段と、 一端が電源電位に接続されたヒューズと、 前記ヒューズの他端と接地との間に介挿されたスイッチ
ング素子と、 前記ヒューズが溶断していない間のみ、前記動作信号を
生成し前記書込制御手段へ供給する信号供給手段と、 前記スイッチング素子を駆動制御する駆動制御手段とを
備えることを特徴とするメモリ回路。 - 【請求項４】 半導体基板に形成されたメモリ回路にお
いて、 電気的にデータの消去／書込が行われるメモリアレイ
と、 前記メモリアレイに対するデータの消去／書込を制御す
る書込制御手段と、 動作信号が入力されている間のみ、前記書込制御手段に
対して電源電圧より高い電圧を供給する高電圧供給制御
手段と、 一端が電源電位に接続されたヒューズと、 前記ヒューズの他端と接地との間に介挿されたスイッチ
ング素子と、 前記ヒューズが溶断していない間のみ、前記動作信号を
生成し前記高電圧供給制御手段へ供給する信号供給手段
と、 前記スイッチング素子を駆動制御する駆動制御手段とを
備えることを特徴とするメモリ回路。 - 【請求項５】 半導体基板に形成されたメモリ回路にお
て、 一端が電源電位に接続され、その断／続状態により０／
１データを記憶するヒューズと、 前記ヒューズの他端と接地との間に介挿されたスイッチ
ング素子として働くサイリスタと、 前記ヒューズに記憶されたデータを読み出す読出回路
と、 前記ヒューズに対する書き込み時に前記スイッチング素
子として働くサイリスタを駆動制御する駆動制御手段と
してのＭＯＳトランジスタを備えることを特徴とする半
導体集積回路において、前記サイリスタはＣＭＯＳ型半
導体集積回路内に寄生的に形成されるＰＮＰ型バイポー
ラトランジスタとＮＰＮ型バイポーラトランジスタより
構成され、前記ＰＮＰバイポーラトランジスタのベース
電極は低濃度Ｎ型拡散層で構成され、エミッタ電極は低
濃度Ｎ型拡散層内の濃いＰ型拡散層で形成され、コレク
タ電極は低濃度Ｐ型拡散層で構成され、また前記ＮＰＮ
型バイポーラトランジスタのベース電極は低濃度Ｐ型拡
散層で構成され、エミッタ電極は低濃度Ｐ型拡散層内の
濃いＮ型拡散層で構成され、コレクタ電極は低濃度Ｎ型
拡散層で構成され、さらに前記駆動制御手段としてのＮ
型ＭＯＳトランジスタのドレイン電極は前記低濃度Ｎ型
拡散層と接続されていることを特徴とするメモリ回路。
Priority Applications (2)
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|---|---|---|---|
| JP2000023590A JP2000293996A (ja) | 1999-02-03 | 2000-02-01 | メモリ回路 |
| US09/497,013 US6330204B1 (en) | 1999-02-03 | 2000-02-02 | Memory circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP2673099 | 1999-02-03 | ||
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Family
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- 2000-02-01 JP JP2000023590A patent/JP2000293996A/ja not_active Withdrawn
- 2000-02-02 US US09/497,013 patent/US6330204B1/en not_active Expired - Lifetime
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