本発明は、無線通信など非接触手段により、メモリ回路に必要な情報を記憶させ、或いは情報を読み取ることのできるICチップ(以下「IDチップ」ともいう。)として用いる半導体装置に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成されたIDチップとして用いる半導体装置に関する。
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどではバーコードリーダーがバーコードとの接触を必要とする、またバーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。
このような要望から、近年ICを用いたIDチップが開発されている。IDチップとはICチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。このようなIDチップの実用化によって、商品流通などの簡素化、低コスト化、高いセキュリティの確保が可能になるものと期待されている。
IDチップを用いた個体認証システムの概要について図4を用いて説明する。図4はバッグの個体情報を非接触で得ることを目的とした固体認証システムの概要を示す図である。特定の固体情報を記憶したIDチップ401はバッグ404に貼り付けられている、もしくは埋め込まれている。このIDチップ401に対して質問器(リードライタともいう)403のアンテナユニット402より電磁波が発信される。その電磁波を受けるとIDチップ401はそのIDチップが持っている個体情報をアンテナユニット402に対して送り返す。アンテナユニット402は送り返された個体情報を質問器403に送り、質問器403は個体情報の判別をおこなう。このようにして、バッグ404の情報を質問器403は得ることが可能になる。また、このシステムを用いることによって物流管理、集計、偽造品の除去などが可能になる。
このようなIDチップの技術としては例えば図2に示すようなものがある。IDチップに用いる半導体装置200はアンテナ回路201、整流回路202、安定化電源回路203、アンプ208、復調回路213、論理回路209、メモリコントロール回路212、メモリ回路211、論理回路207、アンプ206、変調回路205によって構成される。また、アンテナ回路201はアンテナコイル301、同調容量302によって構成される(図3(A))。また、整流回路202はダイオード303、304、平滑容量305によって構成される(図3(B))。
このようなIDチップの動作を以下に説明する。アンテナ回路201で受信した交流信号はダイオード303、304によって半波整流され、平滑容量305によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源回路203で安定化され、安定化された後の電圧を復調回路213、アンプ206、論理回路207、アンプ208、論理回路209、メモリ回路211、メモリコントロール回路212に供給する。一方、アンテナ回路201で受信された信号はアンプ208を介して、クロック信号として、論理回路209に入力される。また、アンテナから入力された信号は復調回路213で復調され、データとして論理回路209に入力される。
論理回路209において、入力されたデータはデコードされる。質問器がデータを変形ミラー符号、NRZ−L符号などでエンコードして送信するため、それを論理回路209はデコードする。デコードされたデータは、メモリコントロール回路212に送られ、それに従いメモリ回路211に記憶された記憶データが読み出される。メモリ回路211は電源が切れても保持できる不揮発性メモリ回路である必要があり、マスクROMなどが使用される。記憶される内容は、例えば16バイトのデータ(図12(A)参照)であり、IDチップの系列を示すファミリーコード4バイト、アプリケーションコード4バイト、使用者が設定するユーザーコード4バイトが2種類となっている。
送受信される信号は、125kHz、13.56MHz、915MHz、2.45GHzなどがあり、それぞれISO規格などが設定される。また、送受信の際の変調・復調方式も規格化されている。このようなIDチップの例として例えば特許文献1などがある。
特開2001−250393号公報
以上に述べた、従来のIDチップ用半導体装置は、以下のような課題があった。メモリ回路にマスクROMを用いた場合、チップ製造時以外では書き込みおこなうことができない。従って、チップ製造時以外にデータの書き込みを行うことが可能なIDチップが求められている。
またメモリ回路にEEPROMを用いた場合、ユーザーが自由に内容を書き換えられる反面、本来のユーザー以外の人が、認証用として書き換えられるべきでない情報を書き換えることが可能になり、偽造をおこなうことも可能である。従って、そのような偽造を防止するため1回のみの書き込みが可能なIDチップが求められている。
そこで本発明は、IDチップに用いる半導体装置において、一回のみ書き換え可能なIDチップとして用いる半導体装置を提供することを課題とする。また、チップ製造時以外にデータの書き込みを行うことが可能なIDチップとして用いる半導体装置を提供することを課題とする。
本発明は、絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路とを有し、変調回路および復調回路にはアンテナ回路が電気的に接続され、復調回路には前記論理回路が接続され、メモリ回路は論理回路の出力信号を記憶し、メモリ回路はヒューズ素子を用いたヒューズメモリ回路であることを特徴とする。
また、その半導体装置において、ヒューズメモリ回路は1回のみの書き込みが可能である制御回路を有することを特徴とする。
また、本発明は、絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路とを有し、変調回路および復調回路にはアンテナ回路が電気的に接続され、復調回路には論理回路が接続され、メモリ回路は論理回路の出力信号を記憶し、メモリ回路はヒューズ素子を用いたヒューズメモリ回路であり、論理回路は前記メモリ回路に記憶されたデータによってメモリ回路の書き込みの可否を制御することを特徴とする。
また、その半導体装置において、ヒューズメモリ回路を構成するヒューズ素子は金属配線を溶断することにより記憶動作を行うことを特徴とする。
また、その半導体装置において、ヒューズメモリ回路を構成するヒューズ素子は半導体薄膜を溶断することにより、記憶動作を行うことを特徴とする。
また、その半導体装置において、ヒューズメモリ回路を構成するヒューズ素子は絶縁膜を短絡することにより、記憶動作をおこなうことを特徴とする。
また、その半導体装置において、ヒューズメモリ回路が記憶動作を行う場合の電源は前記アンテナ回路から出力される信号を整流および昇圧することにより得るものであることを特徴とする。
また、その半導体装置において、ヒューズメモリ回路が記憶動作を行う場合の電源は外部高圧電源より得るものであることを特徴とする。
また、その半導体装置において、変調回路と、前記復調回路と、前記論理回路と、前記メモリ回路とのうち、少なくとも一つは薄膜トランジスタ(以下「TFT(Thin Film Transistor)」ともいう。)で構成されていることを特徴とする。
また、その半導体装置において、アンテナ回路および変調回路と、復調回路と、論理回路と、メモリ回路とがそれぞれ同一の絶縁基板上に一体形成されている、もしくは、変調回路と、復調回路と、論理回路と、メモリ回路とがそれぞれ同一の絶縁基板上に一体形成され、アンテナ回路は別の絶縁基板上に形成されていることを特徴とする。
また、その半導体装置において、絶縁基板はガラス、プラスチック、フィルム状の絶縁体から選ばれた一つであることを特徴とする。
また、その半導体装置において、アンテナ回路は前変調回路と、復調回路と、論理回路と、メモリ回路とのうち、少なくとも一つの上方で形成されていることを特徴とする。
また、その半導体装置において、アンテナ回路に入る信号は無線信号であることを特徴とする。
本発明において、IDチップとは個体認識に用いる半導体チップのことであり、ICタグ、無線タグ、RFID、ICカード、トランスポンダなどに使用されるものとする。
以上に述べたように、本発明を用いることによって、IDチップの中のメモリ回路に情報を1回のみ書き込むことが可能になる。このようにして、IDチップのデータ偽造を防止することができ、セキュリティを確保したIDチップとして用いる半導体装置を構成することができる。また、チップ製造時以外にデータの書き込みを行うことが可能なIDチップとして用いる半導体装置を提供することができる。
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
IDチップに用いる半導体装置100はアンテナ回路101、整流回路102、安定電源回路103、昇圧電源回路104、変調回路105、アンプ106、論理回路107、アンプ108、論理回路109、レベルシフト回路110、ヒューズメモリ回路111、ヒューズメモリコントロール回路112、復調回路113によって構成される(図1参照)。また、アンテナ回路101は従来例、図3(A)に示したものと同様である。整流回路102は従来例、図3(B)に示したものと同様である。本実施の形態において、アンテナ回路101は半導体装置100上に構成されているが、これに限定されずアンテナ回路101を半導体装置100の外部に接続しても良い。
このようなIDチップの動作を以下に説明する。アンテナ回路101で受信した交流信号は整流回路102によって整流され、平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定電源回路103で安定化され、安定化された後の電圧を昇圧電源回路104、アンプ106、論理回路107、アンプ108、論理回路109に供給する。
ヒューズメモリ回路111に書き込みを行う場合は、昇圧電源回路104によって安定電源回路103の出力電圧を昇圧し、昇圧された電圧を用いてヒューズメモリ回路111に書き込みを行う。昇圧電源回路104はチャージポンプ回路などが用いられるがチャージポンプ回路には限定されない。昇圧電源回路104を駆動するためのクロック信号はアンテナ回路101から入力された交流信号を用いて生成しても良いし、半導体装置100の中に発振回路を設けて発生させても良い。
アンテナ回路101から入力された信号は論理回路109で論理演算された後、レベルシフト回路110に入力される。レベルシフト回路110は昇圧電源回路104によって昇圧された電圧で動作し、論理回路109の信号振幅を増幅する役割を有する。また、論理回路109はヒューズメモリコントロール回路112に対して、書き込みの有無、アドレスなどを指定する。ヒューズメモリ回路111はヒューズメモリコントロール回路112、レベルシフト回路110の指示によって、データ書き込みをおこなう。
ヒューズメモリ回路111に記憶されたデータを質問器が呼び出す場合は以下のように動作する。アンテナ回路101で受信した交流信号は整流回路102によって整流され、平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定電源回路103で安定化され、安定化された後の電圧を昇圧電源回路104、アンプ106、論理回路107、アンプ108、論理回路109に供給する。一方、アンテナ回路101で受信された交流信号はアンプ108を通して論理回路109に入力され、論理演算がおこなわれる。そして、論理回路109の信号を用いて、ヒューズメモリコントロール回路112を制御し、ヒューズメモリ回路111に記憶されているデータを呼び出す。つぎにヒューズメモリ回路111に記憶されたデータを論理回路107で加工し、その出力で変調回路105を動作させる。データの加工はISO14443、ISO15693、ISO18000などの規格に定められた方式に従い加工されるが、質問器との整合性が確保されれば、上記規格以外であってもかまわない。
変調回路105が動作すると、アンテナ回路101のインピーダンスが変化する。これによって、アンテナ回路101で反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによって半導体装置100のヒューズメモリ回路111に記憶されたデータを知ることが可能になる。このような変調方式を負荷変調方式という。
以下、ヒューズメモリ回路の動作について、図5を用いて説明をおこなう。図5に示すヒューズメモリ回路は説明簡略化のため、6ビットのメモリ回路としているが、6ビットに限定されるものではない。
ヒューズメモリ回路は列デコーダー501、行デコーダー502、昇圧電源回路503、アンプ504、N型トランジスタ505〜510、ヒューズ素子511〜516、ビット線517〜519、ワード線520、521、列スイッチ522〜524、スイッチ525、526、出力配線527、メモリ負荷抵抗528、出力端子529、電源1、電源2によって構成される(図5)。電源1はハイ電位を設定するものであり、電源2はロウ電位を設定するものである。ただしトランジスタ505〜510をP型トランジスタとする場合においては、電源1はロウ電位を設定し、電源2はハイ電位を設定する。以下の説明ではトランジスタ505〜510はN型とする。
また、トランジスタ505とヒューズ素子511によって構成されるメモリセル500を代表として説明をおこなう。
まず、初期時の読み出しをおこなう場合について説明をおこなう。ヒューズ素子511〜516は、初期状態において、電気配線として機能するため、トランジスタ505、508はビット線517と接続され、トランジスタ506、509はビット線518、トランジスタ507、510はビット線519と接続されている。
ここで、例えばメモリセル500のデータを読み出す場合は、行デコーダー502を動作させ、ワード線520をアクティブとする、それによってトランジスタ505〜507はオンとなる。次に、列デコーダー501を動作させ、列スイッチ522をオンさせる、それによってビット線517と出力配線527が接続される。さらにスイッチ526をオンさせ、出力配線527とメモリ負荷抵抗528、アンプ504を接続する。このとき、スイッチ525はオフとする。
トランジスタ505がオンすると、電流は電源1よりメモリ負荷抵抗528、スイッチ526、出力配線527、列スイッチ522、ビット線517、ヒューズ素子511、トランジスタ505、電源2に流れる。このとき、メモリ負荷抵抗528に電位降下が発生し、トランジスタ505のオン抵抗がメモリ負荷抵抗528の抵抗値より十分小さければ、アンプ504の入力電位はロウとなる。初期において、メモリセルは全て同じであるから、どのトランジスタをオンさせても、出力はロウとなる。
次に、メモリセル500の出力をハイにする場合を考える。
ここで、例えばメモリセル500のデータを読み出す場合は、行デコーダー502を動作させ、ワード線520をアクティブとする、それによってトランジスタ505〜507はオンとなる。次に、列デコーダー501を動作させ、スイッチ522をオンさせる、それによってビット線517と出力配線527が接続される。さらにスイッチ526をオンさせ、出力配線527とメモリ負荷抵抗528、アンプ504を接続する。このとき、スイッチ525はオフとする。
トランジスタ505がオンしてもメモリセル500の出力がハイになるためには、ヒューズ素子511が切断され、オープン状態になっている必要がある。このとき、メモリ負荷抵抗528に流れる電流は微小なリーク電流などを除けば存在せず、アンプ504の入力電圧は電源1の電位と同じになり、出力端子529にはハイが出力される。このとき、スイッチ525はオフであるとする。
次に、メモリセル500にハイが出力されるような書き込みをする場合を考える。まず、行デコーダー502を動作させ、ワード線520をアクティブとする、それによってトランジスタ505〜507はオンとなる。次に、列デコーダー501を動作させ、スイッチ522をオンさせる、それによってビット線517と出力配線527が接続される。このとき、スイッチ525はオンとし、スイッチ526はオフとする。スイッチ525がオンすると、出力配線527は昇圧電源回路503に接続され、高電圧が印加される。ヒューズ素子511は列スイッチ522を介して出力配線527に接続され、且つ、トランジスタ505がオンしているため、ヒューズ素子511の両端には高電圧が印加され、流れる電流によってヒューズ素子511は溶断する。
このようにして、ハイ書き込みをおこなうメモリセルのヒューズ素子を溶断することにより、不揮発性のメモリ回路を実現することができる。
次に1回のみの書き込みをおこなう実施形態について説明をおこなう。本実施の形態では図12(B)に示すように、本来メモリ回路が必要とするメモリエリア(図12(B)では16バイト)のあとに、書き込み状態を示すビットを追加している。この部分に書き込みがされたかどうかを示すデータを記憶する。
次にその動作について図13を用いて説明する。図13は論理回路109の内部ブロックを示す。論理回路109はデコード回路1301、ディレイ回路1302、スイッチ1303、揮発性メモリ回路1304より構成されている。初期時においては、図12(B)に示した書き込み記憶ビットには、書き込みがされていない状態を示している。これをここではロウが記憶されているとする。(説明上、ロウ記憶とするがハイ記憶でもよい)。アンテナ回路101より信号が入力され、安定化電源が立ち上がるとヒューズメモリ回路111はこの値を論理回路109内部の揮発性メモリ回路1304に出力する。そして揮発性メモリ回路1304はこの値を記憶する。この揮発性メモリ回路1304はDRAM、SRAM、レジスタなど記憶ができれば回路構成は問わない。
一方、復調回路113から入力された信号はデコード回路1301でデコードされ、ディレイ回路1302を経て、スイッチ1303に入力される。スイッチ1303は揮発性メモリ回路1304によって制御され、揮発性メモリ回路1304のデータが上記に示したようにロウであれば、スイッチ1303をオンするように動作する。スイッチ1303がオンしている場合、信号はレベルシフト回路110に出力され、レベルシフト回路110を介して、ヒューズメモリ回路111に書き込みがおこなわれる。書き込みが終了すると、図12(B)に示す書き込み記憶ビットにハイが記憶される(初期値がハイの場合にはロウを記憶)。ディレイ回路1302は安定化電源が立ち上がり、スイッチ1303の状態が確定する前に、データがスイッチ1303を通過して、レベルシフト回路110に出力されないようにするためのものであり、ディレイ回路以外の手段を用いて、スイッチの確定前の誤動作防止をおこなってもよい。
図12(B)に示す書き込み記憶ビットにハイが記憶されると、揮発性メモリ回路1304はスイッチ1303をオフにするように動作をおこなう。このようにして、1回目以降のデータはスイッチ1303を通過することができないため、メモリ回路への書き込みは1回に限定される。
次に図13とは異なる1回書き込みの実施形態を図14を用いて説明する。図14は論理回路109の内部ブロックを示す。論理回路109はデコード回路1401、ディレイ回路1402、スイッチ1403、ヒューズメモリ回路1404より構成されている。図12(B)に示した書き込み記憶ビットはヒューズメモリ回路1404に記憶され、初期状態では、書き込みがされていない状態を示している。これをここではロウが記憶されているとする。(説明上、ロウ記憶とするがハイ記憶でもよい)。アンテナ回路より信号が入力され、安定化電源が立ち上がるとデコード回路1401、ディレイ回路1402、スイッチ1403を介して、データはレベルシフト回路へ送られる。レベルシフト回路でレベルシフトされた後、書き込みを表すデータはヒューズメモリ回路1404に送られ、記憶される。
一方、復調回路113から入力された信号はデコード回路1401でデコードされ、ディレイ回路1402を経て、スイッチ1403に入力される。スイッチ1403はヒューズメモリ回路1404によって制御され、ヒューズメモリ回路1404のデータが上記に示したようにロウであれば、スイッチ1403をオンするように動作する。スイッチ1403がオンしている場合、信号はレベルシフト回路に出力され、レベルシフト回路を介して、ヒューズメモリ回路1404に書き込みがおこなわれる。書き込みが終了すると、図12(B)に示す書き込み記憶ビット(ヒューズメモリ回路1404)にハイが記憶される(初期値がハイの場合にはロウを記憶)。ディレイ回路1402は安定化電源が立ち上がり、スイッチ1403の状態が確定する前に、データがスイッチ1403を通過して、レベルシフト回路に出力されないようにするためのものであり、ディレイ回路以外の手段を用いて、スイッチの確定前の誤動作防止をおこなってもよい。
図12(B)に示す書き込み記憶ビットにハイが記憶されると、ヒューズメモリ回路1404はスイッチ1403をオフにするように動作をおこなう。このようにして、1回目以降のデータはスイッチ1403を通過することができないため、メモリ回路への書き込みは1回に限定される。
ヒューズ素子の例について図6(A)を用いて説明する。図6(A)に示すヒューズ素子は、一般的な電気ヒューズと同様に金属配線を溶断するものである。配線材料は薄膜トランジスタ(以下TFT)を構成するゲート電極材料やソース電極又はドレイン電極材料を使用することができる。少ない発熱で溶断が可能になるように配線幅はできるだけ細い方がよく、1μm以下であることが望ましい。
次に、TFTの島状領域をヒューズ素子として使用したものについて図6(B)を用いて説明する。図6(B)に示すヒューズ素子は、電流を多く流すため、N型またはP型の不純物を多量に添加し、その抵抗値を低く抑えることが望ましい。少ない発熱で溶断が可能になるように配線幅はできるだけ細い方がよく、1μm以下であることが望ましい。
上記とは異なるヒューズ素子をもつヒューズメモリ回路の実施例について図7に示す。図7に示すヒューズ素子は、容量を用いたヒューズ素子であり、初期状態では容量となっており、直流的はオープン状態になっている。書き込みをされた後では、両端が短絡された状態になる。これは、絶縁膜の両側に電極を設けたヒューズ素子の両電極に高電圧を印加し、絶縁膜を破壊して短絡するものである。このようなヒューズ素子をアンチヒューズ素子と呼ぶこともある。ここでは、初期オープンであり、その後ショートになる素子もヒューズと呼ぶ。
以下、ヒューズメモリ回路の動作について、図7を用いて説明する。図7のヒューズメモリ回路は説明簡略化のため、6ビットのメモリ回路としているが、6ビットに限定されるものではない。ヒューズメモリ回路は列デコーダー701、行デコーダー702、昇圧電源回路703、アンプ704、N型トランジスタ705〜710、ヒューズ素子711〜716、ビット線717〜719、ワード線720、721、列スイッチ722〜724、スイッチ725、726、出力配線727、負荷抵抗728、出力端子729、電源1、電源2によって構成される(図7参照)。電源1はハイ電位を設定する電位であり、電源2はロウ電位を設定する電位である。ただしトランジスタ705〜710をP型トランジスタとする場合においては、電源1はロウ電位を設定し、電源2はハイ電位を設定する。以下の説明ではトランジスタ705〜710はN型とする。
また、トランジスタ705とヒューズ素子711によって構成されるメモリセル700を代表として説明をおこなう。
まず、初期時の読み出しをおこなう場合について説明をおこなう。ヒューズ素子711〜716は、初期状態において、容量素子として機能するため、トランジスタ705、708とビット線717は直流的に接続されず、トランジスタ706、709とビット線718は直流的に接続されず、トランジスタ707、710とビット線719は直流的に接続されていない。
ここで、例えばメモリセル700のデータを読み出す場合は、行デコーダー702を動作させ、ワード線720をアクティブとする、それによってトランジスタ705〜707はオンとなる。次に、列デコーダー701を動作させ、列スイッチ722をオンさせる、それによってビット線717と出力配線727が接続される。さらにスイッチ726をオンさせ、出力配線727と負荷抵抗728、アンプ704を接続する。このとき、スイッチ725はオフとする。
トランジスタ705がオンしてもトランジスタ705とビット線717は直流的に接続されていないため、トランジスタ705には電流が流れない。従って負荷抵抗728にも電流は流れず、アンプ704の入力電位はハイとなる。初期において、メモリセルは全て同じであるから、どのトランジスタをオンさせても、出力はハイとなる。
次に、メモリセル700の出力をロウにする場合を考える。
ここで、例えばメモリセル700のデータを読み出す場合は、行デコーダー702を動作させ、ワード線720をアクティブとする、それによってトランジスタ705〜707はオンとなる。次に、列デコーダー701を動作させ、列スイッチ722をオンさせる、それによってビット線717と出力配線727が接続される。さらにスイッチ726をオンさせ、出力配線727と負荷抵抗728、アンプ704を接続する。このとき、スイッチ725はオフとする。
トランジスタ705がオンしてもメモリセル700の出力がロウになるためには、ヒューズ素子711が直流的に導通している必要がある。ヒューズ素子711が直流的に導通していれば、電流は電源1から負荷抵抗728、スイッチ726、出力配線727、列スイッチ722、ビット線717、ヒューズ素子711、トランジスタ705を介して電源2に流れる。この電流による電位降下によって、メモリセル700の出力はロウになる。従って、アンプ704の入力電圧は電源2の電位と同じになり、出力端子729にはロウが出力される。このとき、スイッチ725はオフであるとする。
次に、メモリセル700にロウが出力されるような書き込みをする場合を考える。まず、行デコーダー702を動作させ、ワード線720をアクティブとする、それによってトランジスタ705〜707はオンとなる。次に、列デコーダー701を動作させ、列スイッチ722をオンさせる、それによってビット線717と出力配線727が接続される。このとき、スイッチ725はオンとし、スイッチ726はオフとする。スイッチ725がオンすると、出力配線727は昇圧電源回路703に接続され、高電圧が印加される。ヒューズ素子711は列スイッチ722を介して出力配線727に接続され、且つ、トランジスタ705がオンしているため、ヒューズ素子711の両端には高電圧が印加され、流れる電流によってヒューズ素子711は短絡する。
このようにして、ロウ書き込みをおこなうメモリセルのヒューズ素子を短絡することにより、不揮発性のメモリ回路を実現することができる。
次に、容量をショートする方式のヒューズ素子について、図8の断面図を用いて説明する。第1の導電層801と第2の導電層803の間に薄い絶縁膜802を挟んでいる。第1の導電層801と第2の導電層803とに間に高電圧を印加することにより、絶縁膜802を破壊し、第1の導電層801と第2の導電層803を短絡させることができる。
アンテナからの入力信号を整流、安定化、昇圧して高電圧を発生させるのではなく、外部高圧電源903を用いることによって、ヒューズメモリにデータを書き込む場合の例について図9を用いて説明する。図9に示す例は、図5に示す抵抗を溶断する方式のものであるが、図7に示す容量を短絡させるような方式を用いても良い。このような外部高圧電源903を用いて書き込みをおこなうのは、チップの検査時にデータを書き込んでしまう場合適している。一般にLSIのデスト装置には高電圧電源が準備されているので、その電源を用いて書き込みをおこなうことが可能である。チップの電気的検査が終了後、パッド930に検査用プローブを介して外部高圧電源903を接続し、書き込みをおこなうことが可能である。以下その動作を説明する。
ヒューズメモリ回路は列デコーダー901、行デコーダー902、外部高圧電源903、アンプ904、N型トランジスタ905〜910、ヒューズ素子911〜916、ビット線917〜919、ワード線920、921、列スイッチ922〜924、スイッチ925、926、出力配線927、メモリ負荷抵抗928、出力端子929、電源1、電源2によって構成される(図9参照)。電源1はハイ電位を設定するものであり、電源2はロウ電位を設定するものである。ただしトランジスタ905〜910をP型トランジスタとする場合においては、電源1はロウ電位を設定し、電源2はハイ電位を設定する。以下の説明ではトランジスタ905〜910はN型とする。
また、トランジスタ905とヒューズ素子911によって構成されるメモリセル900を代表として説明をおこなう。
まず、初期時の読み出しをおこなう場合について説明をおこなう。ヒューズ素子911〜916は、初期状態において、電気配線として機能するため、トランジスタ905、908はビット線917と接続され、トランジスタ906、909はビット線918、トランジスタ907、910はビット線919と接続されている。
ここで、例えばメモリセル900のデータを読み出す場合は、行デコーダー902を動作させ、ワード線920をアクティブとする、それによってトランジスタ905〜907はオンとなる。次に、列デコーダー901を動作させ、列スイッチ922をオンさせる、それによってビット線917と出力配線927が接続される。さらにスイッチ926をオンさせ、出力配線927とメモリ負荷抵抗928、アンプ904を接続する。このとき、スイッチ925はオフとする。
トランジスタ905がオンすると、電流は電源1より抵抗928、スイッチ926、出力配線927、列スイッチ922、ビット線917、ヒューズ素子911、トランジスタ905、電源2に流れる。このとき、抵抗928に電位降下が発生し、トランジスタ905のオン抵抗が抵抗928の抵抗値より十分小さければ、アンプ904の入力電位はロウとなる。初期において、メモリセルは全て同じであるから、どのトランジスタをオンさせても、出力はロウとなる。
次に、メモリセル900の出力をハイにする場合を考える。
ここで、例えばメモリセル900のデータを読み出す場合は、行デコーダー902を動作させ、ワード線920をアクティブとする、それによってトランジスタ905〜907はオンとなる。次に、列デコーダー901を動作させ、列スイッチ922をオンさせる、それによってビット線917と出力配線927が接続される。さらにスイッチ926をオンさせ、出力配線927と抵抗928、アンプ904を接続する。このとき、スイッチ925はオフとする。
トランジスタ905がオンしてもメモリセル900の出力がハイになるためには、ヒューズ素子911が切断され、オープン状態になっている必要がある。このとき、抵抗928に流れる電流は微小なリーク電流などを除けば存在せず、アンプ904の入力電圧は電源1の電位と同じになり、出力端子929にはハイが出力される。このとき、スイッチ925はオフであるとする。
次に、メモリセル900にハイが出力されるような書き込みをする場合を考える。まず、行デコーダー902を動作させ、ワード線920をアクティブとする、それによってトランジスタ905〜907はオンとなる。次に、列デコーダー901を動作させ、列スイッチ922をオンさせる、それによってビット線917と出力配線927が接続される。このとき、スイッチ925はオンとし、スイッチ926はオフとする。スイッチ925がオンすると、出力配線927はパッド930を介して、外部高圧電源903に接続され、高電圧が印加される。ヒューズ素子911は列スイッチ922を介して出力配線927に接続され、且つ、トランジスタ905がオンしているため、ヒューズ素子911の両端には高電圧が印加され、流れる電流によってヒューズ素子911は溶断する。
このようにして、ハイ書き込みをおこなうメモリセルのヒューズ素子を溶断することにより、不揮発性のメモリ回路を実現することができる。
安定化電源回路の例について図20を用いて説明する。安定化電源回路は基準電圧回路とバッファアンプで構成される。基準電圧回路は抵抗2201、ダイオード接続のトランジスタ2202、2203によって構成され、トランジスタのVGS2つ分の基準電圧を発生させる。バッファアンプはトランジスタ2205、2206で構成される差動回路、トランジスタ2207、2208によって構成されるカレントミラー回路、電流供給用抵抗2204、トランジスタ2209、抵抗2210によって構成されるソース接地アンプより構成される。
出力端子より流れる電流が大きいときはトランジスタ2209に流れる電流が少なくなり、また、出力端子より流れる電流が小さいときはトランジスタ2209に流れる電流が多くなり、抵抗2210に流れる電流はほぼ一定となるように動作する。また出力端子の電位は基準電圧回路とほぼ同じ値となる。ここでは基準電圧回路とバッファアンプよりなる安定化電源回路を示しているが、本発明に用いる安定化電源回路は上記にこだわらず、他の形式の回路であっても良い。
絶縁基板上に実施の形態で示した記憶素子、およびデコーダー、セレクタ、書き込み回路、読み出し回路などの論理回路部に用いるTFTを同時に作製する方法について図15を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するnチャネル型の記憶素子、nチャネル型TFT、pチャネル型TFTを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。
まず、ガラス基板3000上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜3001及び3002を形成する。例えば、下地膜3001として酸化窒化シリコン膜を10〜200nm、下地膜3002として酸化窒化水素化シリコン膜を50〜200nmの厚さに順に積層形成する。
島状半導体層3003〜3005は、非晶質構造を有する半導体膜を公知のレーザ結晶化法や熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層3003〜3005の厚さは25〜80nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
ここで、記憶素子に用いるTFTの半導体層3003のソース領域またはドレイン領域の片側に電荷を引き抜くためのオーバーラップ領域を設ける為の処理を行ってもよい。
次いで、島状半導体層3003〜3005を覆うゲート絶縁膜3006を形成する。ゲート絶縁膜3006はプラズマCVD法またはスパッタ法を用い、厚さを10〜80nmとしてシリコンを含む絶縁膜で形成する。特に、OTPタイプの不揮発性メモリではホットエレクトロン注入による書き込みと電荷保持が重要であるから、ゲート絶縁膜はトンネル電流の流れにくい40〜80nmとすることが好ましい。
そして、ゲート絶縁膜3006上に第1の導電層3007〜3009を形成し、後にフローティングゲート電極となる領域と通常のTFTのゲート電極となる領域を含む領域を除いて、エッチングにより除去する。
次いで、第2のゲート絶縁膜3010を形成する。第2のゲート絶縁膜3010はプラズマCVD法またはスパッタ法を用い、厚さを10〜80nmとしてシリコンを含む絶縁膜で形成する。第2のゲート絶縁膜3010は、記憶素子の存在する領域を除いて、エッチングにより除去する。
続いて第2の導電層3011〜3013を形成し、積層された第1の導電層3007、第2のゲート絶縁膜3010、第2の導電層3011(記憶素子)あるいは、積層された第1の導電層3008、第2の導電層3012と積層された第1の導電層3009、第2の導電層3013(通常のTFT)を一括でエッチングを行い、記憶素子のフローティングゲート電極、コントロールゲート電極、および通常のTFTのゲート電極を形成する。
本実施例では、第1の導電層3007〜3009をTaNで50〜100nmの厚さに形成し、第2の導電層3011〜3013をWで100〜300nmの厚さに形成したが、導電層の材料は特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。
続いて、記憶素子に用いるTFTにn型を付与するドーピングを行い、第1の不純物領域3014、3015を形成する。次に論理回路部で用いるpチャネル型TFTにp型を付与するドーピングを行い、第2の不純物領域3016、3017を形成する。続いて論理回路部で用いるnチャネル型TFTのLDD領域を形成するために、n型を付与するドーピングを行い、第3の不純物領域3018、3019を形成する。その後、サイドウォール3020、3021を形成して、論理回路部で用いるnチャネル型TFTにn型を付与するドーピングを行い第4の不純物領域3022、3023を形成する。これらのドーピング方法はイオンドープ法もしくはイオン注入法で行えば良い。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。
次に、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
次いで、第1の層間絶縁膜3024を酸化窒化シリコン膜で形成する。第1の層間絶縁膜3024の膜厚は、ゲート絶縁膜3006と同程度の10〜80nmとする。続いてアクリルなどの有機絶縁物材料から成る第2の層間絶縁膜3025を形成する。また、第2の層間絶縁膜3025として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機SiO2やプラズマCVD法で作製したSiO2(PCVD‐SiO2)、SOG(Spin on Glass;塗布珪素酸化膜)等が用いられる。2つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。
そして、メモリ部において島状半導体層のソース領域、ドレイン領域とコンタクトをとる電極3026、3027を形成する。また、論理回路部においても同様に、電極3028〜3030を形成する。
以上のようにして、フローティングゲートを有するnチャネル型の記憶素子を有するメモリ部と、LDD構造のnチャネル型TFTおよびシングルドレイン構造のpチャネル型TFTを有する論理回路部と、を同一の基板上に形成することができる(図15参照)。
本実施例では、メモリ部および論理回路部を形成し、フレキシブル基板へ転写するまでの作製方法について図16、図17を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するnチャネル型の記憶素子、nチャネル型TFT、およびpチャネル型TFTを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。
絶縁基板3000上に剥離層4000を形成する。剥離層4000は、非晶質シリコン、多結晶シリコン、単結晶シリコン、微結晶シリコン(セミアモルファスシリコンを含む)等、シリコンを主成分とする層を用いることができる。剥離層4000は、スパッタ法、プラズマCVD法等を用いて形成することができる。本実施例では、膜厚500nm程度の非晶質シリコンをスパッタ法で形成し、剥離層4000として用いる。続いて実施例2に示した作業工程に従い、図15に示すようなメモリ部、論理回路部を形成する。
次に、第2の層間絶縁膜3025上に第3の層間絶縁膜4001を形成し、パッド4002〜4005を形成する。パッド4002〜4005は、Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることができる。
そしてパッド4002〜4005を覆うように、第3の層間絶縁膜4001上に保護層4006を形成する。保護層4006は、後に剥離層4000をエッチングにより除去する際に、パッド4002〜4005を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層4006を形成することができる(図16(A))。
次に、剥離層4000を分離するための溝4007を形成する(図16(B)参照)。溝4007は、剥離層4000が露出する程度であれば良い。溝4007の形成は、エッチング、ダイシング、スクライビングなどを用いることができる。
次に、剥離層4000をエッチングにより除去する(図17(A)参照)。本実施例では、エッチングガスとしてハロゲン化フッ素を用い、該ガスを溝4007から導入する。本実施例では、例えばClF3(三フッ化塩素)を用い、温度:350℃、流量:300sccm、気圧:8×102Pa(6Torr)、時間:3時間の条件で行う。また、ClF3ガスに窒素を混ぜたガスを用いても良い。ClF3等のハロゲン化フッ素を用いることで、剥離層4000が選択的にエッチングされ、絶縁基板3000を剥離することができる。なおハロゲン化フッ素は、気体であっても液体であってもどちらでも良い。
次に、剥離されたメモリ部および論理回路部を、接着剤4008を用いて支持体4009に貼り合わせる(図17(B)参照)。接着剤4008は、支持体4009と下地膜3001とを貼り合わせることができる材料を用いる。接着剤4008は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
支持体4009として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または支持体4009として、フレキシブル無機材料を用いていても良い。支持体4009は集積回路において発生した熱を拡散させるために、2〜30W/mK程度の高い熱伝導率を有するのが望ましい。
なおメモリ部および論理回路部の集積回路を絶縁基板3000から剥離する方法は、本実施例で示したように珪素膜のエッチングを用いる方法に限定されず、他の様々な方法を用いることができる。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離することができる。また例えば、剥離層をレーザ光の照射により破壊し、集積回路を基板から剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる。
また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたIDチップの支持体が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とTFTのキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても、それによってTFTの特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、1〜30%とすることで、支持体が曲がっても、それによってTFTの特性に影響が出るのをより抑えることができる。本実施例は、上記の実施の形態や他の実施例と組み合わせて用いることが可能である。
剥離プロセスを用いて、フレキシブルなIDタグを構成する場合の例について図21を用いて説明する。IDタグはフレキシブル保護層2301、2303、および剥離プロセスを用いて形成されたIDチップ2302より構成される。本実施例において、アンテナ2304はIDチップ2302上ではなく、保護層2303上に形成され、IDチップ2302に電気的に接続されている。図21(A)では保護層2303上にのみ形成されているが、保護層2301上にもアンテナを形成しても良い。アンテナは銀、銅、またはそれらでメッキされた金属であることが望ましい。IDチップ2302とアンテナとの接続は異方性導電膜を用い、UV処理をおこない接続をおこなうが、接続方法はこれに限定されない。
図21(B)は図21(A)の断面を示したものである。IDチップ2302の厚さは5μm以下であり、望ましくは0.1μm〜3μmの厚さを有する。また保護層2301、2303の厚さは、保護層2301、2303を重ねたときの厚さをdとしたとき、(d/2)±30μmとなっていることが望ましく、とくに(d/2)±10μmであれば最良である。保護層2301、2303の厚さは10μm〜200μmであることが望ましい。IDチップ2302の面積は5mm角以下であり、望ましくは0.3mm角〜4mm角の面積を有する。
保護層2301、2303は有機樹脂材料で形成され折り曲げに対して強い構造をもっている。剥離プロセスを用いたIDチップ2302自体も単結晶半導体に比べて、折り曲げに対して強いため、保護層2301、2303と密着させることが可能である。このような保護層2301、2303で囲われたIDチップ2302をさらに他の個体物の表面または内部に配置しても良い。また、紙の中に埋め込んでも良い。
IDチップを曲面にはる場合、つまり、IDチップが弧を描いている方向と垂直にTFTを配置した例について図19を用いて説明する。図19のIDチップが含むTFTは、電流が流れる方向、すなわち、ドレイン電極〜ゲート電極〜ソース電極の位置は直線状にあり、応力の影響が少なくなるような配置となっている。このような配置をおこなうことによって、TFT特性の変動を抑えることができる。また、TFTを構成する結晶は電流の流れる方向にそろっており、これらをCWLCなどで形成することによって、S値を0.35V/dec以下、(好ましくは0.09〜0.25V/dec)、移動度を100cm2/Vs以上にすることができる。
このようなTFTを用いて19段リングオシレータを構成した場合において、電源電圧3〜5Vにおいて、その発振周波数は1MH以上、好ましくは100MHz以上の特性を有する。電源電圧3〜5Vにおいて、インバータ1段あたりの遅延時間は26ns、好ましくは0.26ns以下を有する。
また、応力に対して、TFTなどのアクティブ素子を破壊させないためには、TFTなどのアクティブ素子の活性領域(シリコンアイランド部分)の面積が全体の面積に占める割合は、5%〜50%であることが望ましい。
TFTなどのアクティブ素子の存在しない領域には下地絶縁材料、層間絶縁材料および配線材料が主として設けられている。TFTの活性領域以外の面積は全体の面積の60%以上であることが望ましい。
アクティブ素子の活性領域の厚さは20nm〜200nm、代表的には40〜170nm、好ましくは45〜55nm、145〜155nmを有する。
本実施例では本発明を用いた回路に外付けのアンテナをつけた例について図10、図11を用いて説明する。
図10(A)は回路の周りを一面のアンテナで覆ったものである。基板1000状にアンテナ1001を構成し、本発明を用いた回路1002を接続する。図面では回路1002の周りをアンテナ1001で覆う構成になっているが、全面をアンテナで覆い、その上に電極を構成した回路1002を貼り付けるような構造を取っても良い。
図10(B)は細いアンテナを回路の周りを回るように配置したものである。基板1003上にアンテナ1004を構成し、本発明を用いた回路1005を接続する。なお、アンテナの配線は一例であってこれに限定するものではない。
図10(C)は高周波数のアンテナである。基板1006上にアンテナ1007を構成し、本発明を用いた回路1008を接続する。
図10(D)は180度無指向性(どの方向からでも同じく受信可能)なアンテナである。基板1009上にアンテナ1010を構成し、本発明を用いた回路1011を接続する。
図10(E)は棒状に長く伸ばしたアンテナである。基板1012上にアンテナ1013を構成し、本発明を用いた回路1014を接続する。
本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではACF(anisotropic conductive film;異方性導電性フィルム)を用いて貼り付けることができる。
アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の1の長さにすると良いとされる。例えば周波数が2.45GHzの場合は約60mm(1/2波長)、約30mm(1/4波長)とすれば良い。
また、本発明の回路上に基板を取りつけ、さらにその上にアンテナを構成してもよい。図11(A)〜(C)にその一例として回路上に基板を取りつけ、らせん状のアンテナを配置したものの上面図および断面図を示す。
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。この実施例は実施形態および上記の実施例1〜7のどのような組み合わせからなる構成を用いても実現することができる。
本実施例では、図22〜24を参照して、TFTを含む薄膜集積回路装置の具体的な作製方法について説明する。ここでは、簡単のため、n型TFTとp型TFTを用いたCPUとメモリ部分の断面構造を示すことによって、その作製方法について説明する。
まず、基板60上に、剥離層61を形成する(図22(A))。ここでは、ガラス基板(例えば、コーニング社製1737基板)上に、50nm(500Å)の膜厚のa−Si膜(非晶質シリコン膜)を減圧CVD法により形成した。なお、基板としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。
また、剥離層としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、SAS(セミアモルファスシリコン(微結晶シリコン、マイクロクリスタルシリコンともいう。))等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層は、減圧CVD法の他にも、プラズマCVD法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層の膜厚は、50〜60nmとするのが望ましい。SASに関しては、30〜50nmとしてもよい。
次に、剥離層61上に、保護膜55(下地膜、下地絶縁膜と呼ぶこともある。)を形成する(図22(A))。ここでは、膜厚100nmのSiON膜\膜厚50nmのSiNO膜\膜厚100nmのSiON膜の3層構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のSiON膜に代えて、膜厚0.5〜3μmのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化珪素膜(SiN、Si3N4等)を用いてもよい。また、それぞれの膜厚は、0.05〜3μmとするのが望ましく、その範囲から自由に選択することができる。
ここで、酸化珪素膜は、SiH4とO2、TEOS(テトラエトキシシラン)とO2等の混合ガスを用い、熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD等の方法によって形成することができる。また、窒化珪素膜は、代表的には、SiH4とNH3の混合ガスを用い、プラズマCVDによって形成することができる。また、SiON膜又はSiNO膜は、代表的には、SiH4とN2Oの混合ガスを用い、プラズマCVDによって形成することができる。
なお、剥離層61及び島状半導体膜57として、a−Si等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜としては、密着性確保の点から、SiOxNyを用いてもよい。
次に、保護膜55上に、薄膜集積回路装置のCPUやメモリを構成する薄膜トランジスタ(TFT)を形成する。なお、TFT以外にも、有機TFT、薄膜ダイオード等の薄膜能動素子を形成することもできる。
TFTの作製方法として、まず、保護膜55上に、島状半導体膜57を形成する(図22(B))。島状半導体膜57は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム(SiGe)等を主成分とする半導体膜を用いることができる。
ここでは、70nmの膜厚のアモルファスシリコンを形成し、さらにその表面をニッケルを含む溶液で処理した。さらに、500〜750℃の熱結晶化工程によって結晶質シリコン半導体膜を得、レーザー結晶化を行って結晶性の改善を施した。また、成膜方法としては、プラズマCVD法、スパッタ法、LPCVD法などを用いても良い。結晶化方法としては、レーザー結晶化法、熱結晶化法、他の触媒(Fe,Ru,Rh,Pd,Os,Ir,Pt,Cu,Au等)を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。
また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザーを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい(この場合の結晶化をCWLCという。)。代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。連続発振のレーザーを用いる場合には、出力10Wの連続発振のYVO4レーザーから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶又はGdVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのパワー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。
また、パルス発振のレーザを用いる場合、通常、数十Hz〜数百Hzの周波数帯を用いるが、それよりも著しく高い10MHz以上の発振周波数を有するパルス発振レーザを用いてもよい(この場合の結晶化をMHzLCという。)。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十nsec〜数百nsecと言われているため、上記高周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。よって、従来のパルス発振のレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が10〜30μm、走査方向に対して垂直な方向における幅が1〜5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともTFTのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
なお、保護膜55の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。
上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、20〜200nm(代表的には40〜170nm、さらに好ましくは、50〜150nm)となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、500〜750℃の熱処理によってゲッタリング処理を行った。さらに、TFT素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、1013/cm2オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜57を形成した。
なお、結晶性半導体膜を形成するにあたっては、ジシラン(Si2H6)とフッ化ゲルマニウム(GeF4)を原料ガスとして、LPCVD(減圧CVD)法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Si2H6/GeF4=20/0.9、成膜温度は400〜500℃、キャリアガスとしてHe又はArを用いたが、これに限定されるものではない。
なお、TFT内の特にチャネル領域には、1×1019〜1×1022cm-3、好ましくは1×1019〜5×1020cm-3の水素又はハロゲンが添加されているのがよい。SASに関しては、1×1019〜2×1021cm-3とするのが望ましい。いずれにしても、ICチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、TFT部に局部クラックが生じても、水素又はハロゲンによってターミネート(終端)されうる。
次に、島状半導体膜57上にゲート絶縁膜58を形成する(図22(B))。ゲート絶縁膜58はプラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の3層構造とするのがよい。
次に、ゲート電極56を形成する(図22(C))。ここでは、SiとW(タングステン)をスパッタ法により積層形成した後に、レジスト62をマスクとしてエッチングを行うことにより、ゲート電極56を形成した。勿論、ゲート電極56の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、n型不純物がドーピングされたSiとNiSi(ニッケルシリサイド)との積層構造や、TaN(窒化タンタル)とW(タングステン)の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。
また、レジストマスクの代わりに、SiOx等のマスクを用いてもよい。この場合、SiOx、SiON等のマスク(ハードマスクと呼ばれる。)をパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト62を用いずに、液滴吐出法を用いて選択的にゲート電極56を形成しても良い。
導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。
なお、ゲート電極をエッチング形成する際のエッチングガスとしては、CF4、Cl2、O2の混合ガスやCl2ガスを用いたが、これに限定されるものではない。
次に、p型TFT70、72となる部分をレジスト63で覆い、ゲート電極をマスクとして、n型TFT69、71の島状半導体膜中に、n型を付与する不純物元素64(代表的にはP(リン)又はAs(砒素))を低濃度にドープする(第1のドーピング工程、図22(D))。第1のドーピング工程の条件は、ドーズ量:1×1013〜6×1013/cm2、加速電圧:50〜70keVとしたが、これに限定されるものではない。この第1のドーピング工程によって、ゲート絶縁膜58を介してスルードープがなされ、一対の低濃度不純物領域65が形成される。なお、第1のドーピング工程は、p型TFT領域をレジストで覆わずに、全面に行っても良い。
次に、レジスト63をアッシング等により除去した後、n型TFT領域を覆うレジスト66を新たに形成し、ゲート電極をマスクとして、p型TFT70、72の島状半導体膜中に、p型を付与する不純物元素67(代表的にはB(ホウ素))を高濃度にドープする(第2のドーピング工程、図22(E))。第2のドーピング工程の条件は、ドーズ量:1×1016〜3×1016/cm2、加速電圧:20〜40keVとしたがこれに限定されるものではない。この第2のドーピング工程によって、ゲート絶縁膜58を介してスルードープがなされ、一対のp型の高濃度不純物領域68が形成される。
次に、レジスト66をアッシング等により除去した後、基板表面に、絶縁膜75を形成した(図23(A))。ここでは、膜厚100nmのSiO2膜をプラズマCVD法によって形成した。その後、エッチバック法により、絶縁膜75、ゲート絶縁膜58をエッチング除去し、サイドウォール(側壁)76を自己整合的(セルフアライン)に形成した(図23(B))。エッチングガスとしては、CHF3とHeの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。
なお、絶縁膜75形成時に基板の裏面にも絶縁膜が形成された場合には、基板全面を覆うレジストをマスクとして、裏面の絶縁膜をエッチング除去する(裏面処理)。
なお、サイドウォール76の形成方法は上記に限定されるものではない。例えば、図24に示した方法を用いることができる。図24(A)は、絶縁膜75を二層又はそれ以上の積層構造とした例を示している。絶縁膜75としては、例えば、膜厚100nmのSiON(酸窒化珪素)膜と、膜厚200nmのLTO膜(Low Temperature Oxide、低温酸化膜)の2層構造とした。ここでは、SiON膜は、プラズマCVD法で形成し、LTO膜としは、SiO2膜を減圧CVD法で形成した。その後、エッチバックを行うことにより、L字状と円弧状からなるサイドウォール76が形成される。
また、図24(B)は、エッチバック時に、ゲート絶縁膜58を残すようにエッチングを行った例を示している。この場合の絶縁膜75は、単層構造でも積層構造でも良い。
上記サイドウォールは、後に高濃度のn型不純物をドーピングし、サイドウォール76の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。
次に、p型TFT領域を覆うレジスト77を新たに形成し、ゲート電極56及びサイドウォール76をマスクとして、n型を付与する不純物元素78(代表的にはP又はAs)を高濃度にドープする(第3のドーピング工程、図23(C))。第3のドーピング工程の条件は、ドーズ量:1×1013〜5×1015/cm2、加速電圧:60〜100keVとして行う。この第3のドーピング工程によって、一対のn型の高濃度不純物領域79が形成される。
なお、レジスト77をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、50nmのSiON膜を成膜した後、550℃、4時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むSiNx膜を、100nmの膜厚に形成した後、410℃、1時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、TFTを保護するキャップ絶縁膜として、膜厚600nmのSiON膜を形成する。なお、水素化処理工程は、該SiON膜形成後に行っても良い。この場合、SiNx膜、SiON膜は連続成膜することができる。このように、TFT上には、SiON、SiNx、SiONの3層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、TFTを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。
次に、TFT上に、層間膜53を形成する(図23(D))。層間膜53としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜53を形成しても良い。
さらに、層間膜53上に、保護膜54を形成しても良い。保護膜54としては、DLC(ダイヤモンドライクカーボン)或いは窒化炭素(CN)等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマCVD法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。
なお、層間膜53又は保護膜54と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜53又は保護膜54中にフィラーを混入させておいても良い。
次に、レジストを形成した後、エッチングによりコンタクトホールを開孔し、TFT同士を接続する配線51及び外部アンテナと接続するための接続配線21を形成する(図23(D))。コンタクトホール開孔時のエッチングに用いられるガスは、CHF3とHeの混合ガスを用いたが、これに限定されるものではない。また、配線51と接続配線21は同一材料を用いて同時に形成しても良いし、別々に形成しても良い。ここでは、TFTと接続される配線51は、Ti、TiN、Al−Si、Ti、TiNの5層構造とし、スパッタ法によって形成した後、パターニング形成した。
なお、Al層において、Siを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Siの代わりに、0.5%程度のCuを混入させても良い。また、TiやTiNでAl−Si層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、SiON等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。
なお、本実施例では、CPU73、メモリ74等を構成するTFT領域とアンテナと接続する端子部80のみを一体形成する場合について示したが、TFT領域とアンテナとを一体形成する場合にも、本実施例を適用できる。この場合には、層間膜53又は保護膜54上にアンテナを形成し、さらに、別の保護膜で覆うと良い。アンテナの導電材料としては、Ag、Au、Al、Cu、Zn、Sn、Ni、Cr、Fe、Co若しくはTi、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていても良い。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、更に好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。
また、形成方法としては、スパッタ法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法によってノズルから選択的に形成しても良い。なお、ここでいう液滴吐出法には、インクジェット法のみならず、オフセット印刷法やスクリーン印刷等も含まれる。配線とアンテナは、同時に形成しても良いし、一方を先に形成した後に、他方が乗り上げるように形成しても良い。
以上の工程を経て、TFTからなる薄膜集積回路装置が完成する。なお、本実施例では、トップゲート構造としたが、ボトムゲート構造(逆スタガ構造)としてもよい。なお、TFTのような薄膜能動素子部(アクティブエレメント)の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該領域は、薄膜集積回路装置全体の50%以上、好ましくは70〜95%を占めていることが望ましい。これにより、IDチップを曲げやすくし、IDラベル等の完成品の取り扱いが容易となる。この場合、TFT部を含むアクティブエレメントの島状半導体領域(アイランド)は、薄膜集積回路装置全体の1〜30%、好ましくは、5〜15%を占めているのがよい。
また、図23(I)に示すように、薄膜集積回路装置におけるTFTの半導体層から下部の保護層までの距離(tunder)と、半導体層から上部の層間膜(保護層が形成されている場合には該保護層)までの距離(tover)が、等しく又は概略等しくなるように、上下の保護層又は層間膜の厚さを調整するのが望ましい。このようにして、半導体層を薄膜集積回路装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。
本発明の半導体装置は、ICカード、ICタグ、RFID、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類に用いることができる。本実施例では、ICカード、IDタグおよびIDチップなどの例について図18を用いて説明する。
図18(A)はICカードであり、個人の識別用のほかに内蔵された回路のメモリが書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ICカード2000の中に本発明を用いた回路部2001を組み込んでいる。
図18(B)はIDタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。IDタグ2010の中に本発明を用いた回路部2011を組み込んでいる。
図18(C)はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのIDチップ2022を商品に貼付した例である。本発明はIDチップ2022内の回路に適用される。このようにIDチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではIDチップ2022が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2021を用いているが、IDチップ2022を接着剤を用いて直接貼付するような構造を取っていてもよい。また、商品に貼付する構造上、実施例2で挙げたフレキシブル基板を用いて作製すると好ましい。
図18(D)は商品製造時に識別用のIDチップを組み込んだ例である。図面では例としてディスプレイの筐体2030にIDチップ2031を組み込まれている。本発明はIDチップ2031内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな電子機器、物品に対して適用することが可能である。
図18(E)は物品搬送用の荷札である。図面では荷札2040内にIDチップ2041が組み込まれている。本発明はIDチップ2041内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。
図18(F)は本2050にIDチップ2052が組み込まれたものである。本発明はIDチップ2052内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではIDチップ2052が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2051を用いているが、IDチップ2052を接着剤を用いて直接貼付するような構造を取る、または本2050の表紙に埋め込む構造を取っていてもよい。
図18(G)は紙幣2060にIDチップ2061が組み込まれたものである。本発明はIDチップ2061内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上ID2061チップが剥がれ落ちるのを防ぐために紙幣2060に埋め込むような構造を取るとより好ましい。本発明は紙幣に限らず、有価証券、パスポートなど紙を材質にしたものに適用可能である。
図18(H)は靴2070にIDチップ2072が組み込まれたものである。本発明はRFIDチップ2072内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。図面ではIDチップ2072が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2071を用いているが、IDチップ2072を接着剤を用いて直接貼付するような構造を取る、または靴2070に埋め込む構造を取っていてもよい。本発明は靴に限らず、バッグ、衣類など身に付けるものに適用可能である。
セキュリティ確保を目的として、多様な物品へIDチップを実装する場合を説明する。セキュリティ確保とは、盗難防止又は偽造防止の面から捉えることができる。
盗難防止の例として、バッグにIDチップを実装する場合を説明する。図25に示すように、バッグ2501にIDチップ2502を実装する。例えば、バッグ2501の底又は側面の一部等にIDチップ2502を実装することができる。IDチップ2502は非常に薄型で小さいため、バッグ2501のデザイン性を低下させずに実装することができる。加えてIDチップ2502は透光性を有し、盗難者はID2502チップが実装されているかを判断しにくい。そのため、盗難者によってIDチップ2502が取り外される恐れがない。
このようなIDチップ実装バッグが盗難された場合、例えばGPS(Global Positioning System)を用いてバッグの現在位置に関する情報を得ることができる。なおGPSとは、GPS用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。
また盗難された物品以外にも忘れ物や落とし物を、GPSを用いて現在位置に関する情報を得ることができる。
またバッグ以外にも、自動車、自転車等の乗物、時計やアクセサリーにIDチップを実装することができる。
次に偽造防止の例として、パスポートや免許証等にIDチップを実装する場合を説明する。
図26(A)に、IDチップを実装したパスポート2601を示す。図26(A)ではIDチップ2602がパスポート2601の表紙に実装されているが、その他のページに実装してもよく、IDチップ2602は透光性を有するため表面に実装してもよい。またIDチップ2602を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。
図26(B)には、IDチップを実装した免許証2603を示す。図26(B)では、IDチップ2604が免許証2603の内部に実装されている。またIDチップ2604は透光性を有するため、免許証2603の印刷面上に設けても構わない。例えば。IDチップ2604は免許証2603の印字面上に実装し、フィルムで覆うことができる。またIDチップ2604を免許証2603の材料で挟み込むようにし、内部に実装することも可能である。
以上のような物品にIDチップを実装することにより、偽造を防止することができる。また上述したバッグにIDチップを実装し、偽造を防止することもできる。加えて非常に薄型で小さいIDチップを用いるため、パスポートや免許証等のデザイン性を損ねることがない。さらにIDチップは透光性を有するため、表面に実装しても構わない。
またIDチップにより、パスポートや免許証等の管理を簡便に行うことができる。さらにパスポートや免許証等に直接情報を記入することなく、IDチップに保存することができるため、プライバシーを守ることができる。
安全管理を行うため、食料品等の商品へIDFチップを実装する場合を図27を用いて説明する。IDチップ2703を実装したラベル2702と、当該ラベル2702が貼られた肉のパック2701を示す。IDチップ2703はラベル2702の表面に実装していてもよいし、ラベル2702内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにIDチップを実装してもよい。
IDチップ2703には、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項、更には商品を用いた調理例等の応用事項を記録することができる。このような基本事項は、書き換える必要がないためMROM等の書き換え不能なメモリを用いて記録するとよい。またこのような応用事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。
また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、動植物内にIDチップを埋め込み、リーダ装置によって動植物に関する情報を取得するとよい。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。
またIDチップに、商品の値段が記録されていれば、従来のバーコードを用いる方式よりも、簡便、短時間に商品の精算を行うことが可能となる。すなわち、IDチップが実装された複数の商品を一挙に精算することができる。但し、このように複数のIDチップを読み取る場合、アンチコリジョン機能をリーダ装置に搭載する必要がある。
さらにIDチップの通信距離によっては、レジスターと商品との距離が遠くても、商品の精算を可能とすることができる。またIDチップは万引き防止にも役立つ。
さらにIDチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、IDチップには書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはIDチップと異なり、情報の修正を簡便に行うことができるからである。
このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
物流管理を行うため、ビール瓶等の商品へIDチップを実装する場合を説明する。図28(A)に示すように、ビール瓶にIDチップ2802を実装する。例えば、ラベル2801を用いてIDチップ2802を実装することができる。
IDチップには、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためMROM等の書き換え不能なメモリを用いて記録するとよい。加えてIDチップには、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図28(B)に示すように、各ビール瓶2803がベルトコンベア2806により流れ、ライタ装置2805を通過するときに、ラベル2804に内蔵されたIDチップ2807に各配送先、配送日時を記録することができる。このような個別事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、IDチップへ記録するようなシステムを構築するとよい。
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にIDチップを実装し、個別事項を記録することもできる。
このような複数の配達先が記録されうる飲料品は、IDチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、IDチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
製造管理を行うため、IDチップを実装した製造品と、当該IDチップの情報に基づき制御される製造装置(製造ロボット)について説明する。
現在、オリジナル商品を生産する場面が多くみられ、このような場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、ドアの塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にIDFチップを実装し、当該IDチップからの情報に基づき、塗装装置を制御する。そしてオリジナルな自動車を生産することができる。
IDチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がない。強いては、自動車の順序や数それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。すなわち製造装置は、自動車に実装されたIDチップの情報に基づき、個別に動作することができる。
このようにIDチップは様々な場所で使用することができる。そしてIDチップに記録された情報により、製造に関する固有情報を得ることができ、当該情報に基づき製造装置を制御することができる。
次に、本発明のIDチップを用いたICカードを、電子マネーとして利用する形態について説明する。図29に、ICカード2901を用いて、決済をおこなっている様子を示す。ICカード2901は、本発明のIDチップ2902を有している。ICカード2901の利用の際には、レジスター2903、リーダ/ライタ2904を用いる。IDチップ2902には、ICカード2901に入金されている金額の情報が保持されており、リーダ/ライタ2904は該金額の情報を非接触で読み取り、レジスター2903に送信することができる。レジスター2903では、ICカード2901に入金されている金額が、決済する金額以上であることを確認し、決済を行なう。そしてリーダ/ライタ2904に決済後の残額の情報を送信する。リーダ/ライタ2904は該残額の情報を、ICカード2901のIDチップ2902に書き込むことができる。
なおリーダ/ライタ2904に、暗証番号などを入力することができるキー2905を付加し、第三者によってICカード2901を用いた決済が無断で行なわれるのを制限できるようにしても良い。
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の固体認識用のチップとして適用することが可能である。また、本実施例は実施形態、実施例1〜10のどのような組み合わせからなる構成を用いても実現することができる。
本発明の半導体装置の構成を示すブロック図。
従来の半導体装置の構成を示すブロック図。
従来の半導体装置の構成を示すブロック図。
RFタグシステムの概要を示す図。
ヒューズメモリの回路構成を示す図。
ヒューズ素子の構成を示す図。
ヒューズメモリの回路構成を示す図。
容量型ヒューズ素子の構成を示す図。
ヒューズメモリの回路構成を示す図。
本発明のアンテナの実施例を示す図。
本発明のアンテナの実施例を示す図。
メモリ回路に記憶されるデータの例を示す図。
本発明の論理回路のブロック図。
本発明の論理回路のブロック図。
本発明の工程断面図。
本発明の工程断面図。
本発明の工程断面図。
本発明の応用例を示す図。
本発明におけるTFTの配置を示す図。
本発明の安定電源回路の例を示す図。
本発明の半導体装置と保護層を組み合わせた図。
本発明の工程断面図。
本発明の工程断面図。
本発明の工程断面図。
本発明を用いたバッグを示す図。
本発明を用いた証明書を示す図。
本発明を用いた食料品管理を説明する図。
本発明を用いた物流管理を説明する図。
本発明を用いたICカード決済を説明する図。
符号の説明
100 半導体装置
101 アンテナ回路
102 整流回路
103 安定電源回路
104 昇圧電源回路
105 変調回路
106 アンプ
107 論理回路
108 アンプ
109 論理回路
110 レベルシフト回路
111 ヒューズメモリ回路
112 ヒューズメモリコントロール回路
113 復調回路