JP4860160B2 - 半導体装置 - Google Patents

Description

本発明は不揮発性メモリに関する。特に、一度だけデータの書き込みが可能な不揮発性メモリに関する。

メモリは、大別して、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリと、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）やフラッシュＥＥＰＲＯＭ等の不揮発性メモリがある。揮発性メモリは、電源を切るとデータが失われてしまうという欠点がある。一方、不揮発性メモリは電源を切ってもデータが失われることはなく、システムを起動するためのプログラムなどに用いられている。

近年、ＩＣカード用途の不揮発性メモリが注目を浴びている。現在普及している磁気カードは、データの書き換えが比較的容易であり、セキュリティが低いと言う問題がある。このような背景から、ＩＣカードは磁気カードに変わる媒体として期待されており、電子マネーや住民カードといった用途が検討されている。特に、偽造や不正使用を避ける目的で、データのセキュリティに関する機能が重要視されている。

半導体を用いた不揮発性メモリには、フローティングゲート構造の記憶素子、強誘電体素子、或いは磁気抵抗や相変化を示す記憶素子を用いた書き換え可能タイプと、マスクＲＯＭなどの書き換え不能タイプがある。その他に、フローティングゲート構造の記憶素子や相変化を示す記憶素子を用いた一度だけ書き込み可能な（以下「ＯＴＰ（ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）」ともいう。）タイプがある（例えば、特許文献１参照。）。
特開２００３−５１１９６号公報

従来のＯＴＰタイプの不揮発性メモリは一度しか書き込みができないため、データを改竄される心配がなく、セキュリティが高いと考えられている。例えば、フローティングゲート構造の記憶素子を用いたＯＴＰタイプの不揮発性メモリは、一度書きこまれたデータは紫外線を当てないと消去することはできない。従って、密閉されたＯＴＰタイプの不揮発性メモリはパッケージを破壊しない限りデータを消去することは不可能である。しかし、データの書き込みを追加で行う（書き加える）ことは電気的に可能であり、これによってデータを変更されてしまう可能性があるという問題点がある。

本発明は上記の問題点を鑑み、電気的なデータの変更が困難な、セキュリティの高いＯＴＰタイプの不揮発性メモリを１つの提供することを課題とする。

上記課題を解決するために、本発明は、二つの状態を持ち、電気的に一方向への遷移のみが可能な記憶素子を用いたＯＴＰタイプの不揮発性メモリにおいて、１ビットデータを記憶するのに複数の記憶素子を用いることを要旨とする。

すなわち、本発明ではＨ状態とＬ状態（以下、単にＨ、Ｌともいう。）の二つの状態を持ち、電気的にはＬからＨへの一方向の遷移のみが可能な記憶素子を用いたＯＴＰタイプの不揮発性メモリにおいて、１ビットデータの格納に２つ以上の記憶素子を用いることを特徴としている。

具体的には、１ビットのデータの格納に２つの記憶素子を用いた場合、２つの記憶素子の状態を（Ｌ，Ｌ）、（Ｈ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｈ）と表すとすると、状態（Ｈ，Ｌ）を”１”に、状態（Ｌ，Ｈ）を”０”に割り当てることを特徴とする。勿論、この両者の関係は逆であっても構わない。

２つの記憶素子が有する状態は、（Ｌ，Ｌ）から（Ｈ，Ｌ）へ、さらに（Ｈ，Ｈ）へ遷移する状態または、（Ｌ，Ｌ）から（Ｌ，Ｈ）へ、さらに（Ｈ，Ｈ）へ遷移する状態のいずれかである。なお、（Ｈ，Ｌ）と（Ｌ，Ｈ）とは互いに遷移できない。

また、ｎ個（ｎは３以上の整数）の記憶素子からなるメモリセルにおいて、互いに遷移することのできない状態として、ｋ個（ｋは１以上ｎ以下の整数）の記憶素子がＬ状態、（ｎ−ｋ）個の記憶素子がＨ状態である状態の組を考えることができる。そのような状態として、例えば、ｎ＝５、ｋ＝４とすると、（Ｈ，Ｌ，Ｌ，Ｌ，Ｌ）、（Ｌ，Ｈ，Ｌ，Ｌ，Ｌ）、（Ｌ，Ｌ，Ｈ，Ｌ，Ｌ）、（Ｌ，Ｌ，Ｌ，Ｈ，Ｌ）、（Ｌ，Ｌ，Ｌ，Ｌ，Ｈ）の５状態があるが、これらはＬ状態からＨ状態への電気的な書き込みを用いて互いに遷移できないことが容易に確かめられる。

このような複数の状態を用いてデータを格納することで、例えば一旦書きこんだデータを他のデータに変更することが不可能な不揮発性メモリを実現することが可能となる。

そして、このメモリの読み出しにおいて、データと対応していない状態が読み出された場合は、不正な追加書き込みがあったと判断しそのデータを無効とすることができる。このようにして、セキュリティの高いＯＴＰタイプの不揮発性メモリを実現することができる。より具体的に、本発明は、以下の構成を採用している。

本発明は、電圧あるいは電流を印加することで電気特性の異なる第１状態から第２状態へのみ遷移が可能な少なくとも２つ以上の記憶素子を一単位としてメモリセルを構成する。そのうちの一定個数を前記第１状態から前記第２状態に遷移させた状態だけを用いてデータを記憶可能とした不揮発性メモリである。

本発明は、電圧あるいは電流を印加することで電気特性の異なる第１状態から第２状態へのみ遷移が可能な少なくとも２つの記憶素子を一単位として構成する。その一単位の中で取り得る状態の組み合わせのうち、互いに電気的に遷移することができない状態だけを用いてデータを記憶可能とした不揮発性メモリである。

上記発明の構成において、第１状態及び第２状態とは、トランジスタのしきい値電圧、オン電流値、抵抗値、磁化の方向、電場の方向などであり、本発明はその状態変化を利用することでＯＴＰタイプの不揮発性メモリを実現する。

少なくとも２つの記憶素子を用い、その記憶素子が取り得る２状態を用いて１ビットのデータを表すことで、例えば一度記憶させたデータを書き換えることができない不揮発メモリを実現することが可能となり、セキュリティの高いＯＴＰタイプの不揮発性メモリを実現することができる。

以下、本発明の実施の形態１について、図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）

本実施の形態では、少なくとも電圧あるいは電流を印加する二つの状態、Ｌ（第１の状態）とＨ（第２の状態）を有し、ＬからＨにのみ遷移可能な記憶素子からなるＯＴＰタイプの不揮発性メモリにおいて、２個の記憶素子からなるメモリセルを１ビットのデータ格納の単位とし、一方の記憶素子がＬ状態、もう一方の記憶素子がＨ状態である状態の組を用いて１ビットのデータを格納する形態を、図１、図３、図８を用いて説明する。なお、第１状態及び第２状態とは、トランジスタのしきい値電圧、オン電流値、抵抗値、磁化の方向、電場の方向などである。

本実施の形態におけるＯＴＰタイプの不揮発性メモリにおける、メモリセルアレイの回路構成はデータを格納するメモリセルが、従来のメモリセルのｎ個分に相当する。例えば、１つのメモリセルでｉビット（ｉは１以上（ｎ−１）以下の整数）のデータを格納するとすると、読み出し回路と書き込み回路では、ｉビットの入出力データとメモリセルの内部状態を表すｎビットの内部データの間で、データの変換を行う必要がある。また、本発明では、新たにデータの信頼性を表す信号（以下「バリッド」信号又は判別信号と呼ぶ。）を出力することを特徴とし、読み出したデータが信頼できるかどうかを、この信号をみることで判断できる構成となっている。

記憶素子は、ＯＴＰタイプの不揮発性メモリの記憶素子をそのまま用いることができる。すなわち、フローティングゲートを有するトランジスタで形成される記憶素子を用い、該記憶素子の状態遷移はチャネルホットエレクトロンがフローティングゲートに入ることによって行う。フローティングゲート内のチャネルホットエレクトロンの有無によってＨ状態、Ｌ状態を決定するという方法を取ることができる。一度フローティングゲートに入ったチャネルホットエレクトロンは電気的には抜き去ることができないため、全てＬからＨへの一方向の遷移となる。

本実施の形態におけるＯＴＰタイプの不揮発性メモリの構成例について、図１を用いて説明する。本発明の不揮発性メモリは、基板１００上に書き込み回路１０１、読み出し回路１０２、ローデコーダ１０３、コラムデコーダ１０４、セレクタ１０５、メモリセルアレイ１０６等を有する（図１（Ａ）参照。）。メモリセルアレイ１０６はｍ本のワード線と、２×ｎ本のビット線、マトリクス状に配置されたｍ×ｎ個のメモリセル１０７とを有する。

メモリセル１０７は、第１の記憶素子１０８及び第２の記憶素子１０９を有する（図１（Ｂ）参照。）。第１の記憶素子１０８及び第２の記憶素子１０９は、それぞれフローティングゲート、コントロールゲート、ソース領域及びドレイン領域を有する。各コントロールゲートは共通のワード線（図面では「ｗｏｒｄ」と表記する。）に接続されている。ソース領域及びドレイン領域の一方は、それぞれ異なるビット線（図中では「ｂｉｔ１」、「ｂｉｔ２」と表記する。）に接続されており、もう一方は共通電極（ＳＣ）に接続されている。

メモリセル１０７に記憶される情報は、第１の記憶素子１０８と第２の記憶素子１０９の状態によって決定される。例えば、メモリセル１０７の状態、すなわち第１の記憶素子１０８の状態Ａと第２の記憶素子１０９の状態Ｂを（Ａ，Ｂ）と表記し、（Ｈ，Ｌ）の状態をデータ”１”（Ｈｉｇｈ）、（Ｌ，Ｈ）の状態をデータ”０”（Ｌｏｗ）と割り当てたとする。

メモリセル１０７への書き込みは、メモリセル１０７が（Ｌ，Ｌ）の状態に対して行なわれる。メモリが書き込みを表すコントロール信号（Ｃｏｎｔｒｏｌ）を受け取ると、書き込みに必要となる電圧が選択され、書き込み回路１０１は、データ信号（Ｄａｔａ）を（Ｈ，Ｌ）もしくは（Ｌ，Ｈ）の内部データ形式に変換し、内部データバスに乗せる。同時に、アドレス信号がローデコーダ１０３及びコラムデコーダ１０４に入力され、メモリセルを選択する。その結果、選択されたメモリセルに接続されるワード線に高電位が、ビット線には内部データに対応した書き込み用の高電位がそれぞれ印加され書き込みが行われる。

第１の記憶素子１０８に接続されるビット線に高電位を印加した場合は（Ｈ，Ｌ）となり、従ってメモリセル１０７に記憶されるデータは”１”となり、第２の記憶素子１０９に接続されるビット線に高電位を印加した場合は（Ｌ，Ｈ）となり、従ってメモリセル１０７に記憶されるデータは”０”となる。

書き込み回路を簡単化した不揮発性メモリについて、図８を用いて説明する。図８に書き示す回路は３ビット分のメモリセルを有した該メモリセルに入力データを書き込む回路である。

図８に示す不揮発性メモリはメモリセル１３００、セレクタ１３０３、書き込み回路１３１０を有する。メモリセル１３００は第１の記憶素子１３０１、第２の記憶素子１３０２を有し、セレクタ１３０３はスイッチ１３０４〜１３０９を有し、書き込み回路１３１０はスイッチ１３１１〜１３１２、インバータ１３１３を有する。

この回路は次のように動作させることができる。入力データは書き込み回路１３１０内のインバータ１３１３、スイッチ１３１１、１３１２によって書き込み電位ＶｗまたはＧＮＤの２値を持つ内部データに変換される。具体的には、入力データが”１”の時、２本の内部データバスを（Ｖｗ，ＧＮＤ）となるように駆動する。そして、セレクタ１３０３がメモリセル１３００を選択すると、選択されたメモリセル１３００は、（Ｈ，Ｌ）状態となるように書き込みが行われる。同様に、入力データが”０”の時、２本の内部データバスを（ＧＮＤ，Ｖｗ）となるように駆動する。そして、セレクタ１３０３がメモリセル１３００を選択すると、選択されたメモリセル１３００は、（Ｌ，Ｈ）状態となるように書き込みが行われる。

前述したように記憶素子における状態遷移は、ＬからＨへの一方向である。つまり、可能な状態遷移は（Ｌ，Ｌ）から（Ｈ，Ｌ）、そして（Ｈ，Ｈ）となる順番である。または、（Ｌ，Ｌ）から（Ｌ，Ｈ）、そして（Ｈ，Ｈ）となる順番であり、この両者の一方の遷移が許容されることとなる。従って、（Ｈ，Ｌ）と（Ｌ，Ｈ）は互いに遷移できない。その結果、一旦”０”（状態（Ｌ，Ｈ））となったデータは”１”（状態（Ｈ，Ｌ））に書き換える事はできない。

例えば”０”であるデータを持つメモリセル１０７に書き込みを行い、第１の記憶素子１０８に電荷注入を行った場合は（Ｈ，Ｈ）となり、これは不正なデータとして扱われる。”１”であるデータを持つメモリセルに書き込みを行い、第２の記憶素子１０９に電荷注入を行った場合も同様である。このように、追加書き込みによるデータ変更が困難な、高いセキュリティの不揮発性メモリが実現される。

読み出しについては、メモリが読み出しを表すコントロール信号（Ｃｏｎｔｒｏｌ）を受け取ると、読み出しに必要となる電圧が選択され、同時に、アドレス信号がローデコーダ１０３及びコラムデコーダ１０４に入力され、読み出しを行うメモリセルを選択する。そして、選択されたメモリセルに接続されるビット線の電位が読み出し回路１０２に入力される。読み出し回路１０２はビット線電位に基づいてデータを読み出し出力する。このとき、データだけでなく、読み出したデータが信頼できるかどうかを判断するバリッド信号を出力することも本発明の特徴である。

読み出し回路の簡単化した例を、図３を用いて説明する。図３は３ビット分のメモリセルを有した該メモリセルに記憶されたデータを読み出す回路である。

図３に示す不揮発性メモリは、メモリセル２００、セレクタ２０３、読み出し回路２１０を有する。メモリセル２００は第１の記憶素子２０１、第２の記憶素子２０２を有し、セレクタ２０３はスイッチ２０４〜２０９、読み出し回路２１０は排他的論理和（ＸＯＲ）ゲート２１１および抵抗素子２１２〜２１３を有する。抵抗素子２１２及び抵抗素子２１３はＸＯＲゲートに入力する電圧の調整を行う為に用いるため、同様の効果を持つ他の素子で代用してもよい。

この回路の動作を説明する。セレクタ２０３がメモリセルを選択し、該当するスイッチをオンする。データは第１の記憶素子２０１の状態をそのまま読み出すことで得られる。また、バリッド信号は第１の記憶素子２０１の状態と第２の記憶素子２０２の状態との排他的論理和によって生成させる。

バリッド信号はＸＯＲゲート２１１によって第１の記憶素子２０１の状態及び第２の記憶素子２０２の状態が（Ｈ，Ｌ）か（Ｌ，Ｈ）の場合に”１”、（Ｌ，Ｌ）か（Ｈ，Ｈ）の場合に”０”となる信号である。つまり、読み出されたメモリセルの状態が、データに対応する状態であれば”１”を、データに対応しない状態であれば”０”を出力する信号である。

バリッド信号が”１”であれば、読み出したメモリセルには、妥当なデータが書き込まれていたことが確認される。一方、バリッド信号が”０”である場合には、メモリセルにはデータが格納されていない状態であると判断することができる。バリッド信号が”０”は、まだデータを書いていないメモリセルや、データ書込みエラーのあったメモリセル、不正な追加書き込みを行ったメモリセルなどを読み出す時に出力される。そして、セキュリティの面からは、そのようなメモリセルに関わるデータを無効とするなどの対処を行うことができる。

なお、セキュリティの面からは、書き込み時にはデータをフルに書きこむ、つまり、全てのメモリセルを、データを表す状態に遷移させることが望ましい。その場合、バリッド信号は常に”１”となる。もし、バリッド信号に”０”が出力された場合は、不正な追加書き込みなどが考えられ、バリッド信号によってデータの信頼性を判断することができる。そして、”０”が出力されたメモリセルに関わるデータを無効とするなどの対処を行うことができる。
（実施の形態２）

もう一つの本実施の形態では、ＬとＨの二つの状態に対し、ＬからＨにのみ遷移可能な記憶素子からなるＯＴＰタイプの不揮発性メモリにおいて、ｎ個（ｎは３以上の整数）の記憶素子からなるメモリセルをデータ格納の一単位とし、ｋ個（ｋは１以上ｎ以下の整数）の記憶素子がＬ状態、（ｎ−ｋ）個の記憶素子がＨ状態である状態の組を用いてデータを格納する形態について図２０〜図２２を参照して説明する。

本実施の形態におけるＯＴＰタイプの不揮発性メモリにおける、メモリセルアレイの回路構成はデータを格納するメモリセルが、従来のメモリセルのｎ個分に相当する。例えば、１つのメモリセルでｉビット（ｉは１以上（ｎ−１）以下の整数）のデータを格納するとすると、読み出し回路と書き込み回路では、ｉビットの入出力データとメモリセルの内部状態を表すｎビットの内部データの間で、データの変換を行う必要がある。また、本発明では、新たにデータの信頼性を表す信号（以下「バリッド」信号と呼ぶ。）を出力することを特徴とし、読み出したデータが信頼できるかどうかを、この信号をみることで判断できる構成となっている。

記憶素子はＯＴＰタイプの不揮発性メモリの記憶素子と同様のものを用いることができる。記憶素子はフローティングゲートを有するトランジスタとして用い、該記憶素子の状態遷移はチャネルホットエレクトロンがフローティングゲートに入ることによって行われ、フローティングゲート内のチャネルホットエレクトロンの有無によってＨ状態、Ｌ状態を決定するという方法を取ることができる。一度フローティングゲートに入ったチャネルホットエレクトロンは電気的には抜き去ることができないため、全てＬからＨへの一方向の遷移となる。

本発明のＯＴＰタイプの不揮発性メモリの構成を図２０に示す。本発明の不揮発性メモリは、基板１５００上に書き込み回路１５０１、読み出し回路１５０２、ローデコーダ１５０３、コラムデコーダ１５０４、セレクタ１５０５、メモリセルアレイ１５０６等を有する（図２０（Ａ）参照。）。メモリセルアレイ１５０６はｍ本のワード線と、ｎ×ｊ本のビット線、マトリクス上に配置されたｍ×ｊ個のメモリセル１５０７とを有する。

メモリセル１５０７は、ｎ個の記憶素子１５０８（１）〜１５０８（ｎ）を有する（図２０（Ｂ）参照。）。ｎ個の記憶素子１５０８（１）〜１５０８（ｎ）は、それぞれフローティングゲート、コントロールゲート、ソース領域及びドレイン領域を有する。各コントロールゲートは共通のワード線（図中では「ｗｏｒｄ」と示す。）に接続されている。ソース領域及びドレイン領域の一方は、それぞれ異なるビット線（図中では「ｂｉｔ（１）〜ｂｉｔ（ｎ）」と示す。）に接続されており、もう一方は共通電極（ＳＣ）に接続されている。

メモリセル１５０７が取り得る状態は、（Ｌ，Ｌ，・・・，Ｌ）〜（Ｈ，Ｈ，・・・，Ｈ）の２ⁿ状態である。これらの状態のうち、どちらへも電気的に遷移することができない状態の組として、例えばＬ状態の記憶素子がｋ個とＨ状態の記憶素子が（ｎ−ｋ）個の状態の組を選ぶことができる。本実施の形態ではそのような状態の組を用いてデータを格納する。

なお、以下ではメモリセルを構成するｎ個の記憶素子が取る状態をｎビットの内部データと呼ぶことにする。そのような組の数は_nＣ_k個であり、この値がメモリセルあたりに格納できるデータ量を表す。ｋは、ｎ／２に近い整数の場合に格納できるデータ量が最も多くなり、好ましい。例えば、ｎ＝８ではｋ＝４の場合であり、Ｌ状態の記憶素子が４個とＨ状態の記憶素子が４個のメモリセルの取り得る状態数は、７０（＝₈Ｃ₄）個となる。ｋ＝１の場合の８（＝₈Ｃ₁）個と比較して、８倍以上のデータを格納することができる。

次に、メモリセル１５０７への書き込みと読み出しについて説明する。ここでは、各メモリセルにｉビットのデータが格納されているとする。例えば、ｎ＝８、ｋ＝４の場合には、各メモリセルは７０値を格納できるため、６ビットのデータを格納することができる。

書き込み回路は、外部からのｉビットデータをｎビットの内部データに変換する論理回路が必要となる。読み出し回路は、ｎビットの内部データをｉビットの外部データに変換する論理回路が必要となる。また、読み出し回路は、ｎビットの内部データが、外部データに対応するかどうかを判定する論理回路が必要になる。これらの回路は、論理合成ツールを用いて実現できる。

メモリセル１５０７への書き込みは、その状態が（Ｌ，Ｌ，・・・，Ｌ）の場合に行われる。メモリ１５０７が書き込みを表すコントロール信号（Ｃｏｎｔｒｏｌ）を受け取ると、書き込みに必要となる電圧が選択され、書き込み回路１５０１は、データ信号（Ｄａｔａ）をｎビットの内部データに変換し、内部データバスに乗せる。同時に、アドレス信号がローデコーダ１５０３及びコラムデコーダ１５０４に入力され、メモリセルを選択する。その結果、選択されたメモリセルに接続されるワード線に高電位が、ビット線には内部データに対応した書き込み用の高電位が、それぞれ印加されて書き込みが行われる。

次に、書き込み回路を簡単化した不揮発性メモリについて、図２２を用いて説明する。図２２に示す書き込み回路は、２個のメモリセルのいずれかに、ｉビットの外部データを書き込む回路である。

図２２に示す不揮発性メモリは、メモリセル１７００、セレクタ１７０２、書き込み回路１７０５を有する（図２２参照）。メモリセル１７００はｎ個の記憶素子１７０１（１）〜１７０１（ｎ）を有し、セレクタ１７０２はスイッチ１７０３（１）〜１７０３（ｎ）、１７０４（１）〜１７０４（ｎ）を有し、書き込み回路１７０５はスイッチ１７０６（１）〜１７０６（ｎ）、変換回路１７０７を有する。

この回路の動作について説明する。ｉビット入力データは変換回路１７０７によってｎビットの内部データに変換され、その出力に従って、ｎ個のスイッチ１７０６（１）〜１７０６（ｎ）を制御する。そして、内部データのＬ状態に対応する内部データバスにはＧＮＤを、Ｈ状態に対応する内部データバスにはＶｗをそれぞれ駆動する。そして、セレクタ１７０２がメモリセル１７００を選択すると、選択されたメモリセル１７００は、内部データに対応した状態となるように書き込みが行われる。

読み出しについては、メモリが読み出しを表すコントロール信号（Ｃｏｎｔｒｏｌ）を受け取ると、読み出しに必要となる電圧が選択され、同時に、アドレス信号がローデコーダ１５０３及びコラムデコーダ１５０４に入力され、メモリセルを選択する。そして、選択されたメモリセルに接続されるビット線の電位が読み出し回路１５０２に入力される。読み出し回路１５０２はビット線電位に基づいて内部データを読み出し、これを外部データに変換したのち、出力する。このとき、データだけでなく、読み出したデータが信頼できるかどうかを判断するバリッド信号を出力する。

読み出し回路を簡単化した例を、図２１を用いて説明する。図２１は２個のメモリセルのいずれかから、ｉビットのデータを読み出す回路である。

図２１に示す不揮発性メモリは、メモリセル１６００、セレクタ１６０２、読み出し回路１６０５を有する。メモリセル１６００はｎ個の記憶素子１６０１（１）〜１６０１（ｎ）を有し、セレクタ１６０２はスイッチ１６０３（１）〜１６０３（ｎ）、１６０４（１）〜１６０４（ｎ）を有し、読み出し回路１６０５は内部データ読み出し回路１６０８、変換回路１６０６、判定回路１６０７を有する。

この回路は次のように動作する。セレクタ１６０２がメモリセル１６００を選択し、該当するスイッチをオンする。そして、メモリセル１６００内のｎ個の記憶素子１６０１（１）〜１６０１（ｎ）に接続されるビット線が読み出し回路１６０５に接続される。ビット線が読み出し回路１６０５に接続すると、内部データ読み出し回路１６０８によってｎビット内部データが読み出される。そして、読み出されたｎビット内部データは、変換回路１６０６によってｉビットのデータに変換されて出力される。

また、判定回路１６０７は、読み出したｎビットの内部データのうちＬ状態がｋビット、Ｈ状態が（ｎ−ｋ）ビットである場合に、”１”、それ以外では”０”となるバリッド信号を出力する。バリッド信号が”１”であれば、読み出したメモリセルには、妥当なデータが書き込まれていたことが確認される。一方、バリッド信号が”０”である場合には、メモリセルにはデータが格納されていない状態であると判断することができる。バリッド信号 ”０”は、まだデータを書いていないメモリセルや、データ書き込みエラーのあったメモリセル、不正な追加書き込みを行ったメモリセルなどが読み出された時に出力される。

なお、セキュリティの面からは、書き込み時にはデータをフルに書きこむ、つまり、全てのメモリセルを、データを表す状態に遷移させることが望ましい。その場合、バリッド信号は常に”１”となる。もし、バリッド信号に”０”が出力された場合は、不正な追加書き込みなどが考えられ、バリッド信号によってデータの信頼性を判断することができる。そして、”０”が出力されたメモリセルに関わるデータを無効とするなどの対処を行うことができる。

以上のようにして、追加書き込みによるデータ変更が困難な、高いセキュリティの不揮発性メモリが実現される。なお、一般にメモリセルを構成する記憶素子数が多いほど、つまり、ｎが大きいほど、一つの記憶素子あたりの情報量を増やすことが可能である。

このような本実施の形態にかかるＯＴＰタイプの不揮発性メモリは、コンピュータや各種電子機器の記憶手段として用いることができる。また、その他にも、ＩＣカードやＩＣタグといった高いセキュリティ性が要求される用途にも適用することができる。

なお、ＩＣカードとは、プラスチック製カードに薄片化した半導体集積回路（ＩＣチップ）を埋設して情報を記録できるようにしたカードである。データを読み書きする方式の違いによって「接触式」と「非接触式」に分けられる。非接触式カードにはアンテナが内蔵されており、微弱な電波を利用して端末と交信することができるものである。この非接触式のチップを無線チップとも呼ぶ。

本実施例では、ＬとＨの二つの状態を有し、ＬからＨにのみ遷移可能な３つの記憶素子からなるＯＴＰタイプの不揮発性メモリについて示す。このメモリにおいて、３個の記憶素子からなるメモリセルをデータ格納の単位とし、２個の記憶素子がＬ状態、１個の記憶素子がＨ状態である状態の組を用いてデータを格納する形態を、図２、図４、図１８を用いて説明する。

本発明のＯＴＰタイプの不揮発メモリは、基板１５０上に、書き込み回路１５１、読み出し回路１５２、ローデコーダ１５３、コラムデコーダ１５４、セレクタ１５５、メモリセルアレイ１５６等を有する（図２（Ａ）参照。）。メモリセルアレイ１５６は、ｍ本のワード線と、３×ｊ本のビット線、マトリクス状に配置されたｍ×ｊ個のメモリセル１５７等を有する。

メモリセル１５７は、第１の記憶素子１５８、第２の記憶素子１５９、第３の記憶素子１６０を有する（図２（Ｂ）参照。）。第１の記憶素子１５８、第２の記憶素子１５９、第３の記憶素子１６０は、フローティングゲート、コントロールゲート、ソース領域及びドレイン領域を有する。第１の記憶素子１５８のコントロールゲート、第２の記憶素子１５９のコントロールゲート、第３の記憶素子１６０のコントロールゲートは共通のワード線（ｗｏｒｄ）に接続する。第１の記憶素子１５８のソース領域及びドレイン領域、第２の記憶素子１５９のソース領域及びドレイン領域、第３の記憶素子１６０のソース領域およびドレイン領域は一方はそれぞれ異なるビット線（ｂｉｔ１，ｂｉｔ２，ｂｉｔ３）に接続し、もう一方は共通電極（ＳＣ）に接続する。

メモリセル１５７が取り得る状態と許容可能な遷移について、図１９を用いて説明する。メモリセル１５７が有する状態の総数は８通りであり、そのうちどちらへも遷移することのできない状態の組として、代表的には「Ｌ状態の記憶素子が１個とＨ状態の記憶素子が２個の状態の組（３状態）」、あるいは「Ｈ状態の記憶素子が１個とＬ状態の記憶素子が２個の状態の組（３状態）」を選ぶことができる。

それぞれの３状態は他の状態に遷移することはできない。すなわち、状態（Ｈ，Ｌ，Ｌ）、状態（Ｌ，Ｈ，Ｌ）および状態（Ｌ，Ｌ，Ｈ）はそれぞれ互いに他の状態に遷移することはない。同様に、状態（Ｈ，Ｈ，Ｌ）、状態（Ｈ，Ｌ，Ｈ）および状態（Ｌ，Ｈ，Ｈ）も互いに他の状態に遷移することはない。

そして、互いに他の状態に遷移することはない３状態の組のいずれかを採用することで、３個の記憶素子で、セキュリティの高い３値のデータを格納することができる。

なお、２個の記憶素子でメモリセルを構成する場合と、記憶素子あたりの情報量を比較してみる。２個の記憶素子では、互いに他の状態に遷移することはない組として、（Ｈ，Ｌ）と（Ｌ，Ｈ）による２値データを格納することができる。６個の記憶素子を考えると、メモリセルに２個の記憶素子を用いた場合は２×２×２＝８値、メモリセルに３個の記憶素子を用いた場合は３×３＝９値をそれぞれ格納することができる。つまり、３個の記憶素子を用いることによって、２個の記憶素子を用いたメモリセル方式よりも、記憶素子あたりの情報量が高いことがわかる。

ここでは、データとして用いるメモリセル１５７の状態を、状態（Ｈ，Ｌ，Ｌ）、状態（Ｌ，Ｈ，Ｌ）および状態（Ｌ，Ｌ，Ｈ）の３種であるとして、それぞれにデータ”００”、”０１”、”１０”を割り振る。

メモリセル１５７へのデータの書き込みは、メモリセル１５７が（Ｌ，Ｌ，Ｌ）の状態に対して行われる。メモリが書き込みを表すコントロール信号（Ｃｏｎｔｒｏｌ）を受け取ると、書き込みに必要となる電圧が選択され、書き込み回路１５１は、データ信号（Ｄａｔａ）を（Ｈ，Ｌ，Ｌ）、（Ｌ，Ｈ，Ｌ）、（Ｌ，Ｌ，Ｈ）の内部データ形式に変換し、内部データバスに乗せる。同時に、アドレス信号がローデコーダ１５３及びコラムデコーダ１５４に入力され、メモリセルを選択する。その結果、選択されたメモリセルに接続されるワード線に高電位が印加され、ビット線には、内部データに対応した書き込み用の高電位が印加される。

第１の記憶素子１５８に接続されるビット線に高電位を印加した場合は（Ｈ，Ｌ，Ｌ）となり、従ってメモリセル１５７に記憶されるデータは”００”となる。同様に、第２の記憶素子１５９に接続されるビット線に高電位を印加した場合は（Ｌ，Ｈ，Ｌ）となり、従ってメモリセル１５７に記憶されるデータは”０１”となり、第３の記憶素子１６０に接続されるビット線に高電位を印加した場合は（Ｌ，Ｌ，Ｈ）となり、従ってメモリセル１５７に記憶されるデータは”１０”となる。

書き込み回路を簡単化した例を、図１８を用いて説明する。図１８は２個のメモリセルのいずれかに、”００”、”０１”、もしくは”１０”の外部データを書き込む回路である。

図１８の不揮発性メモリは、メモリセル１３５０、セレクタ１３５４、書き込み回路１３６１を有する。メモリセル１３５０は第１の記憶素子１３５１、第２の記憶素子１３５２、第３の記憶素子１３５３を有し、セレクタ１３５４はスイッチ１３５５〜１３６５を有し、書き込み回路１３６１はスイッチ１３６２〜１３６４、変換回路１３６５を有する。

この回路は、入力データは変換回路１３６５の出力に従ってスイッチ１３６２、スイッチ１３６３、スイッチ１３６４を制御し、内部データのＬ状態に対応する内部データバスにはＧＮＤを、Ｈ状態に対応する内部データバスにはＶｗをそれぞれ駆動するように動作する。なお、変換回路１３６５は図６に示すような組み合わせ回路によって容易に構成することが可能である。

具体的には、入力データが”００”の時、３本の内部データバスが（Ｖｗ，ＧＮＤ，ＧＮＤ）となるように駆動する。そして、セレクタ１３５４がメモリセル１３５０を選択すると、選択されたメモリセル１３５０は、（Ｈ，Ｌ，Ｌ）状態となるように書き込みが行われる。同様に、入力データが”０１”の時、３本の内部データバスが（ＧＮＤ，Ｖｗ，ＧＮＤ）となるように駆動して、選択されたメモリセル１３５０は、（Ｌ，Ｈ，Ｌ）状態となるように書き込みが行われる。入力データが”１０”の時、３本の内部データバスが（ＧＮＤ，ＧＮＤ，Ｖｗ）となるように駆動して、選択されたメモリセル１３５０は、（Ｌ，Ｌ，Ｈ）状態となるように書き込みが行われる。

前述したように記憶素子における状態遷移は、ＬからＨへの一方向である。つまり、可能な状態遷移は（Ｌ，Ｌ，Ｌ）から（Ｈ，Ｌ，Ｌ）または（Ｌ，Ｈ，Ｌ）または（Ｌ，Ｌ，Ｈ）のいずれかであり、（Ｈ，Ｌ，Ｌ）と（Ｌ，Ｈ，Ｌ）、（Ｌ，Ｌ，Ｈ）は互いに遷移できない。その結果、一旦”００”となったデータを”０１”もしくは”１０”に書き換える事はできない。

例えば”００”であるデータを持つメモリセル１５７に書き込みを行い、第２の記憶素子１５９に電荷注入した場合は（Ｈ，Ｈ，Ｌ）となり、これは不正なデータとして扱われる。”０１”であるデータを持つメモリセルに書き込みを行い、第１の記憶素子１５８のコントロールゲートに入力した場合も同様である。このように、追加書き込みによるデータ変更が困難な、高いセキュリティの不揮発性メモリが実現される。

読み出しについては、メモリが読み出しを表すコントロール信号（Ｃｏｎｔｒｏｌ）を受け取ると、読み出しに必要となる電圧が選択され、同時に、アドレス信号がローデコーダ１５３及びコラムデコーダ１５４に入力され、メモリセルを選択する。そして、選択されたメモリセルに接続されるビット線が読み出し回路１５２に入力される。読み出し回路１５２はビット線電位に基づいて内部データを読み出し、これを外部データに変換したのち、出力する。また、データだけでなく、読み出したデータが信頼できるかどうかを判断するバリッド信号を出力する。

読み出し回路の構成例を、図４を用いて説明する。図４は２個のメモリセルのいずれかから、”００”，”０１”，”１０”のデータを読み出す回路である。

図４の不揮発性メモリは、メモリセル２５０、セレクタ２５４、読み出し回路２６１を有する。メモリセル２５０は第１の記憶素子２５１、第２の記憶素子２５２、第３の記憶素子２５３を有し、セレクタ２５４はスイッチ２５５〜２６０を有し、読み出し回路２６１は内部データ読み出し回路２６４、変換回路２６２および判定回路２６３を有する。

この回路は、セレクタ２５４がメモリセルを選択し、該当するスイッチをオンする。そして、メモリセル２５０内の第１の記憶素子２５１、第２の記憶素子２５２、第３の記憶素子２５３に接続されるビット線が読み出し回路２６１に接続されるように動作する。

ビット線が読み出し回路２６１に接続されると、内部データ読み出し回路２６４によって３ビット内部データが読み出される。そして、読み出された３ビット内部データは、変換回路２６２によって”００”，”０１”，”１０”のデータに変換されて出力される。また、判定回路２６３によってバリッド信号が生成され、出力される。変換回路２６２と判定回路２６３は図７に示すような組み合わせ回路によって容易に構成することが可能である。

判定回路２６３は読み出した３本の読み出し信号からデータの信頼性を判定する回路であり、３個の記憶素子のうち、Ｈ状態の素子が１個ある場合にバリッド信号をアサートする。つまり、バリッド信号は第１の記憶素子２５１の状態、第２の記憶素子２５２の状態そして第３の記憶素子２５３の状態が（Ｈ，Ｌ，Ｌ）、（Ｌ，Ｈ，Ｌ）または（Ｌ，Ｌ，Ｈ）の場合に”１”、それ以外では”０”となる。

バリッド信号が”１”であれば、読み出したメモリセルには、妥当なデータが書き込まれていたことが確認される。一方、バリッド信号が”０”である場合には、メモリセルにはデータが格納されていない状態であると判断することができる。バリッド信号”０”は、まだデータを書いていないメモリセルや、データ書き込みエラーのあったメモリセル、不正な追加書き込みを行ったメモリセルなどを読み出す時に出力される。そして、セキュリティの面からは、そのようなメモリセルに関わるデータを無効とするなどの対処を行うことができる。

本発明の不揮発性メモリは、高いセキュリティを実現することが特徴であるから、偽造、不正使用の防止が重要となるＩＣカード、ＩＤカード、ＩＤタグあるいはＲＦＩＤカード若しくはタグ類の用途に適している。

なお、ＩＤカードとは、ＩＣカードと同様な機能及び構成を有し、特に身分証明などの認証機能に特化したものを指していう。
ＩＤタグとは、物体の識別に利用される微小なＩＣチップ（特にこの用途のＩＣチップを「ＩＤチップ」ともいう。）に自身の識別コードなどの情報が記録されており、電波を使って管理システムと情報を送受信する能力をもつものをいう。数十ミリメートルの大きさで、電波や電磁波で読み取り器と交信することができる。アンテナ側からの非接触電力伝送技術により、電池を持たずに半永久的に利用可能なものもある。
ＲＦＩＤとは、電波方式認識（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ−ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）を指し、リーダ／ライタ装置と無線通信により情報を通信可能なＩＤタグとで構成される認証技術を指していう。このＲＦＩＤに使うＩＤタグの態様はさまざまであり、カード形式のものや、ラベル類、証書類などがある。また、これらを半導体装置と呼ぶ。

一方で、本発明の不揮発性メモリは、メモリセル面積が従来のＯＴＰタイプの不揮発性メモリよりもやや大きくなる。例えば、メモリセルあたり８記憶素子を有する場合、６ビットデータを格納できるが、従来の８ビットデータを格納する場合と比較して２５％程度のメモリセル面積の増加となる。この対策として、例えば、ＩＣカードやＲＦＩＤ内の集積回路を従来のシリコン基板上に形成するのではなく、大判のガラス基板上に形成することで、多数の集積回路を作製することでコストを低減することができる。あるいは、チップ面積は耐衝撃性能に大きな影響を及ぼすが、集積回路が形成されたガラス基板からガラス基板以外の部分であるデバイス層を剥離し、フレキシブル基板やターゲットへ貼附することで耐衝撃性能を改善することが極めて有効である。

なお、フレキシブル基板とは、可撓性を有する基板を指し、代表的には、プラスチック基板、紙などをその範疇に含む。プラスチックとして、例えば、極性基のついたポリノルボルネン、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどが挙げられる。

本実施例の不揮発性メモリを用いたＩＤチップの簡単な構成例として、図９のようなブロック図を挙げることができる。図９に示すのは、アンテナを内蔵した非接触型のＩＤチップである。

同図において、ＩＤチップ１４０１は、アンテナ１４０２、ＲＦ回路１４０３、電源／クロック信号／リセット信号発生回路１４０４、データ復調／変調回路１４０５、制御回路１４０６、メモリ１４０７、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；中央処理装置）（図示せず）、ＳＲＡＭ（図示せず）によって構成される。

図９に示した集積回路は全てガラス基板上、もしくはフレキシブル基板上に形成されている。アンテナ１４０２は集積回路を形成する基板上に形成されていてもよいし、集積回路を形成する基板の外部にあり、入出力端子を介して集積回路と接続されるものであってもよい。

ＲＦ回路１４０３はアンテナ１４０２よりアナログ信号を受信すると共に、データ変調回路より受け取ったアナログ信号をアンテナ１４０２から出力する回路である。電源／クロック信号／リセット信号発生回路１４０４は受信信号をもとに定電源、リセット信号及びクロック信号を発生する回路であり、データ復調／変調回路１４０５は受信信号からデータを抽出すると共に、制御回路１４０６から受け取ったデジタル信号をアンテナ１４０２へ出力するアナログ信号に変換する回路である。

一方、制御回路１４０６はＣＰＵを制御し、復調した受信信号に従ってメモリ１４０７、ＳＲＡＭに記憶されたデータの読み出しもしくはデータの書き込みを行う。

本実施例の不揮発性メモリは、メモリ１４０７に適用される。なお、用途によっては回路の構成にＣＰＵ及びＳＲＡＭは必ずしも必要ではなく、省いて面積の縮小を図ることもできる。また、ＩＤチップの機能が識別番号等の固定データを読出し程度に限定される場合であっても、不足する機能をインターネットなどのネットワーク技術を利用して補完することで、さまざまな用途に応用することが可能である。

このようにして形成されたＩＤチップは小型化可能である。さまざまな物品に貼付する、あるいは組み込むということを行うことができる。そして、商品の識別や製造元の識別、在庫や流通の管理などが容易に行うことができる。ＩＤチップのサイズは５ｍｍ角、好ましくは０．３〜４ｍｍ角のチップサイズで形成可能である。

図１６（Ａ）〜（Ｈ）は本発明の不揮発性メモリを用いて構成したＩＤチップを応用した例を示す。

図１６（Ａ）はＩＣカードであり、書き換え困難である本発明の不揮発性メモリの利点を利用して高いセキュリティが必要な個人の識別用に用いることができる。ＩＣカード１２００に内蔵された内蔵メモリ１２０１に本発明の不揮発性メモリを用いている。

図１６（Ｂ）はＩＤタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。ＩＤタグ１２１０に内蔵された内蔵メモリ１２１１に本発明の不揮発性メモリを用いている。

図１６（Ｃ）はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのＩＤチップ１２２２を商品に貼付した例である。本発明はＩＤチップ１２２２内の回路に内蔵される不揮発性メモリに適用される。このようにＩＤチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではＩＤチップ１２２２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜１２２１を用いているが、ＩＤチップ１２２２を接着剤により直接貼付するような構造を取っていてもよい。また、商品１２２０に貼付する構造上、基板はフレキシブル基板を用いて作製すると好ましい。

図１６（Ｄ）は商品製造時に識別用のＩＤチップを組み込んだ例である。図面では例としてディスプレイの筐体１２３０内部にＩＤチップ１２３１を組み込まれている。本発明はＩＤチップ１２３１内の回路に内蔵される不揮発性メモリに適用される。このような構造を取ることにより製造元の識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな物品に対して適用することが可能である。

図１６（Ｅ）は物品搬送用の荷札である。図面では荷札１２４０内にＩＤチップ１２４１が組み込まれている。本発明はＩＤチップ１２４１内の回路に内蔵される不揮発性メモリに適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。

図１６（Ｆ）は本１２５０にＩＤチップ１２５２が組み込まれたものである。本発明はＩＤチップ１２５２内に内蔵される不揮発性メモリに適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではＩＤチップ１２５２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜１２５１を用いているが、ＩＤチップ１２５２を接着剤により直接貼付するような構造を取る、または本１２５０の表紙に埋め込む構造を取っていてもよい。

図１６（Ｇ）は紙幣１２６０にＩＤチップ１２６１が組み込まれたものである。本発明はＩＤチップ１２６１内に内蔵される不揮発性メモリに適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。紙幣のみならず株券、商品券もしくは小切手などの有価証券にも同様に適用することができる。なお、紙幣の性質上ＩＤチップ１２６１が剥がれ落ちるのを防ぐために紙幣１２６０に埋め込むような構造を取るとより好ましい。

図１６（Ｈ）は靴１２７０にＩＤチップ１２７２が組み込まれたものである。本発明はＩＤチップ１２７２内の回路に内蔵される不揮発性メモリに適用される。このような構造を取ることにより製造元の識別、商品の流通管理などを容易に行うことができる。図面ではＩＤチップ１２７２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜１２７１を用いているが、ＩＤチップ１２７２を接着剤により直接貼付するような構造を取る、または靴１２７０に埋め込む構造を取っていてもよい。

いずれも、本発明の不揮発性メモリを内蔵することで、データを不用意に書き換えられることを防ぐことができる高いセキュリティを実現することができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。本実施例は、他の実施例と自由に組み合わせることができる。

絶縁基板上に実施の形態で示した記憶素子、およびデコーダ、セレクタ、書き込み回路、読み出し回路などの論理回路部に用いる薄膜トランジスタ（以下「ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）」ともいう。）を同時に作製する方法について図５及び図２３を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するｎチャネル型の記憶素子、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。

絶縁基板としては、ガラス基板（例えば、コーニング社製１７３７基板）を選択する。その他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いても良い。

絶縁基板３０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜を用いて下地膜３００１、３００２を形成する。下地膜は複数膜を積層して形成することもできる。その場合、シロキサン（ＳｉとＯとの結合で骨格構造が構成され、置換基に少なくとも水素を含む材料が用いられる。または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有するもの）等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。尤も、好適には、下地膜３００１として窒化シリコン膜を５０〜２００ｎｍの厚さで形成し、下地膜３００２として酸化シリコン膜を５０〜２００ｎｍの厚さで順に積層形成する。

ここで、酸化シリコン膜は、ＳｉＨ₄／Ｏ₂、ＴＥＯＳ（テトラエトキシシラン）／Ｏ₂等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ等の方法によって形成することができる。窒化シリコン膜は、代表的には、ＳｉＨ₄／ＮＨ₃の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化シリコン膜は、ＳｉＨ₄／Ｎ₂Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。

下地膜３００２上に、半導体層３００３〜３００５を形成する。半導体層３００３〜３００５は、多結晶半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。

ここでは、７０ｎｍの膜厚の非晶質シリコンを形成しレーザーアニールによって結晶化させた多結晶シリコンを用いる。レーザーアニールは、エキシマレーザーを用いたパルスレーザ光、又は固体レーザを光源とする連続発振レーザ光により結晶化させる。特に結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい（この場合の結晶化をＣＷＬＣという。）。代表的には、Ｎｄ：ＹＶＯ₄レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ₄結晶又はＧｄＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＪ／ｃｍ²程度（好ましくは０．１〜１０ＭＪ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓｅｃ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。

また、パルス発振のレーザを用いる場合、通常、数十Ｈｚ〜数百Ｈｚの周波数帯を用いるが、それよりも著しく高い１０ＭＨｚ以上の発振周波数を有するパルス発振レーザを用いてもよい（この場合の結晶化をＭＨｚＬＣという。）。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われているため、上記高周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。よって、従来のパルス発振のレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。

セミアモルファス半導体は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。セミアモルファス半導体のラマンスペクトルは５２０ｃｍ^-1よりも低波数側にシフトしている。未結合手（ダングリングボンド）を終端化させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。セミアモルファス半導体は、所謂微結晶半導体（マイクロクリスタル半導体）とも言われている。ＳｉＨ₄とＦ₂、またはＳｉＨ₄とＨ₂を原料ガスとして用い、グロー放電分解により得ることができる。ＳｉＨ₄、その他にもＳｉ₂Ｈ₆、ＳｉＨ₂Ｃｌ₂、ＳｉＨＣｌ₃、ＳｉＣｌ₄、ＳｉＦ₄などを用いることが可。またＧｅＦ₄を混合させても良い。

また、Ｎｉ，Ｆｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔなどの金属元素の触媒作用を利用した公知の結晶化法を用いても良い。

なお、下地膜３００２の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。

上記の方法によって結晶性シリコン半導体膜を得る。結晶層の厚さは、２０〜２００ｎｍ（代表的には４０〜１７０ｎｍ、さらに好ましくは、５０〜１５０ｎｍ）となるようにするのがよい。

なお、ＴＦＴ内の特にチャネル領域には、１×１０¹⁹〜１×１０²²ｃｍ^-3、好ましくは１×１０¹⁹〜５×１０²⁰ｃｍ^-3の水素又はハロゲンが添加されているのがよい。セミアモルファス半導体に関しては、１×１０¹⁹〜２×１０²¹ｃｍ^-3とするのが望ましい。いずれにしても、ＩＣチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。

ここで、記憶素子に用いるＴＦＴの半導体層３００３のソース領域またはドレイン領域の片側に電荷を引き抜くためのオーバーラップ領域を設ける為の処理を行ってもよい。

次に、半導体層３００３〜３００５上にゲート絶縁膜３００６を形成する。ゲート絶縁膜はプラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化シリコン、酸化シリコン、窒化酸化シリコン又は酸化窒化シリコンを含む膜を、単層で、又は積層させて形成することが好ましい。特に、ＯＴＰタイプの不揮発性メモリではホットエレクトロン注入による書き込みと電荷保持が重要であるから、ゲート絶縁膜はトンネル電流の流れにくい４０〜８０ｎｍとすることが好ましい。

そして、ゲート絶縁膜３００６上に第１の導電層３００７〜３００９を形成し、後にフローティングゲート電極となる領域と通常のＴＦＴのゲート電極となる領域を含む領域を除いて、エッチングにより除去する。

次いで、第２のゲート絶縁膜３０１０を形成する。第２のゲート絶縁膜３０１０はプラズマＣＶＤ法またはスパッタリング法を用い、厚さを１０〜８０ｎｍとしてシリコンを含む絶縁膜で形成する。ゲート絶縁膜３００６は、記憶素子の存在する領域を除いて、エッチングにより除去する。

続いて第２の導電層３０１１〜３０１３を形成し、下から順に第１の導電層３００７、第２のゲート絶縁膜３０１０、第２の導電層３０１１の積層（記憶素子）あるいは、下から第１の導電層３００７、第２の導電層３０１１の積層（通常のＴＦＴ）を一括でエッチングを行い、記憶素子のフローティングゲート電極、コントロールゲート電極、および通常のＴＦＴのゲート電極を形成する。

本実施例では、第１の導電層３００７〜３００９を窒化タンタル（ＴａＮ）で５０〜１００ｎｍの厚さに形成し、第２の導電層３０１１〜３０１３をモリブデン（Ｍｏ）で１００〜３００ｎｍの厚さに形成する。導電層の材料は特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。

次に、ｐチャネル型ＴＦＴとなる部分をレジストで覆い、ゲート電極をマスクとして、記憶素子およびｎチャネル型ＴＦＴを構成する半導体層３００３、３００４中に、ｎ型を付与する不純物元素（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程）。第１のドーピング工程の条件は、ドーズ量：１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧：５０〜７０ｋｅＶとするが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜３００６を介してスルードープがなされ、一対の低濃度不純物領域が形成される。なお、第１のドーピング工程は、ｐチャネル型ＴＦＴ領域をレジストで覆わずに、全面に行っても良い。

次に、レジストをアッシング等により除去して、記憶素子及びｎチャネル型ＴＦＴ領域を覆うレジストを新たに形成し、ゲート電極をマスクとして、ｐチャネル型ＴＦＴを構成する半導体層３００５中に、ｐ型を付与する不純物元素（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程）。第２のドーピング工程の条件は、ドーズ量を１×１０¹⁶〜３×１０¹⁶／ｃｍ²、加速電圧を２０〜４０ｋｅＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜３００６を介してスルードープがなされ、一対のｐ型の高濃度不純物領域が形成される。

次に、レジストをアッシング等により除去して、基板表面に絶縁膜を形成する。ここでは、膜厚１００ｎｍのＳｉＯ₂膜をプラズマＣＶＤ法によって形成する。その後、基板全面をレジストで覆い、エッチバック法により、サイドウォール（側壁）３０２０、３０２１を自己整合的（セルフアライン）に形成する。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いる。

上記サイドウォールは、後に高濃度のｎ型不純物をドーピングし、サイドウォール３０２０、３０２１の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものである。

なお、サイドウォール３０２０、３０２１を形成する工程は、これらに限定されるものではない。例えば、図２３に示す方法を用いることができる。図２３（Ａ）は、絶縁膜３１００を二層又はそれ以上の積層構造とする例を示している。絶縁膜３１００としては、例えば、膜厚１００ｎｍの酸化窒化シリコン膜と、膜厚２００ｎｍのＬＴＯ膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ、低温酸化膜）の２層構造とする。ここでは、ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜は酸化シリコン膜を減圧ＣＶＤ法で形成する。その後、レジスト３１０１をマスクとしてエッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール３１０２が形成される。

また、図２３（Ｂ）は、エッチバック時に、ゲート絶縁膜３１０５も除去するようにエッチングを行う例を示している。絶縁膜３１０３として、膜厚１００ｎｍの酸化シリコン膜をプラズマＣＶＤ法によって形成し、基板全面をレジスト３１０４で覆ってエッチバックにより、レジスト３１０４、絶縁膜３１０３、ゲート絶縁膜３１０５をエッチング除去し、サイドウォール３１０６を自己整合的（セルフアライン）に形成する。この場合の絶縁膜３１０３は、単層構造でも積層構造でも良い。

上述におけるサイドウォールのいずれの形成方法においても、低濃度不純物領域又はオフセット領域の幅を考慮して、エッチバックの条件を適宜変更すればよい。

次に、ｐチャネル型ＴＦＴ領域を覆うレジストを新たに形成し、第１の導電層３００８及びサイドウォール３０２０、３０２１をマスクとして、ｎ型を付与する不純物元素（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程）。第３のドーピング工程の条件は、ドーズ量を１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧を６０〜１００ｋｅＶとして行う。この第３のドーピング工程によって、ゲート絶縁膜３００６を介してスルードープがなされ、一対のｎ型の高濃度不純物領域が形成される。

以上までの工程で、それぞれの半導体層３００３〜３００５に、第１の不純物領域３０１４、３０１５、第２の不純物領域３０１６、３０１７、第３の不純物領域３０１８、３０１９、第４の不純物領域３０２２、３０２３が形成される。

なお、レジストをアッシング等により除去して、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍの酸化窒化シリコン膜を成膜して、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成し、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものである。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍの酸化窒化シリコン膜を形成する。その他にもＴＦＴを保護するキャップ絶縁膜としては、窒化アルミニウム、酸化アルミニウム、窒化シリコン、酸化シリコンなどのアルカリ金属をブロックする材料を用いることができる。これらの絶縁膜を形成させることにより、ＴＦＴの上下、外周辺部をアルカリ金属をブロックする絶縁膜で覆うことができる。そのことによって、ＴＦＴの特性に悪影響を与えるＮａなどがＴＦＴに侵入することを防ぐ機能をも有しているため、できるだけ形成しておくのが望ましい。

次に、ＴＦＴ上に、第１の層間膜３０２４を形成する。第１の層間膜３０２４としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂の他、無機材料、低誘電率（ｌｏｗ−ｋ）材料を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。無機材料では、酸化シリコン、窒化シリコン、酸窒化シリコン、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第１の層間膜３０２４を形成しても良い。

さらに、第１の層間膜３０２４上に、第２の層間膜３０２５を形成しても良い。第２の層間膜３０２５としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化シリコン膜、窒化シリコン膜或いは窒化酸化シリコン膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。

なお、第１の層間膜３０２４又は第２の層間膜３０２５と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、第１の層間膜３０２４又は第２の層間膜３０２５中にフィラーを混入させておいても良い。

次に、レジストを形成して、エッチングによりコンタクトホールを開孔する。そして電極３０２６〜３０３０を形成する。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ₃とＨｅの混合ガスを用いたが、これに限定されるものではない。ここでは、ＴＦＴと接続される電極３０２６〜３０３０は、下からＴｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮを順次積層した５層構造とし、スパッタ法によって形成する。

なお、Ａｌ層において、シリコンを混入させることにより、パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、電極の材料や、形成方法はこれらに限定されるものではなく、前述のゲート電極に用いられる材料を採用しても良い。

以上のようにして、図５に示すようなフローティングゲートを有するｎチャネル型の記憶素子を有するメモリ部と、ＬＤＤ構造のｎチャネル型ＴＦＴおよびシングルドレイン構造のｐチャネル型ＴＦＴを有する論理回路部と、を同一の基板上に形成することができる。この方法で形成されたＴＦＴは、高い特性を有することができる。具体的には、Ｓ値（サブスレッショルド値）が０．３５以下、好ましくは０．２５〜０．０９Ｖ／ｄｅｃを有する。また、キャリアの移動度は１０ｃｍ²／Ｖ・ｓｅｃ以上を有する。なお、本実施例では、トップゲート構造とするが、ボトムゲート構造（逆スタガ構造）としてもよい。また、ｎチャネル型ＴＦＴに形成する不純物領域の条件によっては、サイドウォールを形成せずに第３のドーピング工程を行っても良い。

なお、ＴＦＴのような薄膜能動素子部（アクティブエレメント）の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該領域は、薄膜集積回路装置全体の５０％以上、好ましくは７０〜９９％を占めていることが望ましい。これにより、ＩＤＦチップを曲げやすくし、ＩＤラベル等の完成品の取り扱いが容易となる。この場合、ＴＦＴ部を含むアクティブエレメントの島状半導体領域（アイランド）は、薄膜集積回路装置全体の１〜３０％、好ましくは、５〜１５％を占めているのがよい。本実施例は、他の実施例と自由に組み合わせることができる。

本実施例では、メモリ部および論理回路部を含むＩＤチップを形成し、フレキシブル基板へ転置するまでの作製方法について図１０、図１１を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するｎチャネル型の記憶素子、ｎチャネル型ＴＦＴ、およびｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。

絶縁基板３０００上に剥離層４０００を形成する。剥離層４０００は、非晶質シリコン、多結晶シリコン、単結晶シリコン、セミアモルファスシリコン（微結晶シリコンともいう）等、シリコンを主成分とする層を用いることができる。剥離層４０００は、スパッタ法、プラズマＣＶＤ法等を用いて形成することができる。本実施例では、膜厚５００ｎｍ程度の非晶質シリコンをスパッタ法で形成し、剥離層４０００として用いる。

続いて実施例２に示した作業工程に従い、図５に示すようなメモリ部、論理回路部を形成する。

次に、第２の層間膜３０２５上に第３の層間絶縁膜４００１を形成し、必要に応じてパッド４００４〜４００５を形成する。パッド４００４〜４００５は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌなどの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。

そしてパッド４００４〜４００５を覆うように、第３の層間絶縁膜４００１上に保護層４００６を形成する。保護層４００６は、後に剥離層４０００をエッチングにより除去する際に、パッド４００４〜４００５を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層４００６を形成することができる（図１０（Ａ）参照）。

次に図１０（Ｂ）に示すように、剥離層４０００を分離するための溝４００７を形成する。溝４００７は、剥離層４０００が露出する程度であれば良い。溝４００７の形成は、エッチング、ダイシング、スクライビングなどを用いることができる。

次に図１１（Ａ）に示すように、剥離層４０００をエッチングにより除去する。本実施例では、エッチングガスとしてハロゲン化フッ素を用い、該ガスを溝４００７から導入する。本実施例では、例えばＣｌＦ３（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行う。また、ＣｌＦ₃ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ₃等のハロゲン化フッ素を用いることで、剥離層４０００が選択的にエッチングされ、絶縁基板３０００を剥離することができる。なおハロゲン化フッ素は、気体であっても液体であってもどちらでも良い。

次に図１１（Ｂ）に示すように、剥離されたメモリ部および論理回路部を、接着剤４００８を用いて支持体４００９に貼り合わせる。接着剤４００８は、支持体４００９と下地膜３００１とを貼り合わせることができる材料を用いる。接着剤４００８は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。

支持体４００９として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または支持体４００９として、フレキシブル無機材料を用いていても良い。支持体４００９は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有するのが望ましい。

なおメモリ部および論理回路部の集積回路を絶縁基板３０００から剥離する方法は、本実施例で示したようにシリコン膜のエッチングを用いる方法に限定されず、他のさまざまな方法を用いることができる。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離することができる。また例えば、剥離層をレーザ光の照射により破壊し、集積回路を基板から剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる。

また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたＩＤチップの支持体が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴのキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのをより抑えることができる。この実施例は他の実施例と組み合わせて用いることが可能である。

本実施例は、メモリセルに用いる記憶素子の構造について、図１２、図１３を用いて説明する。上記の実施の形態では、記憶素子としてフローティングゲート型の記憶素子を用いる場合を説明したが、本発明は、記憶素子としてＭＮＯＳ型記憶素子、ＭＯＮＯＳ型記憶素子、微結晶シリコン（以下微結晶Ｓｉと表記）を含む記憶素子を用いることができる。

ＭＮＯＳ型記憶素子８００は、上からゲート電極８０１、窒化膜８０２、酸化膜８０３、基板８０４が積層する構造を含む（図１２（Ａ）参照）。基板８０４はソース領域８０５及びドレイン領域８０６に不純物元素が添加されたシリコン基板であり、一導電型が付与されている。ＭＯＮＯＳ型記憶素子８１０は、上からゲート電極８１１、第１の酸化膜８１２、窒化膜８１３、第２の酸化膜８１４、基板８１５が積層する構造を含む（図１２（Ｂ）参照）。基板８１５はソース領域８１６及びドレイン領域８１７に不純物元素が添加されたシリコン基板であり、一導電型が付与されている。

電荷蓄積層として微結晶Ｓｉを含む記憶素子９００は上からゲート電極９０１、微結晶Ｓｉ層９０２、基板９０３が積層する構造を含む（図１３参照）。基板９０３はソース領域９０４及びドレイン領域９０５に不純物元素が添加されたシリコン基板であり、一導電型が付与されている。

ＭＮＯＳ型記憶素子、ＭＯＮＯＳ型記憶素子、微結晶Ｓｉを用いた記憶素子において、書き込み時と読み出し時の動作は、フローティングゲート型の記憶素子と同様に行うことが可能である。つまり、書き込み時の動作はホットエレクトロン注入方式を用い、読み出し時の動作は記憶素子の異なるしきい値電圧を利用すればよい。

ＭＮＯＳ型記憶素子８００とＭＯＮＯＳ型記憶素子８１０は、窒化シリコン膜中の電荷捕獲中心に電荷を蓄えるため、電荷蓄積の形態は導電性のフローティングゲートと異なり、ゲート絶縁膜の局所的な欠陥に対して強い。つまり、フローティングゲート型記憶素子では、ゲート絶縁膜が局所的に劣化しただけで、電荷がリークしてデータを消失してしまうが、ＭＮＯＳ型記憶素子８００とＭＯＮＯＳ型記憶素子８１０では、劣化した部分の電荷がリークするだけであり、データは保持される。同様に、微結晶Ｓｉを含む記憶素子９００も離散的電荷捕獲中心として機能するため、ゲート絶縁膜の局所的な欠陥に対して強い。本実施例は、他の実施例と自由に組み合わせることができる。

本実施例では盗難防止又は偽造防止などのセキュリティ確保を１つの目的として、多様な物品へ本発明を用いたＯＴＰ不揮発性メモリを有し、基板に可撓性を有する基板を用いたＩＤチップ（以下、「ＩＤＦチップ」という。）を実装する場合を図１４、図１５、図１７を用いて説明する。

盗難防止の例として、バッグにＩＤＦチップを実装する場合を説明する。図１４（Ａ）に示すように、バッグ１００２にＩＤＦチップ１００１を実装する。例えば、バッグ１００２の底又は側面の一部等にＩＤＦチップ１００１を実装することができる。ＩＤＦチップ１００１は非常に薄型で小さいため、バッグ１００２のデザイン性を低下させずに実装することができる。加えてＩＤＦチップ１００１は透光性を有し、盗難者はＩＤＦチップ１００１が実装されているかを判断しにくい。そのため、盗難者によってＩＤＦチップ１００１が取り外される恐れがない。

このようなＩＤＦチップ実装バッグが盗難された場合、例えばＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）を用いてバッグの現在位置に関する情報を得ることができる。なおＧＰＳとは、ＧＰＳ用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。

また盗難された物品以外にも忘れ物や落とし物を、ＧＰＳを用いて現在位置に関する情報を得ることができる。

またバッグ以外にも、自動車、自転車等の乗物、時計やアクセサリー等にＩＤＦチップを実装することができる。

次に偽造防止の例として、パスポートや免許証等にＩＤＦチップを実装する場合を図１４（Ｂ）を用いて説明する。

図１４（Ｂ）に、ＩＤＦチップ１００３を実装したパスポート１００４を示す。図１４（Ｂ）ではＩＤＦチップがパスポートの表紙に実装されているが、その他のページに実装してもよく、ＩＤＦチップは透光性を有するため表面に実装してもよい。またＩＤＦチップを表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。

図１４（Ｃ）には、ＩＤＦチップ１００５を内部に実装した免許証１００６を示す。またＩＤＦチップは１００５透光性を有するため、免許証１００６の印刷面上に設けても構わない。例えば、ＩＤＦチップ１００５は免許証１００６の印字面上に実装し、その上下に熱硬化性を有する樹脂膜及び樹脂フィルムを１組ずつ配置して挟み込み、熱圧着することによって、ＩＤＦチップ１００５を実装した免許証１００６を覆うことができる。またＩＤＦチップ１００５を免許証１００６の材料で挟み込むようにし、内部に実装することも可能である。

以上のような物品にＩＤＦチップを実装することにより、偽造を防止することができる。また上述したバッグにＩＤＦチップを実装し、偽造を防止することもできる。加えて非常に薄型で小さいＩＤＦチップを用いるため、パスポートや免許証等のデザイン性を損ねることがない。さらにＩＤＦチップは透光性を有するため、表面に実装しても構わない。

またＩＤＦチップにより、パスポートや免許証等の管理を簡便に行うことができる。さらにパスポートや免許証等に直接情報を記入することなく、ＩＤＦチップに保存することができるため、プライバシーを守ることができる。

また、ＩＤＦチップは、非常に薄型で小さく、さらに可撓性を備えることができるため、シート状の物品へ実装することができる。例えば、シート状物品として紙幣へＩＤＦチップを実装する場合を図１５（Ａ）を用いて説明する。

図１５（Ａ）に示すように、紙幣１１０２にＩＤＦチップ１１０１を実装する。図１５（Ａ）では、ＩＤＦチップ１１０１は紙幣１１０２の内部に実装する形態を示すが、表面に露出してもよい。

またＩＤＦチップ１１０１を含有するインクを用いて紙幣１１０２を印刷してもよい。さらに、紙幣１１０２の材料と薬品とを混ぜ合わせるときに、ＩＤＦチップ１１０１をばらまいて、複数のＩＤＦチップ１１０１を実装した紙幣としてもよい。ＩＤＦチップは低コストで生産することができるため、複数のＩＤＦチップを実装しても紙幣コストに影響を及ぼすことが少なくてすむ。

また紙幣以外の有価証券、例えば株券や小切手、又は硬貨にＩＤＦチップを実装してもよい。

このようなシート状物品は、曲げる機会が多いため、ＩＤＦチップへかかる曲げ応力を考慮する。

例えば、図１５（Ｂ）には、ＩＤＦチップ実装の紙幣が矢印方向に曲がった状態を示す。一般的に、シート状物品は、長軸方向に曲がりやすい、又は曲げやすいため、長軸方向に曲げる場合を説明する。

このときのＩＤＦチップの状態を図１５（Ｃ）に示す。ＩＤＦチップ１１０１は、複数の薄膜トランジスタ１１０３を有し、当該薄膜トランジスタ１１０３はソース領域１１０４、チャネル形成領域１１０５、ドレイン領域１１０６を有する。このようなＩＤＦチップは、矢印方向（曲げる方向）と、キャリアの移動方向とが垂直になるように配置すると好ましい。すなわち薄膜トランジスタのソース領域１１０４、チャネル形成領域１１０５、ドレイン領域１１０６を、曲げる方向と垂直になるように配置する。その結果、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。

また薄膜トランジスタ１１０３に、レーザ照射を用いた結晶性半導体膜を用いる場合、レーザ走査方向も曲げる方向と垂直となるように設定する。例えば、レーザ走査方向の長軸と、曲げる方向と垂直な方向とすると好ましい。

このような方向にＩＤＦチップを曲げることにより、ＩＤＦチップ、特に薄膜トランジスタを破壊することがなく、さらにキャリアの移動方向に存在する結晶粒界を極力低減することができる。その結果、薄膜トランジスタの電気特性、特に移動度を向上させることができる。

加えて、パターニングされた半導体膜がＩＤＦチップにおいて占める面積の割合を、１〜３０％とすることで、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。

安全管理を行うため、食料品等の商品へＩＤＦチップを実装する場合を図１７を用いて説明する。

図１７（Ａ）に、ＩＤＦチップ２３０１を実装したラベル２３０２と、当該ラベルが貼られた肉のパック２３０３を示す。ＩＤＦチップ２３０１はラベル２３０２の表面に実装していてもよいし、ラベル２３０２内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにＩＤＦチップ２３０１を実装してもよい。

ＩＤＦチップ２３０１には、例えば商品の生産地、生産者、加工年月日、賞味期限等の商品に関する事項を記録することができる。このように、書き換える必要がない情報を記録するためには本発明を用いたＯＴＰタイプの不揮発性メモリを用いることは非常に好ましい。

また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、動植物内にＩＤＦチップを埋め込み、リーダ装置によって動植物に関する情報を取得するとよい。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。

またＩＤＦチップに、商品の値段が記録されていれば、従来のバーコードを用いる方式よりも、簡便、短時間に商品の精算を行うことが可能となる。すなわち、ＩＤＦチップが実装された複数の商品を一挙に精算することができる。但し、このように複数のＩＤＦチップを読み取る場合、アンチコリジョン機能をリーダ装置に搭載する必要がある。

さらにＩＤＦチップの通信距離によっては、レジスターと商品との距離が遠くても、商品の精算を可能とすることができる。またＩＤＦチップは万引き防止にも役立つ。

さらにＩＤＦチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、ＩＤＦチップには書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはＩＤＦチップと異なり、情報の修正を簡便に行うことができるからである。

このようにＩＤＦチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。

図１７（Ｂ）を用いて、物流管理を行うため、ビール瓶等の商品へＩＤＦチップを実装する場合を説明する。図１７（Ｂ）に示すように、瓶２３０５にＩＤＦチップ２３０４を実装する。例えば、ラベル２３０６を用いてＩＤＦチップ２３０４を実装することができる。

ＩＤＦチップ２３０４には、例えば製造日、製造場所、使用材料等の事項を記録することができる。このように、書き換える必要がない情報を記録するためには本発明を用いたＯＴＰタイプの不揮発性メモリを用いることは非常に好ましい。

また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤＦチップ２３０４へ記録するようなシステムを構築するとよい。

また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤＦチップを実装し、個別事項を記録することもできる。

このような複数の配達先が記録されうる飲料品は、ＩＤＦチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤＦチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。

このようにＩＤＦチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。本実施例は、上記の実施の形態や他の実施例と自由に組み合わせることができる。

製造管理を行うため、本発明のＯＴＰ不揮発性メモリを有するＩＤＦチップを実装した製造品と、当該ＩＤＦチップの情報に基づき制御される製造装置（製造ロボット）について説明する。

現在、オリジナル商品を生産する場面が多くみられ、このような場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、ドアの塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にＩＤＦチップを実装し、当該ＩＤＦチップからの情報に基づき、塗装装置を制御する。そしてオリジナルな自動車を生産することができる。

ＩＤＦチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がない。強いては、自動車の順序や数それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。すなわち製造装置は、自動車に実装されたＩＤＦチップの情報に基づき、個別に動作することができる。

このようにＩＤＦチップはさまざまな場所で使用することができる。そしてＩＤＦチップに記録された情報により、製造に関する固有情報を得ることができ、当該情報に基づき製造装置を制御することができる。

本発明の不揮発性メモリのブロック構成を示す図。 本発明の不揮発性メモリのブロック構成を示す図。 本発明の不揮発性メモリの読み出し回路を示す図。 本発明の不揮発性メモリの読み出し回路を示す図。 本発明における絶縁基板上のＴＦＴ作製プロセスを示す図。 本発明の不揮発性メモリの書き込み回路の一部分を示す図。 本発明の不揮発性メモリの読み出し回路の一部分を示す図。 本発明の不揮発性メモリの書き込み回路を示す図。 本発明の不揮発性メモリの応用例を示す図。 本発明におけるフレキシブル基板のＴＦＴ転写工程を示す図。 本発明におけるフレキシブル基板のＴＦＴ転写工程を示す図。 ＭＮＯＳ／ＭＯＮＯＳ型記憶素子の断面構造を示す図。 微結晶Ｓｉを用いた記憶素子の断面構造を示す図。 本発明の不揮発性メモリの応用例を示す図。 本発明の不揮発性メモリの応用例を示す図。 本発明の不揮発性メモリの応用例を示す図。 本発明の不揮発性メモリの応用例を示す図。 本発明の不揮発性メモリの書き込み回路を示す図。 本発明におけるメモリセルの状態遷移を示す図。 本発明の不揮発性メモリのブロック構成を示す図。 本発明の不揮発性メモリの読み出し回路を示す図。 本発明の不揮発性メモリの書き込み回路を示す図。 本発明における絶縁基板上のＴＦＴ作製プロセスを示す図。

符号の説明

１００ 基板
１０１ 書き込み回路
１０２ 読み出し回路
１０３ ローデコーダ
１０４ コラムデコーダ
１０５ セレクタ
１０６ メモリセルアレイ
１０７ メモリセル
１０８ 第１の記憶素子
１０９ 第２の記憶素子
１５０ 基板
１５１ 書き込み回路
１５２ 読み出し回路
１５３ ローデコーダ
１５４ コラムデコーダ
１５５ セレクタ
１５６ メモリセルアレイ
１５７ メモリセル
１５８ 第１の記憶素子
１５９ 第２の記憶素子
１６０ 第３の記憶素子
２００ メモリセル
２０１ 第１の記憶素子
２０２ 第２の記憶素子
２０３ セレクタ
２０４ スイッチ
２０５ スイッチ
２０６ スイッチ
２０７ スイッチ
２０８ スイッチ
２０９ スイッチ
２１０ 読み出し回路
２１１ ＸＯＲゲート
２１２ 抵抗素子
２１３ 抵抗素子
２５０ メモリセル
２５１ 第１の記憶素子
２５２ 第２の記憶素子
２５３ 第３の記憶素子
２５４ セレクタ
２５５ スイッチ
２５６ スイッチ
２５７ スイッチ
２５８ スイッチ
２５９ スイッチ
２６０ スイッチ
２６１ 読み出し回路
２６２ 変換回路
２６３ 判定回路
２６４ 読み出し回路
８００ ＭＮＯＳ型記憶素子
８０１ ゲート電極
８０２ 窒化膜
８０３ 酸化膜
８０４ 基板
８０５ ソース領域
８０６ ドレイン領域
８１０ ＭＯＮＯＳ型記憶素子
８１１ ゲート電極
８１２ 酸化膜
８１３ 窒化膜
８１４ 酸化膜
８１５ 基板
８１６ ソース領域
８１７ ドレイン領域
９００ 記憶素子
９０１ ゲート電極
９０２ 微結晶Ｓｉ層
９０３ 基板
９０４ ソース領域
９０５ ドレイン領域
１００１ ＩＤＦチップ
１００２ バッグ
１００３ ＩＤＦチップ
１００４ パスポート
１００５ ＩＤＦチップ
１００６ 免許証
１１０１ ＩＤＦチップ
１１０２ 紙幣
１１０３ 薄膜トランジスタ
１１０４ ソース領域
１１０５ チャネル形成領域
１１０６ ドレイン領域
１２００ ＩＣカード
１２０１ 内蔵メモリ
１２１０ ＩＤタグ
１２１１ 内蔵メモリ
１２２０ 商品
１２２１ 保護膜
１２２２ ＩＤチップ
１２３０ 筐体
１２３１ ＩＤチップ
１２４０ 荷札
１２４１ ＩＤチップ
１２５０ 本
１２５１ 保護膜
１２５２ ＩＤチップ
１２６０ 紙幣
１２６１ ＩＤチップ
１２７０ 靴
１２７１ 保護膜
１２７２ ＩＤチップ
１３００ メモリセル
１３０１ 第１の記憶素子
１３０２ 第２の記憶素子
１３０３ セレクタ
１３０４ スイッチ
１３０５ スイッチ
１３０６ スイッチ
１３０７ スイッチ
１３０８ スイッチ
１３１０ スイッチ
１３１０ 書き込み回路
１３１１ スイッチ
１３１２ スイッチ
１３１３ インバータ
１３５０ メモリセル
１３５１ 第１の記憶素子
１３５２ 第２の記憶素子
１３５３ 第３の記憶素子
１３５４ セレクタ
１３５５ スイッチ
１３５６ スイッチ
１３５７ スイッチ
１３５８ スイッチ
１３５９ スイッチ
１３６０ スイッチ
１３６１ 書き込み回路
１３６２ スイッチ
１３６３ スイッチ
１３６４ スイッチ
１３６５ 変換回路
１４０１ ＩＤチップ
１４０２ アンテナ
１４０３ ＲＦ回路
１４０４ 電源／クロック信号／リセット信号発生回路
１４０５ データ復調／変調回路
１４０６ 制御回路
１４０７ メモリ
１５００ 基板
１５０１ 書き込み回路
１５０２ 読み出し回路
１５０３ ローデコーダ
１５０４ コラムデコーダ
１５０５ セレクタ
１５０６ メモリセルアレイ
１５０７ メモリセル
１５０８ 記憶素子
１６００ メモリセル
１６０１ 記憶素子
１６０２ セレクタ
１６０３ スイッチ
１６０４ スイッチ
１６０５ 読み出し回路
１６０６ 変換回路
１６０７ 判定回路
１６０８ 内部データ読み出し回路
１７００ メモリセル
１７０１ 記憶素子
１７０２ セレクタ
１７０３ スイッチ
１７０４ スイッチ
１７０５ 書き込み回路
１７０６ スイッチ
１７０７ 変換回路
２３０１ ＩＤＦチップ
２３０２ ラベル
２３０３ パック
２３０４ ＩＤＦチップ
２３０５ 瓶
２３０６ ラベル
３０００ 絶縁基板
３００１ 下地膜
３００２ 下地膜
３００３ 半導体層
３００４ 半導体層
３００５ 半導体層
３００６ ゲート絶縁膜
３００７ 導電層
３００８ 導電層
３００９ 導電層
３０１０ ゲート絶縁膜
３０１１ 導電層
３０１２ 導電層
３０１３ 導電層
３０１４ 不純物領域
３０１５ 不純物領域
３０１６ 不純物領域
３０１７ 不純物領域
３０１８ 不純物領域
３０１９ 不純物領域
３０２０ サイドウォール
３０２１ サイドウォール
３０２２ 不純物領域
３０２３ 不純物領域
３０２４ 層間膜
３０２５ 層間膜
３０２６ 電極
３０２７ 電極
３０２８ 電極
３０２９ 電極
３０３０ 電極
３１００ 絶縁膜
３１０１ レジスト
３１０２ サイドウォール
３１０３ 絶縁膜
３１０４ レジスト
３１０５ ゲート絶縁膜
３１０６ サイドウォール
４０００ 剥離層
４００１ 層間絶縁膜
４００４ パッド
４００５ パッド
４００６ 保護層
４００７ 溝
４００８ 接着剤
４００９ 支持体

Claims (4)

1. 第１の記憶素子及び第２の記憶素子を一ビットを格納する一単位として有するメモリセルを複数有し、
   複数の前記メモリセルの前記第１の記憶素子の出力及び複数の前記メモリセルの前記第２の記憶素子の出力が複数のスイッチを介して入力される一つのＸＯＲゲートと、を有し、
   前記第１の記憶素子及び前記第２の記憶素子は、第１状態から第２状態へのみ遷移する素子であり、
   （Ａ）前記第１の記憶素子の状態又は前記第２の記憶素子の状態の一方を前記第１状態とし、前記第１の記憶素子の状態又は前記第２の記憶素子の状態の他方を前記第２状態とする書き込みを行うことにより、データが記憶され、
   （Ｂ）２つの前記スイッチをオンにして一つの前記メモリセルのみを選択することにより前記ＸＯＲゲートから出力されるバリッド信号が「１」である場合は、前記第１の記憶素子の出力又は前記第２の記憶素子の出力の一方から前記データが一つの前記スイッチを介してそのまま読み出され、
   （Ｃ）前記バリッド信号が「０」である場合は、前記データが妥当でないと判断されることを特徴とする半導体装置。
2. 第１の記憶素子及び第２の記憶素子を一ビットを格納する一単位として有するメモリセルを複数有し、
   複数の前記メモリセルの前記第１の記憶素子の出力及び複数の前記メモリセルの前記第２の記憶素子の出力が複数のスイッチを介して入力される一つのＸＯＲゲートと、を有し、
   前記第１の記憶素子及び前記第２の記憶素子は、第１状態から第２状態へのみ遷移する素子であり、
   （Ａ）前記第１の記憶素子の状態又は前記第２の記憶素子の状態の一方を前記第１状態とし、前記第１の記憶素子の状態又は前記第２の記憶素子の状態の他方を前記第２状態とする書き込みを行うことにより、データが記憶され、
   （Ｂ）２つの前記スイッチをオンにして一つの前記メモリセルのみを選択することにより前記ＸＯＲゲートから出力されるバリッド信号が「１」である場合は、前記第１の記憶素子の出力又は前記第２の記憶素子の出力の一方から前記データが一つの前記スイッチを介してそのまま読み出され、
   （Ｃ）前記バリッド信号が「０」である場合は、前記データを無効にすることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第１の記憶素子の出力には前記ＸＯＲゲートに入力される第１の電圧を調整するための第１の抵抗素子が設けられており、
   前記第２の記憶素子の出力には前記ＸＯＲゲートに入力される第２の電圧を調整するための第２の抵抗素子が設けられていることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記（Ａ）における前記書き込みは複数の前記メモリセルの全てに対して行われることを特徴とする半導体装置。

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