JPH06302775A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06302775A JPH06302775A JP5112195A JP11219593A JPH06302775A JP H06302775 A JPH06302775 A JP H06302775A JP 5112195 A JP5112195 A JP 5112195A JP 11219593 A JP11219593 A JP 11219593A JP H06302775 A JPH06302775 A JP H06302775A
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Abstract
(57)【要約】
【目的】 所望の破壊電圧を有しており、プログラム状
態において低容量で、かつ絶縁破壊後の配線抵抗を低減
させることができるアンチヒューズ素子を備えた半導体
装置を提供する。 【構成】 半導体基板１上に絶縁膜１１を介して配線６
を形成する。この配線６は、第１の導電層６１と第２の
導電層６２とに分離され、そこで断線している。第１及
び第２の導電層を跨ぐように薄い絶縁膜７を形成し、さ
らに、薄い絶縁膜７の上に第１及び第２の導電層を跨ぐ
ようにＡｌ合金などのアンチヒューズ膜１０を形成して
アンチヒューズ素子を形成する。この部分をプログラム
するには、薄い絶縁膜に破壊電圧を印加して薄い絶縁膜
を破壊し、アンチヒューズ膜によって第１及び第２の導
電層を電気的に接続する。
態において低容量で、かつ絶縁破壊後の配線抵抗を低減
させることができるアンチヒューズ素子を備えた半導体
装置を提供する。 【構成】 半導体基板１上に絶縁膜１１を介して配線６
を形成する。この配線６は、第１の導電層６１と第２の
導電層６２とに分離され、そこで断線している。第１及
び第２の導電層を跨ぐように薄い絶縁膜７を形成し、さ
らに、薄い絶縁膜７の上に第１及び第２の導電層を跨ぐ
ようにＡｌ合金などのアンチヒューズ膜１０を形成して
アンチヒューズ素子を形成する。この部分をプログラム
するには、薄い絶縁膜に破壊電圧を印加して薄い絶縁膜
を破壊し、アンチヒューズ膜によって第１及び第２の導
電層を電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、アンチヒューズ素子を
備えた半導体装置の構造及びその製造方法にに関する。
備えた半導体装置の構造及びその製造方法にに関する。
【０００２】
【従来の技術】アンチヒューズ素子は、配線などから形
成された１対の電極とその間に挿入された高抵抗体又は
絶縁体からなるアンチヒューズ膜とを備え、初期症状
（非プログラム状態）においては絶縁もしくは高抵抗性
を示すが、所定の電圧印加後（プログラム状態）には低
抵抗化して導通状態となる電気的にプログラム可能な要
素である。このアンチヒューズ素子は従来ヒューズＲＯ
ＭなどのＰＲＯＭに用いられ、さらに、近年ではゲート
アレイの一種であるＦＰＧＡ（Field ProgrammableGate
Array)にも使われている。ゲートアレイは、基本セル
を並べたチップをあらかじめ作製しておき、配線接続だ
けを行うことで、ユーザー所望のＬＳＩを短期間に開発
できる特徴をもっている。従来、その配線はＣＡＤ（Co
mputer AidedDesign)上で作成した配線パターンをマス
クにして作製していたため、作製する個数が少ないと１
チップ当たりのマスク作製費用が大きくなる傾向にあ
る。そこで、近年ユーザーがマスクを作製することなく
配線を接続できるような前記ＦＰＧＡといわれるゲート
アレイが開発された。
成された１対の電極とその間に挿入された高抵抗体又は
絶縁体からなるアンチヒューズ膜とを備え、初期症状
（非プログラム状態）においては絶縁もしくは高抵抗性
を示すが、所定の電圧印加後（プログラム状態）には低
抵抗化して導通状態となる電気的にプログラム可能な要
素である。このアンチヒューズ素子は従来ヒューズＲＯ
ＭなどのＰＲＯＭに用いられ、さらに、近年ではゲート
アレイの一種であるＦＰＧＡ（Field ProgrammableGate
Array)にも使われている。ゲートアレイは、基本セル
を並べたチップをあらかじめ作製しておき、配線接続だ
けを行うことで、ユーザー所望のＬＳＩを短期間に開発
できる特徴をもっている。従来、その配線はＣＡＤ（Co
mputer AidedDesign)上で作成した配線パターンをマス
クにして作製していたため、作製する個数が少ないと１
チップ当たりのマスク作製費用が大きくなる傾向にあ
る。そこで、近年ユーザーがマスクを作製することなく
配線を接続できるような前記ＦＰＧＡといわれるゲート
アレイが開発された。
【０００３】ＦＰＧＡは、メーカーが複数の基本セルと
それらを任意に結合できるように、通常、層間絶縁膜を
介して形成された２層の配線群を格子状に配置し、その
格子の交点において配線間の層間絶縁膜に開口を設け、
そこに薄い絶縁膜が配線間に介在するように構成された
半導体チップを形成する。この薄い絶縁膜は通常の動作
電圧を印加したときは非導通状態であるが、所定の電圧
を加えると不可逆的な絶縁破壊がおこり上下の配線が導
通されるものである。この半導体チップには任意の格子
点の絶縁膜にその所定の電圧を印加するための装置が搭
載されている。メーカーはこのような半導体チップにパ
ッケージングを施して販売する。ユーザーは、この所定
の電圧を印加する装置を用いて任意の絶縁膜を導通させ
ることで２配線間の接続を行い、これを所望の回数繰り
返すことで所望の配線を実現する事ができる。このよう
なＥＰＧＡで用いられる導電層に挟まれた絶縁膜は、通
常時に絶縁され所望の時に導電されるという、一般のヒ
ューズ素子と反対の性質を持つことからアンチヒューズ
素子とよばれている。ＦＰＧＡで使用されるアンチヒュ
ーズ素子は、論理回路中に組み込まれるので、回路の動
作スピード低下を招かない特性が必要となる。
それらを任意に結合できるように、通常、層間絶縁膜を
介して形成された２層の配線群を格子状に配置し、その
格子の交点において配線間の層間絶縁膜に開口を設け、
そこに薄い絶縁膜が配線間に介在するように構成された
半導体チップを形成する。この薄い絶縁膜は通常の動作
電圧を印加したときは非導通状態であるが、所定の電圧
を加えると不可逆的な絶縁破壊がおこり上下の配線が導
通されるものである。この半導体チップには任意の格子
点の絶縁膜にその所定の電圧を印加するための装置が搭
載されている。メーカーはこのような半導体チップにパ
ッケージングを施して販売する。ユーザーは、この所定
の電圧を印加する装置を用いて任意の絶縁膜を導通させ
ることで２配線間の接続を行い、これを所望の回数繰り
返すことで所望の配線を実現する事ができる。このよう
なＥＰＧＡで用いられる導電層に挟まれた絶縁膜は、通
常時に絶縁され所望の時に導電されるという、一般のヒ
ューズ素子と反対の性質を持つことからアンチヒューズ
素子とよばれている。ＦＰＧＡで使用されるアンチヒュ
ーズ素子は、論理回路中に組み込まれるので、回路の動
作スピード低下を招かない特性が必要となる。
【０００４】従って、アンチヒューズ素子に要求される
特性としては、従来通りの（１）所定の電圧印加で導通
すること、（２）非プログラム状態ではリーク電流が十
分に小さいこと、（３）非プログラム状態で低容量であ
ること、（４）プログラム状態で低抵抗であること等が
上げられる。このアンチヒューズ素子の特性を良好なも
のにすることは、アンチヒューズ素子のプログラムアリ
ゴリズムとならんで、競争力のあるＥＰＧＡを実現する
上で極めて重要である。前述のように所望の配線を実現
するには多くのアンチヒューズ素子を破壊するが、未破
壊のアンチヒューズ素子も多数残り、未破壊のアンチヒ
ューズ素子は最終的に配線に電気的に寄生することにな
る。従って配線部における高速の信号電波を実現するた
めには、配線自体の抵抗及び容量のみならず、絶縁破壊
されていないアンチヒューズ素子の容量及び絶縁破壊さ
れたアンチヒューズ素子の抵抗を共に低下させる必要が
ある。
特性としては、従来通りの（１）所定の電圧印加で導通
すること、（２）非プログラム状態ではリーク電流が十
分に小さいこと、（３）非プログラム状態で低容量であ
ること、（４）プログラム状態で低抵抗であること等が
上げられる。このアンチヒューズ素子の特性を良好なも
のにすることは、アンチヒューズ素子のプログラムアリ
ゴリズムとならんで、競争力のあるＥＰＧＡを実現する
上で極めて重要である。前述のように所望の配線を実現
するには多くのアンチヒューズ素子を破壊するが、未破
壊のアンチヒューズ素子も多数残り、未破壊のアンチヒ
ューズ素子は最終的に配線に電気的に寄生することにな
る。従って配線部における高速の信号電波を実現するた
めには、配線自体の抵抗及び容量のみならず、絶縁破壊
されていないアンチヒューズ素子の容量及び絶縁破壊さ
れたアンチヒューズ素子の抵抗を共に低下させる必要が
ある。
【０００５】一方、絶縁破壊されたアンチヒューズ素子
の絶縁破壊とそれによる導通パスの形成プロセスは以下
のように説明される。すなわち、絶縁破壊の際、外部か
ら加えられた高電界場より絶縁膜中を局所的に流れる電
流が電極材料及び絶縁膜を溶かし、溶かされた材料は、
電場から受ける力、あるいは電子による衝突により、他
方の配線側に向かって流れていく。一般的に絶縁材料の
ほうが配線材料よりも融点が高いので、絶縁材料が先に
凝固し、最終的に配線材料よりなる１個の導電パスが絶
縁膜中に形成される。そしてそのパスの径は、配線材料
が流れ出す方の配線側で太く、他方の配線に向かって徐
々に細くなっていくと考えられる。従来のアンチヒュー
ズ素子が形成された半導体装置の代表的な例を図１２に
示す（ＵＳＰ ４８２３１８１号参照）。シリコン半導
体基板１上のシリコン酸化膜などの絶縁膜１１に第１の
電極である下層の配線２を形成する。この配線２上にＣ
ＶＤＳｉＯ2 などの層間絶縁膜３を形成する。層間絶縁
膜３には、エッチングなどによりコンタクト孔を形成
し、このコンタクト孔内に下層の配線２を露出させる。
下層の配線２の露出した部分を被覆するように、層間絶
縁膜３のコンタクト孔及びその周囲にアンチヒューズ膜
となる薄い絶縁膜又は高抵抗膜４を形成する。そして、
第２の電極となる上層の配線５を平坦化された層間絶縁
膜３の上に形成する。下層の配線２及び上層の配線５
は、コンタクト孔内において薄い絶縁膜４を挟む構造に
なってアンチヒューズ素子を構成している。
の絶縁破壊とそれによる導通パスの形成プロセスは以下
のように説明される。すなわち、絶縁破壊の際、外部か
ら加えられた高電界場より絶縁膜中を局所的に流れる電
流が電極材料及び絶縁膜を溶かし、溶かされた材料は、
電場から受ける力、あるいは電子による衝突により、他
方の配線側に向かって流れていく。一般的に絶縁材料の
ほうが配線材料よりも融点が高いので、絶縁材料が先に
凝固し、最終的に配線材料よりなる１個の導電パスが絶
縁膜中に形成される。そしてそのパスの径は、配線材料
が流れ出す方の配線側で太く、他方の配線に向かって徐
々に細くなっていくと考えられる。従来のアンチヒュー
ズ素子が形成された半導体装置の代表的な例を図１２に
示す（ＵＳＰ ４８２３１８１号参照）。シリコン半導
体基板１上のシリコン酸化膜などの絶縁膜１１に第１の
電極である下層の配線２を形成する。この配線２上にＣ
ＶＤＳｉＯ2 などの層間絶縁膜３を形成する。層間絶縁
膜３には、エッチングなどによりコンタクト孔を形成
し、このコンタクト孔内に下層の配線２を露出させる。
下層の配線２の露出した部分を被覆するように、層間絶
縁膜３のコンタクト孔及びその周囲にアンチヒューズ膜
となる薄い絶縁膜又は高抵抗膜４を形成する。そして、
第２の電極となる上層の配線５を平坦化された層間絶縁
膜３の上に形成する。下層の配線２及び上層の配線５
は、コンタクト孔内において薄い絶縁膜４を挟む構造に
なってアンチヒューズ素子を構成している。
【０００６】この様な構造のアンチヒューズ素子におい
て、破壊電圧Ｖon、非プログラム時のリーク電流Ｉlea
k、非プログラム時の容量Ｃ、プロクラム時の抵抗Ｒon
はそれぞれ、Ｃ＝ａε／ｄ、Ｒon＝ｂρｄ、Ｉleak＝ｃ
Ｖ／ｄ・ｅｘｐ（（ｑＶ／ｄ）1/2 ）又は、Ｉleak＝ｃ
（Ｖ／ｄ）2 ・ｅｘｐ（Ｖ／ｄ）で表わされ、すべて絶
縁膜又は高抵抗膜４の膜厚ｄに依存している（ａ、ｂ、
ｃは定数）。従って、各特性を独立に変化させることが
難しい。しかも、膜厚依存性が互いに異なり、すべてを
最適にすることは難しい。例えば、リーク電流を少なく
しようとして膜厚にすると、容量は低下するが、プログ
ラム状態の抵抗と破壊電圧は高くなってしまう。このよ
うに、上記構造のアンチヒューズ素子が上記構造である
以上、所望の破壊電圧を持ち、且つ、低抵抗、低容量、
低リークを実現するには、材料を変える以外に根本的な
解決策がない。また、論理回路では配線がメモリに比べ
て複雑なので、配線の自由度を高くしたいが、上記構造
を用いた場合、少なくとも２層の配線層を用いなければ
ならないので、集積回路全体を考えた場合の配線の自由
度が減るなどの問題点もある。ところで、この従来例で
はＦＰＧＡにおいてアンチヒューズ素子の薄い絶縁膜に
は、アモルファスシリコン膜、窒化珪素膜、金属酸化膜
等の単層膜やＳｉＯ2 ＋Ｓｉ3 Ｎ4 膜（ＯＮ膜）、Ｓｉ
Ｏ2 ＋Ｓｉ3 Ｎ4 ＋ＳｉＯ2 膜（ＯＮＯ膜）等の多層膜
が用いられる。
て、破壊電圧Ｖon、非プログラム時のリーク電流Ｉlea
k、非プログラム時の容量Ｃ、プロクラム時の抵抗Ｒon
はそれぞれ、Ｃ＝ａε／ｄ、Ｒon＝ｂρｄ、Ｉleak＝ｃ
Ｖ／ｄ・ｅｘｐ（（ｑＶ／ｄ）1/2 ）又は、Ｉleak＝ｃ
（Ｖ／ｄ）2 ・ｅｘｐ（Ｖ／ｄ）で表わされ、すべて絶
縁膜又は高抵抗膜４の膜厚ｄに依存している（ａ、ｂ、
ｃは定数）。従って、各特性を独立に変化させることが
難しい。しかも、膜厚依存性が互いに異なり、すべてを
最適にすることは難しい。例えば、リーク電流を少なく
しようとして膜厚にすると、容量は低下するが、プログ
ラム状態の抵抗と破壊電圧は高くなってしまう。このよ
うに、上記構造のアンチヒューズ素子が上記構造である
以上、所望の破壊電圧を持ち、且つ、低抵抗、低容量、
低リークを実現するには、材料を変える以外に根本的な
解決策がない。また、論理回路では配線がメモリに比べ
て複雑なので、配線の自由度を高くしたいが、上記構造
を用いた場合、少なくとも２層の配線層を用いなければ
ならないので、集積回路全体を考えた場合の配線の自由
度が減るなどの問題点もある。ところで、この従来例で
はＦＰＧＡにおいてアンチヒューズ素子の薄い絶縁膜に
は、アモルファスシリコン膜、窒化珪素膜、金属酸化膜
等の単層膜やＳｉＯ2 ＋Ｓｉ3 Ｎ4 膜（ＯＮ膜）、Ｓｉ
Ｏ2 ＋Ｓｉ3 Ｎ4 ＋ＳｉＯ2 膜（ＯＮＯ膜）等の多層膜
が用いられる。
【０００７】ＯＮ膜やＯＮＯ膜を使う場合に良質膜を得
ようとすると、熱酸化又は熱窒化により形成することが
必要である。一般的にこの様な形成方法は高温（７００
〜１０００℃）で行われるため、アンチヒューズ素子を
形成する工程よりも前の工程にはこうした高温でも融解
などが生じない材料しか用いることができない。こうし
た理由から、アンチヒューズ素子の下にある電極／配線
には、こうした高温に耐えられないＡｌは使用できず、
通常不純物をドープしたポリシリコンが使用される。従
って、アンチヒューズ素子の上下配線をポリシリコンで
作成した場合、又は下層配線のみがポリシリコンである
としても下層配線材料で導通パスが作成されるような電
気的配置で絶縁破壊した場合、導通パスは、ポリシリコ
ンで形成され、その抵抗は金属によるパス（例えば、１
００Ω）よりもかなり高く、例えば、数ｋΩにもなる。
また、上下層の配線をＡｌなどの金属で形成した場合に
アンチヒューズ素子の膜厚が厚い（例えば、スパッタリ
ングで形成したアモルファスシリコン膜で２０００オン
グストローム程度になる）と導通パスの径が先細りにな
り、それだけ抵抗が上がることになる。
ようとすると、熱酸化又は熱窒化により形成することが
必要である。一般的にこの様な形成方法は高温（７００
〜１０００℃）で行われるため、アンチヒューズ素子を
形成する工程よりも前の工程にはこうした高温でも融解
などが生じない材料しか用いることができない。こうし
た理由から、アンチヒューズ素子の下にある電極／配線
には、こうした高温に耐えられないＡｌは使用できず、
通常不純物をドープしたポリシリコンが使用される。従
って、アンチヒューズ素子の上下配線をポリシリコンで
作成した場合、又は下層配線のみがポリシリコンである
としても下層配線材料で導通パスが作成されるような電
気的配置で絶縁破壊した場合、導通パスは、ポリシリコ
ンで形成され、その抵抗は金属によるパス（例えば、１
００Ω）よりもかなり高く、例えば、数ｋΩにもなる。
また、上下層の配線をＡｌなどの金属で形成した場合に
アンチヒューズ素子の膜厚が厚い（例えば、スパッタリ
ングで形成したアモルファスシリコン膜で２０００オン
グストローム程度になる）と導通パスの径が先細りにな
り、それだけ抵抗が上がることになる。
【０００８】
【発明が解決しようとする課題】以上、従来の半導体装
置に用いるアンチヒューズ素子の構造では、所望の破壊
電圧をもち、且つ、低抵抗、低容量、低リーク電流を実
現するのが難しく、配線の自由度が減るという問題があ
った。また、ＦＰＧＡを高速で動作させるために絶縁破
壊後のアンチヒューズ素子の抵抗を低減する必要もあ
る。本発明は、この様な事情によって成されたものであ
り、所望の破壊電圧を有しており、プログラム状態で低
容量を実現し、その絶縁破壊後の抵抗を低減させたアン
チヒューズ素子を具備した半導体装置及びその製造方法
を提供することを目的としている。
置に用いるアンチヒューズ素子の構造では、所望の破壊
電圧をもち、且つ、低抵抗、低容量、低リーク電流を実
現するのが難しく、配線の自由度が減るという問題があ
った。また、ＦＰＧＡを高速で動作させるために絶縁破
壊後のアンチヒューズ素子の抵抗を低減する必要もあ
る。本発明は、この様な事情によって成されたものであ
り、所望の破壊電圧を有しており、プログラム状態で低
容量を実現し、その絶縁破壊後の抵抗を低減させたアン
チヒューズ素子を具備した半導体装置及びその製造方法
を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明は、第１の電極／
アンチヒューズ膜／第２の電極構造の絶縁膜部分に前記
電極とはフローティング状態にあるフローティング電極
を介在させたアンチヒューズ素子を半導体基板に形成し
たことを特徴としている。即ち、本発明の半導体装置
は、主面上に配線が形成され、その活性領域に半導体素
子が形成された半導体基板と、前記半導体基板上に形成
された第１の導電層と、前記半導体基板上に形成され、
前記第１の導電層とは離隔して配置されている第２の導
電層と、前記第１及び第２の導電層を互いに絶縁する高
抵抗層又は絶縁層と、前記第１及び第２の導電層に少な
くとも一部は対向しており、これら導電層とはフローテ
ィング状態で互いに絶縁されているフローティング電極
とを具備し、前記第１及び第２の導電層は、前記半導体
基板の主面上に形成された配線の少なくとも一部を構成
していることを特徴としている。前記第１及び第２の導
電層は、前記半導体基板主面の同一平面上に形成するこ
とができる。前記第１の導電層と前記フローティング電
極との対向面積と前記第２の導電層と前記フローティン
グ電極との対向面積とは、互いに等しくするか又は異な
らせることができる。
アンチヒューズ膜／第２の電極構造の絶縁膜部分に前記
電極とはフローティング状態にあるフローティング電極
を介在させたアンチヒューズ素子を半導体基板に形成し
たことを特徴としている。即ち、本発明の半導体装置
は、主面上に配線が形成され、その活性領域に半導体素
子が形成された半導体基板と、前記半導体基板上に形成
された第１の導電層と、前記半導体基板上に形成され、
前記第１の導電層とは離隔して配置されている第２の導
電層と、前記第１及び第２の導電層を互いに絶縁する高
抵抗層又は絶縁層と、前記第１及び第２の導電層に少な
くとも一部は対向しており、これら導電層とはフローテ
ィング状態で互いに絶縁されているフローティング電極
とを具備し、前記第１及び第２の導電層は、前記半導体
基板の主面上に形成された配線の少なくとも一部を構成
していることを特徴としている。前記第１及び第２の導
電層は、前記半導体基板主面の同一平面上に形成するこ
とができる。前記第１の導電層と前記フローティング電
極との対向面積と前記第２の導電層と前記フローティン
グ電極との対向面積とは、互いに等しくするか又は異な
らせることができる。
【００１０】前記第２の導電層は、前記高抵抗層又は絶
縁層を介して前記第１の導電層の上に形成され、前記フ
ローティング状態にあるフローティング電極は、これら
第１及び第２の導電層の間に前記高抵抗層又は絶縁層を
介して配置されており、前記高抵抗層又は絶縁層は、第
１及び第２の高抵抗膜又は絶縁膜からなり、前記第１の
高抵抗膜又は絶縁膜は、前記第１の導電層と前記フロー
ティング電極の間に挿入され、前記第２の高抵抗膜又は
絶縁膜は、前記第２の導電層と前記フローティング電極
の間に挿入されることができる。前記第１の高抵抗膜又
は絶縁膜と前記第２の高抵抗膜又は絶縁膜とは、それら
の材料の誘電率を互いに等しくするか又は異なるように
できる。前記第１の高抵抗膜又は絶縁膜と前記第２の高
抵抗膜又は絶縁膜とは、それらの膜厚を互いに等しくす
るか又は異なるようにできる。前記フローティング電極
は、複数の導電膜からなり、各導電膜は、互いに絶縁さ
れてフローティング状態にある様にすることが出来る。
縁層を介して前記第１の導電層の上に形成され、前記フ
ローティング状態にあるフローティング電極は、これら
第１及び第２の導電層の間に前記高抵抗層又は絶縁層を
介して配置されており、前記高抵抗層又は絶縁層は、第
１及び第２の高抵抗膜又は絶縁膜からなり、前記第１の
高抵抗膜又は絶縁膜は、前記第１の導電層と前記フロー
ティング電極の間に挿入され、前記第２の高抵抗膜又は
絶縁膜は、前記第２の導電層と前記フローティング電極
の間に挿入されることができる。前記第１の高抵抗膜又
は絶縁膜と前記第２の高抵抗膜又は絶縁膜とは、それら
の材料の誘電率を互いに等しくするか又は異なるように
できる。前記第１の高抵抗膜又は絶縁膜と前記第２の高
抵抗膜又は絶縁膜とは、それらの膜厚を互いに等しくす
るか又は異なるようにできる。前記フローティング電極
は、複数の導電膜からなり、各導電膜は、互いに絶縁さ
れてフローティング状態にある様にすることが出来る。
【００１１】本発明の半導体装置の製造方法は、半導体
装置に形成された前記第１の導電層と前記第２の導電層
との間に所定の電圧を印加することにより、前記第１の
導電層と前記フローティング電極との間及び前記第２の
導電層とフローティング電極との間に介在された前記高
抵抗層又は絶縁層を破壊し、前記第１及び第２の導電層
を前記フローティング電極によって非可逆的に接続させ
ることを特徴としている。また、活性領域に半導体素子
が形成された半導体基板の主面上にに第１の導電層を所
定の間隔をおいて形成する工程と、前記第１の導電層を
被覆するように第１の層間絶縁膜を形成する工程と、前
記第１の層間絶縁膜をエッチングして第１のコンタクト
孔を形成し、このコンタクト孔内に前記第１の導電層を
部分的に露出させる工程と、前記第１のコンタクト孔内
を含んで、前記第１の層間絶縁膜上に第１の高抵抗膜又
は絶縁膜を形成する工程と、前記第１の高抵抗膜又は絶
縁膜上に少なくとも前記第１のコンタクト孔底部を被覆
するようにフローティング電極を形成する工程と、前記
第１の高抵抗膜又は絶縁膜及び前記フローティング電極
を被覆するように第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をエッチングして第２のコンタク
ト孔を形成し、このコンタクト孔内に前記フローティン
グ電極を部分的に露出させる工程と、前記第２のコンタ
クト孔内を含んで、前記第２の層間絶縁膜上に第２の高
抵抗膜又は絶縁膜を形成し、このコンタクト孔内におい
て前記第２の高抵抗膜又は絶縁膜を前記フローティング
電極に接触させる工程と、少なくとも第２のコンタクト
孔底部を被覆するように、前記第２の高抵抗膜又は絶縁
膜上及び前記第２の層間絶縁膜上に第２の導電層を形成
する工程とを備えていることを特徴としている。
装置に形成された前記第１の導電層と前記第２の導電層
との間に所定の電圧を印加することにより、前記第１の
導電層と前記フローティング電極との間及び前記第２の
導電層とフローティング電極との間に介在された前記高
抵抗層又は絶縁層を破壊し、前記第１及び第２の導電層
を前記フローティング電極によって非可逆的に接続させ
ることを特徴としている。また、活性領域に半導体素子
が形成された半導体基板の主面上にに第１の導電層を所
定の間隔をおいて形成する工程と、前記第１の導電層を
被覆するように第１の層間絶縁膜を形成する工程と、前
記第１の層間絶縁膜をエッチングして第１のコンタクト
孔を形成し、このコンタクト孔内に前記第１の導電層を
部分的に露出させる工程と、前記第１のコンタクト孔内
を含んで、前記第１の層間絶縁膜上に第１の高抵抗膜又
は絶縁膜を形成する工程と、前記第１の高抵抗膜又は絶
縁膜上に少なくとも前記第１のコンタクト孔底部を被覆
するようにフローティング電極を形成する工程と、前記
第１の高抵抗膜又は絶縁膜及び前記フローティング電極
を被覆するように第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をエッチングして第２のコンタク
ト孔を形成し、このコンタクト孔内に前記フローティン
グ電極を部分的に露出させる工程と、前記第２のコンタ
クト孔内を含んで、前記第２の層間絶縁膜上に第２の高
抵抗膜又は絶縁膜を形成し、このコンタクト孔内におい
て前記第２の高抵抗膜又は絶縁膜を前記フローティング
電極に接触させる工程と、少なくとも第２のコンタクト
孔底部を被覆するように、前記第２の高抵抗膜又は絶縁
膜上及び前記第２の層間絶縁膜上に第２の導電層を形成
する工程とを備えていることを特徴としている。
【００１２】
【作用】第１の導電層と第２の導電層とを半導体基板上
の同一平面上に形成する場合において、第１の導電層と
フローティング電極のオーバーラップ面積と第２の導電
層とフローティング電極のオーバーラップ面積の比を新
たなパラメータとして導入することにより、破壊電圧、
抵抗、容量を独立に変化差せることができる。また、こ
れら導電層をフローティング電極により電気的に接続し
て同一平面に形成された１つの配線層を構成するので上
下の配線間にアンチヒューズ素子を配置してその配線間
を接続するより配線自由度を高くすることができる。第
１の導電層と第２の導電層とが層間絶縁膜を介して上下
に形成されている場合において、第１の導電層、その上
に設置される絶縁膜及びその絶縁膜上に設置される第２
の導電層からなる構造の絶縁膜の間に導電材料よりなる
フローティング電極を挟み込むことにより破壊電圧、抵
抗、容量を独立に変化させることができ、また、フロー
ティング電極の破壊後の抵抗を低減することができる。
の同一平面上に形成する場合において、第１の導電層と
フローティング電極のオーバーラップ面積と第２の導電
層とフローティング電極のオーバーラップ面積の比を新
たなパラメータとして導入することにより、破壊電圧、
抵抗、容量を独立に変化差せることができる。また、こ
れら導電層をフローティング電極により電気的に接続し
て同一平面に形成された１つの配線層を構成するので上
下の配線間にアンチヒューズ素子を配置してその配線間
を接続するより配線自由度を高くすることができる。第
１の導電層と第２の導電層とが層間絶縁膜を介して上下
に形成されている場合において、第１の導電層、その上
に設置される絶縁膜及びその絶縁膜上に設置される第２
の導電層からなる構造の絶縁膜の間に導電材料よりなる
フローティング電極を挟み込むことにより破壊電圧、抵
抗、容量を独立に変化させることができ、また、フロー
ティング電極の破壊後の抵抗を低減することができる。
【００１３】図４は、本発明の基本的な作用を示す等価
回路である。第１の導電層と第２の導電層間にフローテ
ィング状態のフローティング電極を介在させると、第１
の導電層とフローティング電極がつくるキャパシタと第
２の導電層とフローティング電極とがつくるキャパシタ
ができる。まず、第１の導電層と第２の導電層が半導体
基板の同一平面上に形成され、所定の誘電率ε及び膜厚
ｄを有する薄い絶縁膜を介してフローティング電極が前
記第１及び第２の導電層とオーバーラップしてキャパシ
タをそれぞれ分けて形成し、その各キャパシタ間の誘電
率及び誘電体膜厚が一定である場合について説明する。
第１及び第２の導電層とフローティング電極とのオーバ
ーラップ部分の面積をＳ1 、Ｓ2 とし、それぞれの容量
をＣ1 、Ｃ2 とすれば全体の容量Ｃは、 Ｃ＝Ｃ1 Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝ε／ｄ・（Ｓ1 Ｓ2 ／
（Ｓ1 ＋Ｓ2 ）） となる。この様に、キャパシタを分割し、また、各キャ
パシタ面積を変えることで全体の容量を変化させること
ができる。図４に示す構造のアンチヒューズ素子では、
各キャパシタ間にかかる電圧Ｖ1 、Ｖ2 は容量分割比で
決まり、全体に印加する電圧をＶとすれば、 Ｖ1 ＝Ｃ2 ／（Ｃ1 ＋Ｃ2 ）・Ｖ、Ｖ2 ＝Ｃ1 ／（Ｃ1
＋Ｃ2 ）・Ｖ となる。もし、Ｖ1 ／ｄもしくはＶ2 ／ｄが破壊電界Ｅ
onを越えるとキャパシタＣ1 もしくはＣ2 が破壊する。
回路である。第１の導電層と第２の導電層間にフローテ
ィング状態のフローティング電極を介在させると、第１
の導電層とフローティング電極がつくるキャパシタと第
２の導電層とフローティング電極とがつくるキャパシタ
ができる。まず、第１の導電層と第２の導電層が半導体
基板の同一平面上に形成され、所定の誘電率ε及び膜厚
ｄを有する薄い絶縁膜を介してフローティング電極が前
記第１及び第２の導電層とオーバーラップしてキャパシ
タをそれぞれ分けて形成し、その各キャパシタ間の誘電
率及び誘電体膜厚が一定である場合について説明する。
第１及び第２の導電層とフローティング電極とのオーバ
ーラップ部分の面積をＳ1 、Ｓ2 とし、それぞれの容量
をＣ1 、Ｃ2 とすれば全体の容量Ｃは、 Ｃ＝Ｃ1 Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝ε／ｄ・（Ｓ1 Ｓ2 ／
（Ｓ1 ＋Ｓ2 ）） となる。この様に、キャパシタを分割し、また、各キャ
パシタ面積を変えることで全体の容量を変化させること
ができる。図４に示す構造のアンチヒューズ素子では、
各キャパシタ間にかかる電圧Ｖ1 、Ｖ2 は容量分割比で
決まり、全体に印加する電圧をＶとすれば、 Ｖ1 ＝Ｃ2 ／（Ｃ1 ＋Ｃ2 ）・Ｖ、Ｖ2 ＝Ｃ1 ／（Ｃ1
＋Ｃ2 ）・Ｖ となる。もし、Ｖ1 ／ｄもしくはＶ2 ／ｄが破壊電界Ｅ
onを越えるとキャパシタＣ1 もしくはＣ2 が破壊する。
【００１４】一方のキャパシタが破壊すると、他方のキ
ャパシタには外部印加全電圧Ｖがかかり、残りのキャパ
シタもたちどころに破壊され、第１の導電層−フローテ
ィング電極−第２の導電層のパスができて導通状態とな
る。各キャパシタにかかる電圧は、Ｃ1 ／Ｃ2 を変える
ことで、Ｖ＜Ｖ1 （Ｖ2 ）＜１／２Ｖの任意の値にする
ことができる。すなわち、実際に印加する破壊電圧に対
して、絶縁層（又は高抵抗層）にかかる電圧を小さくす
ることができる。さらに、キャパシタの分割比に応じ
て、膜厚ｄを薄くすることができ、従って、プログラム
時の抵抗Ｒonを低くすることもできる。以上のように、
キャパシタを分割すると変化させ得るパラメータが増加
するので、アンチヒューズ諸特性を自由に変化させるこ
とができる。なお、原理的にはそれぞれのキャパシタを
構成する誘電体や膜厚をそれぞれ変える事ができる。こ
の場合変化させ得るパラメータはもっと増加するので、
アンチヒューズ素子を設計する際の自由度はもっと増加
する。
ャパシタには外部印加全電圧Ｖがかかり、残りのキャパ
シタもたちどころに破壊され、第１の導電層−フローテ
ィング電極−第２の導電層のパスができて導通状態とな
る。各キャパシタにかかる電圧は、Ｃ1 ／Ｃ2 を変える
ことで、Ｖ＜Ｖ1 （Ｖ2 ）＜１／２Ｖの任意の値にする
ことができる。すなわち、実際に印加する破壊電圧に対
して、絶縁層（又は高抵抗層）にかかる電圧を小さくす
ることができる。さらに、キャパシタの分割比に応じ
て、膜厚ｄを薄くすることができ、従って、プログラム
時の抵抗Ｒonを低くすることもできる。以上のように、
キャパシタを分割すると変化させ得るパラメータが増加
するので、アンチヒューズ諸特性を自由に変化させるこ
とができる。なお、原理的にはそれぞれのキャパシタを
構成する誘電体や膜厚をそれぞれ変える事ができる。こ
の場合変化させ得るパラメータはもっと増加するので、
アンチヒューズ素子を設計する際の自由度はもっと増加
する。
【００１５】次に、第１の導電層と第２の導電層とが半
導体基板上に互いに絶縁されて上下に形成され、その間
にそれぞれ薄い絶縁層又は高抵抗層を介してフローティ
ング電極が挿入されて前記第１導電層とフローティング
電極との間及び第２の導電層とフローティング電極との
間でキャパシタ容量Ｃ1 、Ｃ2 を分割している場合につ
いて説明する。第１及び第２の導電層とフローティング
電極との間には、誘電率ε1 及び膜厚ｄ1 の第１の絶縁
層及び誘電率ε2 及び膜厚ｄ2 の第２の絶縁層が挿入さ
れている。そして、キャパシタ容量を形成する誘電体面
積をＳ1 及びＳ2 とし、第１及び第２の導電層間に電圧
Ｖを印加したとき、第１の絶縁層及び第２の絶縁層にか
かる電界Ｅ1 、Ｅ2 は、次のように表される。 Ｅ1 ＝Ｃ2 Ｖ／ｄ1 ・（Ｃ1 ＋Ｃ2 ）、Ｅ2 ＝Ｃ1 Ｖ／
ｄ2 ・（Ｃ1 ＋Ｃ2 ） そして、これらの式から次の関係が導かれる。 Ｅ1 ：Ｅ2 ＝ε2 Ｓ2 ：ε1 Ｓ1 この式から誘電体の誘電率や容量面積を適宜変えること
によって従来よりもフローティング電極を所望のものに
近付けることが可能になる。
導体基板上に互いに絶縁されて上下に形成され、その間
にそれぞれ薄い絶縁層又は高抵抗層を介してフローティ
ング電極が挿入されて前記第１導電層とフローティング
電極との間及び第２の導電層とフローティング電極との
間でキャパシタ容量Ｃ1 、Ｃ2 を分割している場合につ
いて説明する。第１及び第２の導電層とフローティング
電極との間には、誘電率ε1 及び膜厚ｄ1 の第１の絶縁
層及び誘電率ε2 及び膜厚ｄ2 の第２の絶縁層が挿入さ
れている。そして、キャパシタ容量を形成する誘電体面
積をＳ1 及びＳ2 とし、第１及び第２の導電層間に電圧
Ｖを印加したとき、第１の絶縁層及び第２の絶縁層にか
かる電界Ｅ1 、Ｅ2 は、次のように表される。 Ｅ1 ＝Ｃ2 Ｖ／ｄ1 ・（Ｃ1 ＋Ｃ2 ）、Ｅ2 ＝Ｃ1 Ｖ／
ｄ2 ・（Ｃ1 ＋Ｃ2 ） そして、これらの式から次の関係が導かれる。 Ｅ1 ：Ｅ2 ＝ε2 Ｓ2 ：ε1 Ｓ1 この式から誘電体の誘電率や容量面積を適宜変えること
によって従来よりもフローティング電極を所望のものに
近付けることが可能になる。
【００１６】例えば、第１の絶縁層にＳｉ3 Ｎ4 を用
い、第２の絶縁層にアモルファスシリコンを用いれば、
それぞれの絶縁層の誘電率ε1 、ε2 は、６〜７及び約
３．８となり、これらの数値を適宜組合わせれば所望の
特性を備えたアンチヒューズ素子が得られる。この素子
は、例えば、動作時リーク電流を減らすことができる。
一般に絶縁体を流れる電流は電界強度に依存し、しかも
電界強度に対して非線形を示す、すなわち、式 Ｊ＝σ
（Ｅ）×Ｅ（Ｊは電流密度、σは電気導電率）に示すよ
うに高電界になるにつれて低抵抗になる。したがって、
例えば第１の絶縁層よりも第２の絶縁層のリーク電流の
方が多く流れる場合、第２の絶縁層で構成されるキャパ
シタの面積Ｓ2 を大きくすると、第２の絶縁層に加わる
電界は減少し、その結果、面積が大きくなった分を考慮
しても、ＩＶ特性の非線形性のためトータルの電流は減
少する。また、電界強度が膜材料と膜質で一義的に定ま
る値を越えると絶縁破壊が発生することから、ε1 、Ｓ
1 、ε2 、Ｓ2 を適切に選択すると、印加電圧を上げて
いくときに第１の絶縁層と第２の絶縁層のどちらが先に
破壊されるかを選択することが可能になる。容量につい
ても自由度が増すことは、面積に関しての制限がなくな
ったことから明らかである。
い、第２の絶縁層にアモルファスシリコンを用いれば、
それぞれの絶縁層の誘電率ε1 、ε2 は、６〜７及び約
３．８となり、これらの数値を適宜組合わせれば所望の
特性を備えたアンチヒューズ素子が得られる。この素子
は、例えば、動作時リーク電流を減らすことができる。
一般に絶縁体を流れる電流は電界強度に依存し、しかも
電界強度に対して非線形を示す、すなわち、式 Ｊ＝σ
（Ｅ）×Ｅ（Ｊは電流密度、σは電気導電率）に示すよ
うに高電界になるにつれて低抵抗になる。したがって、
例えば第１の絶縁層よりも第２の絶縁層のリーク電流の
方が多く流れる場合、第２の絶縁層で構成されるキャパ
シタの面積Ｓ2 を大きくすると、第２の絶縁層に加わる
電界は減少し、その結果、面積が大きくなった分を考慮
しても、ＩＶ特性の非線形性のためトータルの電流は減
少する。また、電界強度が膜材料と膜質で一義的に定ま
る値を越えると絶縁破壊が発生することから、ε1 、Ｓ
1 、ε2 、Ｓ2 を適切に選択すると、印加電圧を上げて
いくときに第１の絶縁層と第２の絶縁層のどちらが先に
破壊されるかを選択することが可能になる。容量につい
ても自由度が増すことは、面積に関しての制限がなくな
ったことから明らかである。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図３を参照して第１の実施例を説
明する。基板にはシリコン半導体基板を用い、ここに半
導体装置を形成する。図１は、半導体装置の部分断面
図、図２は、その平面図、図３は、半導体装置の平面図
である。半導体基板１上にシリコン酸化膜などの絶縁膜
１１を介して、例えば、Ａｌ−Ｓｉ−Ｃｕの配線２を形
成する。この配線６は、第１の導電層６１及び第２の導
電層６２に分断されており、これらの先端は、所定の間
隔を置いて対向している。少なくともこれらの先端部を
被覆するようにアンチヒューズ膜であるＳｉ3 Ｎ4 など
の薄い絶縁膜７が半導体基板１の上に形成されている。
この絶縁膜７の上に、例えば、Ａｌ−Ｓｉ−Ｃｕからな
り、第１の導電層及び第２の導電層とは電気的にフロー
ティング状態にあるフローティング電極１０が形成され
ている。このフローティング電極１０は、前記導電層の
先端部分と重なっていて、第１の電極である第１の導電
層６１とフローティング電極１０との重なり部分で容量
Ｃ1 が形成され、第２の電極である第２の導電層６２と
第３の電極であるフローティング電極１０との重なり部
分で容量Ｃ2 が形成される。
する。まず、図１乃至図３を参照して第１の実施例を説
明する。基板にはシリコン半導体基板を用い、ここに半
導体装置を形成する。図１は、半導体装置の部分断面
図、図２は、その平面図、図３は、半導体装置の平面図
である。半導体基板１上にシリコン酸化膜などの絶縁膜
１１を介して、例えば、Ａｌ−Ｓｉ−Ｃｕの配線２を形
成する。この配線６は、第１の導電層６１及び第２の導
電層６２に分断されており、これらの先端は、所定の間
隔を置いて対向している。少なくともこれらの先端部を
被覆するようにアンチヒューズ膜であるＳｉ3 Ｎ4 など
の薄い絶縁膜７が半導体基板１の上に形成されている。
この絶縁膜７の上に、例えば、Ａｌ−Ｓｉ−Ｃｕからな
り、第１の導電層及び第２の導電層とは電気的にフロー
ティング状態にあるフローティング電極１０が形成され
ている。このフローティング電極１０は、前記導電層の
先端部分と重なっていて、第１の電極である第１の導電
層６１とフローティング電極１０との重なり部分で容量
Ｃ1 が形成され、第２の電極である第２の導電層６２と
第３の電極であるフローティング電極１０との重なり部
分で容量Ｃ2 が形成される。
【００１８】アンチヒューズ素子は、この様に第１の電
極、第２の電極、第３の電極及びアンチヒューズ膜から
なる構造に形成されている。図３は、このアンチヒュー
ズ素子が複数形成された半導体装置の表面を示してお
り、アンチヒューズ素子Ａは、セル９の間の配線６に形
成されている。この配線６は、半導体基板１上の多層配
線の第１Ａｌ配線層でも良いし、さらにその上の例えば
第２又は第３のＡｌ配線層に形成することもできる。こ
のＦＲＧＡなどの半導体装置は、ユーザーに渡ってから
これらアンチヒューズ素子の内、所定の素子が電圧印加
によってプログラム状態になり、フローティング電極が
第１の導電層と第２の導電層とを導通状態にする。初期
状態の素子は非導通状態になっている。
極、第２の電極、第３の電極及びアンチヒューズ膜から
なる構造に形成されている。図３は、このアンチヒュー
ズ素子が複数形成された半導体装置の表面を示してお
り、アンチヒューズ素子Ａは、セル９の間の配線６に形
成されている。この配線６は、半導体基板１上の多層配
線の第１Ａｌ配線層でも良いし、さらにその上の例えば
第２又は第３のＡｌ配線層に形成することもできる。こ
のＦＲＧＡなどの半導体装置は、ユーザーに渡ってから
これらアンチヒューズ素子の内、所定の素子が電圧印加
によってプログラム状態になり、フローティング電極が
第１の導電層と第２の導電層とを導通状態にする。初期
状態の素子は非導通状態になっている。
【００１９】次いで、この実施例における半導体装置の
製造方法について説明する。シリコン半導体基板１に
は、通常の方法によってＭＯＳトランジスタなどの半導
体素子が形成され、その主面にはＳｉＯ2 などの絶縁膜
１１が形成されている。この半導体基板１の主面上に、
Ａｌ−Ｓｉ−ＣｕからなるＡｌ合金を６０００オングス
トロ−ム程度スパッタリングにより堆積し、マスクを用
いて選択的にエッチングして所定の配線パターンを有す
る配線６を形成する（図５（ａ））。ついで、フローテ
ィング電極を形成する予定の領域の配線６をＲＩＥなど
の異方性エッチングを用いて除去してこの配線６に先端
部分が離隔して互いに対向した第１の導電層６１及び第
２の導電層６２を形成し、さらに、例えば、Ｓｉ3 Ｎ4
などのアンチヒューズ膜となる絶縁膜７をプラズマＣＶ
Ｄなどの方法で全面に３０００オングストロ−ム程堆積
して形成する（図５（ｂ））。この後、例えば、Ａｌ−
Ｓｉ−Ｃｕを４０００オングストロ−ム程度スパッタリ
ングにより絶縁膜７上に堆積し、これをＲＩＥ法などで
選択的にエッチングして、この第１及び第２の導電層６
１、６２の先端部分を被覆するフローティング電極１０
を形成する。この時、フローティング電極１０は、所定
の容量Ｃ1 、Ｃ2 が形成されるように第１の導電層６１
及び第２の導電層６２に所定の面積だけオーバーラップ
している（図５（ｃ））。この後は、絶縁保護膜を施す
か、さらに、層間絶縁膜を介して配線を重ねて多層配線
を構成する。
製造方法について説明する。シリコン半導体基板１に
は、通常の方法によってＭＯＳトランジスタなどの半導
体素子が形成され、その主面にはＳｉＯ2 などの絶縁膜
１１が形成されている。この半導体基板１の主面上に、
Ａｌ−Ｓｉ−ＣｕからなるＡｌ合金を６０００オングス
トロ−ム程度スパッタリングにより堆積し、マスクを用
いて選択的にエッチングして所定の配線パターンを有す
る配線６を形成する（図５（ａ））。ついで、フローテ
ィング電極を形成する予定の領域の配線６をＲＩＥなど
の異方性エッチングを用いて除去してこの配線６に先端
部分が離隔して互いに対向した第１の導電層６１及び第
２の導電層６２を形成し、さらに、例えば、Ｓｉ3 Ｎ4
などのアンチヒューズ膜となる絶縁膜７をプラズマＣＶ
Ｄなどの方法で全面に３０００オングストロ−ム程堆積
して形成する（図５（ｂ））。この後、例えば、Ａｌ−
Ｓｉ−Ｃｕを４０００オングストロ−ム程度スパッタリ
ングにより絶縁膜７上に堆積し、これをＲＩＥ法などで
選択的にエッチングして、この第１及び第２の導電層６
１、６２の先端部分を被覆するフローティング電極１０
を形成する。この時、フローティング電極１０は、所定
の容量Ｃ1 、Ｃ2 が形成されるように第１の導電層６１
及び第２の導電層６２に所定の面積だけオーバーラップ
している（図５（ｃ））。この後は、絶縁保護膜を施す
か、さらに、層間絶縁膜を介して配線を重ねて多層配線
を構成する。
【００２０】次ぎに、図６乃至図８を参照して第２の実
施例を説明する。図６は、半導体装置のアンチヒューズ
素子部分の断面図、図７は、アンチヒューズ素子のプロ
グラム状態を示す断面図及び図８は、複数のアンチヒュ
ーズ素子が形成された半導体装置（ＦＲＧＡ）の平面図
である。半導体基板１の主面に形成されたＳｉＯ2 など
の絶縁膜１１上に第１層目の配線２は、例えば、リンを
拡散したポリシリコンからなる第１層目の配線２を形成
する。第１層目の配線２の上にＣＶＤＳｉＯ2などの層
間絶縁膜３を堆積して第１層目の配線２を被覆する。次
ぎに、この層間絶縁膜３を選択的にエッチングしてコン
タクト孔８を開孔して第１層目の配線２を部分的にコン
タクト孔内に露出させる。この層間絶縁膜３のコンタク
ト孔８を中心に第１の薄い絶縁膜７１を堆積し、少なく
ともコンタクト孔８内において露出する第１層目の配線
２を被覆する。さらにこの第１の薄い絶縁膜７１の上に
Ａｌ合金などの導電膜をスパッタリングで堆積する。こ
の後、フォトレジストを塗布し、露光させてレジストパ
ターンを形成し、これをマスクとして、ＲＩＥにより導
電膜を選択的にエッチングしてフローティング電極１０
を第１の薄い絶縁膜７１上に形成する。
施例を説明する。図６は、半導体装置のアンチヒューズ
素子部分の断面図、図７は、アンチヒューズ素子のプロ
グラム状態を示す断面図及び図８は、複数のアンチヒュ
ーズ素子が形成された半導体装置（ＦＲＧＡ）の平面図
である。半導体基板１の主面に形成されたＳｉＯ2 など
の絶縁膜１１上に第１層目の配線２は、例えば、リンを
拡散したポリシリコンからなる第１層目の配線２を形成
する。第１層目の配線２の上にＣＶＤＳｉＯ2などの層
間絶縁膜３を堆積して第１層目の配線２を被覆する。次
ぎに、この層間絶縁膜３を選択的にエッチングしてコン
タクト孔８を開孔して第１層目の配線２を部分的にコン
タクト孔内に露出させる。この層間絶縁膜３のコンタク
ト孔８を中心に第１の薄い絶縁膜７１を堆積し、少なく
ともコンタクト孔８内において露出する第１層目の配線
２を被覆する。さらにこの第１の薄い絶縁膜７１の上に
Ａｌ合金などの導電膜をスパッタリングで堆積する。こ
の後、フォトレジストを塗布し、露光させてレジストパ
ターンを形成し、これをマスクとして、ＲＩＥにより導
電膜を選択的にエッチングしてフローティング電極１０
を第１の薄い絶縁膜７１上に形成する。
【００２１】この上に、第２の薄い絶縁膜７２を堆積
し、さらに、この第２の薄い絶縁膜７２と接するよう
に、層間絶縁膜３上に第２層目の配線５を形成する。第
２の絶縁膜７２の厚さは、第１の絶縁膜７１の膜厚と異
なっていてよく、絶縁膜材料も第１の絶縁膜７１の材料
と同じでなくてもよい。第２層目の配線５は、例えばリ
ンを拡散したポリシリコンを用いることができる。 こ
の第２の実施例において、第１層目の配線２と第２層目
の配線５の間は、電気的に絶縁されているが、第３の電
極であるフローティング電極１０は、電気的にフローテ
ィング状態にある。この状態で所定の電圧を第１の電極
である第１層目の配線２と第２の電極である第２層目の
配線５との間に加えると、第１のアンチヒューズ膜であ
る第１の薄い絶縁膜７１及び第２のアンチヒューズ膜で
ある第２の薄い絶縁膜７２は、絶縁破壊されて第１層目
の配線２と第２層目の配線５の間は導通する。この導電
パスの抵抗は、従来のものに比べて低くすることが可能
になる。
し、さらに、この第２の薄い絶縁膜７２と接するよう
に、層間絶縁膜３上に第２層目の配線５を形成する。第
２の絶縁膜７２の厚さは、第１の絶縁膜７１の膜厚と異
なっていてよく、絶縁膜材料も第１の絶縁膜７１の材料
と同じでなくてもよい。第２層目の配線５は、例えばリ
ンを拡散したポリシリコンを用いることができる。 こ
の第２の実施例において、第１層目の配線２と第２層目
の配線５の間は、電気的に絶縁されているが、第３の電
極であるフローティング電極１０は、電気的にフローテ
ィング状態にある。この状態で所定の電圧を第１の電極
である第１層目の配線２と第２の電極である第２層目の
配線５との間に加えると、第１のアンチヒューズ膜であ
る第１の薄い絶縁膜７１及び第２のアンチヒューズ膜で
ある第２の薄い絶縁膜７２は、絶縁破壊されて第１層目
の配線２と第２層目の配線５の間は導通する。この導電
パスの抵抗は、従来のものに比べて低くすることが可能
になる。
【００２２】図７に、例えば、第１層目の配線２から第
２層目の配線５に向かって導電パスが形成されていく電
圧配置にした場合の絶縁破壊後のフローティング電極１
０の断面図を模式的に示す。第１の絶縁膜７１に形成さ
れる導電パス２１の材料はポリシリコンであるが、第２
の絶縁膜７２に形成される導電パス１０１の材料はアル
ミニウムからなる。アルミニウムの抵抗率はポリシリコ
ンの抵抗率よりも小さいのでアルミニウムのフローティ
ング電極１０がない従来例と比較して、この実施例の絶
縁破壊後の抵抗は低くなる。これらのアンチヒューズ素
子Ａは、第１の電極である第１層目の配線２、第２の電
極である第２層目の配線、第１のアンチヒューズ膜７
１、第２のアンチヒューズ膜及び第３の電極であるフロ
ーティング電極１０からなり、図８に示すようにＦＲＧ
Ａのセル部９の間に形成された、例えば、第１層目の配
線２と第２層目の配線５とを上層と下層の二層とし、そ
の両層の交点に形成する。そして、所定の素子をプログ
ラム状態にして所望の配線パターンを形成する。アンチ
ヒューズ素子Ａは、この図８のように多層配線の第１層
目の配線２と第２層目の配線のように上下に隣接する配
線間に形成されるが、上下に隣接していれば、例えば、
第２層目の配線と第３層目の配線の様に任意の配線間に
アンチヒューズ素子を形成することができる。
２層目の配線５に向かって導電パスが形成されていく電
圧配置にした場合の絶縁破壊後のフローティング電極１
０の断面図を模式的に示す。第１の絶縁膜７１に形成さ
れる導電パス２１の材料はポリシリコンであるが、第２
の絶縁膜７２に形成される導電パス１０１の材料はアル
ミニウムからなる。アルミニウムの抵抗率はポリシリコ
ンの抵抗率よりも小さいのでアルミニウムのフローティ
ング電極１０がない従来例と比較して、この実施例の絶
縁破壊後の抵抗は低くなる。これらのアンチヒューズ素
子Ａは、第１の電極である第１層目の配線２、第２の電
極である第２層目の配線、第１のアンチヒューズ膜７
１、第２のアンチヒューズ膜及び第３の電極であるフロ
ーティング電極１０からなり、図８に示すようにＦＲＧ
Ａのセル部９の間に形成された、例えば、第１層目の配
線２と第２層目の配線５とを上層と下層の二層とし、そ
の両層の交点に形成する。そして、所定の素子をプログ
ラム状態にして所望の配線パターンを形成する。アンチ
ヒューズ素子Ａは、この図８のように多層配線の第１層
目の配線２と第２層目の配線のように上下に隣接する配
線間に形成されるが、上下に隣接していれば、例えば、
第２層目の配線と第３層目の配線の様に任意の配線間に
アンチヒューズ素子を形成することができる。
【００２３】この実施例において、第１のアンチヒュー
ズ膜７１と第２のアンチヒューズ膜７２とを誘電率のこ
となる異種の材料で形成することができる。例えば、Ａ
ｌ合金、窒素化チタン、チタンシリサイドなどのフロー
ティング電極１０の上下に第１のアンチヒューズ膜７１
としてアモルファスシリコン膜、第２のアンチヒューズ
膜７２としてＳｉ3 Ｎ4 膜を形成する。また、これらア
ンチヒューズ膜の厚みなどを適宜異ならせることができ
る。このような構成により、プログラム電圧の設定が容
易になる。
ズ膜７１と第２のアンチヒューズ膜７２とを誘電率のこ
となる異種の材料で形成することができる。例えば、Ａ
ｌ合金、窒素化チタン、チタンシリサイドなどのフロー
ティング電極１０の上下に第１のアンチヒューズ膜７１
としてアモルファスシリコン膜、第２のアンチヒューズ
膜７２としてＳｉ3 Ｎ4 膜を形成する。また、これらア
ンチヒューズ膜の厚みなどを適宜異ならせることができ
る。このような構成により、プログラム電圧の設定が容
易になる。
【００２４】次ぎに、図９を参照して第３の実施例を説
明する。この実施例では、第１キャパシタの面積及び第
２キャパシタの面積を互いに異ならせるなどその容量を
任意に変えることができる構造になっている。まず、シ
リコン半導体基板１の主面に形成した絶縁膜１１に所定
のパターンを備えた第１の電極となる第１の配線２を堆
積する。第１の配線２を被覆するように半導体基板１上
に第１の層間絶縁膜３１を堆積する。この第１の層間絶
縁膜３１をエッチングして第１のコンタクト孔８１を形
成し、このコンタクト孔８１内に第１の配線２を露出さ
せる。第１のコンタクト孔８１内の第１の配線２を被覆
するように第１の層間絶縁膜３１の上に第１のアンチヒ
ューズ膜である第１の薄い絶縁膜７１を形成し、この上
に第３の電極であるフローティング電極１０を形成す
る。そして、これらを被覆するように第２の層間絶縁膜
３２を形成する。その後、第２の層間絶縁膜３２をエッ
チングして、第１のコンタクト孔８１の上に第２のコン
タクト孔８２を開孔する。第２のコンタクト孔８２の径
は第１の層間絶縁膜３１に開けた第１のコンタクト孔８
１の直径より小さくすることができる。第２のコンタク
ト孔８２内のフローティング電極１０を被覆するように
第２の層間絶縁膜３２の上に第２のアンチヒューズ膜で
ある第２の薄い絶縁膜７２を形成し、この第２の絶縁膜
３２に少なくとも一部は接するように第２の層間絶縁膜
３２上に第２の電極となる第２層目の配線５を堆積す
る。第２の絶縁膜７２の厚さは第１の絶縁膜７１の膜厚
と異なっていてよく、絶縁膜材料も第１の絶縁膜の材料
と同じでなくてもよい。
明する。この実施例では、第１キャパシタの面積及び第
２キャパシタの面積を互いに異ならせるなどその容量を
任意に変えることができる構造になっている。まず、シ
リコン半導体基板１の主面に形成した絶縁膜１１に所定
のパターンを備えた第１の電極となる第１の配線２を堆
積する。第１の配線２を被覆するように半導体基板１上
に第１の層間絶縁膜３１を堆積する。この第１の層間絶
縁膜３１をエッチングして第１のコンタクト孔８１を形
成し、このコンタクト孔８１内に第１の配線２を露出さ
せる。第１のコンタクト孔８１内の第１の配線２を被覆
するように第１の層間絶縁膜３１の上に第１のアンチヒ
ューズ膜である第１の薄い絶縁膜７１を形成し、この上
に第３の電極であるフローティング電極１０を形成す
る。そして、これらを被覆するように第２の層間絶縁膜
３２を形成する。その後、第２の層間絶縁膜３２をエッ
チングして、第１のコンタクト孔８１の上に第２のコン
タクト孔８２を開孔する。第２のコンタクト孔８２の径
は第１の層間絶縁膜３１に開けた第１のコンタクト孔８
１の直径より小さくすることができる。第２のコンタク
ト孔８２内のフローティング電極１０を被覆するように
第２の層間絶縁膜３２の上に第２のアンチヒューズ膜で
ある第２の薄い絶縁膜７２を形成し、この第２の絶縁膜
３２に少なくとも一部は接するように第２の層間絶縁膜
３２上に第２の電極となる第２層目の配線５を堆積す
る。第２の絶縁膜７２の厚さは第１の絶縁膜７１の膜厚
と異なっていてよく、絶縁膜材料も第１の絶縁膜の材料
と同じでなくてもよい。
【００２５】この様な場合において、例えば、第１の導
電層から第２の導電層に向かって導電材料が移動するよ
うな電圧を加えた場合、第１の絶縁層中には第１の導電
層を構成する材料によるパスが形成され、第２の絶縁層
中にはフローティング電極を構成する材料によるパスが
形成される。従って、このフローティング電極を、第１
の導電層を構成する材料よりも導電度が高い材料によっ
て作成すると、絶縁破壊後のフローティング電極の抵抗
は導電体膜がない場合よりも低下する。また、本例にお
ける第１の絶縁層厚及び第２の絶縁層厚が従来例の絶縁
膜厚よりも薄い場合、第１の絶縁層中のパス及び第２の
絶縁層中のパスの径は、従来例のパスよりも先細りの程
度が少なく、その分抵抗は低下する。こうした破壊後の
抵抗低減の効果のほかにも、従来の多層構造（前述の米
国特許参照）では、導電層がないためにたとえ絶縁膜の
面積を上下で変えたとしても、絶縁膜の実効的なキャパ
シタ面積は絶縁膜面積が小さいほうの値に低下させられ
ることになっていたのが、導電層を導入したために各々
の絶縁体で構成されるキャパシタの面積を互いに独立に
定められるようになったことから、以下に述べるいくつ
かの効果がもたらされる。通常、フローティング電極の
仕様として、通常動作電圧でのリーク電流と容量が所定
の値以下であり、破壊電圧と破壊後の抵抗も所定の値以
下であることが求められている。
電層から第２の導電層に向かって導電材料が移動するよ
うな電圧を加えた場合、第１の絶縁層中には第１の導電
層を構成する材料によるパスが形成され、第２の絶縁層
中にはフローティング電極を構成する材料によるパスが
形成される。従って、このフローティング電極を、第１
の導電層を構成する材料よりも導電度が高い材料によっ
て作成すると、絶縁破壊後のフローティング電極の抵抗
は導電体膜がない場合よりも低下する。また、本例にお
ける第１の絶縁層厚及び第２の絶縁層厚が従来例の絶縁
膜厚よりも薄い場合、第１の絶縁層中のパス及び第２の
絶縁層中のパスの径は、従来例のパスよりも先細りの程
度が少なく、その分抵抗は低下する。こうした破壊後の
抵抗低減の効果のほかにも、従来の多層構造（前述の米
国特許参照）では、導電層がないためにたとえ絶縁膜の
面積を上下で変えたとしても、絶縁膜の実効的なキャパ
シタ面積は絶縁膜面積が小さいほうの値に低下させられ
ることになっていたのが、導電層を導入したために各々
の絶縁体で構成されるキャパシタの面積を互いに独立に
定められるようになったことから、以下に述べるいくつ
かの効果がもたらされる。通常、フローティング電極の
仕様として、通常動作電圧でのリーク電流と容量が所定
の値以下であり、破壊電圧と破壊後の抵抗も所定の値以
下であることが求められている。
【００２６】従って、自由に変化させることができるパ
ラメータの数が多いほど所望の特性のアンチヒューズ素
子を得られる可能性が高くなる。すなわち、膜が単層で
あるよりも多層のほうがこの点で優れ、さらに本発明の
ようにキャパシタの面積を変化できるとさらに自由度が
増す。次に、図１０を参照して第４の実施例を説明す
る。図は、半導体装置のアンチヒューズ素子が形成され
た部分の半導体基板の平面図である。第１の実施例にお
いては第１の導電層と第２の導電層は、１直線上に形成
されているが、この実施例では、両者は一直線上には無
く、その対向する部分でほぼ直角をなしている。したが
って、このアンチヒューズ素子は、半導体基板１上の第
１層目の配線のほぼ直角に折曲げられた領域に形成され
ることになる。そして、半導体基板１上に形成されたア
ンチヒューズ膜である薄い絶縁膜７を誘電体として、第
３の電極であるフローティング電極１０と第１の電極で
ある第１の導電層６１との間及びフローティング電極１
０と第２の電極である第２の導電層６２との間に容量Ｃ
1 、Ｃ2 が形成される。
ラメータの数が多いほど所望の特性のアンチヒューズ素
子を得られる可能性が高くなる。すなわち、膜が単層で
あるよりも多層のほうがこの点で優れ、さらに本発明の
ようにキャパシタの面積を変化できるとさらに自由度が
増す。次に、図１０を参照して第４の実施例を説明す
る。図は、半導体装置のアンチヒューズ素子が形成され
た部分の半導体基板の平面図である。第１の実施例にお
いては第１の導電層と第２の導電層は、１直線上に形成
されているが、この実施例では、両者は一直線上には無
く、その対向する部分でほぼ直角をなしている。したが
って、このアンチヒューズ素子は、半導体基板１上の第
１層目の配線のほぼ直角に折曲げられた領域に形成され
ることになる。そして、半導体基板１上に形成されたア
ンチヒューズ膜である薄い絶縁膜７を誘電体として、第
３の電極であるフローティング電極１０と第１の電極で
ある第１の導電層６１との間及びフローティング電極１
０と第２の電極である第２の導電層６２との間に容量Ｃ
1 、Ｃ2 が形成される。
【００２７】本発明に用いるフローティング電極は、ド
ープされたポリシリコン又はアモルファスシリコン、Ｔ
ｉＮ、Ａｌ、Ｃｕ等の低抵抗金属、Ｗ、Ｔｉ、Ｍｏなど
の高融点金属もしくはこれらの合金やシリサイドの単層
又は複合層を材料に用いる。フローティング電極と第１
又は第２の導電層との間に形成されている絶縁膜は、Ｓ
ｉ、Ｏ、Ｎの内の１またはそれ以上の元素とを構成元素
とする誘電体、この誘電体にＨ、Ｆ、Ｃｌなどを添加し
た誘電体、アンドープアモルファスシリコン、アンドー
プポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｍｏなどの酸
化物からなる金属酸化膜などを材料としている。以上述
べたように、導電層に挟まれたアンチヒューズ膜である
薄い高抵抗膜又は絶縁膜に加えてさらに導電材料よりな
る第３の電極であるフローティング電極を挟み込むこと
により、プログラム電圧を所望の大きさに変えることが
できると共に、非プログラム状態では低容量にすること
ができる。また、１つの配線層のみにアンチヒューズ素
子を形成することができるので、配線の自由度を大きく
することができる。さらに、従来よりも絶縁破壊後のア
ンチヒューズ素子の抵抗を下げることができるので、高
速ＦＰＧＡを実現することが可能になる。また、非破壊
状態のアンチヒューズ素子のリーク電流及び容量等を下
げることも可能になる。
ープされたポリシリコン又はアモルファスシリコン、Ｔ
ｉＮ、Ａｌ、Ｃｕ等の低抵抗金属、Ｗ、Ｔｉ、Ｍｏなど
の高融点金属もしくはこれらの合金やシリサイドの単層
又は複合層を材料に用いる。フローティング電極と第１
又は第２の導電層との間に形成されている絶縁膜は、Ｓ
ｉ、Ｏ、Ｎの内の１またはそれ以上の元素とを構成元素
とする誘電体、この誘電体にＨ、Ｆ、Ｃｌなどを添加し
た誘電体、アンドープアモルファスシリコン、アンドー
プポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｍｏなどの酸
化物からなる金属酸化膜などを材料としている。以上述
べたように、導電層に挟まれたアンチヒューズ膜である
薄い高抵抗膜又は絶縁膜に加えてさらに導電材料よりな
る第３の電極であるフローティング電極を挟み込むこと
により、プログラム電圧を所望の大きさに変えることが
できると共に、非プログラム状態では低容量にすること
ができる。また、１つの配線層のみにアンチヒューズ素
子を形成することができるので、配線の自由度を大きく
することができる。さらに、従来よりも絶縁破壊後のア
ンチヒューズ素子の抵抗を下げることができるので、高
速ＦＰＧＡを実現することが可能になる。また、非破壊
状態のアンチヒューズ素子のリーク電流及び容量等を下
げることも可能になる。
【００２８】以上の実施例においては、ＦＰＧＡに適用
して説明したが、本発明は、このＦＰＧＡにのみ適用さ
れるものではない。その他の種類の半導体装置にも当然
適用することができる。例えば、アンチヒューズ素子
は、非可逆的にプログラム状態にすることができるの
で、ＰＲＯＭにおけるフューズＲＯＭと同じ様に使用す
ることができる。次に、図１１を参照して本発明をメモ
リに適用した第５の実施例を説明する。図は、本発明の
アンチヒューズ素子を組込み、シリコン半導体基板に形
成されたＥＰＲＯＭの平面図である。ビット線（Ｄ1 、
Ｄ2 、Ｄ3 ・・・）及びワード線（Ｇ1 、Ｇ2 、Ｇ3 ・
・・）がそれぞれ複数格子状に形成され、それらの交点
にメモリ素子が設けられている。ゲ−ト線の間にはソー
ス線（Ｓ1 、Ｓ2 、Ｓ3 ・・・）が平行に形成されてい
る。そして、各メモリ素子のドレインとビット線の間に
はアンチヒューズ素子Ａ（Ａ11、Ａ12、Ａ21・・・）が
形成されている。このメモリでは、アンチヒューズ素子
がプログラム状態（オン）か非プログラム状態（オフ）
かで“１”か“０”かを区別する。例えば、アンチヒュ
ーズ素子Ａ22を破壊してプログラム（オン）状態にした
い場合、Ｓ2 を０Ｖ（接地）にし、Ｄ2 をＶpp（破壊電
圧）につり上げておき、Ｇ2 にしきい値電圧Ｖth以上の
電圧をかけてメモリ素子のトランジスタをオンさせる。
して説明したが、本発明は、このＦＰＧＡにのみ適用さ
れるものではない。その他の種類の半導体装置にも当然
適用することができる。例えば、アンチヒューズ素子
は、非可逆的にプログラム状態にすることができるの
で、ＰＲＯＭにおけるフューズＲＯＭと同じ様に使用す
ることができる。次に、図１１を参照して本発明をメモ
リに適用した第５の実施例を説明する。図は、本発明の
アンチヒューズ素子を組込み、シリコン半導体基板に形
成されたＥＰＲＯＭの平面図である。ビット線（Ｄ1 、
Ｄ2 、Ｄ3 ・・・）及びワード線（Ｇ1 、Ｇ2 、Ｇ3 ・
・・）がそれぞれ複数格子状に形成され、それらの交点
にメモリ素子が設けられている。ゲ−ト線の間にはソー
ス線（Ｓ1 、Ｓ2 、Ｓ3 ・・・）が平行に形成されてい
る。そして、各メモリ素子のドレインとビット線の間に
はアンチヒューズ素子Ａ（Ａ11、Ａ12、Ａ21・・・）が
形成されている。このメモリでは、アンチヒューズ素子
がプログラム状態（オン）か非プログラム状態（オフ）
かで“１”か“０”かを区別する。例えば、アンチヒュ
ーズ素子Ａ22を破壊してプログラム（オン）状態にした
い場合、Ｓ2 を０Ｖ（接地）にし、Ｄ2 をＶpp（破壊電
圧）につり上げておき、Ｇ2 にしきい値電圧Ｖth以上の
電圧をかけてメモリ素子のトランジスタをオンさせる。
【００２９】以上の様にプログラムを行ったＥＰＲＯＭ
メモリを読み出すには、ソース線Ｓ1 、Ｓ2 ・・・を接
地し、ビット線Ｄ1 、Ｄ2 ・・・に読み出し電圧（〜５
Ｖ）を印加し、順次ワード線Ｄ1 、Ｄ2 ・・・にゲート
電圧を印加してメモリ素子のトランジスタをオンさせた
ときに、ドレイン電流が流れるか否か、もしくはＤ2の
電位をモニタする。
メモリを読み出すには、ソース線Ｓ1 、Ｓ2 ・・・を接
地し、ビット線Ｄ1 、Ｄ2 ・・・に読み出し電圧（〜５
Ｖ）を印加し、順次ワード線Ｄ1 、Ｄ2 ・・・にゲート
電圧を印加してメモリ素子のトランジスタをオンさせた
ときに、ドレイン電流が流れるか否か、もしくはＤ2の
電位をモニタする。
【００３０】
【発明の効果】以上述べたように、本発明では、第１及
び第２の電極である導電層に挟まれた薄い高抵抗膜又は
絶縁膜のアンチヒューズ膜に加えてさらに第３の電極で
あるフローティング電極を挟み込むことにより、プログ
ラム電圧を所望の大きさに変えることができると共に、
非プログラム状態では低容量にすることができる。
び第２の電極である導電層に挟まれた薄い高抵抗膜又は
絶縁膜のアンチヒューズ膜に加えてさらに第３の電極で
あるフローティング電極を挟み込むことにより、プログ
ラム電圧を所望の大きさに変えることができると共に、
非プログラム状態では低容量にすることができる。
【図１】本発明の第１の実施例の半導体装置の部分断面
図。
図。
【図２】図１の半導体装置の平面図。
【図３】第１の実施例の半導体装置の平面図。
【図４】本発明のアンチヒューズ素子の等価回路図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第２の実施例の半導体装置の断面図。
【図７】第２の実施例の絶縁破壊後のアンチヒューズ素
子の導電パスの模式断面図。
子の導電パスの模式断面図。
【図８】第２の実施例の半導体装置の平面図。
【図９】第３の実施例の半導体装置の断面図。
【図１０】第４の実施例の半導体装置の平面図。
【図１１】第５の実施例の半導体装置の平面図。
【図１２】従来の半導体装置の断面図。
１ 半導体基板 ２ 第１の配線 ３、３１、３２ 層間絶縁膜 ４、７、７１、７２ 薄い絶縁膜又は高抵抗膜（アン
チヒューズ膜） ５ 第２の配線 ６ 配線 ８、８１、８２ コンタクト孔 １０ フローティング電極 １１ 絶縁膜 ２１ 第１の配線の導電パス ６１ 第１の導電層 ６２ 第２の導電層 １０１ フローティング電極の導電パス
チヒューズ膜） ５ 第２の配線 ６ 配線 ８、８１、８２ コンタクト孔 １０ フローティング電極 １１ 絶縁膜 ２１ 第１の配線の導電パス ６１ 第１の導電層 ６２ 第２の導電層 １０１ フローティング電極の導電パス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉井 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 波磨 薫 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (10)
- 【請求項１】 主面上に配線が形成され、その活性領域
に半導体素子が形成された半導体基板と、 前記半導体基板上に形成された第１の導電層と、 前記半導体基板上に形成され、前記第１の導電層とは離
隔して配置されている第２の導電層と、 前記第１及び第２の導電層を互いに絶縁する高抵抗層又
は絶縁層と、 前記第１及び第２の導電層に少なくとも一部は対向して
おり、これら導電層とはフローティング状態で互いに絶
縁されているフローティング電極とを具備し、 前記第１及び第２の導電層は、前記半導体基板の主面上
に形成された配線の少なくとも一部を構成していること
を特徴とする半導体装置。 - 【請求項２】 前記第１及び第２の導電層は、前記半導
体基板主面の同一平面上に形成されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記第１の導電層と前記フローティング
電極との対向面積と前記第２の導電層と前記フローティ
ング電極との対向面積とは、互いに等しくするか又は異
なるようにしたことを特徴とする請求項１又は請求項２
に記載の半導体装置。 - 【請求項４】 前記第２の導電層は、前記高抵抗層又は
絶縁層を介して前記第１の導電層の上に形成され、前記
フローティング状態にあるフローティング電極は、これ
ら第１及び第２の導電層の間に前記高抵抗層又は絶縁層
を介して配置されており、前記高抵抗層又は絶縁層は、
第１及び第２の高抵抗膜又は絶縁膜からなり、前記第１
の高抵抗膜又は絶縁膜は、前記第１の導電層と前記フロ
ーティング電極の間に挿入され、前記第２の高抵抗膜又
は絶縁膜は、前記第２の導電層と前記フローティング電
極の間に挿入されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項５】 前記第１の高抵抗膜又は絶縁膜と前記第
２の高抵抗膜又は絶縁膜とは、それらの材料の誘電率を
互いに等しくするか又は異なるようにしたことを特徴と
する請求項１又は請求項４に記載の半導体装置。 - 【請求項６】 前記第１の高抵抗膜又は絶縁膜と前記第
２の高抵抗膜又は絶縁膜とは、それらの膜厚を互いに等
しくするか又は異なるようにしたことを特徴とする請求
項１又は請求項４に記載の半導体装置。 - 【請求項７】 前記フローティング電極は、複数の導電
膜からなり、各導電膜は、互いに絶縁されてフローティ
ング状態にあることを特徴とする請求項１又は請求項４
乃至請求項６のいずれかに記載の半導体装置。 - 【請求項８】 前記フローティング電極の導電度は、前
記第１の導電層又は第２の導電層の導電度より高いこと
を特徴とする請求項１乃至請求項７のいずれかに記載の
半導体装置。 - 【請求項９】 請求項１乃至請求項８のいずれかに記載
の半導体装置に形成された前記第１の導電層と前記第２
の導電層との間に所定の電圧を印加することにより、前
記第１の導電層と前記フローティング電極との間及び前
記第２の導電層とフローティング電極との間に介在され
た前記高抵抗層又は絶縁層を破壊し、前記第１及び第２
の導電層が前記フローティング電極によって非可逆的に
接続されることを特徴とする半導体装置の製造方法。 - 【請求項１０】 活性領域に半導体素子が形成された半
導体基板の主面上にに第１の導電層を所定の間隔をおい
て形成する工程と、 前記第１の導電層を被覆するように第１の層間絶縁膜を
形成する工程と、 前記第１の層間絶縁膜をエッチングして第１のコンタク
ト孔を形成し、このコンタクト孔内に前記第１の導電層
を部分的に露出させる工程と、 前記第１のコンタクト孔内を含んで、前記第１の層間絶
縁膜上に第１の高抵抗膜又は絶縁膜を形成する工程と、 前記第１の高抵抗膜又は絶縁膜上に少なくとも前記第１
のコンタクト孔底部を被覆するようにフローティング電
極を形成する工程と、 前記第１の高抵抗膜又は絶縁膜及び前記フローティング
電極を被覆するように第２の層間絶縁膜を形成する工程
と、 前記第２の層間絶縁膜をエッチングして第２のコンタク
ト孔を形成し、このコンタクト孔内に前記フローティン
グ電極を部分的に露出させる工程と、 前記第２のコンタクト孔内を含んで、前記第２の層間絶
縁膜上に第２の高抵抗膜又は絶縁膜を形成し、このコン
タクト孔内において前記第２の高抵抗膜又は絶縁膜を前
記フローティング電極に接触させる工程と、 少なくとも第２のコンタクト孔底部を被覆するように、
前記第２の高抵抗膜又は絶縁膜上及び前記第２の層間絶
縁膜上に第２の導電層を形成する工程とを備えているこ
とを特徴とする半導体装置の製造方法。
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