KR0157673B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR0157673B1
KR0157673B1 KR1019940007791A KR19940007791A KR0157673B1 KR 0157673 B1 KR0157673 B1 KR 0157673B1 KR 1019940007791 A KR1019940007791 A KR 1019940007791A KR 19940007791 A KR19940007791 A KR 19940007791A KR 0157673 B1 KR0157673 B1 KR 0157673B1
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마리꼬 다까키
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사또 후미오
가부시끼가이샤 도시바
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Abstract

본 발명은 원하는 파괴 전압을 갖고, 프로그램 상태에서의 저 용량에서 또는 절연 파괴후의 배선 저항을 저감시킬 수 있는 안티퓨즈 소자를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 기판(1)상에 절연막(11)을 통해 배선(6)을 형성한다. 이 배선(6)은 제1도전층(61)과 제2도전층(62)로 분리되고, 여기에 단선되어 있다. 제1 및 제2도전층에 걸쳐 얇은 절연박(7)을 형성하고, 더욱이 얇은 절연막(7) 상에 제1 및 제2도전층에 걸쳐 Al 합금등의 안티퓨즈막(10)을 형성하여 안티퓨즈 소자를 형성한다. 이 부분을 프로그램하는 것은 얇은 절연막에 파괴전압을 인가하여 얇은 절연막을 파괴하고 안티퓨즈막에 따라 제1 및 제2 도전층을 전기적으로 접속한다.

Description

반도체 장치 및 그 제조 방법
제 1도는 본 발명의 제1 실시예의 반도체 장치의 부분 단면도.
제 2도는 제1도의 반도체 장치의 평면도.
제 3도는 제1실시예의 반도체 장치의 편면도.
제 4도는 본발명의 안티퓨즈 소자의 등가 회로도.
제 5도는 제1실시예의 반도체 장치의 제조 공정 단면도.
제 6도는 제2실시예의 반도체 장치의 평면도.
제 7도는 제3실시예의 반도체 장치의 단면도.
제 8도는 종래의 반도체 장치의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 제1배선
4,7 : 얇은 절연막 또는 고 저항막(안티퓨즈막) 5 : 제2배선
6 : 배선 8 : 컨택트 홀
10 : 플로팅 전극 11 : 절연막
61 : 제1도전층 62 : 제2도전층
본 발명은 안티퓨즈(antifuse) 소자를 구비한 반도체 장치의 구조 및 그 제조 방법에 관한 것이다.
안티퓨즈 소자는 배선 등으로 형성된 한 쌍의 전극과 그 사이에 삽입된 고저항체 또는 절연체로 이루어지는 안티퓨즈막을 구비하며, 초기 증상(비프로그램 상태)에서는 절연체 또는 고 정항성을 나타내지만, 소정의 전압인가 후(프로그램 상태)에는 저 저항화하여 도통 상태로 되는 전기적으로 프로그램가능한 요소이다.. 이 안티퓨즈 소자는 종래의 퓨즈 ROM 등의 PROM에 이용되고, 최근에는 게이트 어레이의 일종인 FPGA(Field Programmable Gate Array)에도 사용되고 있다. 게이트 어레이는 기본 셀을 늘여놓은 칩을 미리 제작해 두고, 배선 접속만을 행하는 것으로, 사용자가 필요로 하는 LSI를 단기간에 개발할 수 있는 특징을 갖고 있다. 종래에, 그배선은 CAD(Computer Aided Design)상에서 작성한 배선 패턴을 마스크로 하여 제작했기 때문에, 제작하는 갯수가 적으면 1칩당의 마스크 제작 비용이 크게 되는 경향이 있다. 그래서, 최근 사용자가 마스크를 제작하지 않고서 배선을 접속할 수 있는 상기 FPGA라 불리는 게이트 어레이가 개발되었다.
FPGA는 메이커(maker)가 복수의 기본 셀과 이들을 임의로 결합할 수 있도록 통상, 층간 절연막을 통해 형성된 2층의 배선군을 격자 형상으로 배치하고, 그 격자의 교점에서 배선 사이의 층간 절연막에 개구를 설치하여, 여기에 얇은 절연막이 배선 사이에 개재되도록 구성된 반도체 칩을 형성한다. 이 얇은 절연막은, 통상의 동작 전압을 인가할 때에는 비도통 상태이지만, 소정의 전압을 인가하면 불가역적인 절연 파괴가 일어나 상하의 배선이 도통된다. 이 반도체 칩에는 임의의 격자점의 절연막에 그 소정의 전압을 인가하기 위한 장치가 탑재되어 있다. 메이커는 이와 같은 반도체 칩에 패키징을 행하여 판매한다. 사용자는 이 소정의 전압을 인가하는 장치를 이용하여 임의의 절연막을 도통시킴으로써, 2개의 배선 사이의 접속을 행하고, 이것을 요구되는 횟수 반복하는 것으로 요구되는 배선을 실현하는 일이 가능하다. 이와 같은 FPGA에서 이용되는 도전층에 끼워진 졀연막은 통상시에 절연되고, 요구되는 때에 도전된다는, 일반적인 퓨즈 소자와 반대의 성질을 갖기 때문에 안티퓨즈 소자라 칭한다. FPGA에서 사용되는 안티퓨즈 소자는 논리 회로 속에 조립되기 때문에, 회로의 동작 속도의 저하를 초래하지 않는 특성이 필요하다.
따라서, 안티퓨즈 소자에 요구되는 특성으로서는 종래와 같이 (1) 소정의 전압 인가로 도통하는 것과, (2) 비프로그램 상태에서는 리크 전류가 충분히 작다는 것과, (3) 비프로그램 상태에서 저 용량인 것과, (4) 프로그램 상태에서 저 저항인 것 등을 들수 있다. 이 안티퓨즈 소자의 특성을 양호하게 하는 것은 안티퓨즈 소자의 프로그램 알고리즘과 병행하여 경쟁력이 있는 FPGA를 실현하는 경우에 매우 중요하다.
상술한 바와 같이, 요구되는 배선을 실현하려면 많은 안티퓨즈 소자를 파괴해야 하지만, 미파괴된 안티퓨즈 소자도 다수 남고, 미파괴된 안티퓨즈 소자는 최종적으로 배선에 전기적으로 기생하게 된다. 따라서, 배선부에서의 고속의 신호 전파를 실현하기 위해서는 배선 자체의 저항 및 용량 뿐만 아니라, 절연 파괴되어 있지 않은 안티퓨즈 소자의 용량 및 절연 파괴된 안티퓨즈 소자의 저항을 함께 저하시킬 필요가 있다.
한편, 절연 파괴된 안티퓨즈 소자의 절연 파괴와 이에 따른 도통 패스의 형성 프로세스는 다음과 같이 설명된다. 즉, 절연 파괴시, 외부에서 가해진 고 전계에의해 절연막 속을 국소적으로 흐르는 전류가 전극 재료 및 절연막을 녹이고, 녹여진 재료는 전계로부터 받은 힘, 또는 전자에 의한 충돌에 의해 다른 쪽의 배선 측을 향해 흘러간다. 일반적으로, 절연 재료 쪽이 배선 재료보다도 융점이 높기 때문에, 절연 재료가 미리 응고되어 최종적으로, 배선 재료에 의해 이루어지는 1개의 도전패스가 절연막 속에 형성된다. 그리고, 그 패스의 직경은 배선 재료가 흘러 나가는 쪽의 배선 측에서 크고, 다른 쪽의 배선을 향해 서서히 미세하게 된다고 고려된다.
종래의 안티퓨즈 소자가 형성된 반도체 장치의 대표적인 예를 제8도에 도시 한다(USP 4823181참조). 실리콘 반도체 기판(1) 상의 실리콘 산화막 등의 절연막(11)에 제1전극인 하층의 배선(2)를 형성한다. 이 배선(2) 상에 CVD Sio2등의 층간 절연막(3)을 형성한다. 층간 절연막(3)에는 에칭 등에 의해 컨택트 홀을 형성하고, 이 컨택트 홀 내에 하층의 배선(2)를 노출시킨다. 하층의 배선(2)이 노출된 부분을 피복함으로써 층간 절연막(3)의 컨택트 홀 및 그 주변에 안티퓨즈막인 얇은 절연막 또는 고 저항막(4)를 형성한다. 그리고, 제2전극인 상층의 배선(5)를 평탄화된 층간 절연막(3) 상에 형성한다. 하층의 배선(2) 및 상층의 배선(5)는 컨택트홀 내에서 얇은 절연막(4)를 끼우는 구조로 되어 안티퓨즈 소자를 구성하고 있다.
이러한 구조의 안티퓨즈 소자에 있어서, 파괴 전압 Von, 비프로그램시의 리크 전류 Ileak, 비프로그램시의 용량 C, 프로그램시의 저항 Ron은 각각 C=aε/d, Ron=bρd,Ileak=cV/dㆍexp{(qV/D)1/2} 또는 Ileak=c(V/d)2ㆍexp(V/d)로 표현되고, 모두 절연막 또는 고 저항막(4)의 막두께 d에 의존한다(a,b 및 c는 정수). 따라서, 각 특성을 독립적으로 변화시키는 것이 곤란하다. 더욱이, 막 두께 의존성이 서로 다르고, 모두를 최적으로 하는 것은 곤란하다. 예를 들면, 리크 전류를 작게하기위해 막 두께를 두껍게 하면, 용량은 저하하지만, 프로그램 상태의 저항과 파괴전압은 높게된다. 이와 같이, 상기 구조의 안티퓨즈 소자가 상기 구조인 이상, 요구되는 파괴 전압을 갖고, 또 저 저항, 저 용량, 저 리크를 실현하기에는 재료를 변경하지 않고서는 근본적인 해결책이 없다. 또, 논리 회로에서는 배선이 메모리에 비해 복잡하기 때문에, 배선의 자유도를 높게 했지만, 상기 구조를 이용한 경우, 적어도 2층의 배선층을 이용해야만 하기 때문에, 집적 회로 전체를 고려한 경우의 배선의 자유도가 감소하는 등의 문제점도 있다. 그런데, 이 종래예에서는 FPGA에서 안티퓨즈 소자의 얇은 절연막에는 비정질스 실리콘막, 질화 규소막, 금속 산화막 등의 단층막이나, SiO2+Si3N4막(ON막), SiO2+Si3N4+SiO2막(ONO막) 등의 다층막이 이용된다.
ON막 또는 ONO막을 사용한 경우에 양질막을 얻도록 하려면, 열 산화 또는 열 질화에 의해 형성하는 것이 필요하다. 일반적으로, 이러한 형성 방법은 고온(700~1000℃)에서 행해지기 때문에, 안티퓨즈 소자를 형성하는 공정보다도 이전의 공정에는 이러한 고온에서도 융해 등이 일어나지 않는 재료밖에 이용될 수 없다. 이러한 이유로, 안티퓨즈 소자의 아래에 있는 전극/배선에는 이러한 고온에 견디지 못하는 Al은 사용될 수 없고, 통상 불순물을 도핑한 폴리실리콘을 사용한다. 따라서, 안티퓨즈 소자의 상하 배선을 폴리실리콘으로 작성한 경우, 또는 하층 배선만이 폴리실리콘인 것으로 하여 하층 배선 재료로 도통 패스가 작성되는 전기적 배치로 절연 파괴한 경우, 도통 패스는 폴리실리콘으로 형성되고, 그 저항은 금속에 의해 패스(예를 들면, 100Ω)보다도 매우 높은 예를 들면, 수 ㏀으로 된다. 또, 상하층의 배선을 Al 등의 금속으로 형성한 경우에 안티퓨즈 소자의 막 두께가 두꺼우면(예를 들면, 스퍼터링으로 형성된 비정질 실리콘막으로 2000Å정도가 되는), 통상 도통 패스의 직경이 끝이 가늘어지고, 그 만큼 저항이 올라가게 된다.
이상, 종래의 반도체 장치에 이용되는 안티퓨즈 소자의 구조에서는 요구되는 파괴 전압을 가지면서, 또 저 저항, 저 용량, 저 리크 전류를 실현하는 것이 곤란하며, 배선의 자유도가 감소된다는 문제가 있다. 또, FPGA를 고속으로 동작시키기 위하여 절연 파괴 후의 안티퓨 소자의 저항을 절감할 필요도 있다.
본 발명은 이러한 사정에 따라 이루어진 것으로, 요구되는 파괴 전압을 갖고, 프로그램 상태에서 저용량을 실현하며, 그 절연 파괴 후의 저항을 저감시킨 안티퓨즈 소자를 구비한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 제1전극/안티퓨즈막/제2전극 구조의 절연막 부분에, 상기 전극과는 플로팅 상태에 있는 플로팅 전극을 개재시킨 안티퓨즈 소자를 반도체 기판에 형성한 것을 특징으로 한다. 즉, 본 발명의 반도체 장치는 주면(主面)상에 배선이 형성되고, 그 활성 영역에 반도체 소자가 형성된 반도체 기판과, 상기 반도체 기판 상에 형성된 제1도전층과, 상기 반도체 기판상에 형성되고 상기 제1도전층과는 이격하여 배치되어 있는 제2도전층과, 상기 제1 및 제2도전층을 서로 절연하는 고저항층 또는 절연층과, 상기 제1 및 제2도전층에 적어도 일부는 대향하고 있고, 이들 도전층과는 플로팅 상태로 서로 절연되어 있는 플로팅 전극을 구비하고, 상기 제1 및 제2도전층은 상기 반도체 기판의 주면 상에 형성된 배선의 적어도 일부를 구성하고 있는 것을 특징으로 한다. 상기 제1 및 제2도전층은 상기 반도체 기판 주면의 동일 평면 상에 형성될 수 있다. 상기 제1도전층과 상기 플로팅 전극과의 대향 면적과 상기 제2도전층과 상기 플로팅 전극과의 대향 면적은 서로 동일하거나 다를 수 있다.
상기 제2도전층은 상기 고 저항층 또는 절연층을 통해 상기 제1도전층 상에 형성되고, 상기 플로팅 상태인 플로팅 전극은 이들 제1 및 제2도전층 사이에 상기 고 저항층 또는 절연층을 통해 배치되며, 상기 고 저항층 또는 절연층은 제1 및 제2 고 저항막 또는 절연막으로 이루어지고, 상기 제1 고 저항막 또는 절연막은 상기 제1 도전층과 상기 플로팅 전극 사이에 삽입되며, 상기 제2 고저항막 또는 절연막은 상기 제2도전층과 상기 플로팅 전극 사이에 삽입될 수 있다. 상기 제1 고저항막 또는 절연막과 상기 제2 고저항막 또는 절연막은 이들의 재료의 유전율을 서로 동일하거나 다르게 할 수 있다. 상기 제1 고 저항막 또는 절연막과 상기 제2 고 저항막 또는 절연막은 이들 막 두께를 서로 동일하게 하거나 다르게 할 수 있다. 상기 플로팅 전극은 복수의 도전막으로 이루어지고, 각 도전막은 서로 절연되어 플로팅 상태에 있도록 할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 제1도전층과 제2도전층을 반도체기판 상의 동일 평면 상에 형성하는 경우에 있어서, 제1도전층과 플로팅 전극의 오버랩 면적과 제2도전층과 플로팅 전극의 오버랩 면적의 비를 새로운 파라메타로 도입함으로써, 파괴 전압, 저항, 용량을 독립적으로 변화시킬 수 있다. 또, 이들 도전층을 플로팅 전극으로 전기 적으로 접속하여 동일 평면에 형성된 1개의 배선층을 구성하고 있기 때문에, 상하의 배선 사이에 안티퓨즈 소자를 배치하여 그배선 사이를 접속함으로써 배선 자유도를 높게 할 수 있다.
제4도는 본 발명의 기본적인 작용을 나타내는 등가 회로이다. 제1도전층과 제2도전층 사이에 플로팅 상태의 플로팅 전극을 개재시키면, 제1도전층과 플로팅 전극이 이루는 캐패시터와 제2도전층과 플로팅 전극이 이루는 캐패시터가 가능하다. 먼저, 제1도전층과 제2도전층이 반도체 기판의 동일 평면 상에 형성되고, 소정의 유전율ε 및 막 두께 d를 갖는 얇은 절연막을 통해 플로팅 전극이 상기 제1 및 제2 플로팅 전극과 오버랩되어 캐패시터를 각각 분리하여 형성하며, 그 각 캐패시터 사이의 유전율 및 유전체 막 두께가 일정한 경우에 대해 설명한다. 제1 및 제2 도전층과 플로팅 전극과의 오버랩 부분의 면적을 S1,S2로 하고, 각각의 용량을 C1,C2로 하면, 전체의 용량C는
C=C1C2/(C1+C2)=ε/d·{S1S2/(S1+S2)}
로 된다. 이와 같이, 캐패시터를 분할하고, 또 각 캐패시터 면적을 변경함으로써, 전체의 용량을 변화시킬 수 있다. 제4도에 도시하는 구조의 안티퓨즈 소자 에서는 각각의 캐패시터 사이에 걸리는 전압 V1,V2는 용량 분할비로 결정되고, 전체에 인가되는 전압을 V라 하면,
V1=C2/(C1+C2)·V,V2=C1/(C1+C2)·V
이다. 만약, V1/d 또는 V2/d가 파괴 전계 Eon을 초과하면, 캐패시터 C1 또는 C2가 파괴된다.
한 쪽의 캐패시터가 파괴되면, 다른 쪽의 캐패시터에는 외부 인가 전체 전압 V가 걸리고, 나머지 캐패시터도 즉시 파괴되며, 제1도전층-플로팅 전극-제2도전층의 패스가 가능하여 도전 상태로 된다. 각 캐패시터에 걸리는 전압은 C1/C2를 변경하는 것으로, 0V1V, 0V2V의 임의의 값으로 할 수 있다. 즉 실제로 인가 하는 파괴 전압에 대해 절연층(또는 고 저항층)에 걸리는 전압을 작게 할 수 있다. 더욱이, 캐패시터의 분할비에 따라 막 두께 d를 얇게 할 수 있고, 따라서 프로그램시의 저항 Ron을 낮출수 있다.
이상과 같이, 캐패시터를 분할하면, 변화시킬 수 있는 파라메타가 증가하기 때문에, 안티퓨즈의 제특성을 자유롭게 변화시킬 수 있다. 또, 원리적으로는 각각의 캐패시터를 구성하는 유전체나 막 두께를 각각 변경시킬 수 있다. 이 경우, 변화시킬 수 있는 파라메타는 더 증가하기 때문에, 안티퓨즈 소자를 설계할 때의 자유도는 더 증가한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명하고자 한다.
먼저,제1도 내지 제3도를 참조하여 제1실시예를 설명한다. 기판으로는 실리콘 반도체 기판을 이용하고, 여기에 반도체 장치를 형성한다. 제1도는 반도체 장치의 부분 단면도이고, 제2도는 그 평면도이며, 제3도는 반도체 장치의 평면도이다. 반도체 기판(1) 상에 실리콘 산화막 등의 절연막(11)을 통해 예를 들면 Al-Si-Cu의 배선(6)을 형성한다. 이 배선(6)은 제1도전층(61) 및 제2도전층(62)로 분단되어 있고, 이들 선단은 소정의 간격을 두고 대향하고 잇다. 적어도 이들 선단부를 피복하도록 안티퓨즈막인 Si3N4등의 얇은 절연막(7)이 반도체 기판(1) 상에 형성되어 있다. 이절연막(7) 상에, 예를 들면, Al-Si-Cu로 이루어지고, 제1도전층 및 제2도전층과는 전기적으로 플로팅 상태에 있는 플로팅 전극(10)이 형성되어 있다. 이플로팅 전극(10)은 상기 도전층의 선단 부분과 겹쳐 있고, 제1전극인 제1도전층(61)과 플로팅 전극(10)과의 겹쳐진 부분에 용량 C1이 형성되며, 제2 전극인 제2도전층(62)과 제3전극인 플로팅 전극(10)과의 겹쳐진 부분에 용량 C2가 형성된다.
안티퓨즈 소자는 이와 같이 제1전극, 제2전극,제3전극 및 안티퓨즈막으로 이루어지는 구조로 형성되어 있다. 제3도는 이 안티퓨즈 소자가 복수 형성된 반도체 장치의 표면을 표시하고, 안티퓨즈 소자 A는 셀(9) 사이의 배선(6)에 형성되어, 있다. 이 배선(6)은 반도체 기판(1) 상의 다층 배선의 제1 A1 배선층이어도 되고, 또한 그 위의 예를 들면, 제2 또는 제3 A1 배선층에 형성될 수도 있다. 이 FPGA등의 반도체 장치는 사용자에게 건네진 후, 이들 안티퓨즈 소자 중 소정의 소자가 전압 인가에 따라 프로그램 상태가 되어, 플로팅 전극이 제1도전층과 제2도전층을 도통 상태로 한다. 초기 상태의 소자는 비도통 상태로 되어 있다.
이어서, 이 실시예에서의 반도체 장치의 제조 방법에 대해 설명한다. 실리콘 반도체 기판(1)에는 통상의 방법에 따라 MOS 트랜지스터 등의 반도체 소자가 형성되고, 그주면에는 SiO2등의 절연막(11)이 형성되어 있다. 이반도체 기판(1)의 주면 상에, Al-Si-Ci로 이루어지는 Al 합금을 6000Å 정도 스퍼터링에 의해 퇴적하고, 마스크를 이용하여 선택적으로 에칭하여 소정의 배선 패턴을 갖는 배선(6)을 형성한다[제5도의(a)]. 이어서, 플로팅 전극을 형성하는 예정의 영역의 배선(6)을 RIE 등의 이방성 에칭을 이용해 제거하여 이 배선(6)에 선단 부분이 이격하여 서로 대향한 제1도전층(61) 및 제2도전층(62)를 형성하고, 또한 예를 들면 Si3N4등의 안티퓨즈막으로 이루어진 절연막(7)을 플라즈마 CVD 등의 방법으로 전면에 3000Å 정도 퇴적하여 형성한다[제5도의(b)]. 이 후, 예를 들면 Al-Si-Cu를 4000Å 정도 스퍼터링에 의해 절연막(7) 상에 퇴저하고, 이것을 RIE법 등으로 선택적으로 에칭하여 이 제1 및 제2 도전층(61 및 62)의 선단 부분을 피복하는 플로팅 전극(10)을 형성한다. 이 때, 플로팅 전극(10)은 소정의 용량 C1,C2가 형성되도록 제1도전층(61) 및 제2도전층62)에 소정의 면적만 오버랩한다[제5도의 (c)]. 이 후는 절연 보호막을 구성 하지만, 층간 절연막을 통해 배선을 쌓아 올려 다층 배선을 구성한다.
도전층을 도입하기 위하여 절연체로 구성되는 캐패시터의 면적을 서로 독립적으로 정해지도록 하기 때문에, 다음에 설명하는 몇가지 효과가 초래된다. 통상, 플로팅 전극의 사양으로써, 통상 동작 전압에서의 리크 전류와 용량이 소정의 값 이하이고, 파괴 전압과 파괴 후의 저항도 소정의 값 이하인 것이 얻어진다.
따라서, 자유롭게 변화될 수 있는 파라메타의 수가 많은 만큼 요구되는 특성의 안티퓨즈 소자를 얻을 가능성이 높다. 즉, 막이 단층인 것보다도 다층인 것이 이 점에서 우수하고, 또한 본 발명에 의한 캐패시터의 면적을 변화시킬 수 있다면, 자유도도 증가한다.
다음에, 제6도를 참조하여 제2실시예를 설명한다. 제6도는 반도체 장치의 안티퓨즈 소자가 형성된 부분의 반도체 기판의 평면도이다. 제1실시예에서는 제1도전층과 제2도전층은 일직선 상에 형성되지만, 이 실시예에서는, 양자는 일직선 상에는 없고, 그 대향하는 부분에서 거의 직각을 이룬다. 따라서, 이 안티퓨즈 소자는 반도체 기판(1) 상의 제1층째의 배선에 거의 수직으로 절곡(折曲)된 영역에 형성된다. 그리고, 반도체 기판(1) 상에 형성된 안티퓨즈막인 얇은 절연막(7)을 유전체로 하여, 제3전극인 플로팅 전극(10)과 제1전극인 제1도전층(61) 상이 및 플로팅 전극(10)과 제2전극인 제2도전층(62) 사이에 용량 C1,C2가 형성된다.
본 발명에 이용되는 플로팅 전극은 도핑된(doped) 폴리실리콘 또는 비정질 실리콘, TiN, Al, Cu 등의 저 저항 금속, W, Ti, Mo 등의 고융점 금속 또는 이들의 합금이나 실리사이드의 단층 또는 복합층을 재료에 이용한다. 풀로팅 전극과 제1 또는 제2도전층 사이에 형성되어 있는 절연막은 Si, O, N 중 1또는 그 이상의 원소를 구성 원소로 하는 유전체, 이 유전체에 H, F ,C1 등을 첨가한 유전체, 비도핑(undoped) 비정질 실리콘, 비정질 실리콘, A1, Cu, Ti, W, Mo 등의 산화물로 이루어지는 금속 산화막 등을 재료로 하고 있다. 이상 설명한 바와 같이, 도전층에 끼워진 안티퓨즈막인 얇은 고 저항막 또는 절연막 외에, 도전 재료로 이루어지는 제3전극인 플로팅 전극을 더 끼움으로써, 프로그램 전압을 요구되는 크기로 변경시킴과 동시에, 비프로그램 상태에서는 저 용량으로 할 수 있다. 또, 한 개의 배선층만으로 안티퓨즈 소자를 형성할 수 있기 때문에, 배선의 자유도를 크게 할 수 있다. 또한, 종래보다도 절연 파괴 후의 안티퓨즈 소자의 저항을 떨어뜨릴 수 있기 때문에, 고속 FPGA를 실현할 수 있다. 또, 비파괴 상태의 안티퓨즈 소자의 리크 전류 및 용량등을 떨어뜨리는 것도 가능하다.
이상의 실시예에서는 FPGA에 적용하여 설명하였지만, 본 발명은 이 FPGA에만 적용되는 것은 아니다. 그 외에 반도체 장치에도 당연히 적용할 수 있다. 예를 들면, 안티퓨즈 소자는 비가역적으로 프로그램 상태로 할 수 있기 때문에, PROM에서의 퓨즈 ROM과 같이 사용할 수 있다. 다음에, 제7도를 참조하여 본 발명을 메모리에 적용한 제3실시예를 설명한다. 제7도는 본 발명의 안티퓨즈 소자를 조립하여, 실리콘 반도체 기판에 형성된 EPROM의 평면도이다. 비트선(D1, D2, D3, ...) 및 워드선(G1, G2, G3, ...)이 각각 복수 격자 형상으로 형성되고, 이들의 교점에 메모리 소자가 설치되어 있다. 게이트선 사이에는 소스선(S1, S2, S3, ...) 평행하게 형성되어 있다. 그리고, 각 메모리 소자의 드레인과 비트선 사이에는 안티퓨즈 소자 A(A11, A12, A21, ...)이 형성되어 있다. 이 메모리에서는 안티퓨즈 소자가 프로그램 상태 (온)인지, 비프로그램 상태 (오프)인지로 1 인지 0인지를 구별한다. 예를 들면, 안티퓨즈 소자 A22를 파괴하여 프로그램(온) 상태로 하는 경우, S2를 OV(접지)로 하고, D2를 Vpp(파괴 전압)로 상승시키고, G2에 임계값 전압 Vth 이상의 전압을 걸어 메모리 소자의 트랜지스터를 온 시킨다.
이상의 상태에 프로그램을 행한 EPROM 메로리를 판독하는 것은, 소스선 S1, S2, ...을 접지하고, 비트선 D1, D2, ...에 판독 전압(~5V)를 인가하며, 순차 워드선 D1, D2, ...에 게이트 전압을 인가하여 메모리 소자의 트랜지스터를 온 시킴과 동시에, 드레인 전류가 흐르는지의 여부, 또는 D2의 전위를 모니터한다.
또한, 본원 청구의 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와 같이, 본 발명에서는 제1 및 제2전극인 도전층에 끼워진 얇은 고저항막 또는 절연막의 안티퓨즈막외에 제3전극인 플로팅 전극을 더 끼움으로써, 프로그램 전압을 요구되는 크기로 변경시킴과 동시에 비프로그램 상태에서는 저 용량으로 할 수 있다.

Claims (14)

  1. 기판 상에 형성되는 안티퓨즈 소자(anti-fuse element)에 있어서, 상기 기판 상에 형성된 절연층; 상기 절연층 상에 형성된 적어도 2개의 배선-상기 적어도 2개의 배선의 선정된 부분이 노드에서 서로 근접해 있고, 상기 적어도 2개의 배선은 선정된 부분을 갖는 제1배선과 선정된 부분을 갖는 제2배선을 포함함-; 상기 노드에서 상기 2개의 배선 상에 형성된 유전성 안티퓨즈막; 및 제1단 및 제2단을 포함하며 전원(potential source)과 직접 접촉되지 않는 상기 노드에서 상기 적어도 2개의 배선의 상기 선정된 부분을 오버랩하도록 상기 유전성 안티퓨즈막 상에 형성된 플로팅 전극을 구비하고, 상기 적어도 2개의 배선 양단에 파괴 전위차(destructive electric potential difference)를 인가함으로써, 상기 유전성 안티퓨즈막이 파괴(bresakdown)되고, 상기 플로팅 전극과 상기 적어도 2개의 배선 각각의 사이에 도전로(conductive path)가 각각 형성되며; 상기 유전성 안티퓨즈막과 상기 제1배선의 상기 선정된 부분을 오버랩하는 상기 제1단에 의해 제1캐패시터가 형성되고, 상기 유전성 안티퓨즈막과 상기 제2배선의 상기 선정된 부분을 오버랩하는 상기 제2단에 의해 제2 캐패시터가 형성되며, 상기 각 캐패시터들이 각각의 오버랩 영역에 대응하는 값을 갖는 것을 특징으로 하는 안티퓨즈 소자.
  2. 제1항에 있어서, 상기 캐패시터들의 각각의 값은 동일하지 않은 것을 특징으로하는 안티퓨즈 소자.
  3. 제1항에 있어서, 상기 캐패시터들의 각각의 값은 동일한 것을 특징으로 하는 안티퓨즈 소자.
  4. 제1항에 있어서, 상기 유전성 안티퓨즈막은 Si와 N을 포함하는 Si 화합물 및 Si와 O를 포함하는 화합물 중 적어도 하나를 포함하는 것을 특징으로 하는 안티퓨즈 소자.
  5. 제1항에 있어서, 상기 유전성 안티퓨즈막은 H, F, C1 중 적어도 하나를 더 포함하는 것을 특징으로 하는 안티퓨즈 소자.
  6. 제1항에 있어서, 상기 유전성 안티퓨즈막은 비도핑(undoped) 비정질 실리콘, 비도핑 다결정 실리콘, 및 A1, Cu, Ti, W, Mo 중 하나를 포함하는 산화 금속막으로 이루어진 그룹에서 선택된 물질을 포함하는 것을 특징으로 하는 안티퓨즈 소자.
  7. 제1항에 있어서, 상기 플로팅 전극은 도핑된(doped) 비정질 실리콘, 도핑된 다결정 실리콘, 저저항 금속, 내화 금속(refractory metal), 저저항 금속과 반내화 금속(antirefractory metal)의 합금, 저저항 금속의 실리사이드, 및 내화 금속의 실리사이드로 이루어진 그룹에서 선택된 물질을 포함하는 것을 특징으로 하는 안티퓨즈 소자.
  8. 제1항에 잇어서, 상기 적어도 2개의 배선의 팁(tip)들은 서로 직선을 따라 근접해 있고, 상기 플로팅 전극 아래의 상기 유전성 안티퓨즈막으로 피복되어 있는 것을 특징으로 하는 안티퓨즈 소자.
  9. 제1항에 있어서, 상기 적어도 2개의 배선의 팁들은 상기 노드에서 서로 근접해 있고, 상기 플로팅 전극 아래의 상기 유전성 안티퓨즈막으로 피복되어 있는 것을 특징으로 하는 안티퓨즈 소자.
  10. 제9항에 있어서, 상기 2개의 배선 중 제1배선의 상기 팁과 상기 플로팅 전극 사이의 제1 용량(capacitance)은 상기 2개의 배선 중 제2배선의 상기 팁과 상기 플로팅 전극 사이의 제2용량과 동일한 것을 특징으로 하는 안티퓨즈 소자.
  11. 제9항에 있어서, 상기 적어도 2개의 배선은 서로 대략 직각으로 각각배향되는 것을 특징으로 하는 안티퓨즈 소자.
  12. 제9항에 있어서, 상기적어도 2개의 배선 중 하나의 배선은 상기 적어도 2개의 배선 중 다른 하나의 배선과 실질적으로 수직을 이루는 것을 특징으로 하는 안티퓨즈 소자.
  13. 제1항에 있어서, 상기 적어도 2개의 배선 중 하나의 배선의 팁은 상기 를로팅 전극 아래의 상기 유전성 안티퓨즈막으로 피복되는 인접 영역 내의 상기 적어도 2개의 배선 중 다른 하나의 배선의 일부에 근접해 있는 것을 특징으로 하는 안티퓨즈 소자.
  14. 제1항에 있어서, 상기 적어도 2개의 배선의 각각의 일부는 상기 노드에서 실질적으로 서로 평행하게 근접해 있고, 상기 플로팅 전극 아래의 상기 유전성 안티퓨즈막으로 피복되어 있는 것을 특징으로 하는 안티퓨즈 소자.
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