JP2018055742A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】面積の小さいワンタイムプログラマブル半導体記憶装置を提供する。
【解決手段】ＣＭＯＳプロセスで寄生的にできるＰＮＰＮを利用し、両端以外のＮ、もしくは両端以外のＰをフローティング状態にすることで、ＰＮＰＮ電流が流れるようにし、ＰＮＰＮの一端に接続された抵抗又はＰＮ接合部を、この電流を利用して熱破壊することにより記憶素子として機能させる。フローティング状態とするＮ又はＰとＶＤＤ間はノーマリーＯＮのスイッチで接続され、ＰＮＰＮ電流を流す際にＯＦＦとする。
【選択図】図１

Description

本発明は、ＰＮＰＮを用いた、ワンタイムプログラマブル不揮発性半導体記憶装置に関する。
現在の半導体装置の中で記憶素子は、様々なところで使われている。その中でも、電源をＯＦＦしても記憶データが失われず、データ書込が１回しかできないものを一般的に、ワンタイムプログラマブル不揮発性記憶素子と呼ぶ。以降では、このワンタイムプログラマブル不揮発性記憶素子をＯＴＰと呼ぶことにする。ＯＴＰは、半導体産業において、一般的に使われている略称である。ＯＴＰは、半導体装置において、データ保管や、トリミング等の用途に、様々なところで使われている。
特開２００９−１４７００２号公報
ＯＴＰには、大別して２種類の方式が存在する。
まず１つめは、Ｆｌｏａｔｉｎｇ Ｇａｔｅに電荷を蓄えることで書込を行うＦｌｏａｔｉｎｇ Ｇａｔｅ型のＯＴＰである。これは、誤書込に弱いという課題を有する。例えば、データ読出時に、Ｆｌｏａｔｉｎｇ Ｇａｔｅを有するトランジスタのソース、ドレイン間に大きな電圧が印加されると、チャネルホットエレクトロンが発生し、これがＦｌｏａｔｉｎｇ Ｇａｔｅに注入されて、データを読み出したいだけなのに、データが書き込まれてしまうという誤書込が容易に起こりえる。この点が最大の短所である。
２つめは、大電流を流して、接合や抵抗を熱破壊させる熱破壊型のＯＴＰである。このタイプには色々な方式が存在するが、どれも熱破壊を引き起こすために、Ｆｌｏａｔｉｎｇ Ｇａｔｅ型よりも大きな電流を必要とする。これは、熱破壊させるために大きな電力を必要とするからである。大きな電流を流すためには、その経路の配線やトランジスタの幅を大きくしなければならない。そのため面積が大きくなるという短所を有する。その代わり、Ｆｌｏａｔｉｎｇ Ｇａｔｅ型に較べて、誤書込が殆ど生じないという長所を有する。
参考文献１は、熱破壊型のＯＴＰに関するものであるが、一般的な熱破壊型のＯＴＰと同じで、面積が大きいという課題を有する。本発明は、上記課題に鑑みてなされ、面積の小さい熱破壊型のＯＴＰを提供するものである。
本発明は、上記課題を解決するため、第一のＰ型領域内に形成された第二のＮ型領域と、第一のＮ型領域内に形成された第二のＰ型領域を有し、第一のＰ型領域は、ＶＳＳに電気的に接続されており、第二のＰ型領域は、抵抗を間にはさんで、ＶＤＤに接続されており、第一のＮ型領域は、スイッチを間にはさんで、ＶＤＤに接続されており、前記スイッチをＯＮすると、第一のＮ型領域はＶＤＤに電気的に接続され、前記スイッチをＯＦＦすると、第一のＮ型領域はフローティング状態になり、前記スイッチをＯＮした状態で、第二のＮ型領域から電流注入した場合には、データの書込が行われず、前記スイッチをＯＦＦした状態で、第二のＮ型領域から電流注入した場合には、ＰＮＰＮ電流が流れることを利用してデータの書込が行われることを特徴とする不揮発性半導体記憶装置を提供する。
本発明では、半導体基板中のＰＮＰＮに大きな電流を流すか、流さないかを制御することで、ＯＴＰを実現している。
本発明ではデータの書込みに比較的大きな電流が必用であるが、その経路の大半は、半導体基板中なので、その分、トランジスタチャネルと配線の幅を必要とする箇所が少ない。そのため、従来技術よりも小さい面積のＯＴＰが得られる。
また、本発明のＰＮＰＮを構成する一方のＰＮは、本発明の記憶装置の有無とは関係なく、大半の半導体装置が有しているＥＳＤ保護素子で代替できる。その点でも従来技術よりも小さい面積のＯＴＰが得られる。
（Ａ）は本発明の実施例であるＯＴＰの模式断面図、（Ｂ）は（Ａ）を理解し易くするための概略図である。 端子とＥＳＤ保護素子示す図である。 プルダウン抵抗を追加した本発明のＯＴＰ示す図である。 書込み禁止機能を有する本発明のＯＴＰ示す図である。 書込可否回路示す図である。 第一のＰ型領域と第二Ｎ型領域を共通とする２セルのＯＴＰ示す図である。 蛇型の抵抗示す図である。 インターコネクトを利用した抵抗示す図である。 第一のＮ型領域と第二のＰ型領域の平面図である。 従来例を示す図である。
以下では発明を実施するための形態を実施例に沿って説明する。
図１（Ａ）および（Ｂ）を用いて、本発明の効果を説明する。図１（Ａ）は本発明の実施例１の模式断面図である。図１（Ｂ）は図１（Ａ）を理解し易くするための概略図である。ＰＮＰＮ以外は、一般的な電気回路図として書いている。ＰＮＰＮは２組のＰＮダイオードでは正確に表現できないので、図１（Ｂ）のような記載方法にしている。
本実施例のＯＴＰは、半導体基板に設けられた、互いに接している第一のＰ型領域１３と第一のＮ型領域１２と、
第一のＰ型領域１３内に形成された第二のＮ型領域１４と、
第一のＮ型領域１２内に形成された第二のＰ型領域１１を有し、
第一のＰ型領域１３は、ＶＳＳ端子１に電気的に接続されており、
第二のＰ型領域１１は、抵抗４を間にはさんで、ＶＤＤ端子２に接続されており、
第一のＮ型領域１２は、スイッチ１６を間にはさんで、ＶＤＤ端子２に接続されており、
スイッチ１６をＯＮすると、第一のＮ型領域１２はＶＤＤ端子２に電気的に接続され、
スイッチ１６をＯＦＦすると、第一のＮ型領域１２はフローティング状態になるように構成されている。
スイッチ１６は、ＰＭＯＳのソース領域７とＰＭＯＳのドレイン領域９とＧａｔｅ電極５とＮＷＥＬＬ８から成るＰＭＯＳトランジスタで構成される。ＮＷＥＬＬ８はＮ型高濃度領域６を介してＶＤＤ端子２に電気的に接続している。ＰＭＯＳのドレイン領域９と第一のＮ型領域１２は、Ｎ型高濃度領域１０を介して、電気的に接続されている。第一のＰ型領域１３は、同じ極性のＰ型高濃度領域１５を介して、ＶＳＳ端子２に電気的に接続されている。第二のＮ型領域１４は、ＩＯ端子３に電気的に接続されている。ここで、ＩＯ端子という表現は、ＶＤＤ、ＶＳＳのような電源以外の電位を印加できる端子という意味で用いている。
前記スイッチ１６をＯＦＦした状態で、ＩＯ端子３から電流注入する。これは、前記１１，１２，１３，１４から成るＰＮＰＮにおいて、Ｐに挟まれたＮ（１２）をフローティング状態として、右端のＮ（１４）から順方向電流を流し込んだことに相当する。左端のＰ（１１）は、抵抗４を介しているが、ＶＤＤ電位であり、右から２番目のＰ（１３）はＶＳＳであり、右端のＮ（１４）は、ＶＳＳよりも低い電位になるので、このＰＮＰＮはＯＮして、ＰＮＰＮ電流が流れるようになる。この電流は、ラッチアップ電流とも呼ばれるもので、半導体基板を流れる大きな電流である。この電流を利用して、抵抗４を熱破壊せしめる。
一方、前記スイッチ１６をＯＮした状態で、ＩＯ端子３から電流注入する。これは、前記１１，１２，１３，１４から成るＰＮＰＮにおいて、Ｐに挟まれたＮ（１２）と、左端のＰ（１１）をＶＤＤにし、右から２番目のＰ（１３）をＶＳＳにした状態で、右端のＮ（１４）をＶＳＳよりも低い電位にして、右端のＮから順方向電流を注入したことに相当する。この場合、Ｐに挟まれたＮ（１２）と左端のＰ（１１）から成るＰＮ接合が順方向ではないため、ＰＮＰＮがＯＮしない。正確には、ＰＮＰＮ間に電流が流れるが、その電流は、スイッチ１６がＯＦＦしている場合に較べて通常１桁以上低く、通常、ＰＮＰＮはＯＮしていないと言われる状態である。また、ラッチアップ電流は流れないとも言われる。そのため、抵抗４は熱破壊しない。
前記スイッチ１６をＯＮした状態で、ＩＯ端子３から電流注入する場合について、もう少し詳しく述べる。ＩＯ端子３が接続されている第二のＮ型領域１４に注入された電流の一部が、第一のＮ型領域１２に達する。この一部は第一のＮ型領域１２で捕獲され、残りは第一のＮ型領域１２を素通りして、第二のＰ型領域１１に達する。
第一のＮ型領域１２で捕獲された電流はスイッチ１６を介して、ＶＤＤに流れる。そのため、第一のＮ型領域の電位は、ＶＤＤよりも「スイッチ１６のＯＮ抵抗×スイッチ１６を流れる電流」分だけ低下する。
また、第二のＰ型領域１１に達した電流は、抵抗４を介して、ＶＤＤに流れる。そのため、第二のＰ型領域の電位は、ＶＤＤよりも「抵抗４×抵抗４に流れる電流」分だけ低下する。
第一のＮ型領域１２の電位が、第二のＰ型領域１１の電位よりも０．６Ｖ以上低くなると、このＰＮダイオードに順方向電流が流れるので、前記ＰＮＰＮがＯＮして、ラッチアップ電流が流れるようになる。０．６Ｖ以上低くならない場合は、第二のＰ型領域１１、第一のＮ型領域１２から成るＰＮダイオードに順方向電流が流れないため、ＰＮＰＮはＯＮしない。ただし、第二のＮ型領域１４に注入された電流の一部は第二のＰ型領域１１に達するので、ＰＮＰＮ間に電流は流れる。
本発明では、スイッチ１６がＯＮの場合、ＰＮＰＮがＯＮしないようにするために、例えば、第一のＮ型領域１２で捕獲された電流と第二のＰ型領域１１に達した電流が等しい場合、スイッチ１６のＯＮ抵抗を抵抗４の抵抗値以下に設定する。
第一のＮ型領域１２の濃度が濃いと、第二のＰ型領域１１に達する電流の割合は低下する。このように電流の相対比がプロセスによって変わるので、本発明を採用するプロセスに応じて、抵抗値を変える必要がある。しかし、これは、先に述べたような半導体の一般知識があれば設定できる類のものである。
以上では、スイッチ１６のＯＮ／ＯＦＦを切り替えることで、抵抗４を選択的に破壊したり、破壊しなかったりすることが出来るということを説明した。抵抗が破壊されると抵抗はＯＰＥＮ、もしくは抵抗値が１桁以上上がる。このように抵抗の抵抗値を変化させることで抵抗をＯＴＰとして利用する方法は、広く使われているので、ここでは説明を省略する。
さらに、ここで述べたスイッチ１６は、第一のＮ型領域とＶＤＤの間の電気抵抗を制御できる機能を有するものであれば実現できるものであり、本実施例で述べたＰＭＯＳに限定されるものではない。例えばＮＭＯＳで実現することも可能であり、それによって本発明の本質が失われるものではない。
本発明の機構を正しく理解するために、第一のＮ型領域１２をフローティング状態にて、ＩＯ端子３から第二のＮ型領域１４に注入する電流を０ｍＡから−１００ｍＡに徐々に増やしていく場合に起きる現象を説明する。注入した電流は第一のＮ型領域１２に達し、このＮ型領域で捕獲されるが、このＮ型領域がフローティング状態であるため、第一のＮ型領域１２の電位はＶＤＤ電位から下がる。注入する電流を増していくと、第二のＰ型領域１１と第一のＮ型領域１２から成るＰＮ接合に順方向電流が流れ出す。更に注入する電流を増すと、この順方向電流が更に増える。この順方向電流の一部は、第一のＰ型領域１３で捕獲される。そうすると第一のＰ型領域１３の電圧が上昇する。注入電流が増すに従って、この電圧上昇が大きくなり、ＩＯ端子に接続されているＮ型領域と、ＶＳＳに接続されているＰ型領域との間がさらに順方向になるので、第二のＰ型領域１１と第一のＮ型領域１２とＶＳＳに接続されているＰ型領域１３とＩＯ端子に接続されているＮ型領域１４からなるＰＮＰＮがＯＮする。これは、電源間のラッチアップがＯＮすることに相当する。ここで説明に用いたＩＯ端子に接続されたＮ型領域は、第一のＰ型領域１３の中にあるＶＳＳに接続されたＮ型領域であっても良く、このようなＮ型領域はＮ型トランジスタを有する半導体装置のほぼ全てが有するものである。先に述べた、１１、１２、１３、１４から成るＰＮＰＮがＯＮしただけでは、抵抗４が熱破壊せず、この電源間のラッチアップが起きて抵抗４に更に大電流が流れて、抵抗４が熱破壊するように設定することは容易である。いずれにせよ、１１、１２、１３、１４から成るＰＮＰＮがＯＮする必要性がある。
本発明の本旨は、スイッチ用いて、第一のＮ型領域１２とＶＤＤ間の抵抗を制御することで、ＰＮＰＮのＯＮ／ＯＦＦを制御する点にある。スイッチをＯＦＦして、第一のＮ型領域をフローティング状態にすると、これまで述べてきたが、これは、スイッチがＯＦＦして、完全にＯＰＥＮになることを要求しているものではない。トランジスタのスイッチのＯＮ／ＯＦＦも正確に言えば、ＯＮ時とＯＦＦ時の抵抗値の比が一般に１０の６乗以上であることを意味しており、ＯＦＦでも電流は流れている。よって、ＯＮ／ＯＦＦとは信号が「伝わる／伝わらない」を示す便宜的なものである。つまり、フローティング状態とは、電流等の外乱要因によって、ＶＤＤ電位から容易に離れることを意味している。
半導体装置は、一般にＥＳＤ試験に合格する必要がある。これに合格するために、半導体装置では、多くの端子にＥＳＤ保護素子と呼ばれる素子を接続している。ＥＳＤ保護素子には、ゲートをグラウンドレベルに固定したＧＧＮＭＯＳ、ＰＮダイオード、ＮＰＮバイポーラのいずれかが用いられることが多い。
図２は、ＥＳＤ保護素子としてＧＧＮＭＯＳを用いた場合の、端子とＧＧＮＭＯＳの平面図である。ＧＧＮＭＯＳのソースと基板はＶＳＳ端子１に接続されており、もう一方の端子５はＧＧＮＭＯＳのドレインに接続されている。ゲート４０はグラウンドレベルに固定されている。前記規格試験に合格するために、ＧＧＮＭＯＳのチャネル幅は数１００ｕｍになることが多く、図２のように櫛型に配置されることが多い。保護素子全体は、ＶＳＳ電位のＰ型高濃度領域１５で囲まれている。以上は、最も一般的な配置である。
この構造の場合、図１Ａ、図１ＢのＩＯ端子３は、図２の左側の端子に、第二のＮ型領域１４は、図２のＧＧＮＭＯＳのドレインに、Ｐ型高濃度領域１５は、図２のＧＧＮＭＯＳを囲むＰ型高濃度領域に相当する。よって、本発明のＯＴＰを搭載しなくても当初から存在する端子とＧＧＮＭＯＳを、本発明のＯＴＰに利用することができる。本発明のＯＴＰを搭載する場合、図１Ａの第二のＮ型領域１４、Ｐ型高濃度領域１５領域をＯＴＰ用途として追加搭載する必要がない。これは、面積を小さくしたい半導体装置としては大きなメリットである。
ＥＳＤ保護素子として、ＧＧＮＭＯＳの代わりに大きなＰＮダイオードや、ＮＰＮバイポーラが搭載されることも多い。これらの場合でも、端子に大きなＮ型領域が接続されており、ＥＳＤ保護素子は、ＶＳＳ電位の高濃度のＰ型領域で囲まれることが殆どである。よって、これらの場合も含めて、本発明のＯＴＰを搭載しなくても存在する端子とそのＥＳＤ保護素子を、本発明のＯＴＰに利用することができる。
半導体装置は、一般にＥＳＤ試験の他に、ラッチアップ試験に合格する必要がある。ラッチアップ試験では、ＶＤＤ、ＶＳＳを与えた状態で、電源以外の端子に±１００ｍＡの電流を注入しても壊れないことを要求している。そのため、一般の半導体装置の電源以外の端子から±１００ｍＡの電流を注入しても壊れないように作られている。よって、特段の対策を追加しなくても、本発明のＯＴＰの書込において、ＩＯ端子３から−１００ｍＡの電流を注入しても、書込を意図したＯＴＰセル以外は、どこも壊れない。ここでわざわざどこも壊れないと述べているのは、通常意図しないラッチアップが起きると、壊れて欲しくない箇所が熱破壊することが多いからである。
本発明のＯＴＰを搭載しなくても存在する端子とそのＥＳＤ保護素子を利用する場合、近くに配置できないので、第一のＰ型領域１３が長くなって、第一のＮ型領域１２から第二のＮ型領域１４までが遠くなる。遠くなるにつれて、第二のＮ型領域１４から電流を注入した際に、第一のＮ型領域１２まで達する割合が次第に減るので、ＰＮＰＮがＯＮしなくなるかもしれないという懸念が生じる。これについては、１００ｕｍ離れていてもＰＮＰＮがＯＮすることを確認しているので、兼用化する場合の妨げにはならない。
ここでは、ＥＳＤ保護素子として、ＧＧＮＭＯＳ、ＰＮダイオード、ＮＰＮバイポーラについて述べたが、これらに限定されるものではない。
また、ＥＳＤ保護素子だけではなく、Ｎ型ＭＯＳのドレインが端子に接続された出力トランジスタでも本発明のＯＴＰの一部と兼用化できる。これは、Ｎ型ＭＯＳとＧＧＮＭＯＳはゲート配線が異なるだけで、他は同じ構造だからである。また、ＮＰＮバイポーラが出力トランジスタとして用いられている場合も同様である。
実施例１におけるスイッチ１６をノーマリーＯＮにしておくと、例えば、前記スイッチを制御する端子がＯＰＥＮになったとか、途中の配線経路にて異常が起きた等の場合でも、確実にスイッチをＯＮしておくことが出来る。このように書き込みを行う時以外は、確実にスイッチをＯＮしておくことで、何らかの異常が起きた場合でも誤書き込みが起きる可能性をより小さくすることができる。
ノーマリーＯＮの実現手段は、図３に示すように、スイッチ１６のゲートとＶＳＳの間に抵抗１７を入れることで実現できる。このような抵抗１７は、電位をＬｏレベルに下げるので、プルダウン抵抗と呼ばれることが多い。
この抵抗１７を入れた場合でも、書込の際には、スイッチ１６はＯＦＦする必要があるので、このＯＦＦ動作を妨げない程度の抵抗値にする必要がある。
書き込み禁止機能を担うＯＴＰセルを搭載すると、書込後の誤書き込みをより確実に防ぐことができる。この実現手段を図４に従って説明する。
図４は、データ保持用のＯＴＰセルを２個搭載している場合の図である。一方は、１１Ｐ、１２Ｐ、１３Ｐ、１４Ｐから成るＰＮＰＮとＰＮＰＮのＯＮ／ＯＦＦを制御するスイッチ１６Ｐと抵抗４Ｐから構成される。もう一方も同様の構成であり、１１Ｑ、１２Ｑ、１３Ｑ、１４Ｑから成るＰＮＰＮとＰＮＰＮのＯＮ／ＯＦＦを制御するスイッチ１６Ｑと抵抗４Ｑから構成される。
書込可否回路からの信号が、Ｈｉである場合、書込禁止モードになり、Ｌｏである場合、書込可能モードになる。まず、書込可能モードについて説明する。書込可否回路からの信号がＬｏの場合、書込可否回路からの信号を入力とするＰＭＯＳ１８ＰとＰＭＯＳ１８Ｑは、共にＯＮする。そのため、選択回路からの信号が、ＰＮＰＮのＯＮ／ＯＦＦを制御するスイッチ１６Ｐ、１６Ｑに伝わるようになる。
また、ＰＮＰＮのＯＮ／ＯＦＦを制御するスイッチ１６Ｐ、１６Ｑの入力は、実施例３で説明した、ノーマリーＯＮを実現するために、抵抗１７Ｐ、１７Ｑを介して、ＶＳＳに接続されている。ただし、この抵抗１７Ｐ、１７Ｑの抵抗値が小さすぎると、選択回路からの信号Ｈｉがスイッチ１６Ｐ、１６Ｑに正しく伝わらなくなるので、Ｈｉ信号が正しく伝わるような大きさの抵抗にしている。
選択回路からの信号がＨｉの場合、実施例１で説明したように、第一のＮ型領域１２はフローティング状態になるので、書込される。一方、選択回路からの信号がＬｏの場合、第一のＮ型領域１２はＶＤＤ電位になるので、書き込みされない。このように、書込可能モードでは、選択回路からの信号に応じて、書込を意図するＯＴＰセルにだけ、書込を行うことが出来る。
次に、書込禁止モードについて説明する。書込可否回路からの信号がＨｉの場合、ＰＭＯＳ１８Ｐ、１８ＱはＯＦＦするので、選択回路とＰＮＰＮを制御するスイッチの入力との間は、電気的に接続されていない状態になる。ＰＮＰＮを制御するスイッチの入力は、抵抗を介してＶＳＳに接続されているので、選択回路からの信号が何であろうとも、ＰＮＰＮを制御するスイッチはＯＮ状態になる。そのため、選択回路からの信号が何であろうとも、第一のＮ型領域１２はＶＤＤに接続された状態になる。そのため、選択回路からの信号が何であろうとも、ＯＴＰに書込ができない。
次に、書込可否回路の実現手段について、図５に従って説明する。書込可否回路は、１個のＯＴＰセルを有しており、このＯＴＰは、１１Ｘ、１２Ｘ、１３Ｘ、１４Ｘから成るＰＮＰＮとＰＮＰＮのＯＮ／ＯＦＦを制御するスイッチ１６Ｘと抵抗４Ｘから構成される。実施例１との違いは、抵抗４ＸとＶＤＤの間にＰＭＯＳ１９が挿入されていることである。ＰＭＯＳ１９が、実施例１で述べたＰＮＰＮをＯＮさせることで書き込む機構を妨げないように、ＰＭＯＳ１９のＯＮ抵抗を充分に小さくしておく。
入力からの信号がＬｏの場合、インバータ２４の出力はＨｉなので、ＮＭＯＳ２１、２２はＯＮし、ＰＭＯＳ１９はＯＦＦする。抵抗２３の抵抗値を、抵抗４ＸとＮＭＯＳ２１のＯＮ抵抗とＮＭＯＳ２２のＯＮ抵抗の総和の抵抗値よりも大きくしておく。そうすれば、この時、出力の電位は、Ｌｏになる。そのため、書込可能モードになる。
入力からの信号がＬｏの場合、ＰＮＰＮを制御するスイッチ１６ＸがＯＮになるので、書込可否回路内のＯＴＰには書き込みされない。
入力からの信号がＨｉの場合、インバータ出力はＬｏなので、ＮＭＯＳ２１、２２はＯＦＦする。よって、抵抗４Ｘと第二のＰ型領域は、ＶＳＳに電気的に接続されていない。抵抗２３と抵抗４Ｘの間は、電気的に接続されていない。以上から、出力はＨｉになるので、書込禁止モードになっている。
また、入力からの信号がＨｉの場合、ＰＮＰＮを制御するスイッチ１６ＸがＯＦＦになるので、書込可否回路内のＯＴＰは書込が可能な状態になっている。
以上をまとめると、入力からの信号がＬｏの場合、書込可否回路内のＯＴＰは書込出来ない状態になるが、データ保持用のＯＴＰは、書込可能状態になる。反対に、入力からの信号がＨｉの場合、書込可否回路内のＯＴＰは書込出来る状態になるが、データ保持用のＯＴＰは、書込できない状態になる。
入力からの信号がＨｉの状態にて、第二のＮ型領域１４Ｘから−１００ｍＡの電流注入を行うと、抵抗４Ｘが熱破壊される。これは、書込可否回路内のＯＴＰに書込がなされたことを意味する。書込可否回路内のＯＴＰに書込がなされると、抵抗４ＸがＯＰＥＮ状態になるので、入力からの信号が何であろうと、出力はＨｉになり、書込禁止モードになる。
以上、データ保持用のＯＴＰセルが２個の場合について説明したが、この説明から、ＯＴＰセルが３個以上の場合について拡張することも容易である。以上の説明は、ＯＴＰを有する書込禁止機能の実現手段の一例である。書込禁止機能の実現手段は本発明の本旨ではないので、本発明が、ここで説明した実現手段に限定されるものではない。
本発明の実施例であるＯＴＰセルを複数搭載する半導体装置において、第一のＰ型領域と第二のＮ型領域は、複数のＯＴＰ素子で共通とする。このようにすることで、書込を意図するＯＴＰセルにだけ書き込みが出来る。
図６を用いてこの理由を説明する。図６は、ＯＴＰセルを２個有する場合である。スイッチ１６は本発明のＯＴＰで必要であるが、図示しなくても説明できるので、図６では省略している。
２セルのＯＴＰの一方は、抵抗４Ａ、第二のＰ型領域１１Ａ、第一のＮ型領域１２Ａ、第一のＰ型領域１３、第二のＮ型領域１４から成る。もう一方のＯＴＰセルは、抵抗４Ｂ、第二のＰ型領域１１Ｂ、第一のＮ型領域１２Ｂ、第一のＰ型領域１３、第二のＮ型領域１４から成る。第一のＰ型領域と第二のＮ型領域は、２セルで共通である。
この２セルのＯＴＰにおいて、第一のＮ型領域１２Ａをフローティング状態とし、もう一方の第一のＮ型領域１２ＢをＶＤＤにする。これは、実施例４のような手法で可能である。この状態にて、共通の第二のＮ型領域１４から−１００ｍＡの電流を注入する。複数の抵抗が並列に接続されている場合、流れる電流は、電流＝電圧／抵抗の関係に従って、配分される。
そのため、１１Ａ、１２Ａには、１１Ｂ、１２Ｂよりもはるかに大きな電流が流れて、抵抗４Ａが、熱破壊する。一方、抵抗４Ｂには大電流が流れないため熱破壊しない。つまり、第一のＰ型領域１３と第二のＮ型領域を共通とする２セルのＯＴＰにおいて、選択的に書き込みができる。以上の説明から、３セル以上の場合についても容易に推測できる。
図７は、抵抗４の一例を示す平面図である。抵抗を直線形状ではなく二重に折り返したこの形状を蛇型と呼ぶことにする。一般に、抵抗に大電流が流れると発熱して、高温になる。この温度は周囲に伝わるので、周囲も高温になる。周囲も高温になるので、その分だけ抵抗の温度は低下する。そのため、周囲への熱伝導が大きいほど、熱破壊に必要な電流は大きくなる。
図７のような蛇型の場合、中心に位置する抵抗の周囲は、両端に位置する抵抗によって高温になる。そのため、中心に位置する抵抗は、両端に位置する抵抗よりも高温になる。そのため、直線形状の抵抗よりも熱破壊に必要な電流が小さくなる。
温度は、電力が大きいと上がり、放熱あるいは熱容量が大きいと下がる。電力は、電力＝電流×電圧＝電流の平方×抵抗で表される。熱容量は、同じ材質であれば、体積に比例する。
抵抗４をポリシリコンで構成すると、ポリシリコンはアルミあるいは銅などのメタルよりも抵抗率が大きいので、メタルよりも高抵抗な抵抗が作れる。そのためメタルよりも電力が大きくなる。また、メタルに較べて熱伝導率が低く放熱が小さい。どちらもより高温になる方向に働く。よって、抵抗４をより小さな電流で破壊することが可能になる。これは、書込に必要な電流が小さくなることを意味する。なお、本実施例を示す図は、材質を変えただけなので、省略している。
図８に従って説明する。３０Ａは配線層で、アルミや銅のようなメタル配線、もしくは、ポリシリコンから成る。３０Ｂは３０Ａとは異なる配線層で、アルミや銅のようなメタル配線、もしくは、ポリシリコン、もしくはシリコン基板である。両者は、インターコネクト３１で電気的に接続されている。このインターコネクトは、通称、ビアやコンタクトと呼ばれている。
このインターコネクトにはタングステンが用いられることが多く、タングステンは、アルミや銅よりも抵抗率が高いので、先の実施例７の説明に従えば、インターコネクトで抵抗４を形成すると、書込に必要な電流が小さくなる。図８の（ａ）図は、書込前のインターコネクト部を、同（ｂ）図は、インターコネクト部が熱破壊した場合を模式的に表している。
インターコネクトに用いられているタングステンの沸点は、配線層に用いられるアルミや銅よりも高い。そのため、インターコネクトが配線よりも高温になっても熱破壊せず、インターコネクトに接する配線領域が、インターコネクトからの熱で高温になり、インターコネクトよりも沸点が低いので、インターコネクトよりも先に、インターコネクトに接する配線領域が熱破壊することがある。図８の（ｃ）図は、この熱破壊を表す模式図である。
配線層がポリシリコンの場合、ポリシリコン自体も抵抗なので発熱し、メタルよりも放熱が小さいので、より小さい書込電流で、図８の（ｃ）図に示すように、インターコネクトに接する領域を熱破壊させることが可能になる。
第二のＮ型領域から−１００ｍＡの電流を注入すると、大電流なので、第一のＮ型領域の中の電位分布は、第一のＮ型領域の抵抗値が比較的高いために、均一ではなくなる。ＰＮＰＮがＯＮするためには、ダイオード順方向がＯＮする必要があるが、第一のＮ型領域の中の電位分布が不均一だと、ＰＮＰＮがＯＮするのに必要な電流がばらついてしまう。
また、図１（Ａ）にて、第二のＰ型領域に達する電流が、Ｎ型高濃度領域１０を通るか通らないかで、変わる。これは、濃度が異なると、電荷の捕獲率が変わるからである。これもばらつき要因になる。
そこで、図９に示すように、第二のＰ型領域１１を、Ｎ型高濃度領域１０で囲む。高濃度のＮ型領域は低抵抗なので、電位分布の均一性が増して、ばらつきが減少する。また、どちらの方向から電流が来ても、第一のＮ型領域を素通りして第二のＰ型領域に達する電流の比率が一定になる。
ＰＮＰＮがＯＮして、大電流が流れることを利用する本発明のＯＴＰにて、抵抗４が低抵抗だと、実施例７の原理に従って、抵抗４の温度があまり上がらず、代わりにＰＮ接合の面積が小さいと、ＰＮ接合部の温度が上がって、ＰＮ接合部が熱破壊する場合もある。第一のＰ型領域と第二のＮ型領域の間のＰＮ接合部あるいは第一のＮ型領域と第二のＰ型領域の間のＰＮ接合部がこれに当たる。
これまで、書き込み時に−１００ｍＡを注入すると述べてきたが、書き込みは−１００ｍＡ注入に限定されるものではない。これまで述べてきた実施例に従って、例えば、−１０ｍＡでも書き込めるように設計できるし、−１００ｍＡでは書き込めず、−２００ｍＡ注入しないと書き込めないようにも設計できる。
また、電流注入ではなく、−１Ｖ等の電圧印加でも、同様の書き込みができる。これは、電圧印加であっても、結果的に電流が注入されるからである。また、電圧は相対的なものであるから、第二のＮ型領域をグラウンドにつないで、第一のＰ型領域の電位をグラウンドから徐々に上げていくことでも、本発明で述べるＯＴＰの書き込みが出来る。
また、ＰＮＰＮの構成は、図１（Ａ）に限定されるものではない。例えば、Ｎ型の半導体基板にした場合についても、本発明の原理に従ったＯＴＰは、半導体に関わる技術者であれば容易に類推できる。
また、以上の説明では、ＶＤＤと第一のＮ型領域の間にスイッチを配置しているが、代わりに第一のＰ型領域とＶＳＳの間にスイッチを配置して、第一のＰ型領域をフローティング状態にし、第二のＰ型領域から電流注入することでも、本発明と同じ原理のＯＴＰが実現できる。
また、以上の説明では、ＰＮＰＮとＶＤＤの間に抵抗を配置しているが、本発明の原理に従えば、ＰＮＰＮ経路のどこに配置してもよい。
また、一般的なＣＭＯＳプロセスの中では、Ｐ型シリコン基板において、Ｎ型埋込層を作成し、Ｐ型シリコン基板から電気的に分離されたＰ型領域を作成し、その中にＮ型領域を作成することも多い。この構造を利用したＰＮＰＮ方式も容易に類推できる。
１：ＶＳＳ端子
２：ＶＤＤ端子
３：ＩＯ端子
４、４Ａ、４Ｂ、４Ｐ、４Ｑ、４Ｒ、４Ｘ：抵抗
５：ゲート電極
６：Ｎ型高濃度領域
７：ＰＭＯＳのソース領域
８：ＰＭＯＳを含むＮｗｅｌｌ
９：ＰＭＯＳのドレイン領域
１０：Ｎ型高濃度領域
１１、１１Ａ、１１Ｂ、１１Ｐ、１１Ｑ、１１Ｒ、１１Ｘ：第二のＰ型領域
１２、１２Ａ、１２Ｂ、１２Ｐ、１２Ｑ、１２Ｒ、１２Ｘ：第一のＮ型領域
１３、１３Ｐ、１３Ｑ、１３Ｒ、１３Ｘ：第一のＰ型領域
１４、１４Ｐ、１４Ｑ、１４Ｒ、１４Ｘ：第二のＮ型領域
１５：Ｐ型高濃度領域
１６、１６Ｐ、１６Ｑ、１６Ｒ、１６Ｘ：ＰＮＰＮを制御するスイッチ
１７、１７Ｐ、１７Ｑ：プルダウン抵抗
１８、１８Ｐ、１８Ｑ：ＰＭＯＳ
１９：ＰＭＯＳ
２１：ＮＭＯＳ
２２：ＮＭＯＳ
２３：抵抗
２４：インバータ
３０Ａ、３０Ｂ：配線
３１：インターコネクト
４０：ＧＧＮＭＯＳ

Claims (12)

  1. 半導体基板に設けられた第一のＰ型領域と、
    前記第一のＰ型領域と接する第一のＮ型領域と、
    前記第一のＰ型領域内に形成された第二のＮ型領域と、
    前記第一のＮ型領域内に形成された第二のＰ型領域を有し、
    前記第一のＰ型領域は、ＶＳＳに電気的に接続されており、
    前記第二のＰ型領域は、抵抗を間にはさんで、ＶＤＤに接続されており、
    前記第一のＮ型領域は、スイッチを間にはさんで、ＶＤＤに接続されており、
    前記スイッチをＯＮすると、前記第一のＮ型領域はＶＤＤに電気的に接続され、
    前記スイッチをＯＦＦすると、前記第一のＮ型領域はフローティング状態になり、
    前記スイッチをＯＮした状態で、前記第二のＮ型領域から電流注入した場合には、データの書込が行われず、
    前記スイッチをＯＦＦした状態で、前記第二のＮ型領域から電流注入した場合には、ＰＮＰＮ電流が流れることを利用してデータの書込が行われることを特徴とする不揮発性半導体記憶装置。
  2. 前記第二のＮ型領域が、ＥＳＤ保護素子もしくはＮ型出力トランジスタのＮ型領域であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記スイッチがノーマリーＯＮである請求項１または２に記載の不揮発性半導体記憶装置。
  4. 書き込み禁止モード機能を有する請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置が複数配置された不揮発性半導体記憶装置であって、前記第一のＰ型領域と前記第二のＮ型領域が、前記複数配置された半導体不揮発性記憶装置においてそれぞれ共通であることを特徴とする不揮発性半導体記憶装置。
  6. 前記データの書込において、前記抵抗が熱破壊することを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 前記抵抗が平面的に少なくとも二重以上に折り返されて配置されていることを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
  8. 前記抵抗がポリシリコンからなることを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置。
  9. 前記抵抗が異なる配線層を結線するインターコネクトから成ることを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
  10. 前記データの書込において、前記異なる配線層を結線するインターコネクトに接する配線領域が熱破壊することを特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 第二のＰ型領域が、第一のＮ型領域と同極性で高濃度のＮ型領域によって、平面的に囲まれていることを特徴とする請求項１乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
  12. 前記データの書込において、ＰＮ接合部が熱破壊することを特徴とする請求項１乃至５のいずれか１項あるいは請求項１１に記載の不揮発性半導体記憶装置。
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