JP2002064143A - フューズプログラム回路 - Google Patents
フューズプログラム回路Info
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- JP2002064143A JP2002064143A JP2001140279A JP2001140279A JP2002064143A JP 2002064143 A JP2002064143 A JP 2002064143A JP 2001140279 A JP2001140279 A JP 2001140279A JP 2001140279 A JP2001140279 A JP 2001140279A JP 2002064143 A JP2002064143 A JP 2002064143A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0817—Thyristors only
Abstract
(57)【要約】
【課題】 チップ面積の増大を防止して確実にフューズ
をプログラムすることが困難であった。 【解決手段】 高電位Ｖｐが供給される第１のノードＮ
１にはフューズＦ１、Ｆ２〜Ｆｎの一端が接続され、フ
ューズＦ１、Ｆ２〜Ｆｎの他端と電位Ｖｂが供給される
第２のノードＮ２との相互間には、サイリスタＳＲ１、
ＳＲ２〜ＳＲｎが接続される。デコーダ１１はフューズ
アドレス信号ＦＡＤＤに応じて制御信号Ｇ１１〜Ｇ１
ｎ、Ｇ２１〜Ｇ２ｎを発生する。サイリスタＳＲ１、Ｓ
Ｒ２〜ＳＲｎは、制御信号Ｇ１１〜Ｇ１ｎ、Ｇ２１〜Ｇ
２ｎにより１つが選択されてオンとされる。フューズを
プログラムした後、デコーダ１１の出力端はハイインピ
ーダンス状態とされ、サイリスタから直流電流が流れる
ことが防止される。
をプログラムすることが困難であった。 【解決手段】 高電位Ｖｐが供給される第１のノードＮ
１にはフューズＦ１、Ｆ２〜Ｆｎの一端が接続され、フ
ューズＦ１、Ｆ２〜Ｆｎの他端と電位Ｖｂが供給される
第２のノードＮ２との相互間には、サイリスタＳＲ１、
ＳＲ２〜ＳＲｎが接続される。デコーダ１１はフューズ
アドレス信号ＦＡＤＤに応じて制御信号Ｇ１１〜Ｇ１
ｎ、Ｇ２１〜Ｇ２ｎを発生する。サイリスタＳＲ１、Ｓ
Ｒ２〜ＳＲｎは、制御信号Ｇ１１〜Ｇ１ｎ、Ｇ２１〜Ｇ
２ｎにより１つが選択されてオンとされる。フューズを
プログラムした後、デコーダ１１の出力端はハイインピ
ーダンス状態とされ、サイリスタから直流電流が流れる
ことが防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体記憶
装置の冗長回路に適用され、不良アドレスを記憶するた
めのフューズやアンチフューズをプログラムするフュー
ズプログラム回路に関する。
装置の冗長回路に適用され、不良アドレスを記憶するた
めのフューズやアンチフューズをプログラムするフュー
ズプログラム回路に関する。
【０００２】
【従来の技術】半導体記憶装置は高密度化及び大容量化
されており、不良（defect）の無い半導体チップを製造
することは困難である。このため、一般に半導体チップ
の内部には不良を救済するための冗長回路が設けられて
いる。この冗長回路は、例えばワード線単位又はビット
線単位で複数のスペアセルを有している。半導体チップ
の一部に不良セルがある場合、この不良セルをスペアセ
ルに置き換えることにより不良セルを救済する。したが
って、半導体チップ及びウェハの歩留まりを向上するこ
とができる。
されており、不良（defect）の無い半導体チップを製造
することは困難である。このため、一般に半導体チップ
の内部には不良を救済するための冗長回路が設けられて
いる。この冗長回路は、例えばワード線単位又はビット
線単位で複数のスペアセルを有している。半導体チップ
の一部に不良セルがある場合、この不良セルをスペアセ
ルに置き換えることにより不良セルを救済する。したが
って、半導体チップ及びウェハの歩留まりを向上するこ
とができる。
【０００３】前記冗長回路は、不良アドレスを記憶する
ためのフューズを有している。従来、このフューズとし
て、レーザ光によりプログラムされるレーザフューズが
用いられていた。しかし、近時、電流を供給することに
より電流経路を切断してプログラムする電流切断型のフ
ューズや、電流を供給することにより電流経路を短絡し
てプログラムする電流短絡型のアンチフューズが用いら
れる傾向にある。これら電流切断型や電流短絡型のフュ
ーズをプログラムするためには、ほぼ１０Ｖの高電圧
で、１０ｍＡ程度と比較的大きな電流を流す必要があ
る。このようなフューズのプログラムは、例えば J.S.
Choi, et al., “Antifuse EPROM Circuit for Field P
rogrammable DRAM”, ISSCC Digest of Technical Pape
rs, pp. 406-407 に記載されている。
ためのフューズを有している。従来、このフューズとし
て、レーザ光によりプログラムされるレーザフューズが
用いられていた。しかし、近時、電流を供給することに
より電流経路を切断してプログラムする電流切断型のフ
ューズや、電流を供給することにより電流経路を短絡し
てプログラムする電流短絡型のアンチフューズが用いら
れる傾向にある。これら電流切断型や電流短絡型のフュ
ーズをプログラムするためには、ほぼ１０Ｖの高電圧
で、１０ｍＡ程度と比較的大きな電流を流す必要があ
る。このようなフューズのプログラムは、例えば J.S.
Choi, et al., “Antifuse EPROM Circuit for Field P
rogrammable DRAM”, ISSCC Digest of Technical Pape
rs, pp. 406-407 に記載されている。
【０００４】また、冗長回路は多くのフューズを有して
いる。デコーダと、このデコーダの出力信号に応じてオ
ン／オフするスイッチ回路は、複数のフューズからプロ
グラムすべきフューズを選択するために用いられる。こ
のデコーダは、フューズアドレス信号が供給されると、
このフューズアドレス信号に応じて、複数のフューズの
うちから１個のフューズを選択するための信号を出力す
る。この信号により対応するスイッチ回路がオンとさ
れ、このスイッチ回路に接続されたフューズに高電圧、
高電流が供給され、フューズがプログラムされる。
いる。デコーダと、このデコーダの出力信号に応じてオ
ン／オフするスイッチ回路は、複数のフューズからプロ
グラムすべきフューズを選択するために用いられる。こ
のデコーダは、フューズアドレス信号が供給されると、
このフューズアドレス信号に応じて、複数のフューズの
うちから１個のフューズを選択するための信号を出力す
る。この信号により対応するスイッチ回路がオンとさ
れ、このスイッチ回路に接続されたフューズに高電圧、
高電流が供給され、フューズがプログラムされる。
【０００５】
【発明が解決しようとする課題】ところで、フューズの
数は半導体記憶装置が大容量化されるに従い多くされて
いる。このため、これら多くのフューズを選択するスイ
ッチ回路の数も増加されている。
数は半導体記憶装置が大容量化されるに従い多くされて
いる。このため、これら多くのフューズを選択するスイ
ッチ回路の数も増加されている。
【０００６】また、上記従来の冗長回路において、スイ
ッチ回路はＭＯＳＦＥＴやバイポーラトランジスタによ
り構成されている。これらＭＯＳＦＥＴやバイポーラト
ランジスタは高電圧、且つ大電流を制御するため、大き
なサイズとされている。したがって、これらＭＯＳＦＥ
Ｔやバイポーラトランジスタにより、多くのスイッチ回
路を構成した場合、スイッチ回路を配置するために大き
なスペースを必要とする。しかし、チップ面積の増大を
防ぐために、スイッチ回路を構成するＭＯＳＦＥＴやバ
イポーラトランジスタを規定より小さなサイズで形成し
た場合、フューズをプログラムするための高電圧、大電
流を流すことが困難となる。このため、フューズのプロ
グラミングが確実になされず、歩留まりが低下する原因
となる。
ッチ回路はＭＯＳＦＥＴやバイポーラトランジスタによ
り構成されている。これらＭＯＳＦＥＴやバイポーラト
ランジスタは高電圧、且つ大電流を制御するため、大き
なサイズとされている。したがって、これらＭＯＳＦＥ
Ｔやバイポーラトランジスタにより、多くのスイッチ回
路を構成した場合、スイッチ回路を配置するために大き
なスペースを必要とする。しかし、チップ面積の増大を
防ぐために、スイッチ回路を構成するＭＯＳＦＥＴやバ
イポーラトランジスタを規定より小さなサイズで形成し
た場合、フューズをプログラムするための高電圧、大電
流を流すことが困難となる。このため、フューズのプロ
グラミングが確実になされず、歩留まりが低下する原因
となる。
【０００７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、チップ面積
の増大を防止して確実にフューズをプログラムすること
が可能なフューズプログラム回路を提供しようとするも
のである。
れたものであり、その目的とするところは、チップ面積
の増大を防止して確実にフューズをプログラムすること
が可能なフューズプログラム回路を提供しようとするも
のである。
【０００８】
【課題を解決するための手段】本発明のフューズプログ
ラム回路は、上記課題を解決するため、第１、第２の端
部を有し、前記第１の端部が第１の電源に接続された少
なくとも１のフューズと、それぞれ第１、第２の電極、
及び第１、第２のゲート電極を有し、前記第１の電極が
前記各フューズの第２の端部に接続され、前記各第２の
電極は前記第１の電源より低い第２の電源に接続された
少なくとも１のサイリスタと、入力信号が供給される入
力端、及び前記各サイリスタの前記第１、第２のゲート
電極に接続された複数の出力端を有し、前記入力信号に
応じて前記複数のサイリスタの１つを活性化する制御信
号を発生する制御回路とを具備している。
ラム回路は、上記課題を解決するため、第１、第２の端
部を有し、前記第１の端部が第１の電源に接続された少
なくとも１のフューズと、それぞれ第１、第２の電極、
及び第１、第２のゲート電極を有し、前記第１の電極が
前記各フューズの第２の端部に接続され、前記各第２の
電極は前記第１の電源より低い第２の電源に接続された
少なくとも１のサイリスタと、入力信号が供給される入
力端、及び前記各サイリスタの前記第１、第２のゲート
電極に接続された複数の出力端を有し、前記入力信号に
応じて前記複数のサイリスタの１つを活性化する制御信
号を発生する制御回路とを具備している。
【０００９】また、本発明のフューズプログラム回路
は、第１、第２の端部を有し、前記第１の端部が第１の
電源に接続され、電流経路を短絡することによりプログ
ラムされる複数のアンチフューズと、前記各アンチフュ
ーズの前記第２の端部に接続され、前記アンチフューズ
に電圧を供給してプログラムする複数のサイリスタと、
アドレス信号に応じて前記複数のサイリスタから１つを
選択して導通させるデコーダとを具備している。
は、第１、第２の端部を有し、前記第１の端部が第１の
電源に接続され、電流経路を短絡することによりプログ
ラムされる複数のアンチフューズと、前記各アンチフュ
ーズの前記第２の端部に接続され、前記アンチフューズ
に電圧を供給してプログラムする複数のサイリスタと、
アドレス信号に応じて前記複数のサイリスタから１つを
選択して導通させるデコーダとを具備している。
【００１０】さらに、本発明のフューズプログラム回路
は、電流を供給することによりプログラムされるフュー
ズと、電流通路及びゲート電極を有し、前記電流通路の
一端が前記フューズに接続されたサイリスタと、前記サ
イリスタの前記ゲート電極に接続され、前記サイリスタ
を導通させることにより、前記フューズをプログラムす
る制御回路とを具備している。
は、電流を供給することによりプログラムされるフュー
ズと、電流通路及びゲート電極を有し、前記電流通路の
一端が前記フューズに接続されたサイリスタと、前記サ
イリスタの前記ゲート電極に接続され、前記サイリスタ
を導通させることにより、前記フューズをプログラムす
る制御回路とを具備している。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】（第１の実施例）図１は、本発明の第１の
実施例を示すものであり、サイリスタをスイッチ回路と
して用いたフューズ選択回路を示している。第１のノー
ドＮ１には例えば高電位Ｖｐが供給される。この第１の
ノードＮ１には例えば電流切断型のフューズＦ１、Ｆ２
〜Ｆｎの一端が接続されている。これらフューズＦ１、
Ｆ２〜Ｆｎは、例えばポリシリコン又は金属により構成
される。これらフューズＦ１、Ｆ２〜Ｆｎの他端と第２
のノードＮ２との相互間には、スイッチ回路を構成する
サイリスタＳＲ１、ＳＲ２〜ＳＲｎが接続されている。
前記第２のノードＮ２には、前記高電位Ｖｐより低い電
位Ｖｂが供給される。前記各サイリスタＳＲ１、ＳＲ２
〜ＳＲｎは、アノード端子Ａ、カソード端子Ｃ、ゲート
端子Ｇ１、Ｇ２を有している。サイリスタＳＲ１、ＳＲ
２〜ＳＲｎの各アノード端子Ａは、前記フューズＦ１、
Ｆ２〜Ｆｎの他端に接続され、各カソード端子Ｃは、前
記第２のノードＮ２に接続される。
実施例を示すものであり、サイリスタをスイッチ回路と
して用いたフューズ選択回路を示している。第１のノー
ドＮ１には例えば高電位Ｖｐが供給される。この第１の
ノードＮ１には例えば電流切断型のフューズＦ１、Ｆ２
〜Ｆｎの一端が接続されている。これらフューズＦ１、
Ｆ２〜Ｆｎは、例えばポリシリコン又は金属により構成
される。これらフューズＦ１、Ｆ２〜Ｆｎの他端と第２
のノードＮ２との相互間には、スイッチ回路を構成する
サイリスタＳＲ１、ＳＲ２〜ＳＲｎが接続されている。
前記第２のノードＮ２には、前記高電位Ｖｐより低い電
位Ｖｂが供給される。前記各サイリスタＳＲ１、ＳＲ２
〜ＳＲｎは、アノード端子Ａ、カソード端子Ｃ、ゲート
端子Ｇ１、Ｇ２を有している。サイリスタＳＲ１、ＳＲ
２〜ＳＲｎの各アノード端子Ａは、前記フューズＦ１、
Ｆ２〜Ｆｎの他端に接続され、各カソード端子Ｃは、前
記第２のノードＮ２に接続される。
【００１３】また、デコーダ１１の入力端には、例えば
フューズアドレス信号ＦＡＤＤが供給される。このデコ
ーダ１１はフューズアドレス信号ＦＡＤＤに応じてサイ
リスタＳＲ１、ＳＲ２〜ＳＲｎを選択するための制御信
号Ｇ１１〜Ｇ１ｎ、Ｇ２１〜Ｇ２ｎを発生する。これら
制御信号Ｇ１１〜Ｇ１ｎ、Ｇ２１〜Ｇ２ｎはサイリスタ
ＳＲ１、ＳＲ２〜ＳＲｎの各ゲート端子Ｇ１、Ｇ２に供
給される。これらサイリスタＳＲ１、ＳＲ２〜ＳＲｎ
は、デコーダ１１から供給される制御信号Ｇ１１〜Ｇ１
ｎ、Ｇ２１〜Ｇ２ｎにより１つが選択されてオンとされ
る。
フューズアドレス信号ＦＡＤＤが供給される。このデコ
ーダ１１はフューズアドレス信号ＦＡＤＤに応じてサイ
リスタＳＲ１、ＳＲ２〜ＳＲｎを選択するための制御信
号Ｇ１１〜Ｇ１ｎ、Ｇ２１〜Ｇ２ｎを発生する。これら
制御信号Ｇ１１〜Ｇ１ｎ、Ｇ２１〜Ｇ２ｎはサイリスタ
ＳＲ１、ＳＲ２〜ＳＲｎの各ゲート端子Ｇ１、Ｇ２に供
給される。これらサイリスタＳＲ１、ＳＲ２〜ＳＲｎ
は、デコーダ１１から供給される制御信号Ｇ１１〜Ｇ１
ｎ、Ｇ２１〜Ｇ２ｎにより１つが選択されてオンとされ
る。
【００１４】図２は、上記サイリスタの一例を示してい
る。このサイリスタ２０は例えばツインウェル（twin w
ell）構造とされている。すなわち、ｐ型基板２１内に
ｐ型ウェル２２、ｎ型ウェル２３が形成されている。ｐ
型ウェル２２の表面領域にはｐ＋拡散層２４、ｎ＋拡散
層２５が形成され、ｎ型ウェル２３の表面領域にはｐ ＋
拡散層２６、ｎ＋拡散層２７が形成されている。これら
ｐ＋拡散層２６、ｎ＋拡散層２７には前記アノード端子
Ａ、ゲート端子Ｇ１がそれぞれ接続されている。また、
ｐ＋拡散層２４、ｎ＋拡散層２５には前記ゲート端子Ｇ
２、カソード端子Ｃがそれぞれ接続されている。
る。このサイリスタ２０は例えばツインウェル（twin w
ell）構造とされている。すなわち、ｐ型基板２１内に
ｐ型ウェル２２、ｎ型ウェル２３が形成されている。ｐ
型ウェル２２の表面領域にはｐ＋拡散層２４、ｎ＋拡散
層２５が形成され、ｎ型ウェル２３の表面領域にはｐ ＋
拡散層２６、ｎ＋拡散層２７が形成されている。これら
ｐ＋拡散層２６、ｎ＋拡散層２７には前記アノード端子
Ａ、ゲート端子Ｇ１がそれぞれ接続されている。また、
ｐ＋拡散層２４、ｎ＋拡散層２５には前記ゲート端子Ｇ
２、カソード端子Ｃがそれぞれ接続されている。
【００１５】上記のように、ツインウェル構造のサイリ
スタ２０は、通常のＣＭＯＳプロセスにより形成するこ
とができる。このため、半導体記憶装置の製造プロセス
を変更する必要がない。また、ｐ型ウェル２２の少数キ
ャリアが基板へ注入されることにより、フューズ選択回
路以外の部分でラッチアップ等の悪影響を発生させない
ためには、トリプルウェル（triple well）構造を用い
ればよい。
スタ２０は、通常のＣＭＯＳプロセスにより形成するこ
とができる。このため、半導体記憶装置の製造プロセス
を変更する必要がない。また、ｐ型ウェル２２の少数キ
ャリアが基板へ注入されることにより、フューズ選択回
路以外の部分でラッチアップ等の悪影響を発生させない
ためには、トリプルウェル（triple well）構造を用い
ればよい。
【００１６】図３は、トリプルウェル構造のサイリスタ
の例を示している。このサイリスタ３０において、ｐ型
基板３１内にｎ型ウェル３２が形成され、このｎ型ウェ
ル３２の内部にｐ型ウェル３３が形成されている。この
ｐ型ウェル３３の表面領域にはｐ＋拡散層３４、ｎ＋拡
散層３５が形成され、ｎ型ウェル３２の表面領域にはｐ
＋拡散層３６、ｎ＋拡散層３７が形成されている。これ
らｐ＋拡散層３６、ｎ ＋拡散層３７には前記アノード端
子Ａ、ゲート端子Ｇ１がそれぞれ接続されている。ま
た、ｐ＋拡散層３４、ｎ＋拡散層３５には前記ゲート端
子Ｇ２、カソード端子Ｃがそれぞれ接続されている。
の例を示している。このサイリスタ３０において、ｐ型
基板３１内にｎ型ウェル３２が形成され、このｎ型ウェ
ル３２の内部にｐ型ウェル３３が形成されている。この
ｐ型ウェル３３の表面領域にはｐ＋拡散層３４、ｎ＋拡
散層３５が形成され、ｎ型ウェル３２の表面領域にはｐ
＋拡散層３６、ｎ＋拡散層３７が形成されている。これ
らｐ＋拡散層３６、ｎ ＋拡散層３７には前記アノード端
子Ａ、ゲート端子Ｇ１がそれぞれ接続されている。ま
た、ｐ＋拡散層３４、ｎ＋拡散層３５には前記ゲート端
子Ｇ２、カソード端子Ｃがそれぞれ接続されている。
【００１７】このようにｐ型ウェル３３をｎ型ウェル３
２の内部に形成することにより、ｐ型ウェル３３の少数
キャリアが基板３１に注入されることを防止できる。こ
のため、フューズ選択回路以外の部分でラッチアップが
発生することを防止できる。
２の内部に形成することにより、ｐ型ウェル３３の少数
キャリアが基板３１に注入されることを防止できる。こ
のため、フューズ選択回路以外の部分でラッチアップが
発生することを防止できる。
【００１８】図４は、図２、図３に示すサイリスタ２
０、３０の等価回路を示しており、図１乃至図３と同一
部分には同一符号を付す。このサイリスタ２０、３０
は、ｐｎｐトランジスタ４１とｎｐｎトランジスタ４２
とにより構成された正帰還回路である。このサイリスタ
２０、３０は、オフ状態においてアノード端子Ａとカソ
ード端子Ｃ間の抵抗値が非常に大きい。このため、アノ
ード端子Ａとカソード端子Ｃ間には電流が流れない。ま
た、ゲート端子Ｇ１、Ｇ２から電荷を注入すると、サイ
リスタがオンし、アノード端子Ａとカソード端子Ｃ間に
電流が流れる。
０、３０の等価回路を示しており、図１乃至図３と同一
部分には同一符号を付す。このサイリスタ２０、３０
は、ｐｎｐトランジスタ４１とｎｐｎトランジスタ４２
とにより構成された正帰還回路である。このサイリスタ
２０、３０は、オフ状態においてアノード端子Ａとカソ
ード端子Ｃ間の抵抗値が非常に大きい。このため、アノ
ード端子Ａとカソード端子Ｃ間には電流が流れない。ま
た、ゲート端子Ｇ１、Ｇ２から電荷を注入すると、サイ
リスタがオンし、アノード端子Ａとカソード端子Ｃ間に
電流が流れる。
【００１９】次に、図５を参照して図１に示す回路の動
作を説明する。例えばフューズＦ１を切断する場合、デ
コーダ１１はフューズアドレス信号ＦＡＤＤに応じてサ
イリスタＳＲ１をオンさせる。すなわち、この場合、デ
コーダ１１から制御信号Ｇ１１、Ｇ２１が出力される。
制御信号Ｇ１１は、例えば非選択時に電位Ｖｐとされ、
選択時に電位ＶＧ１とされる。この電位ＶＧ１は、ｐｎ
ｐトランジスタのベース・エミッタ間に少数キャリアが
十分注入されるように、電位Ｖｐより例えば１Ｖ程度低
い電位である。また、制御信号Ｇ２１は、非選択時に電
位Ｖｂとされ、選択時に電位ＶＧ２とされる。この電位
ＶＧ２はｎｐｎトランジスタのベース・エミッタ間に少
数キャリアが十分注入されるように、電位Ｖｂより例え
ば１Ｖ程度高い電位である。
作を説明する。例えばフューズＦ１を切断する場合、デ
コーダ１１はフューズアドレス信号ＦＡＤＤに応じてサ
イリスタＳＲ１をオンさせる。すなわち、この場合、デ
コーダ１１から制御信号Ｇ１１、Ｇ２１が出力される。
制御信号Ｇ１１は、例えば非選択時に電位Ｖｐとされ、
選択時に電位ＶＧ１とされる。この電位ＶＧ１は、ｐｎ
ｐトランジスタのベース・エミッタ間に少数キャリアが
十分注入されるように、電位Ｖｐより例えば１Ｖ程度低
い電位である。また、制御信号Ｇ２１は、非選択時に電
位Ｖｂとされ、選択時に電位ＶＧ２とされる。この電位
ＶＧ２はｎｐｎトランジスタのベース・エミッタ間に少
数キャリアが十分注入されるように、電位Ｖｂより例え
ば１Ｖ程度高い電位である。
【００２０】制御信号Ｇ１１、Ｇ２１に応じて、サイリ
スタＳＲ１がオンすると、サイリスタＳＲ１を介してフ
ューズＦ１に高電圧、大電流が供給され、フューズＦ１
が切断される。フューズＦ１が切断されると、サイリス
タＳＲ１の電流経路が開放されるため、サイリスタＳＲ
１は自動的にオフ状態に復帰する。フューズＦ２をプロ
グラムする場合は、サイリスタＳＲ２に対してサイリス
タＳＲ１と同様の動作が実行される。
スタＳＲ１がオンすると、サイリスタＳＲ１を介してフ
ューズＦ１に高電圧、大電流が供給され、フューズＦ１
が切断される。フューズＦ１が切断されると、サイリス
タＳＲ１の電流経路が開放されるため、サイリスタＳＲ
１は自動的にオフ状態に復帰する。フューズＦ２をプロ
グラムする場合は、サイリスタＳＲ２に対してサイリス
タＳＲ１と同様の動作が実行される。
【００２１】上記サイリスタＳＲ１がオンした後、デコ
ーダ１１はサイリスタＳＲ１を制御する必要がない。む
しろ、デコーダ１１とサイリスタＳＲ１との間で直流電
流が流れないように、デコーダ１１の出力端をハイイン
ピーダンス（ｈｉ−Ｚ）状態とすることが望ましい。こ
うすることにより、サイリスタに十分な電流を供給する
ことができる。図５に示す斜線部はデコーダ１１がハイ
インピーダンス状態とされている期間を示している。こ
の後、制御信号Ｇ１１、Ｇ２１は、電位Ｖｐ、Ｖｂにそ
れぞれ復帰される。
ーダ１１はサイリスタＳＲ１を制御する必要がない。む
しろ、デコーダ１１とサイリスタＳＲ１との間で直流電
流が流れないように、デコーダ１１の出力端をハイイン
ピーダンス（ｈｉ−Ｚ）状態とすることが望ましい。こ
うすることにより、サイリスタに十分な電流を供給する
ことができる。図５に示す斜線部はデコーダ１１がハイ
インピーダンス状態とされている期間を示している。こ
の後、制御信号Ｇ１１、Ｇ２１は、電位Ｖｐ、Ｖｂにそ
れぞれ復帰される。
【００２２】デコーダ１１の出力端をハイインピーダン
ス状態とするには、デコーダ１１の出力端にトライステ
ート（tri-state）バッファを設ければよい。
ス状態とするには、デコーダ１１の出力端にトライステ
ート（tri-state）バッファを設ければよい。
【００２３】図６は、デコーダ１１の一例を示してい
る。このデコーダ１１は、デコード部を構成するｎ個の
アンド回路７２を有している。これらアンド回路７２の
入力端には、フューズアドレス信号ＦＡＤＤのうち、対
応するフューズを選択するためのビット信号及びフュー
ズプログラム信号ＰＲＧが供給される。これらアンド回
路７２の出力端は、信号生成回路７１の入力端にそれぞ
れ接続されている。各信号生成回路７１は、アンド回路
７２の出力信号に応じて信号ＩＮ１、ＩＮ２を生成す
る。各信号生成回路７１の出力端には２つのトライステ
ートバッファ（ＴＳＢ）６０、６５がそれぞれ接続され
ている。トライステートバッファ６０は、前記信号生成
回路７１から供給される信号ＩＮ１、ＩＮ２に応じて制
御信号Ｇ１１〜Ｇ１ｎをそれぞれ出力する。また、トラ
イステートバッファ６５は、前記信号生成回路７１から
供給される信号ＩＮ１、ＩＮ２に応じて制御信号Ｇ２１
〜Ｇ２ｎをそれぞれ出力する。
る。このデコーダ１１は、デコード部を構成するｎ個の
アンド回路７２を有している。これらアンド回路７２の
入力端には、フューズアドレス信号ＦＡＤＤのうち、対
応するフューズを選択するためのビット信号及びフュー
ズプログラム信号ＰＲＧが供給される。これらアンド回
路７２の出力端は、信号生成回路７１の入力端にそれぞ
れ接続されている。各信号生成回路７１は、アンド回路
７２の出力信号に応じて信号ＩＮ１、ＩＮ２を生成す
る。各信号生成回路７１の出力端には２つのトライステ
ートバッファ（ＴＳＢ）６０、６５がそれぞれ接続され
ている。トライステートバッファ６０は、前記信号生成
回路７１から供給される信号ＩＮ１、ＩＮ２に応じて制
御信号Ｇ１１〜Ｇ１ｎをそれぞれ出力する。また、トラ
イステートバッファ６５は、前記信号生成回路７１から
供給される信号ＩＮ１、ＩＮ２に応じて制御信号Ｇ２１
〜Ｇ２ｎをそれぞれ出力する。
【００２４】制御信号Ｇ１１、Ｇ２１に対応する信号生
成回路７１、及びトライステートバッファ６０、６５
と、制御信号Ｇ１２、Ｇ２２乃至制御信号Ｇ１ｎ、Ｇ２
ｎに対応する信号生成回路７１、及びトライステートバ
ッファ６０、６５は同一構成である。このため、制御信
号Ｇ１１、Ｇ２１に対応する信号生成回路７１、及びト
ライステートバッファ６０、６５の具体的な構成を以下
に説明する。
成回路７１、及びトライステートバッファ６０、６５
と、制御信号Ｇ１２、Ｇ２２乃至制御信号Ｇ１ｎ、Ｇ２
ｎに対応する信号生成回路７１、及びトライステートバ
ッファ６０、６５は同一構成である。このため、制御信
号Ｇ１１、Ｇ２１に対応する信号生成回路７１、及びト
ライステートバッファ６０、６５の具体的な構成を以下
に説明する。
【００２５】図７（ａ）は、信号生成回路７１の一例を
示している。この信号生成回路７１において、前記アン
ド回路７２から供給されるデコード出力信号ＤＯはイン
バータ回路７３の入力端に供給される。このインバータ
回路７３の出力端にはインバータ回路７４が直列接続さ
れている。このインバータ回路７４の出力端から前記信
号ＩＮ１が出力される。また、前記デコード出力信号Ｄ
Ｏはナンド回路７５の一方入力端に供給されるととも
に、遅延回路７６の入力端に接続されている。この遅延
回路７６は例えば直列接続された４個のインバータ回路
により構成され、遅延時間ｔ１を有している。この遅延
回路７６の出力端は前記ナンド回路７５の他方入力端に
接続される。このナンド回路７５の出力端はインバータ
回路７７の入力端に接続され、このインバータ回路７７
の出力端から前記信号ＩＮ２が出力される。
示している。この信号生成回路７１において、前記アン
ド回路７２から供給されるデコード出力信号ＤＯはイン
バータ回路７３の入力端に供給される。このインバータ
回路７３の出力端にはインバータ回路７４が直列接続さ
れている。このインバータ回路７４の出力端から前記信
号ＩＮ１が出力される。また、前記デコード出力信号Ｄ
Ｏはナンド回路７５の一方入力端に供給されるととも
に、遅延回路７６の入力端に接続されている。この遅延
回路７６は例えば直列接続された４個のインバータ回路
により構成され、遅延時間ｔ１を有している。この遅延
回路７６の出力端は前記ナンド回路７５の他方入力端に
接続される。このナンド回路７５の出力端はインバータ
回路７７の入力端に接続され、このインバータ回路７７
の出力端から前記信号ＩＮ２が出力される。
【００２６】図７（ｂ）は、前記トライステートバッフ
ァ６０の一例を示している。トライステートバッファ６
０において、前記電位Ｖｐと電位ＶＧ１が供給されるノ
ードの相互間には、ｐチャネルＭＯＳトランジスタ６
１、ｎチャネルＭＯＳトランジスタ６２が直列接続され
ている。これらトランジスタ６１、６２の接続ノードか
ら前記制御信号Ｇ１１が出力される。信号生成回路７１
からの信号ＩＮ１は前記トランジスタ６１のゲートに供
給されるとともに、インバータ回路６３を介してノア回
路６４の一方入力端に供給される。このノア回路６４の
他方入力端には信号生成回路７１からの信号ＩＮ２が供
給されている。このノア回路６４の出力端は前記トラン
ジスタ６２のゲートに接続されている。
ァ６０の一例を示している。トライステートバッファ６
０において、前記電位Ｖｐと電位ＶＧ１が供給されるノ
ードの相互間には、ｐチャネルＭＯＳトランジスタ６
１、ｎチャネルＭＯＳトランジスタ６２が直列接続され
ている。これらトランジスタ６１、６２の接続ノードか
ら前記制御信号Ｇ１１が出力される。信号生成回路７１
からの信号ＩＮ１は前記トランジスタ６１のゲートに供
給されるとともに、インバータ回路６３を介してノア回
路６４の一方入力端に供給される。このノア回路６４の
他方入力端には信号生成回路７１からの信号ＩＮ２が供
給されている。このノア回路６４の出力端は前記トラン
ジスタ６２のゲートに接続されている。
【００２７】図７（ｃ）は、前記トライステートバッフ
ァ６５の一例を示している。トライステートバッファ６
５において、前記電位ＶＧ２と電位Ｖｂが供給されるノ
ードの相互間には、ｐチャネルＭＯＳトランジスタ６
６、ｎチャネルＭＯＳトランジスタ６７が直列接続され
ている。これらトランジスタ６６、６７の接続ノードか
ら前記制御信号Ｇ２１が出力される。信号生成回路７１
からの信号ＩＮ２は、インバータ回路６８を介してナン
ド回路６９の一方入力端に供給される。このナンド回路
６９の他方入力端には信号生成回路７１からの信号ＩＮ
１が供給される。このナンド回路６９の出力端は前記ト
ランジスタ６６のゲートに接続される。さらに、前記信
号ＩＮ１はインバータ回路７０を介して前記トランジス
タ６７のゲートに供給される。
ァ６５の一例を示している。トライステートバッファ６
５において、前記電位ＶＧ２と電位Ｖｂが供給されるノ
ードの相互間には、ｐチャネルＭＯＳトランジスタ６
６、ｎチャネルＭＯＳトランジスタ６７が直列接続され
ている。これらトランジスタ６６、６７の接続ノードか
ら前記制御信号Ｇ２１が出力される。信号生成回路７１
からの信号ＩＮ２は、インバータ回路６８を介してナン
ド回路６９の一方入力端に供給される。このナンド回路
６９の他方入力端には信号生成回路７１からの信号ＩＮ
１が供給される。このナンド回路６９の出力端は前記ト
ランジスタ６６のゲートに接続される。さらに、前記信
号ＩＮ１はインバータ回路７０を介して前記トランジス
タ６７のゲートに供給される。
【００２８】図８は、上記信号生成回路７１、トライス
テートバッファ６０、６５の動作を示すタイミング図で
ある。フューズの非プログラム時、フューズプログラム
信号ＰＲＧはローレベルとされている。したがって、図
６に示すアンド回路７２の出力信号はローレベルであ
り、信号生成回路７１の出力信号ＩＮ１、ＩＮ２は共に
ローレベルである。このため、トライステートバッファ
６０において、トランジスタ６１はオン、トランジスタ
６２はオフとされ、制御信号Ｇ１１は電位Ｖｐとされて
いる。また、トライステートバッファ６５において、ト
ランジスタ６７はオン、トランジスタ６６はオフとさ
れ、制御信号Ｇ２１は電位Ｖｂとされている。
テートバッファ６０、６５の動作を示すタイミング図で
ある。フューズの非プログラム時、フューズプログラム
信号ＰＲＧはローレベルとされている。したがって、図
６に示すアンド回路７２の出力信号はローレベルであ
り、信号生成回路７１の出力信号ＩＮ１、ＩＮ２は共に
ローレベルである。このため、トライステートバッファ
６０において、トランジスタ６１はオン、トランジスタ
６２はオフとされ、制御信号Ｇ１１は電位Ｖｐとされて
いる。また、トライステートバッファ６５において、ト
ランジスタ６７はオン、トランジスタ６６はオフとさ
れ、制御信号Ｇ２１は電位Ｖｂとされている。
【００２９】この状態において、フューズプログラム信
号ＰＲＧがハイレベルとされ、且つフューズＦ１を選択
するためのフューズアドレス信号ＦＡＤＤに対応するビ
ット信号が全てハイレベルとされると、図６に示すアン
ド回路７２のデコード出力信号ＤＯがハイレベルとな
る。これに伴い信号生成回路７１のインバータ回路７４
から出力される信号ＩＮ１がハイレベルとされる。する
と、トライステートバッファ６０において、トランジス
タ６１がオフとされ、トランジスタ６２がオンとされ
る。このため、トライステートバッファ６０の出力信号
Ｇ１１は電位Ｖｐより１Ｖ程度低い電位ＶＧ１とされ
る。また、トライステートバッファ６５において、トラ
ンジスタ６７はオフとされ、トランジスタ６６はオンと
される。このため、トライステートバッファ６５の出力
信号Ｇ２１は電位Ｖｂより１Ｖ程度高い電位ＶＧ２に上
昇とされる。
号ＰＲＧがハイレベルとされ、且つフューズＦ１を選択
するためのフューズアドレス信号ＦＡＤＤに対応するビ
ット信号が全てハイレベルとされると、図６に示すアン
ド回路７２のデコード出力信号ＤＯがハイレベルとな
る。これに伴い信号生成回路７１のインバータ回路７４
から出力される信号ＩＮ１がハイレベルとされる。する
と、トライステートバッファ６０において、トランジス
タ６１がオフとされ、トランジスタ６２がオンとされ
る。このため、トライステートバッファ６０の出力信号
Ｇ１１は電位Ｖｐより１Ｖ程度低い電位ＶＧ１とされ
る。また、トライステートバッファ６５において、トラ
ンジスタ６７はオフとされ、トランジスタ６６はオンと
される。このため、トライステートバッファ６５の出力
信号Ｇ２１は電位Ｖｂより１Ｖ程度高い電位ＶＧ２に上
昇とされる。
【００３０】この後、信号生成回路７１の遅延回路７６
において、遅延時間ｔ１が経過すると、遅延回路７６の
出力信号がハイレベルとなる。このため、ナンド回路７
５の出力端がローレベル、インバータ回路７７から出力
される信号ＩＮ２がハイレベルとなる。すると、トライ
ステートバッファ６０を構成するノア回路６４の出力信
号がローレベルとなり、トランジスタ６２がオフとされ
る。したがって、トランジスタ６１とトランジスタ６２
の接続ノードはハイインピーダンスとなる。また、ハイ
レベルの信号ＩＮ２に応じてトライステートバッファ６
５を構成するナンド回路６９の出力信号がハイレベルと
なる。このため、トランジスタ６６がオフなり、トラン
ジスタ６６、６７の接続ノードはハイインピーダンスと
なる。
において、遅延時間ｔ１が経過すると、遅延回路７６の
出力信号がハイレベルとなる。このため、ナンド回路７
５の出力端がローレベル、インバータ回路７７から出力
される信号ＩＮ２がハイレベルとなる。すると、トライ
ステートバッファ６０を構成するノア回路６４の出力信
号がローレベルとなり、トランジスタ６２がオフとされ
る。したがって、トランジスタ６１とトランジスタ６２
の接続ノードはハイインピーダンスとなる。また、ハイ
レベルの信号ＩＮ２に応じてトライステートバッファ６
５を構成するナンド回路６９の出力信号がハイレベルと
なる。このため、トランジスタ６６がオフなり、トラン
ジスタ６６、６７の接続ノードはハイインピーダンスと
なる。
【００３１】このようにして、フューズのプログラムが
実行されたサイリスタに対応するデコーダ１１の出力端
がハイインピーダンスとされる。したがって、サイリス
タとデコーダ１１の間に電流が流れることを防止でき
る。
実行されたサイリスタに対応するデコーダ１１の出力端
がハイインピーダンスとされる。したがって、サイリス
タとデコーダ１１の間に電流が流れることを防止でき
る。
【００３２】上記第１の実施例によれば、サイリスタを
スイッチ回路として用いることにより、所要のフューズ
をプログラムすることができる。しかも、サイリスタ
は、従来のように、ＭＯＳＦＥＴやバイポーラトランジ
スタを用いる場合に比べて、小さなサイズにより、フュ
ーズに対して高電圧、大電流を流すことができる利点を
有している。
スイッチ回路として用いることにより、所要のフューズ
をプログラムすることができる。しかも、サイリスタ
は、従来のように、ＭＯＳＦＥＴやバイポーラトランジ
スタを用いる場合に比べて、小さなサイズにより、フュ
ーズに対して高電圧、大電流を流すことができる利点を
有している。
【００３３】また、サイリスタをオンさせ、フューズを
プログラムしている際、デコーダ１１の出力端をハイイ
ンピーダンス状態としている。このため、デコーダ１１
とサイリスタとの間で直流電流が流れることを防止で
き、フューズに十分な電流を供給することができる。し
たがって、フューズを確実にプログラムすることができ
る。
プログラムしている際、デコーダ１１の出力端をハイイ
ンピーダンス状態としている。このため、デコーダ１１
とサイリスタとの間で直流電流が流れることを防止で
き、フューズに十分な電流を供給することができる。し
たがって、フューズを確実にプログラムすることができ
る。
【００３４】（第２の実施例）図９は、本発明の第２の
実施例を示しており、図１と同一部分には同一符号を付
し、異なる部分についてのみ説明する。この実施例は、
電流短絡型のフューズとしてのアンチフューズを用いて
いる。すなわち、電位Ｖｐが供給される第１のノードＮ
１とサイリスタＳＲ１、ＳＲ２〜ＳＲｎの各アノード端
子Ａとの相互間にはそれぞれアンチフューズＡＦ１、Ａ
Ｆ２〜ＡＦｎが接続されている。アンチフューズＡＦ
１、ＡＦ２〜ＡＦｎは、例えばＤＲＡＭに含まれるスト
レージキャパシタとほぼ同様の構成を有し、ストレージ
キャパシタと同様のプロセスにより製造される。アンチ
フューズはプログラムされると電流が流れ続ける。した
がって、電流切断型のフューズと異なり、サイリスタを
オフさせる制御が必要となる。このため、少数キャリア
を引き抜くバッファが必要である。このバッファとして
は、例えばトライステートバッファが好ましい。
実施例を示しており、図１と同一部分には同一符号を付
し、異なる部分についてのみ説明する。この実施例は、
電流短絡型のフューズとしてのアンチフューズを用いて
いる。すなわち、電位Ｖｐが供給される第１のノードＮ
１とサイリスタＳＲ１、ＳＲ２〜ＳＲｎの各アノード端
子Ａとの相互間にはそれぞれアンチフューズＡＦ１、Ａ
Ｆ２〜ＡＦｎが接続されている。アンチフューズＡＦ
１、ＡＦ２〜ＡＦｎは、例えばＤＲＡＭに含まれるスト
レージキャパシタとほぼ同様の構成を有し、ストレージ
キャパシタと同様のプロセスにより製造される。アンチ
フューズはプログラムされると電流が流れ続ける。した
がって、電流切断型のフューズと異なり、サイリスタを
オフさせる制御が必要となる。このため、少数キャリア
を引き抜くバッファが必要である。このバッファとして
は、例えばトライステートバッファが好ましい。
【００３５】図１０は、図９の動作を示すタイミング図
である。例えばフューズＦ１を切断する場合、デコーダ
１１はフューズアドレス信号ＦＡＤＤに応じてサイリス
タＳＲ１をオンさせる。すなわち、この場合、デコーダ
１１から制御信号Ｇ１１、Ｇ２１が出力される。例えば
制御信号Ｇ１１は非選択時に電位Ｖｐとされ、選択時は
電位Ｖｐより例えば１Ｖ程度低い電位ＶＧ１とされる。
また、制御信号Ｇ２１は、非選択時に電位Ｖｂとされ、
選択時は電位Ｖｂより例えば１Ｖ程度高い電位ＶＧ２と
される。
である。例えばフューズＦ１を切断する場合、デコーダ
１１はフューズアドレス信号ＦＡＤＤに応じてサイリス
タＳＲ１をオンさせる。すなわち、この場合、デコーダ
１１から制御信号Ｇ１１、Ｇ２１が出力される。例えば
制御信号Ｇ１１は非選択時に電位Ｖｐとされ、選択時は
電位Ｖｐより例えば１Ｖ程度低い電位ＶＧ１とされる。
また、制御信号Ｇ２１は、非選択時に電位Ｖｂとされ、
選択時は電位Ｖｂより例えば１Ｖ程度高い電位ＶＧ２と
される。
【００３６】制御信号Ｇ１１、Ｇ２１に応じてサイリス
タＳＲ１がオンすると、サイリスタＳＲ１を介してフュ
ーズＦ１に高電圧、大電流が供給され、フューズＦ１が
プログラムされる。フューズＦ１がプログラムされ、電
流経路が短絡されると、サイリスタＳＲ１に電流が流れ
続ける。このため、デコーダ１１からの制御信号Ｇ１
１、Ｇ２１により、サイリスタＳＲ１をオフさせる。す
なわち、デコーダ１１から出力される制御信号Ｇ１１を
電位Ｖｐとし、制御信号Ｇ２１を電位Ｖｂとする。これ
により、サイリスタＳＲ１で発生している少数キャリア
がゲートＧ１、Ｇ２から除去され、サイリスタＳＲ１が
オフとされる。
タＳＲ１がオンすると、サイリスタＳＲ１を介してフュ
ーズＦ１に高電圧、大電流が供給され、フューズＦ１が
プログラムされる。フューズＦ１がプログラムされ、電
流経路が短絡されると、サイリスタＳＲ１に電流が流れ
続ける。このため、デコーダ１１からの制御信号Ｇ１
１、Ｇ２１により、サイリスタＳＲ１をオフさせる。す
なわち、デコーダ１１から出力される制御信号Ｇ１１を
電位Ｖｐとし、制御信号Ｇ２１を電位Ｖｂとする。これ
により、サイリスタＳＲ１で発生している少数キャリア
がゲートＧ１、Ｇ２から除去され、サイリスタＳＲ１が
オフとされる。
【００３７】上記第２の実施例によれば、アンチフュー
ズを用いて、第１の実施例と同様の効果を得ることがで
きる。
ズを用いて、第１の実施例と同様の効果を得ることがで
きる。
【００３８】（第３の実施例）図１１は、本発明の第３
の実施例を示しており、図９と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
の実施例を示しており、図９と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
【００３９】上記第２の実施例では、サイリスタをオフ
させるために、サイリスタの少数キャリアをゲートから
除去する場合について説明した。しかし、この場合、少
数キャリアを引き抜くためのバッファ６０を必要とす
る。したがって、デコーダ１１のサイズが大きくなる。
これに対して、第３の実施例は、デコーダ１１によりサ
イリスタをオフさせるのではなく、デコーダ１１とは別
のスイッチを用いてサイリスタをオフさせる。
させるために、サイリスタの少数キャリアをゲートから
除去する場合について説明した。しかし、この場合、少
数キャリアを引き抜くためのバッファ６０を必要とす
る。したがって、デコーダ１１のサイズが大きくなる。
これに対して、第３の実施例は、デコーダ１１によりサ
イリスタをオフさせるのではなく、デコーダ１１とは別
のスイッチを用いてサイリスタをオフさせる。
【００４０】すなわち、図１１において、アンチフュー
ズＡＦ１、ＡＦ２〜ＡＦｎの一端と電位Ｖｐが供給され
る第１のノードＮ１の相互間にスイッチＳＷが接続され
ている。このスイッチＳＷは、例えば１つのＭＯＳトラ
ンジスタにより構成され、信号ＳＣにより制御される。
この信号ＳＣは、例えば図示せぬタイマ回路を用いて生
成するか、あるいは半導体記憶装置の外部から供給して
もよい。
ズＡＦ１、ＡＦ２〜ＡＦｎの一端と電位Ｖｐが供給され
る第１のノードＮ１の相互間にスイッチＳＷが接続され
ている。このスイッチＳＷは、例えば１つのＭＯＳトラ
ンジスタにより構成され、信号ＳＣにより制御される。
この信号ＳＣは、例えば図示せぬタイマ回路を用いて生
成するか、あるいは半導体記憶装置の外部から供給して
もよい。
【００４１】図１２は、図１１の動作を示すタイミング
図である。図１２において、サイリスタをオンさせる動
作は、図１０と同様である。この際、スイッチＳＷはオ
ンとされている。このため、例えばサイリスタＳＲ１が
オンされ、デコーダ１１の出力端がハイインピーダンス
状態とされて、アンチフューズＡＦ１がプログラムされ
る。この後、十分にプログラムされたタイミングでスイ
ッチＳＷがオフされる。このため、サイリスタＳＲ１に
対する電源の供給が遮断され、サイリスタＳＲ１はオフ
とされる。このように、スイッチＳＷを設けることによ
り、デコーダ１１は、サイリスタの少数キャリアをゲー
トから引き抜く必要がない。
図である。図１２において、サイリスタをオンさせる動
作は、図１０と同様である。この際、スイッチＳＷはオ
ンとされている。このため、例えばサイリスタＳＲ１が
オンされ、デコーダ１１の出力端がハイインピーダンス
状態とされて、アンチフューズＡＦ１がプログラムされ
る。この後、十分にプログラムされたタイミングでスイ
ッチＳＷがオフされる。このため、サイリスタＳＲ１に
対する電源の供給が遮断され、サイリスタＳＲ１はオフ
とされる。このように、スイッチＳＷを設けることによ
り、デコーダ１１は、サイリスタの少数キャリアをゲー
トから引き抜く必要がない。
【００４２】上記第３の実施例によれば、第１の電源ノ
ードＮ１とアンチフューズＡＦ１、ＡＦ２〜ＡＦｎの相
互間にスイッチＳＷを設け、アンチフューズＡＦ１、Ａ
Ｆ２〜ＡＦｎのプログラム後、このスイッチＳＷをオフ
とすることにより、サイリスタをオフとしている。この
ため、デコーダ１１は、サイリスタの少数キャリアをゲ
ートから引き抜く必要がない。したがって、デコーダ１
１内のトライステートバッファを構成するトランジスタ
（図７（ｂ）のトランジスタ６１、６２）のサイズを大
きくすることなく、サイリスタを確実にオフさせること
ができる。
ードＮ１とアンチフューズＡＦ１、ＡＦ２〜ＡＦｎの相
互間にスイッチＳＷを設け、アンチフューズＡＦ１、Ａ
Ｆ２〜ＡＦｎのプログラム後、このスイッチＳＷをオフ
とすることにより、サイリスタをオフとしている。この
ため、デコーダ１１は、サイリスタの少数キャリアをゲ
ートから引き抜く必要がない。したがって、デコーダ１
１内のトライステートバッファを構成するトランジスタ
（図７（ｂ）のトランジスタ６１、６２）のサイズを大
きくすることなく、サイリスタを確実にオフさせること
ができる。
【００４３】しかも、スイッチＳＷは複数のフューズに
対して、１つ設ければよいため、チップサイズの増大を
防止できる。
対して、１つ設ければよいため、チップサイズの増大を
防止できる。
【００４４】（第４の実施例）図１３は、本発明の第４
の実施例を示しており、第３の実施例と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
の実施例を示しており、第３の実施例と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
【００４５】上記第３の実施例では、スイッチＳＷをサ
イリスタと高電位Ｖｐが供給される第１の電源ノードＮ
１の相互間に設け、サイリスタを第１の電源ノードＮ１
から切り離すことにより、オフさせていた。このため、
スイッチＳＷがオン、オフすることにより、第１のノー
ドＮ１の電位が大きく変動する。通常、フューズのプロ
グラミングするための高電位Ｖｐは、半導体記憶装置内
に設けられたポンプ回路により電源電圧を昇圧して発生
される。また、低電位Ｖｂは接地電位Ｖｓｓが用いられ
ることが多い。ポンプ回路の動作を安定化するため、高
電位Ｖｐは充放電を抑えて安定した動作とすることが望
ましい。
イリスタと高電位Ｖｐが供給される第１の電源ノードＮ
１の相互間に設け、サイリスタを第１の電源ノードＮ１
から切り離すことにより、オフさせていた。このため、
スイッチＳＷがオン、オフすることにより、第１のノー
ドＮ１の電位が大きく変動する。通常、フューズのプロ
グラミングするための高電位Ｖｐは、半導体記憶装置内
に設けられたポンプ回路により電源電圧を昇圧して発生
される。また、低電位Ｖｂは接地電位Ｖｓｓが用いられ
ることが多い。ポンプ回路の動作を安定化するため、高
電位Ｖｐは充放電を抑えて安定した動作とすることが望
ましい。
【００４６】そこで、第４の実施例では、図１３に示す
ように、スイッチＳＷは各サイリスタＳＲ１、ＳＲ２〜
ＳＲｎのカソード端子Ｃと低電位Ｖｂが供給される第２
のノードＮ２との相互間に接続されている。また、第１
のノードＮ１と接地間には、キャパシタＣ１が接続され
ており、第１のノードＮ１の安定化が図られている。
ように、スイッチＳＷは各サイリスタＳＲ１、ＳＲ２〜
ＳＲｎのカソード端子Ｃと低電位Ｖｂが供給される第２
のノードＮ２との相互間に接続されている。また、第１
のノードＮ１と接地間には、キャパシタＣ１が接続され
ており、第１のノードＮ１の安定化が図られている。
【００４７】図１４は、図１３の動作を示すタイミング
図である。図１４において、サイリスタをオンさせる動
作は、図１０、図１２と同様である。この際、スイッチ
ＳＷはオンとされている。このため、例えばサイリスタ
ＳＲ１がオンとされ、デコーダ１１の出力端がハイイン
ピーダンス状態とされると、アンチフューズＡＦ１がプ
ログラムされる。この後、アンチフューズＡＦ１が十分
プログラムされたタイミングでスイッチＳＷがオフされ
る。このため、サイリスタＳＲ１に対する電源の供給が
遮断され、サイリスタＳＲ１はオフとされる。このと
き、サイリスタＳＲ１のカソード端子Ｃの電位Ｎ４が変
化するが、第１のノードＮ１の電位Ｖｐは殆ど変化しな
い。
図である。図１４において、サイリスタをオンさせる動
作は、図１０、図１２と同様である。この際、スイッチ
ＳＷはオンとされている。このため、例えばサイリスタ
ＳＲ１がオンとされ、デコーダ１１の出力端がハイイン
ピーダンス状態とされると、アンチフューズＡＦ１がプ
ログラムされる。この後、アンチフューズＡＦ１が十分
プログラムされたタイミングでスイッチＳＷがオフされ
る。このため、サイリスタＳＲ１に対する電源の供給が
遮断され、サイリスタＳＲ１はオフとされる。このと
き、サイリスタＳＲ１のカソード端子Ｃの電位Ｎ４が変
化するが、第１のノードＮ１の電位Ｖｐは殆ど変化しな
い。
【００４８】上記第４の実施例によれば、サイリスタＳ
Ｒ１、ＳＲ２〜ＳＲｎのカソード端子Ｃと第２の電源ノ
ードＮ２との相互間にスイッチＳＷを設け、アンチフュ
ーズＡＦ１、ＡＦ２〜ＡＦｎのプログラム後、このスイ
ッチＳＷをオフとすることにより、サイリスタをオフと
している。このため、デコーダ１１は、サイリスタの少
数キャリアをゲートから引き抜く必要がない。したがっ
て、デコーダ１１のサイズを大きくすることなく、サイ
リスタを確実にオフさせることができる。しかも、第１
の電源ノードＮ１の電位変化を抑えることができるた
め、ポンプ回路の動作を安定化できる。
Ｒ１、ＳＲ２〜ＳＲｎのカソード端子Ｃと第２の電源ノ
ードＮ２との相互間にスイッチＳＷを設け、アンチフュ
ーズＡＦ１、ＡＦ２〜ＡＦｎのプログラム後、このスイ
ッチＳＷをオフとすることにより、サイリスタをオフと
している。このため、デコーダ１１は、サイリスタの少
数キャリアをゲートから引き抜く必要がない。したがっ
て、デコーダ１１のサイズを大きくすることなく、サイ
リスタを確実にオフさせることができる。しかも、第１
の電源ノードＮ１の電位変化を抑えることができるた
め、ポンプ回路の動作を安定化できる。
【００４９】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００５０】
【発明の効果】以上、詳述したように本発明によれば、
チップ面積の増大を防止して確実にフューズをプログラ
ムすることが可能なフューズプログラム回路を提供でき
る。
チップ面積の増大を防止して確実にフューズをプログラ
ムすることが可能なフューズプログラム回路を提供でき
る。
【図１】本発明の第１の実施例を示す回路図。
【図２】図１に示すサイリスタの一例を示す断面図。
【図３】図１に示すサイリスタの他の例を示す断面図。
【図４】図２、図３に示すサイリスタの等価回路図。
【図５】図１に示す回路の動作を示すタイミング図。
【図６】図６はデコーダの一例を示す構成図、
【図７】図７（ａ）は図６に示す信号生成回路の一例を
示す回路図、図７（ｂ）及び図７（ｃ）は図６に示すト
ライステートバッファの一例を示す回路図。
示す回路図、図７（ｂ）及び図７（ｃ）は図６に示すト
ライステートバッファの一例を示す回路図。
【図８】図６に示すトライステートバッファの動作を示
すタイミング図。
すタイミング図。
【図９】本発明の第２の実施例を示す回路図。
【図１０】図９の動作を示すタイミング図。
【図１１】本発明の第３の実施例を示す回路図。
【図１２】図１１の動作を示すタイミング図。
【図１３】本発明の第４の実施例を示す回路図。
【図１４】図１３の動作を示すタイミング図。
Ｎ１、Ｎ２…第１のノード、 Ｆ１、Ｆ２〜Ｆｎ…フューズ、 ＳＲ１、ＳＲ２〜ＳＲｎ…サイリスタ、 １１…デコーダ、 ６０…トライステートバッファ、 ＡＦ１、ＡＦ２〜ＡＦｎ…アンチフューズ、 ＳＷ…スイッチ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ａ
Claims (14)
- 【請求項１】 第１、第２の端部を有し、前記第１の端
部が第１の電源に接続された少なくとも１のフューズ
と、 それぞれ第１、第２の電極、及び第１、第２のゲート電
極を有し、前記第１の電極が前記各フューズの第２の端
部に接続され、前記各第２の電極は前記第１の電源より
低い第２の電源に接続された少なくとも１のサイリスタ
と、 入力信号が供給される入力端、及び前記各サイリスタの
前記第１、第２のゲート電極に接続された複数の出力端
を有し、前記入力信号に応じて前記複数のサイリスタの
１つを活性化する制御信号を発生する制御回路とを具備
することを特徴とするフューズプログラム回路。 - 【請求項２】 前記フューズは供給された電流に応じて
電流経路が切断されるフューズであることを特徴とする
請求項１に記載のフューズプログラム回路。 - 【請求項３】 前記フューズは供給された電流に応じて
電流経路が短絡されるアンチフューズであることを特徴
とする請求項１に記載のフューズプログラム回路。 - 【請求項４】 前記制御回路は、前記サイリスタを導通
させた後、前記出力端がハイインピーダンスに設定され
ることを特徴とする請求項１に記載のフューズプログラ
ム回路。 - 【請求項５】 前記フューズのプログラム時に、前記制
御回路から出力される前記制御信号のうち、前記サイリ
スタの前記第１のゲート電極に供給される第１の制御信
号の電位は前記第１の電源の電位より低く設定され、前
記サイリスタの前記第２のゲート電極に供給される第２
の制御信号の電位は前記第２の電源の電位より僅かに高
く設定されることを特徴とする請求項１記載のフューズ
プログラム回路。 - 【請求項６】 前記入力信号はアドレス信号であり、 前記制御回路は、 アドレス信号をデコードするデコード部と、 前記デコード部に接続される入力端及び第１、第２の出
力端を有し、前記デコード部の出力信号に応じて第１の
信号、及び前記第１の信号より予め定められた時間だけ
遅延された第２の信号を生成し、前記第１の信号を前記
第１の出力端から出力し、前記第２の信号を前記第２の
出力端から出力する信号生成回路と、 前記信号生成回路の前記第１の出力端に接続された第１
の入力端、前記第２の出力端に接続された第２の入力
端、及び前記サイリスタのゲート電極に接続された第３
の出力端を有し、前記第１の入力端に供給される前記第
１の信号に応じて前記第３の出力端から前記サイリスタ
を導通させるための電位を出力し、前記第２の入力端に
供給される前記第２の信号に応じて前記第３の出力端を
ハイインピーダンスに設定するトライステートバッファ
とを具備することを特徴とする請求項５記載のフューズ
プログラム回路。 - 【請求項７】 第１、第２の端部を有し、前記第１の端
部が第１の電源に接続され、電流経路を短絡することに
よりプログラムされる複数のアンチフューズと、 前記各アンチフューズの前記第２の端部に接続され、前
記アンチフューズに電圧を供給してプログラムする複数
のサイリスタと、 アドレス信号に応じて前記複数のサイリスタから１つを
選択して導通させるデコーダとを具備することを特徴と
するフューズプログラム回路。 - 【請求項８】 前記デコーダは前記サイリスタを導通さ
せた後、サイリスタのゲートから少数キャリアを除去し
てサイリスタをオフさせることを特徴とする請求項７記
載のフューズプログラム回路。 - 【請求項９】 前記複数のアンチフューズの第１の端部
と前記第１の電源との間に接続された第１のスイッチを
さらに具備し、前記第１のスイッチは選択された前記ア
ンチフューズをプログラムするときオンとされ、プログ
ラム後オフとされることを特徴とする請求項７記載のフ
ューズプログラム回路。 - 【請求項１０】 前記複数のサイリスタの第２の電極と
前記第２の電源との間に接続された第２のスイッチをさ
らに具備し、前記第２のスイッチは選択された前記アン
チフューズをプログラムするときオンとされ、プログラ
ム後オフとされることを特徴とする請求項７記載のフュ
ーズプログラム回路。 - 【請求項１１】 前記サイリスタは第１、第２のゲート
電極を有し、前記フューズのプログラム時に、前記制御
回路から出力される前記制御信号のうち、前記サイリス
タの前記第１のゲート電極に供給される第１の制御信号
の電位は前記第１の電源の電位より僅かに低く設定さ
れ、前記サイリスタの前記第２のゲート電極に供給され
る第２の制御信号の電位は前記第２の電源の電位より僅
かに高く設定されていることを特徴とする請求項７記載
のフューズプログラム回路。 - 【請求項１２】 前記サイリスタは、 第１導電型の基板と、 前記基板内に形成された第２導電型の第１のウェル領域
と、 前記基板内に形成された第１導電型の第２のウェル領域
と、 前記第１のウェル領域内に形成された第２導電型の第１
のゲート領域と、 前記第１のウェル領域内に形成された第１導電型のアノ
ード領域と、 前記第２のウェル領域内に形成された第１導電型の第２
のゲート領域と、 前記第２のウェル領域内に形成された第２導電型のカソ
ード領域と を具備することを特徴とする請求項１又は７記載のフュ
ーズプログラム回路。 - 【請求項１３】 前記サイリスタは、 第１導電型の基板と、 前記基板内に形成された第２導電型の第１のウェル領域
と、 前記第１のウェル領域内に形成された第１導電型の第２
のウェル領域と、 前記第１のウェル領域内に形成された第２導電型の第１
のゲート領域と、 前記第１のウェル領域内に形成された第１導電型のアノ
ード領域と、 前記第２のウェル領域内に形成された第１導電型の第２
のゲート領域と、 前記第２のウェル領域内に形成された第２導電型のカソ
ード領域と を具備することを特徴とする請求項１又は７記載のフュ
ーズプログラム回路。 - 【請求項１４】 電流を供給することによりプログラム
されるフューズと、 電流通路及びゲート電極を有し、前記電流通路の一端が
前記フューズに接続されたサイリスタと、 前記サイリスタの前記ゲート電極に接続され、前記サイ
リスタを導通させることにより、前記フューズをプログ
ラムする制御回路とを具備することを特徴とするフュー
ズプログラム回路。
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