JPH0421960B2 - - Google Patents
Info
- Publication number
- JPH0421960B2 JPH0421960B2 JP56195560A JP19556081A JPH0421960B2 JP H0421960 B2 JPH0421960 B2 JP H0421960B2 JP 56195560 A JP56195560 A JP 56195560A JP 19556081 A JP19556081 A JP 19556081A JP H0421960 B2 JPH0421960 B2 JP H0421960B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- mos transistor
- channel mos
- source
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 15
- 238000007664 blowing Methods 0.000 abstract 3
- 238000009792 diffusion process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、CMOS（相補型金属酸化膜半導体）
インバータを用いた半導体集積回路に於けるヒユ
ーズ切断回路（以下、単にヒユーズ切断回路と称
する）に関する。例えば半導体メモリ装置内で通
常使用されるメモリセルが不良の場合、ヒユーズ
を切断し、冗長回路を動作させることにより通常
使用されるメモリセルから冗長用メモリセルに切
替えて使用する場合に使用されるヒユーズ切断回
路において、ヒユーズの切断を確実化したヒユー
ズ切断回路に関する。
インバータを用いた半導体集積回路に於けるヒユ
ーズ切断回路（以下、単にヒユーズ切断回路と称
する）に関する。例えば半導体メモリ装置内で通
常使用されるメモリセルが不良の場合、ヒユーズ
を切断し、冗長回路を動作させることにより通常
使用されるメモリセルから冗長用メモリセルに切
替えて使用する場合に使用されるヒユーズ切断回
路において、ヒユーズの切断を確実化したヒユー
ズ切断回路に関する。
(2) 技術の背景
半導体メモリ装置の微細加工化の進展に伴な
い、メモリセルを誤つて加工する可能性があるた
め冗長用メモリセル列が設けられており、通常使
用されるメモリセルに不良が生じた場合、例え
ば、そのメモリセルの属する列のメモリセル全体
を冗長用メモリセル列に切換えて使用することが
行われている。この切換えにCMOSインバータ
を用いたヒユーズ切断回路を利用する方式がある
が、この場合、ヒユーズはメモリセルアレイの列
アドレスに対応する各アドレスバツフアに対応し
て設けられており、あるメモリセルが不良になつ
たとき、そのメモリセルが属する列アドレスに対
応するアドレスバツフアのヒユーズをヒユーズ切
断回路によつて切断することにより、冗長用デコ
ーダを動作させ、冗長用メモリセルの１列を当該
列アドレスのメモリセルとして用いるようにして
いる。ヒユーズ切断回路によるヒユーズの切断
は、後に詳述するように、所定の高電圧をヒユー
ズ切断回路に印加してヒユーズに大電流を流すこ
とにより行なつているが、ヒユーズ切断回路を構
成するMOSトランジスタや他のメモリ回路の
MOSトランジスタを破壊することなく確実にヒ
ユーズを切断可能にすることが望まれている。
い、メモリセルを誤つて加工する可能性があるた
め冗長用メモリセル列が設けられており、通常使
用されるメモリセルに不良が生じた場合、例え
ば、そのメモリセルの属する列のメモリセル全体
を冗長用メモリセル列に切換えて使用することが
行われている。この切換えにCMOSインバータ
を用いたヒユーズ切断回路を利用する方式がある
が、この場合、ヒユーズはメモリセルアレイの列
アドレスに対応する各アドレスバツフアに対応し
て設けられており、あるメモリセルが不良になつ
たとき、そのメモリセルが属する列アドレスに対
応するアドレスバツフアのヒユーズをヒユーズ切
断回路によつて切断することにより、冗長用デコ
ーダを動作させ、冗長用メモリセルの１列を当該
列アドレスのメモリセルとして用いるようにして
いる。ヒユーズ切断回路によるヒユーズの切断
は、後に詳述するように、所定の高電圧をヒユー
ズ切断回路に印加してヒユーズに大電流を流すこ
とにより行なつているが、ヒユーズ切断回路を構
成するMOSトランジスタや他のメモリ回路の
MOSトランジスタを破壊することなく確実にヒ
ユーズを切断可能にすることが望まれている。
(3) 従来技術と問題点
第１図は従来のヒユーズ切断回路の１例を示す
回路図である。第１図において、Ｐチヤネル
MOSトランジスタQ1とＮチヤネルMOSトランジ
スタQ2は直列接続されてCMOSインバータを構
成している。トランジスタQ1のソースは外部端
子P1に接続されており、そのドレインはトラン
ジスタQ2のドレインと共通接続されており、Q1，
Q2のゲートは外部端子P2に共通接続されており、
Q2のソースは接地電源VSSに接続されている。Q1
のドレインとQ2のドレインとの共通接続点はヒ
ユーズ切断用ＮチヤネルトランジスタQ3のゲー
トに接続されている。トランジスタQ3のドレイ
ンはヒユーズＦの端子T1に接続されており、ヒ
ユーズＦの他方の端子T2は電源VCCに接続されて
いる。トランジスタQ3のソースは接地電源VSSに
接続されている。
回路図である。第１図において、Ｐチヤネル
MOSトランジスタQ1とＮチヤネルMOSトランジ
スタQ2は直列接続されてCMOSインバータを構
成している。トランジスタQ1のソースは外部端
子P1に接続されており、そのドレインはトラン
ジスタQ2のドレインと共通接続されており、Q1，
Q2のゲートは外部端子P2に共通接続されており、
Q2のソースは接地電源VSSに接続されている。Q1
のドレインとQ2のドレインとの共通接続点はヒ
ユーズ切断用ＮチヤネルトランジスタQ3のゲー
トに接続されている。トランジスタQ3のドレイ
ンはヒユーズＦの端子T1に接続されており、ヒ
ユーズＦの他方の端子T2は電源VCCに接続されて
いる。トランジスタQ3のソースは接地電源VSSに
接続されている。
第２図は第１図に示したヒユーズ切断回路の、
トランジスタQ3をＰ型ウエル構造で実現した場
合の装置の断面図である。第２図において、Ｎ型
半導体基板１上にトランジスタQ1，Q3が形成さ
れている。トランジスタQ2は紙面後方にあるた
め図示されていない。トランジスタQ1はＰ型ソ
ース拡散領域２、Ｐ型ドレイン拡散領域３および
ゲート電極４を備えている。Ｐ型ソース拡散領域
２は外部端子P1に接続されている。ゲート電極
４は外部接続端子P2に接続されている。ヒユー
ズ切断時には外部端子P1に電源電圧VCC、外部端
子P2には接地電圧VSSが印加される。トランジス
タQ3は、基板１の表面に形成されたＰ型ウエル
５内に設けられたＮ型ドレイン拡散領域６および
Ｎ型ソース拡散領域７と、ゲート電極８を備えて
おり、Ｎ型ドレイン拡散領域６はヒユーズ端子
T1に接続されており、ゲート電極８はトランジ
スタQ1のドレイン領域３に接続されており、Ｎ
型ソース拡散領域７およびＰ型ウエル５は接地さ
れている。このＰ型ウエル構造においては、Ｐ型
ソース領域２とＮ型基板１との間のPN接合によ
り生じるダイオードＤを電流が流れることがない
ように、Ｎ型半導体基板に電流電圧VCCが印加さ
れている。
トランジスタQ3をＰ型ウエル構造で実現した場
合の装置の断面図である。第２図において、Ｎ型
半導体基板１上にトランジスタQ1，Q3が形成さ
れている。トランジスタQ2は紙面後方にあるた
め図示されていない。トランジスタQ1はＰ型ソ
ース拡散領域２、Ｐ型ドレイン拡散領域３および
ゲート電極４を備えている。Ｐ型ソース拡散領域
２は外部端子P1に接続されている。ゲート電極
４は外部接続端子P2に接続されている。ヒユー
ズ切断時には外部端子P1に電源電圧VCC、外部端
子P2には接地電圧VSSが印加される。トランジス
タQ3は、基板１の表面に形成されたＰ型ウエル
５内に設けられたＮ型ドレイン拡散領域６および
Ｎ型ソース拡散領域７と、ゲート電極８を備えて
おり、Ｎ型ドレイン拡散領域６はヒユーズ端子
T1に接続されており、ゲート電極８はトランジ
スタQ1のドレイン領域３に接続されており、Ｎ
型ソース拡散領域７およびＰ型ウエル５は接地さ
れている。このＰ型ウエル構造においては、Ｐ型
ソース領域２とＮ型基板１との間のPN接合によ
り生じるダイオードＤを電流が流れることがない
ように、Ｎ型半導体基板に電流電圧VCCが印加さ
れている。
第１図および第２図において、ヒユーズＦを切
断しようとする時は、トランジスタQ1のソース
に基板電圧と同電圧の電源電圧VCC（例えば5V）
を印加し、トランジスタQ1およびQ2のゲートに
接地電圧VSSを印加することにより、トランジス
タQ1をオンに、トランジスタQ2をオフにして、
トランジスタQ3のゲートに高電圧が印加される
ようにすればよい。トランジスタQ3がそのゲー
トに印加された高電圧によりオンになると、ヒユ
ーズＦに大電流が流れ、それによりヒユーズＦは
切断される。ヒユーズＦ導通時にヒユーズ端子1
に接続された出力端OUTはVCCレベルにあるが、
ヒユーズＦが切断すると出力端子OUTはローレ
ベルになり、この出力端子のレベルを利用しアド
レスデータをデコードすることにより、メモリセ
ルの１列が冗長用メモリセル列と切替え使用され
る。
断しようとする時は、トランジスタQ1のソース
に基板電圧と同電圧の電源電圧VCC（例えば5V）
を印加し、トランジスタQ1およびQ2のゲートに
接地電圧VSSを印加することにより、トランジス
タQ1をオンに、トランジスタQ2をオフにして、
トランジスタQ3のゲートに高電圧が印加される
ようにすればよい。トランジスタQ3がそのゲー
トに印加された高電圧によりオンになると、ヒユ
ーズＦに大電流が流れ、それによりヒユーズＦは
切断される。ヒユーズＦ導通時にヒユーズ端子1
に接続された出力端OUTはVCCレベルにあるが、
ヒユーズＦが切断すると出力端子OUTはローレ
ベルになり、この出力端子のレベルを利用しアド
レスデータをデコードすることにより、メモリセ
ルの１列が冗長用メモリセル列と切替え使用され
る。
しかしながら、第２図に示したＰ型ウエルの
CMOS構造においては、以下に述べる理由によ
り、外部端子P1に印加する電圧をVCCより高くす
ることが出来ない。今、トランジスタQ2に大電
流を流すため外部端子P1にVCCより高い電圧を印
加すると、トランジスタQ1のＰ型ソース拡散領
域２とＮ型半導体基板１との間にダイオードＤが
形成され、Ｐ型ソース拡散領域２に外部端子P1
から注入された電流は、このダイオードＤを通つ
て大部分が基板１に流れてしまい、トランジスタ
Q1をオンさせることが出来なくなる。また、外
部端子P1を他のメモリ回路と同等のVCCに接続し
そのVCCに高電圧を印加してヒユーズを切ろうと
すると、他のメモリ回路のMOSトランジスタを
破壊する危険性もある。以上のような理由からヒ
ユーズ切断用トランジスタQ3のゲート電圧はVCC
までしか上げられず、従つて、ヒユーズを切断す
るのに充分な大電流をヒユーズＦに流すことが出
来ないという問題がある。
CMOS構造においては、以下に述べる理由によ
り、外部端子P1に印加する電圧をVCCより高くす
ることが出来ない。今、トランジスタQ2に大電
流を流すため外部端子P1にVCCより高い電圧を印
加すると、トランジスタQ1のＰ型ソース拡散領
域２とＮ型半導体基板１との間にダイオードＤが
形成され、Ｐ型ソース拡散領域２に外部端子P1
から注入された電流は、このダイオードＤを通つ
て大部分が基板１に流れてしまい、トランジスタ
Q1をオンさせることが出来なくなる。また、外
部端子P1を他のメモリ回路と同等のVCCに接続し
そのVCCに高電圧を印加してヒユーズを切ろうと
すると、他のメモリ回路のMOSトランジスタを
破壊する危険性もある。以上のような理由からヒ
ユーズ切断用トランジスタQ3のゲート電圧はVCC
までしか上げられず、従つて、ヒユーズを切断す
るのに充分な大電流をヒユーズＦに流すことが出
来ないという問題がある。
(4) 発明の目的
本発明の目的は、上述の従来技術における問題
にかんがみ、ヒユーズ切断用トランジスタのソー
ス電位を負電源に接続するという構想に基づき、
Ｐ型ウエル構造のCMOSインバータを用いた半
導体集積回路のヒユーズ切断回路において、該
CMOSインバータのＰチヤネル負荷トランジス
タのソースに基板電圧と同一レベルの電圧を印加
してしかもヒユーズの切断を確実化することにあ
る。
にかんがみ、ヒユーズ切断用トランジスタのソー
ス電位を負電源に接続するという構想に基づき、
Ｐ型ウエル構造のCMOSインバータを用いた半
導体集積回路のヒユーズ切断回路において、該
CMOSインバータのＰチヤネル負荷トランジス
タのソースに基板電圧と同一レベルの電圧を印加
してしかもヒユーズの切断を確実化することにあ
る。
(5) 発明の目的
上記目的を達成するために、本発明によつて、
Ｎ型半導体基板上に形成されたＰチヤネル
MOSトランジスタと該Ｎ型半導体基板内のＰ型
ウエル内に形成されたＮテヤネルMOSトランジ
スタを含み、両トランジスタのゲートを共通接続
して入力端とし、ドレインを共通接続して出力端
としたCMOSインバータと、 Ｐ型ウエル内に形成され、該CMOSインバー
タの出力端にゲートが接続されたヒユーズ切断用
ＮチヤネルMOSトランジスタと、該ヒユーズ切
断用ＮチヤネルMOSトランジスタのドレインと
電源の間に接続されたヒユーズとを有するヒユー
ズ切断回路を具備し、電源線と接地線から電源電
圧を受けて動作する半導体集積回路に於いて、 前記ＰチヤネルMOSトランジスタのソースは
前記電源線に接続されており、前記Ｎチヤネル
MOSトランジスタのソースは前記接地線に接続
されており、前記ヒユーズ切断用Ｎチヤネル
MOSトランジスタのソースは該電源線及び該接
地線とは独立した端子に接続されており、ヒユー
ズ切断時には前記CMOSインバータの入力端に
制御信号を与えて前記ＰチヤネルMOSトランジ
スタをオン、前記ＮチヤネルMOSトランジスタ
をオフ、前記ヒユーズ切断用ＮチヤネルMOSト
ランジスタをオンとし、且つ前記端子を介して前
記ヒユーズ切断用ＮチヤネルMOSトランジスタ
のソースに前記接地線の電源電圧より低い負電位
を与え、前記ヒユーズに電流を流して切断するよ
うに構成したことを特徴とする半導体集積回路に
於けるヒユーズ切断回路が提供される。
MOSトランジスタと該Ｎ型半導体基板内のＰ型
ウエル内に形成されたＮテヤネルMOSトランジ
スタを含み、両トランジスタのゲートを共通接続
して入力端とし、ドレインを共通接続して出力端
としたCMOSインバータと、 Ｐ型ウエル内に形成され、該CMOSインバー
タの出力端にゲートが接続されたヒユーズ切断用
ＮチヤネルMOSトランジスタと、該ヒユーズ切
断用ＮチヤネルMOSトランジスタのドレインと
電源の間に接続されたヒユーズとを有するヒユー
ズ切断回路を具備し、電源線と接地線から電源電
圧を受けて動作する半導体集積回路に於いて、 前記ＰチヤネルMOSトランジスタのソースは
前記電源線に接続されており、前記Ｎチヤネル
MOSトランジスタのソースは前記接地線に接続
されており、前記ヒユーズ切断用Ｎチヤネル
MOSトランジスタのソースは該電源線及び該接
地線とは独立した端子に接続されており、ヒユー
ズ切断時には前記CMOSインバータの入力端に
制御信号を与えて前記ＰチヤネルMOSトランジ
スタをオン、前記ＮチヤネルMOSトランジスタ
をオフ、前記ヒユーズ切断用ＮチヤネルMOSト
ランジスタをオンとし、且つ前記端子を介して前
記ヒユーズ切断用ＮチヤネルMOSトランジスタ
のソースに前記接地線の電源電圧より低い負電位
を与え、前記ヒユーズに電流を流して切断するよ
うに構成したことを特徴とする半導体集積回路に
於けるヒユーズ切断回路が提供される。
(6) 発明の目的
以下、本発明の実施例を第３図および第４図に
ついて説明する。
ついて説明する。
第３図は本発明の一実施例によるCMOSイン
バータを用いたヒユーズ切断回路を示す回路図、
第４図は第３図の回路の構造を示す断面図であ
る。第３図および第４図において、第１図および
第２図と異る点は、ＰチヤネルMOSトランジス
タQ1のソースが、外部端子P1に替えて、電源VCC
に接続されていること、および、ヒユーズ切断用
ＮチヤネルMOSトランジスタQ3のソースが、接
地電源VSSに替えて、負電圧（例えば−5V）が印
加れる外部端子P1′に接続されていることである。
他の構成は第１図と同様であり、同一参照符号を
付して説明は省略する。
バータを用いたヒユーズ切断回路を示す回路図、
第４図は第３図の回路の構造を示す断面図であ
る。第３図および第４図において、第１図および
第２図と異る点は、ＰチヤネルMOSトランジス
タQ1のソースが、外部端子P1に替えて、電源VCC
に接続されていること、および、ヒユーズ切断用
ＮチヤネルMOSトランジスタQ3のソースが、接
地電源VSSに替えて、負電圧（例えば−5V）が印
加れる外部端子P1′に接続されていることである。
他の構成は第１図と同様であり、同一参照符号を
付して説明は省略する。
本実施例においては、ＰチヤネルMOSトラン
ジスタQ1のソースに印加する電圧が基板電圧と
同一レベルのVCCであつて、ヒユーズ切断時にＮ
チヤネルMOSトランジスタQ3のソースに外部端
子P1′から負電圧を印加することにより、トラン
ジスタQ3のゲート・ソース間電圧をトランジス
タQ3のしきい値電圧より充分に高くすることが
出来るので、トランジスタQ3は確実にオンにな
り、従つてヒユーズＦは確実に切断される。ま
た、トランジスタQ1のソースと基板間には電位
差がないので、トランジスタQ1のソースから基
板に電流は流れない。
ジスタQ1のソースに印加する電圧が基板電圧と
同一レベルのVCCであつて、ヒユーズ切断時にＮ
チヤネルMOSトランジスタQ3のソースに外部端
子P1′から負電圧を印加することにより、トラン
ジスタQ3のゲート・ソース間電圧をトランジス
タQ3のしきい値電圧より充分に高くすることが
出来るので、トランジスタQ3は確実にオンにな
り、従つてヒユーズＦは確実に切断される。ま
た、トランジスタQ1のソースと基板間には電位
差がないので、トランジスタQ1のソースから基
板に電流は流れない。
(7) 発明の目的
以上説明したように、本発明による半導体集積
回路に於けるヒユーズ切断方法によれば、ヒユー
ズ切断用ＮチヤネルMOSトランジスタQ3を確実
にオンとして、該ヒユーズＦを確実に切断でき、
該ヒユーズ切断用トランジスタQ3の駆動能力を
上げることができる。更に、このような特殊電圧
（負電圧−VP、例えば−5V）が、該ヒユーズ切
断回路における独立した端子P1′に印加されるの
は、本発明においては該ヒユーズ切断回路のみに
限定されるため、該半導体集積回路の他の部分に
は、該ヒユーズ切断時にもこの過大電圧（すなわ
ちVCC＋VP）が印加されることはなく、したがつ
て該半導体集積回路に、従来よりも短チヤネルの
トランジスタを使用することができる。また該ヒ
ユーズ切断回路を除いては、上記過大電圧が印加
されないため、該半導体集積回路の信頼性向上に
もつながる。
回路に於けるヒユーズ切断方法によれば、ヒユー
ズ切断用ＮチヤネルMOSトランジスタQ3を確実
にオンとして、該ヒユーズＦを確実に切断でき、
該ヒユーズ切断用トランジスタQ3の駆動能力を
上げることができる。更に、このような特殊電圧
（負電圧−VP、例えば−5V）が、該ヒユーズ切
断回路における独立した端子P1′に印加されるの
は、本発明においては該ヒユーズ切断回路のみに
限定されるため、該半導体集積回路の他の部分に
は、該ヒユーズ切断時にもこの過大電圧（すなわ
ちVCC＋VP）が印加されることはなく、したがつ
て該半導体集積回路に、従来よりも短チヤネルの
トランジスタを使用することができる。また該ヒ
ユーズ切断回路を除いては、上記過大電圧が印加
されないため、該半導体集積回路の信頼性向上に
もつながる。
第１図は従来のCMOSインバータを用いたヒ
ユーズ切断回路の１例を示す回路図、第２図は第
１図の回路をＰ型ウエル構造で実現した場合の装
置の断面図、第３図は本発明の一実施例による
CMOSインバータを用いたヒユーズ切断回路を
示す回路図、第４図は第３図の回路の構造を示す
断面図である。 図において、Q1は負荷用ＰチヤネルMOSトラ
ンジスタ、Q2は駆動用ＮチヤネルMOSトランジ
スタ、Q3はヒユーズ切断用ＮチヤネルMOSトラ
ンジスタ、P1，P2，P1′は外部端子をそれぞれ示
している。
ユーズ切断回路の１例を示す回路図、第２図は第
１図の回路をＰ型ウエル構造で実現した場合の装
置の断面図、第３図は本発明の一実施例による
CMOSインバータを用いたヒユーズ切断回路を
示す回路図、第４図は第３図の回路の構造を示す
断面図である。 図において、Q1は負荷用ＰチヤネルMOSトラ
ンジスタ、Q2は駆動用ＮチヤネルMOSトランジ
スタ、Q3はヒユーズ切断用ＮチヤネルMOSトラ
ンジスタ、P1，P2，P1′は外部端子をそれぞれ示
している。
Claims (1)
- 【特許請求の範囲】 １ Ｎ型半導体基板上に形成されたＰチヤネル
MOSトランジスタと該Ｎ型半導体基板内のＰ型
ウエル内に形成されたＮチヤネルMOSトランジ
スタを含み、両トランジスタのゲートを共通接続
して入力端とし、ドレインを共通接続して出力端
としたCMOSインバータと、 Ｐ型ウエル内に形成され、該CMOSインバー
タの出力端にゲートが接続されたヒユーズ切断用
ＮチヤネルMOSトランジスタと、該ヒユーズ切
断用ＮチヤネルMOSトランジスタのドレインと
電源の間に接続されたヒユーズとを有するヒユー
ズ切断回路を具備し、電源線と接地線から電源電
圧を受けて動作する半導体集積回路に於いて、 前記ＰチヤネルMOSトランジスタのソースは
前記電源線に接続されており、前記Ｎチヤネル
MOSトランジスタのソースは前記接地線に接続
されており、前記ヒユーズ切断用Ｎチヤネル
MOSトランジスタのソースは該電源線及び該接
地線とは独立した端子に接続されており、ヒユー
ズ切断時には前記CMOSインバータの入力端に
制御信号を与えて前記ＰチヤネルMOSトランジ
スタをオン、前記ＮチヤネルMOSトランジスタ
をオフ、前記ヒユーズ切断用ＮチヤネルMOSト
ランジスタをオンとし、且つ前記端子を介して前
記ヒユーズ切断用ＮチヤネルMOSトランジスタ
のソースに前記接地線の電源電圧より低い負電位
を与え、前記ヒユーズに電流を流して切断するよ
うに構成したことを特徴とする半導体集積回路に
於けるヒユーズ切断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195560A JPS58108099A (ja) | 1981-12-07 | 1981-12-07 | ヒユ−ズ切断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195560A JPS58108099A (ja) | 1981-12-07 | 1981-12-07 | ヒユ−ズ切断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108099A JPS58108099A (ja) | 1983-06-28 |
| JPH0421960B2 true JPH0421960B2 (ja) | 1992-04-14 |
Family
ID=16343140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195560A Granted JPS58108099A (ja) | 1981-12-07 | 1981-12-07 | ヒユ−ズ切断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108099A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117794A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | ダイナミック型ｒａｍ |
| JPH01160033A (ja) * | 1987-12-17 | 1989-06-22 | Toshiba Corp | 半導体メモリー装置 |
| DE10026276B4 (de) * | 2000-05-26 | 2006-02-16 | Infineon Technologies Ag | Halbleiterschaltungsanordnung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336453A (en) * | 1976-09-16 | 1978-04-04 | Ibm | Igfet inverting circuit |
| JPS53132252A (en) * | 1977-04-25 | 1978-11-17 | Hitachi Ltd | Power supply switch circuit |
| JPS544527A (en) * | 1977-06-13 | 1979-01-13 | Toshiba Corp | Voltage divider circuit |
| JPS5487430A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Driver circuit |
-
1981
- 1981-12-07 JP JP56195560A patent/JPS58108099A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336453A (en) * | 1976-09-16 | 1978-04-04 | Ibm | Igfet inverting circuit |
| JPS53132252A (en) * | 1977-04-25 | 1978-11-17 | Hitachi Ltd | Power supply switch circuit |
| JPS544527A (en) * | 1977-06-13 | 1979-01-13 | Toshiba Corp | Voltage divider circuit |
| JPS5487430A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58108099A (ja) | 1983-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3480830B2 (ja) | ドライバ回路 | |
| JP3210567B2 (ja) | 半導体出力回路 | |
| US6348831B1 (en) | Semiconductor device with back gate voltage controllers for analog switches | |
| JP2002343083A (ja) | 半導体装置 | |
| US6043681A (en) | CMOS I/O circuit with high-voltage input tolerance | |
| JPH05136685A (ja) | レベル変換回路 | |
| JPH08148986A (ja) | 出力バッファ回路 | |
| US4988894A (en) | Power supply switching circuit | |
| US4694430A (en) | Logic controlled switch to alternate voltage sources | |
| EP0348326B1 (en) | Static MESFET random access memory cell | |
| JPH0421960B2 (ja) | ||
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| JP3497000B2 (ja) | 半導体回路 | |
| KR19990014678A (ko) | 출력회로 | |
| US4606013A (en) | Redundancy-secured semiconductor memory | |
| JPH10163852A (ja) | 半導体装置の入出力回路 | |
| JP3551926B2 (ja) | バッファ回路 | |
| GB2334391A (en) | CMOS standby current reduction | |
| JP3547852B2 (ja) | 半導体装置 | |
| JPH0576811B2 (ja) | ||
| JP2569684B2 (ja) | パワーオンリセット回路 | |
| JPH0349216B2 (ja) | ||
| KR0183857B1 (ko) | 반도체 메모리 장치의 번인 스트레스 제어 회로 | |
| JPH02268510A (ja) | ゲートアレイ装置によるバスデータ保持回路 | |
| JPH098638A (ja) | Ｃｍｏｓ入出力バッファ回路 |