JPH01160033A - 半導体メモリー装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はメモリＬＳＩ、論理ＬＳＩあるいはマイクロプ
ロセッサ等の半導体装置に関し、特に不良チップ救済の
ための冗長回路ないし冗長セルを有するＲＡＭ、ＲＯＭ
等の半導体メモリー装置に関づる。

（従来の技術） 従来、冗長回路ないし冗長セルを有するＭＯＳ等の電界
効果トランジスタを用いたＤＲＡＭ。

ＳＲＡＭ、ＰＲＯＭ等の半導体メモリー装置において、
例えば所定の機能を果さない不良セルを含むセルアレイ
を、多結晶シリコンのフェーズを溶断じ、予備のセルア
レイと切り替えることによって、不良チップを救済する
ことが行なわれている。

この切り替えられた予備冗長セルアレイに対する読み出
しは通常行あるいは列デコーダを用いてなされる。また
、前記フェーズの溶断は、該フェーズに接続されたセル
アレイに不良セルが存在するというデータを該デコーダ
に登録することでもあるので、データの書き込みともみ
なすことができる。

前記冗長回路は該行あるいは列デコーターを含む。

−１−記フコーズの溶断は、レーザー照射あるいは該フ
ェーズに接続されたヒコーズ溶断用トランジスタを通じ
て電流を流すことにより行なわれている。

しかし、レーザー照射によるフェーズの溶断には数１０
μｍ×数１０μｍの大ぎな照射面積を要し、半導体メモ
リー装置の高密度化を明むこと、フェーズ１本当り通常
１程度度と溶断に時間がかかりまた、半導体メモリー装
置が所定の機能を采ずかどうかについての電気測定を行
なった後、フェーズのレーザー溶断という別の工程に移
り、さらに該フェーズ溶断により回路が所定の機能を果
すようになりチップが救済されたことを確認するため再
度の電気測定を行う必要があり、作業効率が悪いこと、
等の問題がある。

一方、フェーズ溶断用トランジスタを用い電流を通じ、
そのジコール熱でフコ−−ズの溶断を行う方法には、十
分な電流値を１昇るために、フェーズ溶断用電界効果１
ヘランジスタのチャネル幅を例えば１ｍｎ１程度と大き
くとる必要があり、該フェーズ溶断用１〜ランジスタの
面積が増大し、半導体メモリー装置の高密度化を困難に
づ−るという問題がある。

また、これらの問題はメモリーが大容量化し、チップ救
済のために必要なフェーズ数が増加するのに伴い一層顕
著なものとなる。

また、フェーズ溶断をバイポーラ１−ランジスタを用い
て行なう方法があり、これにはフェーズ溶断用トランジ
スタの面積を小さくすることができ、しかも、高速でフ
ェーズを溶断できるという特徴がある。しかしこの方法
には、メモリーセルが電界効果トランシタで構成された
半導体メモリー装置に適用するとチップ救済のためフェ
ーズ溶断用バイポーラトランジスタを作り込むことは、
そのための特別の工程を要し、該半導体メモリー装置の
価格の上昇を来すという問題がある。

また特に、製造の段階でデータを書き込むマスクＲＯＭ
の場合、不良ビットあるいは不良セルを有する不良チッ
プを救済するには、単に例えば不良ピッ１〜を含むセル
アレイを予備の冗長セルアレイに切り替えるだけでなく
、さらに切り替えられ使用されることになった冗長セル
アレイに所望のピッ１〜パターンをに書き込む必要があ
る。このとき、マスクＲＯＭの容量が１Ｍピッ１へであ
るとすると、１列のけルアレイに１０００ビット程度の
データを書き込む必要がある。

しかし、このデータ書き込みを前記のチャネル幅を大き
くとった電界効果トランジスタを用いたフェーズ溶断に
より行なうことはできない。微細なチップ上にそのよう
に大きな面積を有するｌ・ランジスタを例えば１０００
個も１列に並べることはできないからである。

また、前記レーザー照射によるフェーズ溶断の方法によ
ることもできない。なぜなら、１０００本近くの多数に
のぼるフェーズをこの方法により溶断するには非常な長
時間を要するからである。

したがって従来、マスクＲＯＭに対しては不良ビットも
しくは不良セルの生じた不良チップは救済されることな
く廃棄されていたが、これはメモリーチップの製造歩留
りを大きく低下させることとなっていた。

（発明が解決しようとする問題点） 上述したように、従来、ＲＡＭ、ＰＲＯＭ等の電界効果
トランジスタを用いた半導体メモリー装置において、不
良ビットもしくは不良セルを生じた不良デツプを救済す
るために用いられていた方法には、作業効率が著しく低
い、あるいは行なうのに特殊な製造プロセスが必要であ
るという問題があった。

また、マスクＲＯＭに関しては、有効な不良チップ救済
方法は知られていず、製造歩留りを向上させることがで
きないという問題があった。

［発明の構成］ （問題点を解決するための手段） 本発明は上記の問題を解決するためになされたものであ
り、電流溶断フェーズおよび該フェーズ溶断用電界効果
トランジスタを有する冗長セルを不良ビットまたは不良
メモリーセルを生じた不良チップの救済のため有する半
導体メトリー装置であって、前記フェーズの一方の端子
は前記電界効果トランジスタのドレインもしくはソース
電極に電気的に接続され、前記不良チップ救済のため、
前記冗長セル（こ対する書き込み時、前記電界効果トラ
ンジスタのドレインおよびソース電極間に、前記フェー
ズを介し、その時のゲート電位に対応するセカンダリ−
ブレークダウン電圧より高く、かつゲート電位が零のと
きのドレイン耐圧より低い電圧を印加し、前記電界効果
１〜ランジスタのセカンダリ−ブレークダウンによる電
流により、前記フェーズを溶断じ、これにより書き込み
のなされた冗長セルに対するデータ読み出し時、電界効
果ｉ−ランジスタのドレイン電極とソース電極間にその
時の、ゲート電位に対応するセカンダリ−ブレークダウ
ン電圧以下の電圧を加えることを特徴と覆る一ｂのであ
る。

（作用） 本発明では、フェーズ溶断用電界効果トランジスタにセ
カンダリ−ブレークダウンを起させ、バイポーラ動作さ
せるので、同様の目的に用いられる従来技術の場合に比
ベチャネル幅を１１５０〜１　／　２０　Ｏｆ！ｉ’！
度に小さくでき、したがってメモリーの高密度化が可能
であり、しかも不良チップの救済はチップの電気特性測
定装置を用いて行なうことができ、電圧印加とともに瞬
時にフェーズは溶断されるので、高い作業効率が達成さ
れる。

また特に、本発明にお（プるフェーズ溶断用電界効果１
〜ランジスタは従来用いられている大きさのチップ上に
、１列に１０．００個程度、またそれが数列をなすよう
に形成することができ、またデータ書き込みのための多
数のフニＩ−ズ溶断ち電気特性測定と同じ工程で短時間
のうちに行なうことができるので、従来不可能であった
不良マスクＲＯＭチップの救済が可能となる。

（実施例） 第１図に、不良ビットまたセルを含むセルアレイを予備
の冗長セルアレイに切り替えるためのセルとして、もし
くはマスクＲＯＭにおける冗長メモリーセルどじで用い
られる、フェーズと溶断用Ｍ　ＯＳ　トランジスタとを
組み合わせたセル１を示す。

第２図は、第１図のセル１を基板１５上に形成した場合
に対する断面図であり、多結晶シリコンのフェーズ３が
配線金属１１を介し、ドレイン領域７に電気的に接続さ
れている。

第３図は、第２図に対応する平面図である。

第３図においてＷはチャネル幅を、Ｌはチャネル長を示
す。

第４図は、第２図および第３図に示されるセルのＭＯＳ
　ｌ〜ランジスタのドレイン電流■Ｄのドレイン電圧Ｖ
Ｄに対１゛る依存性を示す特性図であり、ａおよびｂは
はそれぞれゲート電位５ｖ、Ｏｖの場合に対応する。

ＶＤ２は、セカンダリーブレークタ゛ウンの生じるドレ
イン電圧を示し、ＶＤ＋　はゲート電位がＯＶのときの
ドレイン耐圧すなわち、ドレイン接合破壊の生じる電圧
を示す。

セカンダリーブレークタ゛ウンが生じると、ドレイン電
流１ｏは急激に増加するがこの電流は継続的に流ずこと
ができる。

第５図に、第２図および第４図に示されるフェーズとそ
の溶断用トランジスタからなるセルを配列し、マスクＲ
ＯＭの冗長セルアレイとした場合につき、その一部を示
す。

第１図では、フェーズはトランジスタのドレイン電極に
接続されているが、ソース側に接続することも可能であ
る。ただ、ドレイン側に接続した方が、セカンダリ−ブ
レークダウンが起きやすい点で好適である。

第２図および第３図に示されるセル１は高不純物濃度ｎ
型半導体からなる接合の深さ０．４μｍのソース、ドレ
イン領域、厚さ２７０人のゲート酸化膜および厚さ４０
００Ａの多結晶シリコンゲート電極等を有するＭＯＳト
ランジスタによって構成され、フェーズ３は厚さ４．　
ＯＯＯＡのｎ型多結晶シリコンによって構成される。

トランジスタのチャネル幅Ｗは５μｍ１チャネル長りは
１．２μｍである。

このように、本発明において、不良チップ救済のために
用いられるトランジスタのチャネル幅Ｗはチャネル長し
の２０倍以下と従来技術に比べて非常に小さくすること
ができ、したがってチップの集積密度を高めることが可
能となる。

第４図に示すように、セカンダリ−ブレークダウンを生
じるドレイン電圧ＶＤ２はゲート電位に依存するが該ト
ランジスタの場合グー１〜電位がほぼ５ｖのとき最小値
、はぼ５ｖをとる。

セカンダリ−ブレークダウン電圧ＶＤ２を越えるとＩＤ
は急激に増加し、容易に前記フェーズを溶断するのに十
分な電流値である１００ｍＡに達する。

ゲート電位が５■のとぎのセカンダリ−ブレークダウン
電圧ＶＤ２はゲート電位がＯｖのときのドレイン耐圧Ｖ
Ｄ＋　よりほぼ６Ｖ低い。

本発明では、フェーズ溶断用トランジスタのドレインに
セカンダリブレークダウン電圧以上、かつゲート電位Ｑ
ｖの時のドレイン耐圧ＶＤ１以下の電圧を加え、セカン
ダリ−ブレークダウンによる大ぎな電流によりフェーズ
を溶断するものであるが、該セカンダリ−ブレークダウ
ン電圧が最も低く、したがってゲート電位Ｏｖのとぎの
ドレイン耐圧ＭＤＩ　との差が最も大きくなるようなゲ
ート電位を書ぎ込み時もしくはフェーズ溶断時設定する
ことが望ましい。なぜなら、そのとぎ、フェーズ溶断時
、該フェーズ溶断用トランジスタのドレインソース両極
間に加える電圧ＶＤをセカンダリ−ブレークダウン電圧
より十分高く設定でき、したがって速やかなフェーズ溶
断のためのドレイン電流を得ることができるだけでなく
、該ドレイン電圧ＶＤをＶＤ＋　より十分低く設定でき
ることにＪ：す、該トランジスタのドレイン接合を破壊
することもなく該フェーズ溶断を行なえるからである。

フェーズが確実に溶断しさえすれば仮に該トランジスタ
のドレイン接合が破壊されても使用上問題はないが、信
頼性の点からドレイン接合の破壊されないことが望まし
い。

また、書ぎ込み時もしくはフェーズ溶断時、ドレイン電
圧ＶＤをドレイン耐圧ＶＤ＋　より高く設定すると大電
流は流れるがそれはドレイン接合が破壊されるまでの瞬
間的な間だけでしかなく、目的とするフェーズ溶断がな
されない恐れがあり、しかもドレイン接合の破壊された
トランジスタを用いては以後、所望のフェーズ溶断をな
すことができなくなる。

上記の点から、書き込みもしくはフェーズ溶断時には、
ドレイン、ソース両極間に印加する電圧ＶＤは、■Ｄ１
、すなわちグー１〜電位Ｑｖ時ドレイン耐圧よりも低い
値に設定する必要がある。

また、一般に半導体装置の電源としては５■の電圧が用
いられている点から、前記フェーズ溶断用トランジスタ
のセカンダリ−ブレークダウン電圧ＶＤ２は５ｖより若
干高く設定されること、そのように設定された各セルの
セカンダリ−ブレークダウン電圧には１ないし２ｖ程度
のばらつきがあること等の点から、書き込みあるいはフ
ェーズ溶断は、ドレイン、ソース両極間に８ｖ以上の電
圧を印加することによって行なうことが好ましい。

フェーズ溶断用トランジスタとしてはＭＯＳトランジス
タ以外にＹＥＳあるいはジャンクショントランジスタ等
の電界効果トランジスタを用いることもできる。一般に
ｐ型Ｊ：りもｎ型電界効果トランジスタを用いる方がセ
カンダリ−ブレークダウンの起りやすさの点から好まし
い。

また、一般に大規模メモリーにはＹＥＳあるいはジャン
クショントランジスタよりもＭＯＳ　ｌ−ランジスタが
用いられること、ＹＥＳあるいはジャンクシ」ントラン
ジスタではセカンダリ−ブレークダウン時ゲート側に電
流が流れること等の点から、前記フコース溶断用トラン
ジスタとしてはＭＯＳトランジスタを用いることが好ま
しい。

前記フェーズ３は例えば高融点金属シリサイド等を用い
て作成することもできる。

また、フェーズ３の溶断された、もしくはそれによりデ
ータの書き込まれたセル１に対する読み出しはセカンダ
リ−ブレーク電圧の前記最小値よりも低い電圧で行なう
。

本実施例の場合、セカンダリ−ブレークダウン電圧の最
小値はゲート電位５ｖの時生じ、５ｖである。また、ト
ランジスタ間にその値には１ないし２ｖのばらつきがあ
るので、前記読み出しは４Ｖ以下、好ましくは２ｖ程度
の電圧をドレイン。

ソース両極間に印加することによって行なうことが好ま
しい。

第５図に、第１図ないし第３図のセル１を配列し、マス
クＲＯＭにおける予備の２列の冗長アレイとした場合が
示されるが１列であっても良いし、場合によってはもっ
と多く設けることも可能である。

第１列の冗長アレイを不良チップ救済のために使うため
、該アレイ中のセル１′にデータを書き込むにはワード
ライン２３に５ｖの電圧を加え、ピッ［−ライン２１に
８ｖの電圧を加えることにより、該セル１′の１〜ラン
ジスタにセタンダリーブレークダウンを起させ、フェー
ズ３′に大電流を流し、該フェーズ３−を溶断させれば
よい。

データの書き込まれた前記セル１′に対する読み出しは
、ピッ１〜ラインには２ｖ程度の電圧を加えて行なう。

一般に前記セル１のトランジスタを、ソース・ドレイン
領域が接合の深さ０．４５μｍ以下の高濃度ｎ型半導体
からなり、ゲート酸化膜圧が４゜０Å以下、ゲート長り
が２．０μｍ以下のＭＯＳトランジスタにより構成した
場合、書き込み時もしくはフェーズ溶断時、該トランジ
スタのドレインに接続されたフェーズを介し、ドレイン
、ソース間に８ｖ以上の電圧を印加し、該セルの読み出
しは４■以下の電圧で行なうことにより、本発明の効果
は顕著に実現されるものである。

この効果は、チャネル幅Ｗがチレネル長りの２０倍以下
であっても実現される。

［発明の効果コ 本発明の半導体メモリー装置は、不良チップの救済を短
時間に、またレーザー等の特殊な装置もしくはプロセス
を要することなく行なえ、かつ、チップの集積密度をも
高めることができる。

特に、マスクＲＯＭの不良チップ救済は本発明によって
始めて可能となるものである。

さらに、本発明の半導体メモリー装置の製造に当って、
何等特殊なプロセスをも要しない。

【図面の簡単な説明】

第１図は本発明の半導体メモリー装置において不良チッ
プ救済のため用いられるフェーズおよび該フェーズ溶断
用電界効果トランジスタを有するセルの回路図である。 第２図は、第１図のセルにおいて、溶断用トランジスタ
をＭＯＳ　ｌ−ランジスタとしたものを、基板上に形成
した場合に対する断面図である。 第３図は、第２図に対応する平面図である。 第４図は、第２図および第３図に示されるセルのＭＯＳ
トランジスタのドレイン電流ＩＤのドレイン電圧ＶＤに
対する依存性を示す特性図であり、ａおよびｂはそれぞ
れゲート電位５■、ｏｖの場合に対応する。 第５図は、第１図ないし第４図のセルを配列し、マスク
ＲＯＭの予備冗長セルアレイとした場合の回路図である
。 符号の説明 １．１−・・・フェーズと溶断用ｎ型Ｍｏｓトランジス
タとからなるセル

Claims (4)

【特許請求の範囲】
1. （１）電流溶断フェーズおよび該フェーズ溶断用電界効
   果トランジスタを有する冗長セルを不良ビットまたは不
   良メモリーセルを生じた不良チップの救済のため有する
   半導体メモリー装置であって、前記フェーズの一方の端
   子は前記電界効果トランジスタのドレインもしくはソー
   ス電極に電気的に接続され、前記不良チップ救済のため
   、前記冗長セルに対する書き込み時、前記電界効果トラ
   ンジスタのドレインおよびソース電極間に、前記フェー
   ズを介し、その時のゲート電位に対応するセカンダリー
   ブレークダウン電圧より高く、かつゲート電位が零のと
   きのドレイン耐圧より低い電圧を印加し、前記電界効果
   トランジスタのセカンダリーブレークダウンによる電流
   により、前記フェーズを溶断し、これにより書き込みの
   なされた冗長セルに対するデータ読み出し時、電界効果
   トランジスタのドレイン電極とソース電極間にその時の
   、ゲート電位に対応するセカンダリーブレークダウン電
   圧以下の電圧を加えることを特徴とする半導体メモリー
   装置。
2. （２）冗長セルに対する書き込みないし読み出し時、セ
   カンダリーブレークダウン電圧が最も低い値となるよう
   にゲート電位を設定して行なう特許請求の範囲第１項に
   記載の半導体メモリー装置。
3. （３）電界効果トランジスタとしてｎチャネル型ＭＯＳ
   構造トランジスタを用いる特許請求の範囲第１項ないし
   第２項に記載の半導体メモリー装置。
4. （４）多結晶シリコンまたは高融点金属シリサイドを用
   いてフェーズを作成する特許請求の範囲第１ないし第３
   項に記載の半導体メモリー装置。