JPH01292854A - プログラマブル半導体メモリアレイとプログラマブル化合物半導体メモリアレイ - Google Patents
プログラマブル半導体メモリアレイとプログラマブル化合物半導体メモリアレイInfo
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- JPH01292854A JPH01292854A JP63121645A JP12164588A JPH01292854A JP H01292854 A JPH01292854 A JP H01292854A JP 63121645 A JP63121645 A JP 63121645A JP 12164588 A JP12164588 A JP 12164588A JP H01292854 A JPH01292854 A JP H01292854A
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- G—PHYSICS
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- G11C—STATIC STORES
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野〉
本発明は半導体プログラマブルメモリアレイに関し、待
にレーザプログラマブルリンクを用いたプログラマブル
メモリアレイに関する。
にレーザプログラマブルリンクを用いたプログラマブル
メモリアレイに関する。
〈従来の技術〉
プログラマブルリードオンリメモリ（ＦＲＯＭ＞、プロ
グラマブル論理アレイ（ＰＬＡ）及び他の型式のプログ
ラマブル論理デバイス（ＰＬＤ）が様々な形で実用化さ
れているが、これらのアレイはシリコン半導体技術を基
盤としている。例えば砒化ガリウムのような化合物半導
体集積回路は長い時間をかけて開発されていたが、現在
では砒化ガリウム（Ｇａ Ａｓ ）論理・メモリ集積回
路が実用化されている。しかしながら、化合物半導体技
術の限界によって半導体ＰＲＯＭ、ＰＬＡ及びＰＬＤ等
のデバイスは、その使用によって性能が大いに高まるで
あろうにも拘らず、開発が制限されている。
グラマブル論理アレイ（ＰＬＡ）及び他の型式のプログ
ラマブル論理デバイス（ＰＬＤ）が様々な形で実用化さ
れているが、これらのアレイはシリコン半導体技術を基
盤としている。例えば砒化ガリウムのような化合物半導
体集積回路は長い時間をかけて開発されていたが、現在
では砒化ガリウム（Ｇａ Ａｓ ）論理・メモリ集積回
路が実用化されている。しかしながら、化合物半導体技
術の限界によって半導体ＰＲＯＭ、ＰＬＡ及びＰＬＤ等
のデバイスは、その使用によって性能が大いに高まるで
あろうにも拘らず、開発が制限されている。
シリコンＰＲＯＭ及びＰＬＡ技術を使用する際の限界を
理解するために、第１図に示される通常の電界プログラ
マブルシリコンメモリアレイについて考える。Ｎ本の平
行なワード線１０がマトリックスの列に配置され、かつ
Ｍ本の平行なビット線１１がワード線１０と直交する向
きに配置されている。直列に接続されたヒユーズ１２と
ダイオード１３とが交差する各ワード線１０と各ビット
線１１とを接続し、かつ通常の通り抵抗型負荷１４が各
ビット線１１の一端を大地に接続している。
理解するために、第１図に示される通常の電界プログラ
マブルシリコンメモリアレイについて考える。Ｎ本の平
行なワード線１０がマトリックスの列に配置され、かつ
Ｍ本の平行なビット線１１がワード線１０と直交する向
きに配置されている。直列に接続されたヒユーズ１２と
ダイオード１３とが交差する各ワード線１０と各ビット
線１１とを接続し、かつ通常の通り抵抗型負荷１４が各
ビット線１１の一端を大地に接続している。
このアレイをプログラムするために、所望のワード線と
所望のビット線とを選択する手段が設けられており、こ
れら両線を接続するヒユーズが溶断する程度の電流をヒ
ユーズ−ダイオード結合線に流す。ビット線１１とワー
ド線との接続を取り除くことによって前記アレイを所望
の形に形成することができる。
所望のビット線とを選択する手段が設けられており、こ
れら両線を接続するヒユーズが溶断する程度の電流をヒ
ユーズ−ダイオード結合線に流す。ビット線１１とワー
ド線との接続を取り除くことによって前記アレイを所望
の形に形成することができる。
多くの化合物半導体デバイス及び一部のシリコンデバイ
スはヒユーズ１２を溶断するのに必要な電流または電圧
に耐えられない。それ故に、電気的に切断されるヒユー
ズを基礎とするＰＲＯＭ、ＰＬＡまたはＰＬＤは、現在
の技術ではシリコン半導体の狭い範囲でしか有効に実施
することができない。更に、ヒユーズを溶断するのに必
要な電圧及び電流に耐え得るシリコン半導体デバイスに
於ても、アレイの寸法が大きくなるとプログラム用伝導
線路に於ける電圧及び電流の損失によってアレイ回路が
部分的に十分にプログラムされない場合がある。
スはヒユーズ１２を溶断するのに必要な電流または電圧
に耐えられない。それ故に、電気的に切断されるヒユー
ズを基礎とするＰＲＯＭ、ＰＬＡまたはＰＬＤは、現在
の技術ではシリコン半導体の狭い範囲でしか有効に実施
することができない。更に、ヒユーズを溶断するのに必
要な電圧及び電流に耐え得るシリコン半導体デバイスに
於ても、アレイの寸法が大きくなるとプログラム用伝導
線路に於ける電圧及び電流の損失によってアレイ回路が
部分的に十分にプログラムされない場合がある。
シリコンデバイスに電気的に切断するヒユーズを形成す
る際には、十分に注意して制御しなければならない多数
の工程が必要である。第２ａ図に示されるように、まず
ヒユーズ材料２７を基板２６の上に被着させる。ヒユー
ズ材料２７の厚さはプログラム作業に於ける適当な働き
が保証されるように十分に注意して制御しなければなら
ない。
る際には、十分に注意して制御しなければならない多数
の工程が必要である。第２ａ図に示されるように、まず
ヒユーズ材料２７を基板２６の上に被着させる。ヒユー
ズ材料２７の厚さはプログラム作業に於ける適当な働き
が保証されるように十分に注意して制御しなければなら
ない。
次に、金属層２８をヒユーズ材料２７の上に被着し、か
つ第２ｂ図に示されるようにヒユーズ２７が露呈するよ
うに金属層２８をエツチングする。
つ第２ｂ図に示されるようにヒユーズ２７が露呈するよ
うに金属層２８をエツチングする。
これら各工程は十分に注意して実行しなければならず、
さもなければプログラム作業の際にヒユーズ接続が適正
に機能しないことになる。
さもなければプログラム作業の際にヒユーズ接続が適正
に機能しないことになる。
第１図示されるような電界プログラマブルシリコンＰＬ
ＡまたはＦＲＯＭは所望の回路を得るという点に於て融
通性を有する。しかし、アレイをプログラムするために
高電圧及び大電流が必要であり、かつプログラム回路が
メモリチップ全体の重要な部分を占める場合が多く、そ
れによってより多くの電力を消耗しかつチップの広い面
積を使用するので、デバイスの性能が影響を受ける。プ
ログラム用高電圧に耐え得るように組み立てられたプロ
グラマブルアレイからなる素子は、このような高電圧に
耐え得るように製造されていない素子よりも動作速度が
遅い。それ故に、電界プログラマブルシリコンＰＬＡま
たはＦＲＯＭの速度は、プログラム用高電圧に耐える必
要があることによって低下する。また、回路は高電圧に
耐える必要があることによって設計上制限される。更に
、高電圧に耐えねばならない回路は、レイアウトが高電
圧に耐える必要がない回路より大きくなる。レイアウト
が大ぎくなればなる程デバイスの速度が低下し、かつ歩
留りが減少する。
ＡまたはＦＲＯＭは所望の回路を得るという点に於て融
通性を有する。しかし、アレイをプログラムするために
高電圧及び大電流が必要であり、かつプログラム回路が
メモリチップ全体の重要な部分を占める場合が多く、そ
れによってより多くの電力を消耗しかつチップの広い面
積を使用するので、デバイスの性能が影響を受ける。プ
ログラム用高電圧に耐え得るように組み立てられたプロ
グラマブルアレイからなる素子は、このような高電圧に
耐え得るように製造されていない素子よりも動作速度が
遅い。それ故に、電界プログラマブルシリコンＰＬＡま
たはＦＲＯＭの速度は、プログラム用高電圧に耐える必
要があることによって低下する。また、回路は高電圧に
耐える必要があることによって設計上制限される。更に
、高電圧に耐えねばならない回路は、レイアウトが高電
圧に耐える必要がない回路より大きくなる。レイアウト
が大ぎくなればなる程デバイスの速度が低下し、かつ歩
留りが減少する。
ＰＬＡまたはＰＲＯＭのプログラム回路はメモリチップ
全体の重要な部分を占めるだけでなく、デバイスの性能
を低下させる。またプログラム回路は、チップのプログ
ラム以後は必要でないにも拘らずメモリアレイに接続さ
れたままでおり、かつアレイの通常動作の際に余分の負
荷として作用する。この余分の負荷によってアレイの性
能、特にアレイの速度が低下する。
全体の重要な部分を占めるだけでなく、デバイスの性能
を低下させる。またプログラム回路は、チップのプログ
ラム以後は必要でないにも拘らずメモリアレイに接続さ
れたままでおり、かつアレイの通常動作の際に余分の負
荷として作用する。この余分の負荷によってアレイの性
能、特にアレイの速度が低下する。
シリコンＦＲＯＭ及びＰＬＡの性能と大きなアレイをプ
ログラムする際の信頼性との双方を向上させるために幾
つかの異なる方法が行われている。
ログラムする際の信頼性との双方を向上させるために幾
つかの異なる方法が行われている。
例えば、チュア＜ ｃｈｕａ ＞による１９７８年１２
月１９日付米国特許第４，１３０．８８９号明細書に記
載の「プログラマブル・ライトワンス・り一ドオンリ・
セミコンダクタ・メモリアレイ・ユージング・ＳＣＲ・
カレント・ソース・デバイス」（Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｗｒｉｔｅ−Ｏｎｃｅ、 Ｒｅａｄ−Ｏｎｌｙ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ａｒｒａ
ｙ Ｕｓｉｎｇ ＳＣＲＣｕｒｒｅｎｔ ５ｉｎｋ ａ
ｎｄ Ｃｕｒｒｅｎｔ ５ｏｕｒｃｅｓ Ｄｅｖｉｃｅ
ｓ）に於ては、アレイの性能を高めるために該アレイ内
の各ワード線及びビット線の端部に別の回路が付加され
ている。
月１９日付米国特許第４，１３０．８８９号明細書に記
載の「プログラマブル・ライトワンス・り一ドオンリ・
セミコンダクタ・メモリアレイ・ユージング・ＳＣＲ・
カレント・ソース・デバイス」（Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｗｒｉｔｅ−Ｏｎｃｅ、 Ｒｅａｄ−Ｏｎｌｙ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ａｒｒａ
ｙ Ｕｓｉｎｇ ＳＣＲＣｕｒｒｅｎｔ ５ｉｎｋ ａ
ｎｄ Ｃｕｒｒｅｎｔ ５ｏｕｒｃｅｓ Ｄｅｖｉｃｅ
ｓ）に於ては、アレイの性能を高めるために該アレイ内
の各ワード線及びビット線の端部に別の回路が付加され
ている。
本発明によれば大型アレイを利用することができ、かつ
大型アレイの性能の信頼性を高めることができる。しか
し、上述した方法及び他の方法ではプログラム用高電圧
及び大電流を必要とすることによってもたらされる性能
上の問題を排除することができない。
大型アレイの性能の信頼性を高めることができる。しか
し、上述した方法及び他の方法ではプログラム用高電圧
及び大電流を必要とすることによってもたらされる性能
上の問題を排除することができない。
従来技術に於ては、半導体デバイスをプログラムするた
めに別の方法が行われている。例えば、ゲートアレイの
使用に関して融通性が得られるよう膜、レーザプログラ
マブルリンク即ちレーザによって溶断されるリンクによ
って接続された様々なゲートアレイを有するシリコンデ
バイスが開発された（１９８６年６月発行のレーザパス
・アプリケーションズ・ノート（Ｌａ５ｅｒｐａｔｈ
Ａｐｐｌ １ｃａｔｉ。
めに別の方法が行われている。例えば、ゲートアレイの
使用に関して融通性が得られるよう膜、レーザプログラ
マブルリンク即ちレーザによって溶断されるリンクによ
って接続された様々なゲートアレイを有するシリコンデ
バイスが開発された（１９８６年６月発行のレーザパス
・アプリケーションズ・ノート（Ｌａ５ｅｒｐａｔｈ
Ａｐｐｌ １ｃａｔｉ。
ｎｓ Ｎｏｔｅ ） ＡＮ−１に記載の［ワンデイ・レ
ーザプログラム・ゲートアレイＪ （ｏｎｅ Ｄａｙ
Ｌａ５ｅｒ Ｐｒｏｇｒａｍｍｅｄ Ｇａｔｅ Ａｒ
ｒａｙｓ＞参照）。このデバイスはレーザプログラマブ
ルリンクによって接続されたトランジスタからなる大型
シリコン回路でおり、これらのトランジスタからなる多
数のトランジスタ群が更にレーザプログラムリンクによ
って接続されている。回路をプログラムするためには、
トランジスタが所望のゲートを形成するようにトランジ
スタを接続するリンクを溶断する。次に、ゲートを構成
するトランジスタ群と伯のゲートを構成する他のトラン
ジスタ群とを接続するプログラマブルリンクを溶断して
、使用に必要な特定のゲート接続を得る。トランジスタ
を様々に組み合わせてゲートを形成し、かつゲートを組
み合わせてゲートアレイ回路を形成するためには多数の
プログラマブルリンク及び大きな回路が必要である。
ーザプログラム・ゲートアレイＪ （ｏｎｅ Ｄａｙ
Ｌａ５ｅｒ Ｐｒｏｇｒａｍｍｅｄ Ｇａｔｅ Ａｒ
ｒａｙｓ＞参照）。このデバイスはレーザプログラマブ
ルリンクによって接続されたトランジスタからなる大型
シリコン回路でおり、これらのトランジスタからなる多
数のトランジスタ群が更にレーザプログラムリンクによ
って接続されている。回路をプログラムするためには、
トランジスタが所望のゲートを形成するようにトランジ
スタを接続するリンクを溶断する。次に、ゲートを構成
するトランジスタ群と伯のゲートを構成する他のトラン
ジスタ群とを接続するプログラマブルリンクを溶断して
、使用に必要な特定のゲート接続を得る。トランジスタ
を様々に組み合わせてゲートを形成し、かつゲートを組
み合わせてゲートアレイ回路を形成するためには多数の
プログラマブルリンク及び大きな回路が必要である。
回路を大きくすることによって融通性は１ｑられるが、
その大きさによって回路の速度が通常のゲートアレイ回
路と比較して低下する。また、回路の大ぎさによってウ
ェハ毎の歩留りが減少する。
その大きさによって回路の速度が通常のゲートアレイ回
路と比較して低下する。また、回路の大ぎさによってウ
ェハ毎の歩留りが減少する。
ゲートアレイ回路を特定する際の順応性によって別の問
題が発生する。ヒユーズは他のヒユーズや素子に近接し
て配置されている。多数のヒユーズが近接していること
によってヒユーズの溶断が適当にされない可能性が増大
し、かつヒユーズが適当に溶断されないために回路が機
能不全を生じることによって歩留りが減少する。また、
デバイスを完全にプログラムしかつ試験を行って適正な
論理機能を実行し得るかどうか判定するまで、ヒユーズ
をプログラムした際のエラーを検出することかできない
。
題が発生する。ヒユーズは他のヒユーズや素子に近接し
て配置されている。多数のヒユーズが近接していること
によってヒユーズの溶断が適当にされない可能性が増大
し、かつヒユーズが適当に溶断されないために回路が機
能不全を生じることによって歩留りが減少する。また、
デバイスを完全にプログラムしかつ試験を行って適正な
論理機能を実行し得るかどうか判定するまで、ヒユーズ
をプログラムした際のエラーを検出することかできない
。
非常に大型の集積メモリアレイを開発覆ることにより、
適当な歩留りを保証するために主メモリアレイに加えて
予備のメモリセルの列及び行を設けなければならなくな
った（１９８１年１０月発行のＩＥＥＥ ジャーナル
・オブ・ソリッド−ステート・サーキット（ＩＥＥＥ
Ｊ、 ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ ）に記載のアール・スミス（Ｉ？、 Ｓｍ１ｔｈ）
伯による［レーザプログラマブル・リダンダンシイ・ア
ンド・イールド・インプルーブメント・イン・６４Ｋ
ＤＲＡＭＪ （ＬａｓｅｒＰｒｏｏｒａｍｍａｂｌｅ
Ｒｅｄｕｎｄａｎｃｙ ａｎｄ Ｙｉｅｌｄ ＩｍＤｒ
ＯＶｅｍｅｎｔ ｉｎ ａ ６４ＫＯＲ八Ｈ）参照）。
適当な歩留りを保証するために主メモリアレイに加えて
予備のメモリセルの列及び行を設けなければならなくな
った（１９８１年１０月発行のＩＥＥＥ ジャーナル
・オブ・ソリッド−ステート・サーキット（ＩＥＥＥ
Ｊ、 ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ ）に記載のアール・スミス（Ｉ？、 Ｓｍ１ｔｈ）
伯による［レーザプログラマブル・リダンダンシイ・ア
ンド・イールド・インプルーブメント・イン・６４Ｋ
ＤＲＡＭＪ （ＬａｓｅｒＰｒｏｏｒａｍｍａｂｌｅ
Ｒｅｄｕｎｄａｎｃｙ ａｎｄ Ｙｉｅｌｄ ＩｍＤｒ
ＯＶｅｍｅｎｔ ｉｎ ａ ６４ＫＯＲ八Ｈ）参照）。
予備のメモリセルの列及び行はレーザプログラマブル可
溶性リンクを介してメモリアレイに接続されている。主
メモリアレイに故障のある列が検出されると、その故障
のある列を適当なヒユーズを溶断して１本の予備の列で
置き換える。同様に、予備のメモリセルの行は主メモリ
アレイ内の故障のあるメモリセルの行を置き換えるため
に使用される。この場合、可溶性リンクを用いることに
よってアレイの性能が高まることはない。冗長メモリに
よって使用できるメモリアレイの歩留りが向上するだけ
である。
溶性リンクを介してメモリアレイに接続されている。主
メモリアレイに故障のある列が検出されると、その故障
のある列を適当なヒユーズを溶断して１本の予備の列で
置き換える。同様に、予備のメモリセルの行は主メモリ
アレイ内の故障のあるメモリセルの行を置き換えるため
に使用される。この場合、可溶性リンクを用いることに
よってアレイの性能が高まることはない。冗長メモリに
よって使用できるメモリアレイの歩留りが向上するだけ
である。
従って従来技術に於ては、アレイを所望の回路に形成で
きるようにする可溶性リンクを備えるアレイは周知であ
る。しかしながら、いずれの場合でも融通性を有するこ
とによって回路の性能が向上することはなく、かつ融通
性が速度に関する回路の性能を大幅に低下ざぜる場合が
多い。また、ＤＲＡＭの場合を除いてプログラマブルリ
ンクを備える回路は、そのようなリンクを備えていない
同様の回路と比較してウェハから得られる歩留りが減少
する。
きるようにする可溶性リンクを備えるアレイは周知であ
る。しかしながら、いずれの場合でも融通性を有するこ
とによって回路の性能が向上することはなく、かつ融通
性が速度に関する回路の性能を大幅に低下ざぜる場合が
多い。また、ＤＲＡＭの場合を除いてプログラマブルリ
ンクを備える回路は、そのようなリンクを備えていない
同様の回路と比較してウェハから得られる歩留りが減少
する。
従来技術に於て、シリコンリードオンリメモリのレーザ
プログラムは１９７３年６月１９日付米国特許第３．７
４０．５２３号明細書に記載されるコーエン（ｃｏｈｅ
ｎ ）他による［エンコーディング・オブ・リード・オ
ンリ・メモリ・パイ・レーザ・ベポライゼーションＪ
（Ｅｎｃｏｄｉｎｇ ｏｆ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ Ｂｙ Ｌａ５ｅｒ Ｖａｐｏｒｉｚａｔｉ
ｏｎ）及び１９７６年８月発行のＩＥＥＥ ジャーナ
ル・オブ・ソリッド−ステート・サーキット（Ｊｏｕｒ
ｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ ） Ｖｏ ｌ 、 ＳＣ−１１、Ｎｏ。
プログラムは１９７３年６月１９日付米国特許第３．７
４０．５２３号明細書に記載されるコーエン（ｃｏｈｅ
ｎ ）他による［エンコーディング・オブ・リード・オ
ンリ・メモリ・パイ・レーザ・ベポライゼーションＪ
（Ｅｎｃｏｄｉｎｇ ｏｆ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ Ｂｙ Ｌａ５ｅｒ Ｖａｐｏｒｉｚａｔｉ
ｏｎ）及び１９７６年８月発行のＩＥＥＥ ジャーナ
ル・オブ・ソリッド−ステート・サーキット（Ｊｏｕｒ
ｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ ） Ｖｏ ｌ 、 ＳＣ−１１、Ｎｏ。
４に記載のジエイ・ノース（Ｊ、 Ｎ０ｒｔｈ）及びタ
ブリュ・ウェイタ（Ｗ、 Ｗｅｉｃｋ）による［レーザ
・コーディング・オブ・バイポーラ・リード−オンリ・
メモリーズＪ （Ｌａ５ｅｒ Ｃｏｄｉｎｇ ｏｆ
Ｂｉｐｏｌａｒ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｉｅ
ｓ）に開示されている。これらの刊行物には、ヂタシー
プラチナー金金属膜及びチタン−プラチナレーザプログ
ラマブルリンクを有するリードオンリメモリが開示され
ている。このリンクは、シリコン基板上にチタン層、プ
ラチナ層及び金層を連続的に形成し、かつプログラマブ
ルリンクを形成すべき領域の金をエツチングにより除去
することによって形成される。リンクの蒸発の際にシリ
コン基板が損傷しないようにするために金を除去可能で
あることが必要である。
ブリュ・ウェイタ（Ｗ、 Ｗｅｉｃｋ）による［レーザ
・コーディング・オブ・バイポーラ・リード−オンリ・
メモリーズＪ （Ｌａ５ｅｒ Ｃｏｄｉｎｇ ｏｆ
Ｂｉｐｏｌａｒ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｉｅ
ｓ）に開示されている。これらの刊行物には、ヂタシー
プラチナー金金属膜及びチタン−プラチナレーザプログ
ラマブルリンクを有するリードオンリメモリが開示され
ている。このリンクは、シリコン基板上にチタン層、プ
ラチナ層及び金層を連続的に形成し、かつプログラマブ
ルリンクを形成すべき領域の金をエツチングにより除去
することによって形成される。リンクの蒸発の際にシリ
コン基板が損傷しないようにするために金を除去可能で
あることが必要である。
従って、プログラマブルリンクはワード線またはビット
線と同一材料で形成されておらず、ワード線またはビッ
ト線と同一材料からなるリンクよりも大きな抵抗を有す
る。第２ｂ図に示されるように電気的に切断されるリン
クであることから、チタン−プラチナリンクの形成には
リンクの上に存在する金属をエツチングにより除去する
ための別の処理工程が必要である。このエツチング工程
が正確に行われない場合には、可溶性リンクがプログラ
ム工程に於て蒸発しないことになる。
線と同一材料で形成されておらず、ワード線またはビッ
ト線と同一材料からなるリンクよりも大きな抵抗を有す
る。第２ｂ図に示されるように電気的に切断されるリン
クであることから、チタン−プラチナリンクの形成には
リンクの上に存在する金属をエツチングにより除去する
ための別の処理工程が必要である。このエツチング工程
が正確に行われない場合には、可溶性リンクがプログラ
ム工程に於て蒸発しないことになる。
〈発明が解決しようとする課題〉
本発明によれば、ＦＲＯＭまたはＰＬＡを使用する際の
性能上の問題が解消される。
性能上の問題が解消される。
［発明の効果］
〈課題を解決するための手段〉
本発明はレーザプログラマブルリードオンリ半導体メモ
リアレイを開示する。このメモリアレイはメモリセルと
ワード線群とビット線群とからなる。前記各メモリセル
は前記ビット線群の１本のビット線と前記ワード線群の
１本のワード線とに接続され、かつメモリ要素とレーザ
プログラマブルリンクとを備える。成る実施例に於ては
、前記各メモリセルはトランジスタと、前記ワード線ま
たは前記ビット線のいずれかと同一材料からなるレーザ
プログラマブルリンクとからなる。メモリセルはプログ
ラム以前には第１の電気的状態を有し、かつプログラム
以後は反転し得ない異なる第２の電気的状態を有する。
リアレイを開示する。このメモリアレイはメモリセルと
ワード線群とビット線群とからなる。前記各メモリセル
は前記ビット線群の１本のビット線と前記ワード線群の
１本のワード線とに接続され、かつメモリ要素とレーザ
プログラマブルリンクとを備える。成る実施例に於ては
、前記各メモリセルはトランジスタと、前記ワード線ま
たは前記ビット線のいずれかと同一材料からなるレーザ
プログラマブルリンクとからなる。メモリセルはプログ
ラム以前には第１の電気的状態を有し、かつプログラム
以後は反転し得ない異なる第２の電気的状態を有する。
プログラムは前記レーザプログラマブルリンクのレーザ
コーディングによって行われる。
コーディングによって行われる。
本発明の他の利点及び特徴については添附図面を参照し
つつ以下に詳述する実施例の記載から明らかである。
つつ以下に詳述する実施例の記載から明らかである。
〈実施例〉
本発明は、回路設計に於ける融通性と高速性能との双方
を備えるプログラマブルアレイである。
を備えるプログラマブルアレイである。
本発明は多くの異なる形に変形して実施することができ
るが、添附図面に表されかつ以下に説明される実施例は
本発明の単なる例示で市って、本発明の技術的範囲を限
定するものではない。
るが、添附図面に表されかつ以下に説明される実施例は
本発明の単なる例示で市って、本発明の技術的範囲を限
定するものではない。
本発明は回路の設計に於ける適用性及び高速性能の双方
を備えるプログラマブルアレイである。
を備えるプログラマブルアレイである。
第３図のプログラマブルアレイは従来のプログラマブル
アレイの性能低下を条件とするようなものではない。こ
のプログラマブルアレイはＦＲＯＭまたはＰＬＡとして
機能する化合物半導体（本実施例では砒化ガリウム）チ
ップ２０の部分として図示されている。各メモリセル２
１は金属ワード線２２、金属ビット線２３及び金属電力
線２４に接続されている。メモリセル２１はエンハンス
メント型ＦＥＴであり、そのソースが一般にワード線２
２またはビット線２３に使用される金属と同じ金属から
なるレーザプログラマブルリンク２５によってビット線
２３に接続されている。このＦＥＴのゲートはワード線
２２に接続され、かつドレインが電力線２４に接続され
ている。
アレイの性能低下を条件とするようなものではない。こ
のプログラマブルアレイはＦＲＯＭまたはＰＬＡとして
機能する化合物半導体（本実施例では砒化ガリウム）チ
ップ２０の部分として図示されている。各メモリセル２
１は金属ワード線２２、金属ビット線２３及び金属電力
線２４に接続されている。メモリセル２１はエンハンス
メント型ＦＥＴであり、そのソースが一般にワード線２
２またはビット線２３に使用される金属と同じ金属から
なるレーザプログラマブルリンク２５によってビット線
２３に接続されている。このＦＥＴのゲートはワード線
２２に接続され、かつドレインが電力線２４に接続され
ている。
上述したように金属線には一般に金が考えられるが、高
伝導性を有する伯の種類の金属線を使用することができ
、従ってここで云う「金属線」の詔にはこれら他の種類
の金属線が含まれる。また、第３図に示されるように、
本発明により形成される化合物半導体集積回路メモリア
レイは複数のメモリセルと共にメモリ内に記憶されたデ
ータをアクセスするための周辺回路を使用している。こ
れらの回路は以下の特許出願中の各明細書に開示されて
いる。
伝導性を有する伯の種類の金属線を使用することができ
、従ってここで云う「金属線」の詔にはこれら他の種類
の金属線が含まれる。また、第３図に示されるように、
本発明により形成される化合物半導体集積回路メモリア
レイは複数のメモリセルと共にメモリ内に記憶されたデ
ータをアクセスするための周辺回路を使用している。こ
れらの回路は以下の特許出願中の各明細書に開示されて
いる。
即ち、（１）出願番号 出願臼−のアンドリ
ュ・シー・グラハム（＾ｎｄ ｒｅｗｃ、 Ｇｒａｈａ
ｍ）びマーク・イー・フイツツパ下りツタ（）ｌａｒｋ
Ｅ、 Ｆｉｔｚｐａｔｒｉｃｋ ）による［キャパシ
タ・カプルド・プッシュプル・ロジック・サニキットＪ
（Ｃａｐａｃｉｔｏｒ Ｃｏｕｐｌｅｄ Ｐｕ５ｈ
Ｐｕ１ｌ Ｌｏｇｉｃ Ｃ１ｒｃｕｉｔ ） ： （
２＞出願番号 出願臼−のマーク・イー・フ
ィツツパトリック （Ｍａｒｋ Ｅ、 Ｆｉｔｚｐａｔｒｉｃｋ ）及びア
ンドリュ・シー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａ
ｈａｍ）による「フィールド・エフェクト・トランジス
タ・ロジック・サーキットＪ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ Ｃ１ｒｃ
ｕｉｔ ） ： （３）出願番号出願臼−のアンドリュ
・シー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａｍ）
及びマーク・イー・フイツツバトリック（Ｍａｒｋ Ｅ
、 ＦｉｔｚＤａｔｒｉｃｋ ）によるｒＴＴＬ・コン
パチブル・インプット・バッファＪ （ＴＴＬＣｏｍ
ｐａｔｉｂｌｅ Ｉｍｐｕｔ Ｂｕｆｆｅｒ ） ：
（４）出願番号−出願臼 のアンドリュ・シ ー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａｍ）及び
マーク・イー・フイツツパトリック（Ｍａｒｋ Ｅ、
Ｆｉｔｚｐａｔｒｉｃｋ）によるｒＴＴＬ・コンパチブ
ル・アウトプット・バッフ／’ Ｊ （ＴＴＬ Ｃｏ
ｍｐａｔｉｂｌｅ ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）；（
５）出願番号 出願臼 のマーク・イー・フィツツパトリック（Ｍａｒｋ Ｅ、
Ｆｉｔｚｐａｔｒｉｃｋ ）及びアンドリュ・シー・
クラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａｍ）による［
オシレータ・サーキットＪ （Ｏｓｃｉｌｌａｔｏｒ
Ｃ１ｒｃｕｉｔ） ： （６）出願番号
出願臼 のデビット・シーー’？クミラン（
Ｄａｖｉｄ Ｃ，）ｌａｃ）ｌｉｌｌａｎ）及びアント
リ１”シー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａ
ｍ）による［インチグレイテッド・サーキット・インプ
リメンチット・イン・コンパウンド・セミコンダクタ・
テクノロジＪ （Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ Ｃｏｍｐｏ
ｕｎｄ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ 丁ｅｃｈｎ
ｏｌｏｇｙ）である。これら各出願は本願出願人に：Ｘ
４渡されている。
ュ・シー・グラハム（＾ｎｄ ｒｅｗｃ、 Ｇｒａｈａ
ｍ）びマーク・イー・フイツツパ下りツタ（）ｌａｒｋ
Ｅ、 Ｆｉｔｚｐａｔｒｉｃｋ ）による［キャパシ
タ・カプルド・プッシュプル・ロジック・サニキットＪ
（Ｃａｐａｃｉｔｏｒ Ｃｏｕｐｌｅｄ Ｐｕ５ｈ
Ｐｕ１ｌ Ｌｏｇｉｃ Ｃ１ｒｃｕｉｔ ） ： （
２＞出願番号 出願臼−のマーク・イー・フ
ィツツパトリック （Ｍａｒｋ Ｅ、 Ｆｉｔｚｐａｔｒｉｃｋ ）及びア
ンドリュ・シー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａ
ｈａｍ）による「フィールド・エフェクト・トランジス
タ・ロジック・サーキットＪ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ Ｃ１ｒｃ
ｕｉｔ ） ： （３）出願番号出願臼−のアンドリュ
・シー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａｍ）
及びマーク・イー・フイツツバトリック（Ｍａｒｋ Ｅ
、 ＦｉｔｚＤａｔｒｉｃｋ ）によるｒＴＴＬ・コン
パチブル・インプット・バッファＪ （ＴＴＬＣｏｍ
ｐａｔｉｂｌｅ Ｉｍｐｕｔ Ｂｕｆｆｅｒ ） ：
（４）出願番号−出願臼 のアンドリュ・シ ー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａｍ）及び
マーク・イー・フイツツパトリック（Ｍａｒｋ Ｅ、
Ｆｉｔｚｐａｔｒｉｃｋ）によるｒＴＴＬ・コンパチブ
ル・アウトプット・バッフ／’ Ｊ （ＴＴＬ Ｃｏ
ｍｐａｔｉｂｌｅ ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）；（
５）出願番号 出願臼 のマーク・イー・フィツツパトリック（Ｍａｒｋ Ｅ、
Ｆｉｔｚｐａｔｒｉｃｋ ）及びアンドリュ・シー・
クラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａｍ）による［
オシレータ・サーキットＪ （Ｏｓｃｉｌｌａｔｏｒ
Ｃ１ｒｃｕｉｔ） ： （６）出願番号
出願臼 のデビット・シーー’？クミラン（
Ｄａｖｉｄ Ｃ，）ｌａｃ）ｌｉｌｌａｎ）及びアント
リ１”シー・グラハム（Ａｎｄｒｅｗ Ｃ，Ｇｒａｈａ
ｍ）による［インチグレイテッド・サーキット・インプ
リメンチット・イン・コンパウンド・セミコンダクタ・
テクノロジＪ （Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ Ｃｏｍｐｏ
ｕｎｄ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ 丁ｅｃｈｎ
ｏｌｏｇｙ）である。これら各出願は本願出願人に：Ｘ
４渡されている。
しかしながら、第３図の回路は従来技術と異なり、ワー
ド線またはビット線に接続された別のプログラム（書込
み）回路を必要としない。従って、前記回路にはその性
能を低下させる余分の負荷がない。メモリセル２１、ワ
ード線２２及びビット線２３はプログラムの高電圧及び
大電流を耐える必要がないので、回路のレイアウト及び
設計は最適の性能及び歩留りが得られるように行うこと
ができる。更に、レーザプログラマブルリンクはそれが
取り付けられた線と同じ電気的特性を有する。
ド線またはビット線に接続された別のプログラム（書込
み）回路を必要としない。従って、前記回路にはその性
能を低下させる余分の負荷がない。メモリセル２１、ワ
ード線２２及びビット線２３はプログラムの高電圧及び
大電流を耐える必要がないので、回路のレイアウト及び
設計は最適の性能及び歩留りが得られるように行うこと
ができる。更に、レーザプログラマブルリンクはそれが
取り付けられた線と同じ電気的特性を有する。
従って従来技術と異なり、レーザプログラマブルリンク
によって回路に抵抗型負荷が追加されることはなく、か
つ該リンクを形成するために特別の！２！ｌ理を必要と
しない。
によって回路に抵抗型負荷が追加されることはなく、か
つ該リンクを形成するために特別の！２！ｌ理を必要と
しない。
第４ａ図には、２個のメモリセルが断面図示されている
。Ｎ型ドレイン領域及びＮ型ソース領域は通常の技術を
用いて半絶縁化合物半導体基板内に形成される。上述し
たように、砒化ガリウム（Ｇａ ＡＳ ）のような化合
物半導体が一般に考えられるが、本発明は半導体の電圧
及び電流特性によって制限されないので他の種類の半導
体を用いることができる。両メモリセル３０Ａ、３０Ｂ
は、それらの端部に配置され、かつ両メモリセル３０Ａ
、３０Ｂの中心線３２に関して対称となるようにその中
心を合せて配置した共通のドレイン領域３１を有する。
。Ｎ型ドレイン領域及びＮ型ソース領域は通常の技術を
用いて半絶縁化合物半導体基板内に形成される。上述し
たように、砒化ガリウム（Ｇａ ＡＳ ）のような化合
物半導体が一般に考えられるが、本発明は半導体の電圧
及び電流特性によって制限されないので他の種類の半導
体を用いることができる。両メモリセル３０Ａ、３０Ｂ
は、それらの端部に配置され、かつ両メモリセル３０Ａ
、３０Ｂの中心線３２に関して対称となるようにその中
心を合せて配置した共通のドレイン領域３１を有する。
各メモリセル３０Ａ、３０Ｂのソース領域３３は、両メ
モリセルの中心線３２に関して対称をなすように形成さ
れるが、そのドレイン領１−！３１から最も遠い方の端
縁が各メモリセル３０Ａ、３０Ｂの中心線３４まで延長
しないように配置される。
モリセルの中心線３２に関して対称をなすように形成さ
れるが、そのドレイン領１−！３１から最も遠い方の端
縁が各メモリセル３０Ａ、３０Ｂの中心線３４まで延長
しないように配置される。
第４ｂ図には４個のメモリセル３０Ａ〜３０Ｄの上面図
が示されている。ソース領域３３及びドレイン領域３１
からなる半導体ポケットが４個のメモリセル３０Ａ〜３
０Ｄの２本の中心線３５．３６に関して線対称をなして
いる。
が示されている。ソース領域３３及びドレイン領域３１
からなる半導体ポケットが４個のメモリセル３０Ａ〜３
０Ｄの２本の中心線３５．３６に関して線対称をなして
いる。
化合物半導体チップ内にソース領域及びドレイン領域を
形成した後に、該化合物半導体チップ上に金属ワード線
２２が電界効果トランジスタを構成する前記ポケット間
の中央にかつそれらと平行に配置されるように第１の方
向に沿って形成される。レーザプログラマブルリンク２
５がソース領域３３の中心に接続され、かつ前記第１の
方向に沿ってソース領域３３から最も遠い位置にあるメ
モリセルの端縁までワード線２２と平行に延長している
。ビット線２３がワード線２２と直交し、かつヒユーズ
が延長しているメモリセルの端縁上に中心を合せて該ヒ
ユーズに接続するように形成されている。金属ゲート線
がビット線２３と平行に形成され、かつメモリセルのワ
ード線との接点から次のワード線より手前であるがドレ
イン領域及びソース領域を越えた位置まで延長している
。
形成した後に、該化合物半導体チップ上に金属ワード線
２２が電界効果トランジスタを構成する前記ポケット間
の中央にかつそれらと平行に配置されるように第１の方
向に沿って形成される。レーザプログラマブルリンク２
５がソース領域３３の中心に接続され、かつ前記第１の
方向に沿ってソース領域３３から最も遠い位置にあるメ
モリセルの端縁までワード線２２と平行に延長している
。ビット線２３がワード線２２と直交し、かつヒユーズ
が延長しているメモリセルの端縁上に中心を合せて該ヒ
ユーズに接続するように形成されている。金属ゲート線
がビット線２３と平行に形成され、かつメモリセルのワ
ード線との接点から次のワード線より手前であるがドレ
イン領域及びソース領域を越えた位置まで延長している
。
金属電力線２４がビット線２３と平行に形成され、前記
電界効果トランジスタ（ＦＥＴ）のドレイン領域上に中
心を合わせて該ドレイン領域と接触している。
電界効果トランジスタ（ＦＥＴ）のドレイン領域上に中
心を合わせて該ドレイン領域と接触している。
電力線２４とビット線２３とワード線２２との関係及び
メモリセルの対称性によってメモリアレイの性能が最適
化され、かつヒユーズの周囲に設けられる空領域を最大
にすることができる。このレイアウトによってＦＥＴに
関連する領域を略最小にすることができ、かつそれ故に
前記ヒユーズの周囲に空領域を設は易くすることができ
る。レーザプログラマブルリンク２５はワード線２２及
びビット線２３の金属処理工程の部分として形成される
ので、該リンクを形成するための特別な処理工程が必要
でない。プログラマブルリンク２５の電気的特性はワー
ド線２２またはビット線２３の電気的特性と同一でおる
。
メモリセルの対称性によってメモリアレイの性能が最適
化され、かつヒユーズの周囲に設けられる空領域を最大
にすることができる。このレイアウトによってＦＥＴに
関連する領域を略最小にすることができ、かつそれ故に
前記ヒユーズの周囲に空領域を設は易くすることができ
る。レーザプログラマブルリンク２５はワード線２２及
びビット線２３の金属処理工程の部分として形成される
ので、該リンクを形成するための特別な処理工程が必要
でない。プログラマブルリンク２５の電気的特性はワー
ド線２２またはビット線２３の電気的特性と同一でおる
。
化合物半導体アレイは前記チップをＥＳＩ ８ｏｏｏ
ｓ型レーザプログラムシステム上に配置することにより
使用者の要求に応じてプログラムされる。溶断すべぎレ
ーザプログラマブルリンクの位置を計算するようにプロ
グラムされたコンピュータによって、ＱスイッチＹＡＧ
（イットリュウムーアルミニウムーガーネット）レー
ザに位置情報が与えられる。前記レーザがダイに対して
適正に整合されると、１．０６μｍの波長及び６ミクロ
ンのビーム直径を有するレーザパルスによって前記レー
ザプログラマブルリンクを溶断する。メモリセルはその
プログラム以前には第１の電気的状態を有し、かつプロ
グラム以後は反転し１坪ない異なる第２の電気的状態を
有する。
ｓ型レーザプログラムシステム上に配置することにより
使用者の要求に応じてプログラムされる。溶断すべぎレ
ーザプログラマブルリンクの位置を計算するようにプロ
グラムされたコンピュータによって、ＱスイッチＹＡＧ
（イットリュウムーアルミニウムーガーネット）レー
ザに位置情報が与えられる。前記レーザがダイに対して
適正に整合されると、１．０６μｍの波長及び６ミクロ
ンのビーム直径を有するレーザパルスによって前記レー
ザプログラマブルリンクを溶断する。メモリセルはその
プログラム以前には第１の電気的状態を有し、かつプロ
グラム以後は反転し１坪ない異なる第２の電気的状態を
有する。
第３図のメモリセル２１はエンハンスメント型Ｆ Ｅ−
ｒとレーザプログラマブルリンク２５とからなるが、別
の実施例に於ては、第５ａ図〜第５ｃ図に示されるよう
に、デイプリージョン型（空乏型）ＦＥＴとレーザプロ
グラマブルヒユーズ、バイポーラトランジスタとレーザ
プログラマブルヒユーズ、能動素子の組合わせとレーザ
プログラマブルアレイズ、またはダイオードとレーザプ
ログラマブルヒユーズとからなるメモリセルによって同
様に本発明の新規な特徴を用いて回路設計に於ける融通
性及び高速性能を得ることができる。
ｒとレーザプログラマブルリンク２５とからなるが、別
の実施例に於ては、第５ａ図〜第５ｃ図に示されるよう
に、デイプリージョン型（空乏型）ＦＥＴとレーザプロ
グラマブルヒユーズ、バイポーラトランジスタとレーザ
プログラマブルヒユーズ、能動素子の組合わせとレーザ
プログラマブルアレイズ、またはダイオードとレーザプ
ログラマブルヒユーズとからなるメモリセルによって同
様に本発明の新規な特徴を用いて回路設計に於ける融通
性及び高速性能を得ることができる。
更に、レーザプログラマブルアレイはシリコン半導体に
ついても実施することができる。半導体はプログラム電
圧及び電流に対する耐久性を必要としないので、シリコ
ン半導体にレーザプログラマブルアレイを適用する場合
には従来技術に於て使用されている種類のシリコン半導
体に限定されない。
ついても実施することができる。半導体はプログラム電
圧及び電流に対する耐久性を必要としないので、シリコ
ン半導体にレーザプログラマブルアレイを適用する場合
には従来技術に於て使用されている種類のシリコン半導
体に限定されない。
［発明の効果］
レーザプログラマブルアレイは余分の負荷として作用す
るプログラム回路を描えておらず、プログム電圧及び電
流に対する耐久性よりも性能を考慮して設計され、かつ
その大きさがヒユーズを溶断する際の信頼性によって制
限されないので、電気的プログラマブルアレイの性能よ
り優れた性能を発揮することができる。
るプログラム回路を描えておらず、プログム電圧及び電
流に対する耐久性よりも性能を考慮して設計され、かつ
その大きさがヒユーズを溶断する際の信頼性によって制
限されないので、電気的プログラマブルアレイの性能よ
り優れた性能を発揮することができる。
第１図は、従来のプログラマブルシリコンメモリアレイ
を概略的に示す回路図である。 第２ａ図及び第２ｂ図は、従来技術によるヒユーズ形成
の各過程を示す説明図である。 第３図は、トランジスタメモリセルを備える新規な化合
物半導体プログラマブルメモリアレイを概略的に示す回
路図である。 第４ａ図は、化合物半導体プログラマブルメモリアレイ
のレイアウトを示す断面図である。 第４ｂ図は、化合物半導体プログラマブルメモリアレイ
のレイアウトを示す平面図である。 第５ａ図〜第５Ｃ図は、それぞれ新規な化合物半導体プ
ログラマブルメモリアレイのダイオードメモリセルを概
略的に示す回路図である。 １０・・・ワード線 １１・・・ビット線１２・・
・ヒユーズ １３・・・ダイオード１４・・・抵抗
型負荷 ２０・・・化合物半導体チップ２１・・・メ
モリセル ２２．２２Ａ・・・ワード線２３．２３Ａ
・・・ビット線 ２４・・・電力線 ２５．２５Ａ・・・レーザプログラマブルリンク２６・
・・基板 ２７・・・ヒユーズ材料２８・・・
金属層 ３０Ａ〜３０Ｄ・・・メモリセル ３１・・・ドレイン領域 ３２・・・中心線３３・・・
ソース領域 ３４〜３６・・・中心線図面の浄書（内
容に変輩なし） 七≦＝゛・ノド、”ａｃ ＦＩＣ，７ Ｆｌに、 ２ｂ ＦＩＧ、 ５ｃ ＦＩＣ，４ｂ ３０Ａ ３０ＢＦ
ＩＣ，４α 特許庁長官 吉 １）文 毅 殿 １．事件の表示 昭和６３年特許願第１２１６４５号 ２、発明の名称 プログラマブル半導体メモリアレイと プログラマブル化合物半導体メモリアレイ３、補正をす
る者 事件との関係 特許出願人 名 称 ガゼル・マイクロサーキッッφインコー
ポレイテッド ４、代理人 居 所 〒 １０２ 東京都千代田区飯田橋１−８
−６（発送日昭和６３年８月３０日） 添付のものを援用する。）
を概略的に示す回路図である。 第２ａ図及び第２ｂ図は、従来技術によるヒユーズ形成
の各過程を示す説明図である。 第３図は、トランジスタメモリセルを備える新規な化合
物半導体プログラマブルメモリアレイを概略的に示す回
路図である。 第４ａ図は、化合物半導体プログラマブルメモリアレイ
のレイアウトを示す断面図である。 第４ｂ図は、化合物半導体プログラマブルメモリアレイ
のレイアウトを示す平面図である。 第５ａ図〜第５Ｃ図は、それぞれ新規な化合物半導体プ
ログラマブルメモリアレイのダイオードメモリセルを概
略的に示す回路図である。 １０・・・ワード線 １１・・・ビット線１２・・
・ヒユーズ １３・・・ダイオード１４・・・抵抗
型負荷 ２０・・・化合物半導体チップ２１・・・メ
モリセル ２２．２２Ａ・・・ワード線２３．２３Ａ
・・・ビット線 ２４・・・電力線 ２５．２５Ａ・・・レーザプログラマブルリンク２６・
・・基板 ２７・・・ヒユーズ材料２８・・・
金属層 ３０Ａ〜３０Ｄ・・・メモリセル ３１・・・ドレイン領域 ３２・・・中心線３３・・・
ソース領域 ３４〜３６・・・中心線図面の浄書（内
容に変輩なし） 七≦＝゛・ノド、”ａｃ ＦＩＣ，７ Ｆｌに、 ２ｂ ＦＩＧ、 ５ｃ ＦＩＣ，４ｂ ３０Ａ ３０ＢＦ
ＩＣ，４α 特許庁長官 吉 １）文 毅 殿 １．事件の表示 昭和６３年特許願第１２１６４５号 ２、発明の名称 プログラマブル半導体メモリアレイと プログラマブル化合物半導体メモリアレイ３、補正をす
る者 事件との関係 特許出願人 名 称 ガゼル・マイクロサーキッッφインコー
ポレイテッド ４、代理人 居 所 〒 １０２ 東京都千代田区飯田橋１−８
−６（発送日昭和６３年８月３０日） 添付のものを援用する。）
Claims (33)
- （１）複数のメモリセルとワード線群とビット線群とを
組み合わせてなるプログラマブル半導体メモリアレイで
あつて、 前記各メモリセルが、前記ワード線群の１本のワード線
と前記ビット線群の１本のビット線とに接続され、レー
ザエンコーディング以前は第１の電気的状態を有しかつ
レーザエンコーディング以後は異なる第２の電気的状態
を有すると共に、前記メモリセルがメモリ要素とレーザ
プログラマブルリンクとからなり、前記ビット線群が特
定の材料からなり、かつ前記レーザプログラマブルリン
クが前記ビット線群と同一材料からなることを特徴とす
るプログラマブル半導体メモリアレイ。 - （２）前記メモリ要素がトランジスタからなることを特
徴とする特許請求の範囲第１項に記載のプログラマブル
半導体メモリアレイ。 - （３）前記メモリ要素がダイオードからなることを特徴
とする特許請求の範囲第１項に記載のプログラマブル半
導体メモリアレイ。 - （４）電力供給線群を更に有し、かつ前記各トランジス
タが前記電力供給線群の１本の電力供給線に接続されて
いることを特徴とする特許請求の範囲第２項に記載のプ
ログラマブル半導体メモリアレイ。 - （５）前記トランジスタが電圧に追従して動作すること
を特徴とする特許請求の範囲第４項に記載のプログラマ
ブル半導体メモリアレイ。 - （６）前記トランジスタが電界効果トランジスタ（ＦＥ
Ｔ）であることを特徴とする特許請求の範囲第４項に記
載のプログラマブル半導体メモリアレイ。 - （７）前記レーザプログラマブルリンク、前記ワード線
、前記ビット線及び前記電力供給線が金属線からなるこ
とを特徴とする特許請求の範囲第４項に記載のプログラ
マブル半導体メモリアレイ。 - （８）ゲート線群を更に有し、 前記電力供給線群が第１方向に配列され、 前記電界効果トランジスタのドレイン／ソースが半導体
材料内に形成され、かつ前記電力供給線と概ね平行にか
つその下側に配列されると共に、前記各ドレイン／ソー
スが前記電力供給線の方向に所定の距離及び前記電力供
給線と直交する向きに所定の距離延長し、 前記電力供給線とその下側の前記各ドレイン／ソース領
域との間に設けられた接点によつて前記電力供給線上の
電位が前記各ドレイン／ソース領域に印加されるように
なっており、 前記各ドレイン／ソース領域が少なくとも２個の前記ト
ランジスタのドレイン／ソースとして機能し、 前記ビット線群が横方向に沿って前記電力供給線群と概
ね平行に配列され、かつ前記各ビット線がレーザプログ
ラマブルリンクを介して所定の数の前記トランジスタの
ソース／ドレインと接触し、前記ワード線群が前記電力
供給線群及び前記ビット線群と直交する向きに形成され
、かつ 前記各ワード線がその中心を隣接するドレイン／ソース
領域間に配置して、ゲート線を介して所定の数の前記ト
ランジスタのゲートと接触していることを特徴とする特
許請求の範囲第６項に記載のプログラマブル半導体メモ
リアレイ。 - （９）複数のメモリセルとワード線群とビット線群とを
組み合わせてなるプログラマブル半導体メモリアレイで
あつて、 前記各メモリセルが、前記ワード線群の１本のワード線
と前記ビット線群の１本のビット線とに接続され、レー
ザエンコーディング以前は第１の電気的状態を有しかつ
レーザエンコーディング以後は異なる第２の電気的状態
を有すると共に、前記メモリセルがメモリ要素とレーザ
プログラマブルリンクとからなり、前記ワード線群が特
定の材料からなり、かつ前記レーザプログラマブルリン
クが前記ワード線または前記ビット線と同一材料からな
ることを特徴とするプログラマブル半導体メモリアレイ
。 - （１０）前記メモリ要素がトランジスタからなることを
特徴とする特許請求の範囲第９項に記載のプログラマブ
ル半導体メモリアレイ。 - （１１）前記メモリ要素がダイオードからなることを特
徴とする特許請求の範囲第９項に記載のプログラマブル
半導体メモリアレイ。 - （１２）電力供給線群を更に有し、かつ前記各トランジ
スタが前記電力供給線群の１本の電力供給線に接続され
ていることを特徴とする特許請求の範囲第１０項に記載
のプログラマブル半導体メモリアレイ。 - （１３）前記トランジスタが電圧に追従して動作するこ
とを特徴とする特許請求の範囲第１２項に記載のプログ
ラマブル半導体メモリアレイ。 - （１４）前記トランジスタが電界効果トランジスタ（Ｆ
ＥＴ）であることを特徴とする特許請求の範囲第１２項
に記載のプログラマブル半導体メモリアレイ。 - （１５）前記レーザプログラマブルリンク、前記ワード
線、前記ビット線及び前記電力供給線が金属線からなる
ことを特徴とする特許請求の範囲第１２項に記載のプロ
グラマブル半導体メモリアレイ。 - （１６）ゲート線群を更に有し、 前記電力供給線群が第１方向に配列され、 前記電界効果トランジスタのドレイン／ソースが半導体
材料内に形成され、かつ前記電力供給線と概ね平行にか
つその下側に配列されると共に、前記各ドレイン／ソー
スが前記電力供給線の方向に所定の距離及び前記電力供
給線と直交する向きに所定の距離延長し、 前記電力供給線とその下側の前記各ドレイン／ソース領
域との間に設けられた接点によつて前記電力供給線上の
電位が前記各ドレイン／ソース領域に印加されるように
なつており、 前記各ドレイン／ソース領域が少なくとも２個の前記ト
ランジスタのドレイン／ソースとして機能し、 前記ビット線群が横方向に沿って前記電力供給線群と概
ね平行に配列され、かつ前記各ビット線がレーザプログ
ラマブルリンクを介して所定の数の前記トランジスタの
ソース／ドレインと接触し、前記ワード線群が前記電力
供給線群及び前記ビット線群と直交する向きに形成され
、かつ 前記各ワード線がその中心を隣接するドレイン／ソース
領域間に配置して、ゲート線を介して所定の数の前記ト
ランジスタのゲートと接触していることを特徴とする特
許請求の範囲第１４項に記載のプログラマブル半導体メ
モリアレイ。 - （１７）複数のメモリセルとワード線群とビット線群と
を組み合わせてなるプログラマブル化合物半導体メモリ
アレイであつて、 前記各メモリセルが、前記ワード線群の１本のワード線
と前記ビット線群の１本のビット線とに接続され、エン
コーディング以前は第１の電気的状態を有しかつエンコ
ーディング以後は異なる第２の電気的状態を有すること
を特徴とするプログラマブル化合物半導体メモリアレイ
。 - （１８）前記メモリセルがトランジスタとヒューズとか
らなることを特徴とする特許請求の範囲第１７項に記載
のプログラマブル化合物半導体メモリアレイ。 - （１９）前記メモリセルがダイオードとヒューズとから
なることを特徴とする特許請求の範囲第１７項に記載の
プログラマブル化合物半導体メモリアレイ。 - （２０）電力供給線群を更に有し、かつ前記各トランジ
スタが前記電力供給線群の１本の電力供給線に接続され
ていることを特徴とする特許請求の範囲第１８項に記載
のプログラマブル化合物半導体メモリアレイ。 - （２１）前記トランジスタが電圧に追従して動作するこ
とを特徴とする特許請求の範囲第２０項に記載のプログ
ラマブル化合物半導体メモリアレイ。 - （２２）前記トランジスタが電界効果トランジスタ（Ｆ
ＥＴ）であることを特徴とする特許請求の範囲第２０項
に記載のプログラマブル化合物半導体メモリアレイ。 - （２３）前記ワード線、前記ビット線及び前記電力供給
線が金属線からなり、かつ前記ヒューズが前記ワード線
、前記ビット線または電力供給線のいずれかを構成する
金属と同一の金属からなることを特徴とする特許請求の
範囲第２０項に記載のプログラマブル化合物半導体メモ
リアレイ。 - （２４）ゲート線群を更に有し、 前記電力供給線群が第１方向に配列され、 前記電界効果トランジスタのドレイン／ソースが化合物
半導体材料内に形成され、かつ前記電力供給線と概ね平
行にかつその下側に配列されると共に、前記各ドレイン
／ソースが前記電力供給線の方向に所定の距離及び前記
電力供給線と直交する向きに所定の距離延長し、 前記電力供給線とその下側の前記各ドレイン／ソース領
域との間に設けられた接点によって前記電力供給線上の
電位が前記各ドレイン／ソース領域に印加されるように
なつており、 前記各ドレイン／ソース領域が少なくとも２個の前記ト
ランジスタのドレイン／ソースとして機能し、 前記ビット線群が横方向に沿つて前記電力供給線群と概
ね平行に配列され、かつ前記各ビット線がヒューズを介
して所定の数の前記トランジスタのソース／ドレインと
接触し、 前記ワード線群が前記電力供給線群及び前記ビット線群
と直交する向きに形成され、かつ 前記各ワード線がその中心を隣接するドレイン／ソース
領域間に配置して、ゲート線を介して所定の数の前記ト
ランジスタのゲートと接触していることを特徴とする特
許請求の範囲第２２項に記載のプログラマブル化合物半
導体メモリアレイ。 - （２５）前記ヒューズがレーザプログラマブルリンクか
らなることを特徴とする特許請求の範囲第１８項または
第１９項に記載のプログラマブル化合物半導体メモリア
レイ。 - （２６）複数のメモリセルとワード線群とビット線群と
を組み合わせてなるプログラマブル化合物半導体メモリ
アレイであつて、 前記各メモリセルが、前記ワード線群の１本のワード線
と前記ビット線群の１本のビット線とに接続され、レー
ザエンコーディング以前は第１の電気的状態を有しかつ
レーザエンコーデイング以後は異なる第２の電気的状態
を有することを特徴とするプログラマブル化合物半導体
メモリアレイ。 - （２７）前記メモリセルがトランジスタとレーザプログ
ラマブルリンクとからなることを特徴とする特許請求の
範囲第２６項に記載のプログラマブル化合物半導体メモ
リアレイ。 - （２８）前記メモリセルがダイオードとレーザプログラ
マブルリンクとからなることを特徴とする特許請求の範
囲第２６項に記載のプログラマブル化合物半導体メモリ
セル。 - （２９）電力供給線群を更に有し、かつ前記各トランジ
スタが前記電力供給線群の１本の電力供給線に接続され
ていることを特徴とする特許請求の範囲第２８項に記載
のプログラマブル化合物半導体メモリアレイ。 - （３０）前記トランジスタが電圧に追従して動作するこ
とを特徴とする特許請求の範囲第２９項に記載のプログ
ラマブル化合物半導体メモリアレイ。 - （３１）前記トランジスタが電界効果トランジスタ（Ｆ
ＥＴ）であることを特徴とする特許請求の範囲第３０項
に記載のプログラマブル化合物半導体メモリアレイ。 - （３２）前記ワード線、前記ビット線及び前記電力供給
線が金属線からなり、かつ前記ヒューズが前記ワード線
、前記ビット線または電力供給線のいずれかを構成する
金属と同一の金属からなることを特徴とする特許請求の
範囲第２９項に記載のプログラマブル化合物半導体メモ
リアレイ。 - （３３）ゲート線群を更に有し、 前記電力供給線群が第１方向に配列され、 前記電界効果トランジスタのドレイン／ソースが化合物
半導体材料内に形成され、かつ前記電力供給線と概ね平
行にかつその下側に配列されると共に、前記各ドレイン
／ソースが前記電力供給線の方向に所定の距離及び前記
電力供給線と直交する向きに所定の距離延長し、 前記電力供給線とその下側の前記各ドレイン／ソース領
域との間に設けられた接点によつて前記電力供給線上の
電位が前記各ドレイン／ソース領域に印加されるように
なつており、 前記各ドレイン／ソース領域が少なくとも２個の前記ト
ランジスタのドレイン／ソースとして機能し、 前記ビット線群が横方向に沿つて前記電力供給線群と概
ね平行に配列され、かつ前記各ビット線がレーザプログ
ラマブルリンクを介して所定の数の前記トランジスタの
ソース／ドレインと接触し、前記ワード線群が前記電力
供給線群及び前記ビット線群と直交する向きに形成され
、かつ 前記各ワード線がその中心を隣接するドレイン／ソース
領域間に配置して、ゲート線を介して所定の数の前記ト
ランジスタのゲートと接触していることを特徴とする特
許請求の範囲第３１項に記載のプログラマブル化合物半
導体メモリアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US051,971 | 1987-05-19 | ||
| US07/051,971 US4872140A (en) | 1987-05-19 | 1987-05-19 | Laser programmable memory array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292854A true JPH01292854A (ja) | 1989-11-27 |
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|---|---|---|---|
| JP63121645A Pending JPH01292854A (ja) | 1987-05-19 | 1988-05-18 | プログラマブル半導体メモリアレイとプログラマブル化合物半導体メモリアレイ |
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| GB (1) | GB2207550B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220514A (ja) * | 2005-08-31 | 2014-11-20 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ランダム・アクセス電気的プログラム可能なｅヒューズｒｏｍ |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281553A (en) * | 1987-07-02 | 1994-01-25 | Bull, S.A. | Method for controlling the state of conduction of an MOS transistor of an integrated circuit |
| EP0405849A3 (en) * | 1989-06-30 | 1991-05-02 | American Telephone And Telegraph Company | Severable conductive path in an integrated-circuit device |
| FR2649823B1 (fr) * | 1989-07-13 | 1993-10-22 | Gemplus Card International | Fusible mos a claquage d'oxyde et son application aux cartes a memoire |
| JP3131234B2 (ja) * | 1991-01-14 | 2001-01-31 | 株式会社日立製作所 | 半導体装置 |
| US5241496A (en) * | 1991-08-19 | 1993-08-31 | Micron Technology, Inc. | Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells |
| US6258633B1 (en) | 1995-02-16 | 2001-07-10 | University Of South Florida | Laser-programmable interconnect process for integrated circuit chips |
| DE19737611C2 (de) | 1997-08-28 | 2002-09-26 | Infineon Technologies Ag | Fuse-Anordnung für Halbleiterspeichervorrichtung |
| US7838794B2 (en) | 1999-12-28 | 2010-11-23 | Gsi Group Corporation | Laser-based method and system for removing one or more target link structures |
| US6281471B1 (en) | 1999-12-28 | 2001-08-28 | Gsi Lumonics, Inc. | Energy-efficient, laser-based method and system for processing target material |
| US7723642B2 (en) * | 1999-12-28 | 2010-05-25 | Gsi Group Corporation | Laser-based system for memory link processing with picosecond lasers |
| US7671295B2 (en) | 2000-01-10 | 2010-03-02 | Electro Scientific Industries, Inc. | Processing a memory link with a set of at least two laser pulses |
| US6842369B2 (en) * | 2002-05-07 | 2005-01-11 | Hewlett-Packard Development Company, L.P. | Intermesh memory device |
| US6876594B2 (en) * | 2002-12-26 | 2005-04-05 | Texas Instruments Incorporated | Integrated circuit with programmable fuse array |
| US7026692B1 (en) * | 2003-11-12 | 2006-04-11 | Xilinx, Inc. | Low voltage non-volatile memory transistor |
| US7888771B1 (en) | 2007-05-02 | 2011-02-15 | Xilinx, Inc. | E-fuse with scalable filament link |
| US7724600B1 (en) | 2008-03-05 | 2010-05-25 | Xilinx, Inc. | Electronic fuse programming current generator with on-chip reference |
| US7710813B1 (en) | 2008-03-05 | 2010-05-04 | Xilinx, Inc. | Electronic fuse array |
| US7834659B1 (en) | 2008-03-05 | 2010-11-16 | Xilinx, Inc. | Multi-step programming of E fuse cells |
| US8564023B2 (en) * | 2008-03-06 | 2013-10-22 | Xilinx, Inc. | Integrated circuit with MOSFET fuse element |
| US7923811B1 (en) | 2008-03-06 | 2011-04-12 | Xilinx, Inc. | Electronic fuse cell with enhanced thermal gradient |
| US8395923B2 (en) * | 2008-12-30 | 2013-03-12 | Intel Corporation | Antifuse programmable memory array |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3656115A (en) * | 1971-04-19 | 1972-04-11 | Bunker Ramo | Fusible link matrix for programmable networks |
| US3740523A (en) * | 1971-12-30 | 1973-06-19 | Bell Telephone Labor Inc | Encoding of read only memory by laser vaporization |
| US4130889A (en) * | 1977-05-02 | 1978-12-19 | Monolithic Memories, Inc. | Programmable write-once, read-only semiconductor memory array using SCR current sink and current source devices |
| US4238839A (en) * | 1979-04-19 | 1980-12-09 | National Semiconductor Corporation | Laser programmable read only memory |
| JPS5846174B2 (ja) * | 1981-03-03 | 1983-10-14 | 株式会社東芝 | 半導体集積回路 |
| JPS58115692A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | プログラマブル・リードオンリメモリのヒューズ切断方法 |
| US4691434A (en) * | 1982-02-19 | 1987-09-08 | Lasarray Holding Ag | Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device |
| JPS6065545A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
-
1987
- 1987-05-19 US US07/051,971 patent/US4872140A/en not_active Expired - Fee Related
-
1988
- 1988-05-18 JP JP63121645A patent/JPH01292854A/ja active Pending
- 1988-05-18 GB GB8811704A patent/GB2207550B/en not_active Expired - Fee Related
- 1988-05-19 DE DE3817137A patent/DE3817137A1/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220514A (ja) * | 2005-08-31 | 2014-11-20 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ランダム・アクセス電気的プログラム可能なｅヒューズｒｏｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2207550A (en) | 1989-02-01 |
| GB8811704D0 (en) | 1988-06-22 |
| US4872140A (en) | 1989-10-03 |
| DE3817137A1 (de) | 1988-12-15 |
| GB2207550B (en) | 1990-11-21 |
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