JPH07176772A

JPH07176772A - 半導体装置

Info

Publication number: JPH07176772A
Application number: JP5318732A
Authority: JP
Inventors: Tadahiro Omi; 忠弘大見; Takeo Yamashita; 毅雄山下; Yoshio Nakamura; 佳夫中村
Original assignee: Individual
Current assignee: Individual
Priority date: 1993-12-17
Filing date: 1993-12-17
Publication date: 1995-07-14
Anticipated expiration: 2020-08-10
Also published as: JP3682305B2; WO1995017008A1

Abstract

(57)【要約】【目的】本発明は、情報の記憶がＩＣチップ製造後に
できるとともに、高速読み出しが可能な超高集積ＲＯＭ
等の半導体装置を提供することを目的とする。【構成】どちらか一方もしくは両方が金属からなる第
１及び第２の導電性領域と、前記第１及び前記第２の導
電性領域の間に設けられた高抵抗半導体領域とからなる
半導体素子を少なくとも１つ有す半導体装置であって、
前記第１の導電性領域及び前記第２の導電性領域を通し
て前記高抵抗半導体領域に電流を流すことにより、もし
くは外部から熱を加えることにより、またはその両方に
より、前記第１及び第２の導電性領域の内金属からなる
導電性領域と前記高抵抗半導体領域間で反応を生ぜし
め、低抵抗の金属半導体化合物を形成するように構成し
たことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、電
流あるいは熱により誘起される不可逆的反応により配線
と配線を接続する機能を提供するものであり、特に、高
集積・高速リードオンリーメモリを実現するものであ
る。

【０００２】

【従来の技術】映画やビデオ、音楽ソフト等は１度書き
込めば、その後は、何度も読み出すだけで、再び書き換
える必要のないものであり、いわば読み出し専用のメモ
リと言える。

【０００３】これら映画やビデオ、音楽等の情報の多く
は磁気テープやコンパクトディスクに保存されている。
しかし、磁気テープやコンパクトディスクを用いた方法
では、読み出しセンサーを、磁気テープやディスクを表
面に近づけて、テープやディスクを高速回転させる機械
的な構造が必要である。この方法では、読み出し装置を
小型化することは難しく、また、読み出し速度が機械的
な回転速度で決まるため、大量のデータを高速に読み出
すことは困難である。同時に、書き込みにも長時間を必
要とする。

【０００４】そこで、磁気媒体等に比べて高速に読み出
し・書き込みが行えて、読み出し・書き込み装置に機械
的な回転部を必要としない小型の記憶媒体が要求されて
いる。

【０００５】これを実現する記憶媒体として、ＩＣプロ
セスにより製造される、電気的に読み出しが可能なリー
ドオンリーメモリ（ＲＯＭ）がある。このメモリには、
ＩＣ製造工程におけるマスクで情報を記憶するマスクＲ
ＯＭ、ＩＣチップ製造後に電流によって、フューズ素子
（ポリシリコン）を溶断して情報を記憶するフューズＲ
ＯＭ、同じく電流によって絶縁体をブレークダウンさせ
て導電体とすることで情報を記憶するアンチフューズＲ
ＯＭがある。

【０００６】しかし、ＩＣ製造プロセス中のマスクで情
報を記憶するマスクＲＯＭは、書き込む情報に応じて、
新しくマスクを製作しなくてはならず、製品が出来るま
でに多くの時間を要し、少量生産では製造価格が高価な
ものとなってしまう。

【０００７】フューズＲＯＭは、「１」が記憶されてい
るメモリ素子を流れる電流が、溶断されていないフュー
ズ（高抵抗ポリシリコン）により小さく抑えられるた
め、高速読み出しが困難である。また、ヒューズ溶断時
のゴミの発生による誤動作が発生するという問題もあ
る。

【０００８】絶縁体をブレークダウンさせて導電体とす
ることで情報を記憶するアンチフューズＲＯＭも、ブレ
ークダウン後の抵抗を小さくすることが難しく、その結
果「１」が記憶されているメモリ素子を流れる電流が小
さくなり、高速読み出しが難しいという問題がある。

【０００９】

【発明が解決しようとしている課題】かかる状況におい
て、ＩＣプロセスが終了した後に記憶情報を書き込む方
式の安価なＲＯＭで、電気的に導通状態にするメモリ素
子の抵抗成分を十分小さくできるヒューズまたはアンチ
ヒューズを用いた高速に読み出し可能なＲＯＭの開発が
望まれている。

【００１０】また、従来のＲＯＭは、各メモリ素子が１
つのＮＭＯＳトランジスタで構成されているため、１メ
モリセル当たりの占有面積をＮＭＯＳトランジスタの占
有面積以下にすることはできず、各メモリ素子を構成す
るデバイスの占有面積を小さくする手法の開発が必要で
ある。

【００１１】そこで本発明の目的は、情報の記憶がＩＣ
チップ製造後にできるとともに、高速読み出しが可能な
超高集積ＲＯＭ等の半導体装置を提供するものである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
どちらか一方もしくは両方が金属からなる第１及び第２
の導電性領域と、前記第１及び前記第２の導電性領域の
間に設けられた高抵抗半導体領域とからなる半導体素子
を少なくとも１つ有す半導体装置であって、前記第１の
導電性領域及び前記第２の導電性領域を通して前記高抵
抗半導体領域に電流を流すことにより、もしくは外部か
ら熱を加えることにより、またはその両方により、前記
第１及び第２の導電性領域の内で金属でできている導電
性領域と前記高抵抗半導体領域間で反応を生ぜしめて、
低抵抗金属半導体化合物を形成するように構成したこと
を特徴とする。

【００１３】

【作用】高抵抗半導体を第１及び第２の導電材料で挟持
し、第１及び第２の導電性材料の内少なくとも一方を金
属材料とすることにより、極めて特性の優れたアンチフ
ューズを構成することができる。即ち、第１及び第２の
導電性材料に半導体がブレークダウンを起こす電圧を印
加することにより、半導体に電流が流れて金属と半導体
間で反応が起こり、抵抗の小さな金属半導体化合物が生
成する。この現象は、例えばレーザ等により熱を加えて
も起こすことができる。

【００１４】本発明において、高抵抗半導体とは、比抵
抗として１０²Ω・ｃｍ以上のものをいい、１０⁴Ω・ｃ
ｍ以上のものが好ましい。半導体材料としては、金属材
料と電流や熱等により低抵抗化合物を形成するものであ
れば、どのような材料も用いることができるが、具体的
には、Ｓｉ，ＳｉＣ等が挙げられる。このうち、とくに
Ｓｉが好ましく、金属と反応して、極めて低抵抗なシリ
サイドを形成する。

【００１５】また、金属は、高融点金属、またはその合
金、またはそれらの化合物等が好適に用いられ、高融点
金属としては、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｎ
ｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔが好適に用いられ
る。

【００１６】高抵抗半導体領域の厚さは、ブレークダウ
ン電圧等の仕様によって決定されるが、周辺回路との関
係上、０．５ｎｍ〜１μｍが好ましい。また、金属の厚
さは、半導体との化合物形成反応に十分な膜厚に決めれ
ばよい。

【００１７】さらに、高抵抗半導体領域に、直列に整流
作用を有する構造をつけ加えることにより、メモリセル
としての機能をもつ。このメモリセルは、構造が簡単
で、しかも配線間隔に並べることができることから、超
高密度のＲＯＭを実現することができる。

【００１８】また、本発明の半導体装置は、完全セルフ
アラインで作製することができるため、製造工程が簡略
化され、高記録密度のＲＯＭを容易に作製することがで
きる。

【００１９】

【実施例】以下に実施例を挙げて本発明を詳細に説明す
るが、本発明がこれら実施例に限定されるものではない
ことは言うまでもない。

【００２０】（実施例１）本発明の第１の実施例を、図
１を用いて説明する。図１（ａ）は高抵抗の半導体領域
を２つの導電体で挟みこんだ構造をしたアンチフューズ
である。導電体１０１は例えばタングステンやタンタル
などの金属でできている。導電体１０３は金属でもよい
し、それ以外の、例えば高濃度に不純物ドープされた半
導体でもよい。高抵抗半導体領域１０２は、例えば低濃
度に不純物がドープされたシリコンでもよいし、不純物
の入っていないシリコンでもよい。１０４は電圧源であ
り、任意の電圧を導電体１０１と１０３の間にかけるこ
とができる。この例では金属１０１に正の電圧をかけて
いるが、これは負の電圧でもよい。高抵抗半導体領域中
には電流が流れにくいので、電圧をかけても電流はほと
んど流れず、導電体１０１と１０３は電気的に絶縁され
ている。この状態は等価的に図１（ｂ）のような回路と
して扱うことができる。１０５はスイッチを表わし、こ
の場合、オフとなっている。

【００２１】図１（ａ）において電圧源１０４で供給す
る電圧を、高抵抗半導体中の電界がブレークダウン電界
より大きくなるまで上げると、高抵抗半導体中において
電子および正孔が多数発生し、電流が流れ始める。この
電流により半導体領域１０２において発熱が始まり、こ
の熱により金属１０１と高抵抗半導体１０２が反応し、
例えばタングステンシリサイドやタンタルシリサイドな
どの低抵抗金属半導体化合物が形成される。

【００２２】図１（ｃ）はこの反応により半導体１０２
がすべて低抵抗金属半導体化合物となった状態を示して
いる。この状態では金属１０６と導電体１０８は低抵抗
の金属半導体化合物１０７を通して電気的に接続された
状態となり、等価的に図１（ｄ）の回路で表わすことが
できる。１０９はスイッチであるが、この場合は、オン
となっている。

【００２３】以上のことから、図１（ａ）の構造を持っ
た半導体装置はアンチフューズとして機能することがわ
かる。これは、初期状態においては絶縁物として機能す
るが、金属と高抵抗半導体の間で反応を起こすことによ
り導電体として機能するものである。また、これはオン
状態とオフ状態を素子の中に記憶することができるため
に、メモリ素子として用いることが可能であるが、これ
についてはあとの実施例で述べる。

【００２４】通常用いられているアンチフューズは、例
えばシリコン窒化膜を高抵抗絶縁物として用いている
が、ブレークダウンを起こした後の抵抗が十分小さくな
らないので、オン状態を記憶したあとでも十分に大きな
電流を流すことはできず、回路動作の高速化の妨げとな
っていた。

【００２５】これに対し、図１で示したアンチフューズ
は、低抵抗の金属半導体化合物が全面で形成されるた
め、ブレークダウンを起こした後の抵抗が十分小さくな
り、回路の高速化が可能となる。

【００２６】以上の例において、金属１０１及び１０６
にタングステンやタンタルを用いたがこれらのかわりに
その他の金属（例えば、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍｏ，
Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔ等）を用い
てもよい。また、高抵抗半導体１０２にはシリコンを用
いたが、このかわりにその他の半導体を用いてもよいこ
とは言うまでもない。

【００２７】（実施例２）図２は本発明の第２の実施例
を示す回路である。これは、多数の配線中で、任意の配
線間をショートさせる手法を示している。金属配線２０
１，２０２と導電体配線２０３，２０４に挟まれて高抵
抗半導体２０５，２０６，２０７，２０８が設けられて
いる。この金属配線２０１，２０２は例えばタングステ
ンやタンタル等であるが、その他の金属でもよい。導電
体配線２０３，２０４は金属でもよいし高濃度に不純物
ドープされた半導体でもよい。

【００２８】例えば、高抵抗半導体領域２０５を低抵抗
金属半導体化合物とすることを考える。まず最初に、図
２（ａ）に示す様に金属配線２０１を電圧源２０９に、
金属配線２０２を電圧源２１０に、導電体配線２０３を
グラウンド電極に、２０４を電圧源２１１に接続する。
この時、電圧源２０９は電圧源２１０，２１１よりも小
さな電圧を出力している。例えば、電圧源２０９の出力
はＶDD／２，２１０，２１１はＶDDとすると、高抵抗半
導体領域２０５にはＶDDの電圧が、２０６，２０８には
ＶDD／２の電圧がかかり、２０７には電圧はかからな
い。高抵抗半導体中でブレークダウンを起こすための電
圧がＶDD／２とＶDDの間になるように高抵抗半導体層の
厚さや不純物濃度を設定しておくと、ブレークダウンは
高抵抗半導体２０５のみで起こる。よって、高抵抗半導
体２０５だけが金属配線２０２と反応し、低抵抗金属半
導体化合物となる。

【００２９】この方法で、金属配線及び導電体配線に加
える電圧を変えることにより、任意の場所の高抵抗半導
体領域を低抵抗金属半導体化合物に変えることができ
る。これは任意の配線どうしの接続及び絶縁を任意に決
定できることを示している。

【００３０】この例において、また、電圧源２０９はＶ
DD／２としたが、これはＶDDより小さな電圧を出力すれ
ばよく、ＶDD／２に限らない。また、配線に加える電圧
は正としたが、これは負でもよい。さらに、金属配線２
０１、２０２を金属以外の導電体にして、導電体配線２
０３，２０４を金属で形成しても同様のことが成り立つ
ことは言うまでもない。

【００３１】金属と高抵抗半導体の反応は、この例で示
したように、所定の高抵抗半導体層に電流を流すことに
よって行ってもよいが、レーザやヒータで熱を外部から
与えることによって反応を行ってもよい。また、熱を外
部から与えながら電流を流して反応を起こしてもよい。
両者を併用することにより、反応が容易になり高速な配
線間の接続が達成される。

【００３２】本実施例では、２本の金属配線と２本の導
電体配線について述べたが、これはそれぞれ任意の本数
並べてもよく、この場合も同様に、任意の場所の金属配
線と導電体配線の絶縁および接続を、任意に決定するこ
とができる。

【００３３】また、本実施例では、配線が金属で構成さ
れている例を示したが、すべての配線を金属以外のもの
で構成し、そのかわり配線と配線の間に、高抵抗半導体
層に接する金属層を挟み込んでもよい。

【００３４】この様に２つの配線間にかける電圧によっ
て、配線の接続、絶縁を任意に決定できるため、半導体
集積回路において、素子と素子の接続の仕方をＩＣ製造
プロセスの後で設定することができる。これにより、例
えば、ＡＮＤ回路とＯＲ回路を多数並べておいて、それ
らの回路間を接続する配線を、各ユーザの使用目的によ
って自由に決定することができる、いわゆる、プログラ
マブル・ロジック・アレイ（ＰＬＡ）を実現することが
できる。以下にその実施例を示す。

【００３５】（実施例３）図３（ａ），（ｂ）に本発明
の第３の実施例を示す。すべての論理関数はＡＮＤとＯ
Ｒ論理の結合により表わすことができることは既知の事
実である。この回路は、ＡＮＤ回路とＯＲ回路をあらか
じめ用意しておき、これらの回路の入出力配線の接続・
絶縁をＩＣ製造プロセス後に任意に決定することで、任
意の関数を実現することができる、いわゆるプログラマ
ブル・ロジック・アレイ（ＰＬＡ）である。本例では、
説明を簡単にするために２入力の排他的論理和（ＸＯ
Ｒ）を例にして説明する。

【００３６】図３（ａ）において３１２，３１３は２入
力ＡＮＤ回路であり、３２１は２入力ＯＲ回路である。
３１０，３１１はインバータである。これらの回路は通
常のＩＣプロセス技術によって作ることができる。３０
１〜３０８，３１６〜３２０は入出力配線である。これ
らの配線は金属でもよいし、それ以外の導電体でもよ
い。配線３０１〜３０４は配線３０５〜３０８とは異な
る層で形成し、配線３１６と３１７は配線３１８，３１
９と異なる層で形成してある。

【００３７】図３（ｂ）は、図３（ａ）の配線３０１と
配線３０８の交点３０９の構造を示している。３２２で
示される層は金属層であり、この層に高抵抗半導体層３
２３が接している。配線３０１と３０８の内どちらか一
方が金属の時は、金属層３２２はあってもよいしなくて
もよい。また、高抵抗半導体層と金属層が接する構造
は、配線３０１と３０８の間に複数個あってもよい。

【００３８】実施例２において述べた方法により、例え
ば、配線３０１と３０８の間に電圧をかけて、高抵抗半
導体層３２３中でブレークダウンを起こし、低抵抗金属
半導体化合物を形成することで、配線３０１と３０８を
電気的に選択して電気的に接続することができる。図３
（ａ）の３０９で示しているような黒い丸は、配線と配
線が選択的に接続されたことを示しており、これらの接
続はＩＣ製造プロセスの最終段階もしくは全プロセス終
了後に選択的に行うことが可能である。

【００３９】例えば、配線間の接続を図３（ａ）の様に
行うと、入力Ａ，Ｂに対して、出力３２０の値はＡ，Ｂ
の排他的論理和となる。ここでは排他的論理和を実現す
る配線の接続をしているが、接続する配線を変えること
により、２入力のすべての論理演算を実現することが可
能である。

【００４０】ここでは２入力について考えたが、入力・
ＡＮＤ回路・ＯＲ回路の数は必要に応じて任意に増やし
てもよく、同様に多入力の任意の論理関数を実現するこ
とができる。

【００４１】また、このように配線間を任意に接続する
技術はＰＬＡのみならず、多数の演算ユニット間の配線
を任意に接続する、フィールド・プログラマブル・ゲー
ト・アレイ（ＦＰＧＡ）に応用できることは言うまでも
ない。

【００４２】（実施例４）図４に本発明の第４の実施例
を示す。これは、配線と配線とを電気的にショートさせ
るか否かで情報を電気的に書き込み、さらにそれを読み
出す回路である。例えば、配線と配線が電気的にショー
トしている状態を「１」、ショートしていない状態を
「０」とし、この「１」と「０」の情報を書き込み、読
み出す回路である。この回路において書き込みは実施例
１から３で示したように、高抵抗半導体と金属との不可
逆反応により１度だけ行われ、その後はいわゆるリード
・オンリー・メモリ（ＲＯＭ）として用いることができ
る。

【００４３】図４は４ビットのＲＯＭの構造を示してい
る。配線４２２，４２３はワードライン、配線４２４，
４２５はビットラインである。ワードライン及びビット
ラインは金属配線でもよいしその他の導電体でもよい。
各ワードラインと各ビットラインが交差する部分には、
ワードラインとビットラインに挟まれる形で、金属層４
２９、高抵抗半導体層４２８，Ｐ層４２７，Ｎ⁺層４２
６が形成されている。

【００４４】ここで配線４２２，４２３と金属層４２９
が同一金属の場合は、金属層４２９はあってもなくても
よい。配線４２４，４２５がＮ⁺層のときも、Ｎ⁺層４２
６はあってもなくてもよい。また、金属層４２９、高抵
抗半導体層４２８、Ｐ層４２７、Ｎ⁺層４２６が積み重
なる順番は、金属層４２９と高抵抗半導体層４２８が接
していれば任意の順番でよく、金属層と高抵抗半導体層
が複数回繰り返して積層する構造を含んでいてもよい。
この例では、この積層構造が例えば、図４で示したよう
な構造をとる場合を例にして、ＲＯＭへの書き込み、読
み出しの手順を示す。

【００４５】４１４，４１６，４１８，４２０はインバ
ータであり各ビットラインの電圧が、インバータ４１
４，４１８の閾値より大きいか小さいかを判定する役割
をしている。これは、ビットラインの信号を増幅し、そ
の「１」，「０」を判断するセンサの役割であり、セン
スアンプと呼べるものである。配線４２２，４２３，４
２４，４２５はそれぞれ独立に電源電圧端子４０１，４
０４，４０８，４１１及び、グラウンド端子４０２，４
０５，４０９，４１２に接続することが可能となってい
る。

【００４６】スイッチ４３０，４３１は図５（ａ）に示
すようにＮＭＯＳを用いて実現できるが、図５（ｂ）の
ようにＣＭＯＳインバータで構成してもよい。図５
（ａ）でノード４３５の電圧は、Φ１を「１」にすると
電源電圧がトランジスタ４３６を通して現われ、Φ１を
「０」にするとトランジスタ４３７を通してグラウンド
電圧が現われる。図５（ｂ）では、Φ１が「１」で出力
端子４３９にはグラウンド電圧が、Φ１が「０」で出力
端子４３９には電源電圧が現われる。

【００４７】また、スイッチ４３２，４３３はノード４
１０，４１３を電源電圧端子に接続した状態、グラウン
ド端子に接続した状態、フローティング状態の３状態に
設定できるスイッチで、図５（ｃ）に示すようにＮＭＯ
Ｓを用いて実現できる。また、図５（ｄ）に示すように
ＣＭＯＳインバータとＮＭＯＳで構成してもよい。図５
（ｃ）でノード４４４はΦ２を「０」にするとトランジ
スタ４４１がカットオフし、フローティングになる。Φ
２が「１」のもとでは、Φ１を「１」にするとトランジ
スタ４４２，４４１を通して電源電圧が、Φ１を「０」
にするとトランジスタ４４３，４４１を通してグラウン
ド電圧がノード４４４に現われる。図５（ｄ）ではノー
ド４４７は、Φ２を「０」にするとフローティングにな
る。Φ２が「１」のもとでは、Φ１を「１」にするとグ
ラウンド電圧が、Φ１を「０」にすると電源電圧がノー
ド４４７に現われる。

【００４８】図５（ａ），（ｃ）において、ＮＭＯＳ４
３６，４３７，４４２，４４３，４４１はＰＭＯＳでも
よいし、図５（ｅ）に示すようなＣＭＯＳ構成のアナロ
グスイッチでもよい。ＣＭＯＳ構成のアナログスイッチ
において、Φ１を「１」にするとノード４４８の電圧と
同じ電圧が４４９に現われる。

【００４９】図４の等価回路を図６に示す。説明を簡単
にするために、図４をこの等価回路を用いて説明する。

【００５０】まずＲＯＭへの書き込みについて説明す
る。この書き込みは、ＩＣプロセスの最終段階（例えば
パッケージングの前）に行ってもよいし、全ＩＣプロセ
ス終了後に行ってもよい。

【００５１】スイッチ４６７は、図４における高抵抗半
導体層４２８による絶縁状態を等価回路で表わしたもの
である。スイッチ４６６、４６８，４６９も同様に高抵
抗半導体層を示しており、書き込み前はこれらのスイッ
チは全てオフ状態である。ＰＮダイオード４７１は図４
における４２７，４２６のＰＮ接合を示している。ＰＮ
ダイオード４７０，４７２，４７３も同様である。

【００５２】４５３，４５６はワードラインで、４６
０，４６４はビットラインである。スイッチ４５０，４
５４は例えば図５（ａ）あるいは図５（ｂ）に示したス
イッチであり、スイッチ４５８，４６２は例えば図５
（ｃ）あるいは図５（ｄ）で示したスイッチである。４
７５，４７７，４７９，４８１はビットラインの信号を
増幅し、その「１」，「０」を判断するセンスアンプを
構成するインバータである。

【００５３】説明のために、スイッチ４６８で表わされ
る高抵抗半導体を選択的に低抵抗金属半導体化合物と
し、等価的にスイッチ４６８をオンにする方法について
示す。実際は、スイッチ４６８だけに限らず任意の高抵
抗半導体を選択的に低抵抗金属半導体化合物とすること
ができることは言うまでもない。また、ワードライン、
ビットラインの本数は任意に増やしても、同様の方法で
任意の場所の高抵抗半導体を選択的に低抵抗金属半導体
化合物とすることができることは言うまでもない。

【００５４】最初、スイッチ４５０，４５４，４５８，
４６２は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。

【００５５】その後スイッチ４６２を電圧源側に接続し
て、ビットライン４６４の電位を電源電圧ＶDDにする。
この時、ワードライン４５６，４５３とビットライン４
６４の間には、ＶDDの電圧がかかることになるが、この
電圧の方向はＰＮ接合４７１，４７３にとって、逆バイ
アスとなる。ＰＮ接合の逆バイアス時の抵抗を、高抵抗
半導体層の抵抗に比べて十分大きくしておけば、ワード
ライン４５６，４５３とビットライン４６４の間にかか
る電圧のほとんどは、ＰＮ接合にかかる。このため、ス
イッチ４６７，４６９で示される高抵抗半導体領域はブ
レークダウンすることはなく、つねに高抵抗層のままで
ある。

【００５６】ワードライン４５６，４５３とビットライ
ン４６０の間には電圧はかかっていないので、この時点
においては、スイッチ４６６，４６８で示される高抵抗
半導体領域もブレークダウンすることはなく、つねに高
抵抗層のままである。

【００５７】つぎに、スイッチ４５４を４５５側にし
て、ワードライン４５６の電位をＶDDに上げると、ワー
ドライン４５６とビットライン４６０の間にはＶDDがか
かり、ワードライン４５６とビットライン４６４の間に
は電位差はなくなる。

【００５８】この時、ワードライン４５６とビットライ
ン４６４の間には電圧はかかっていないので、この時点
においては、スイッチ４６９で示される高抵抗半導体領
域はブレークダウンすることはなく、つねに高抵抗層の
ままである。

【００５９】しかし、ワードライン４５６とビットライ
ン４６０の間にはＶDDがかかり、しかもこの方向はＰＮ
接合４７２にとって順方向であるために、この時のＰＮ
接合の抵抗はスイッチ４６８で示される高抵抗半導体領
域の抵抗に比べて十分小さくなり、ＶDDのほとんどはス
イッチ４６８で示される高抵抗半導体領域にかかる。よ
って、スイッチ４６８で示される高抵抗半導体領域中で
ブレークダウンが生じ、低抵抗金属半導体化合物とな
り、等価的にスイッチ４６８はオンする。これによっ
て、ワードライン４５６とビットライン４６０の交点の
メモリセルに「１」が書き込まれたことになる。

【００６０】この一連の書き込み動作をまとめると、以
下の３つの動作を繰り返すことで任意の場所のメモリセ
ルに「１」を書き込むことができる。１）全てのワードライン、ビットラインの電位をグラウ
ンドにする。２）書き込みたいメモリセルが接続されているビットラ
インの電位はグラウンドのままで、それ以外のビットラ
インの電位をＶDDとする。３）書き込みたいメモリセルが接続されているワードラ
インの電位をＶDDとする。

【００６１】図４の構造のＲＯＭでは、配線４２２，４
２３，４２４，４２５及び金属層４２９、高抵抗半導体
層４２８，Ｐ層４２７，Ｎ⁺層４２６の周りは、例えば
シリコン酸化膜等の絶縁膜で覆うことになる。半導体に
例えばシリコンを用いると、各メモリセル部分におい
て、シリコンの誘電率は周りのシリコン酸化膜の誘電率
より３倍大きくなるため、書き込み時に高抵抗半導体層
に電界をかけたときに、電気力線は誘電率のより大きな
シリコン側に伸びる。これにより、角に電界が集中す
る、いわゆる端効果を防ぐことができるため、ブレーク
ダウン電流を高抵抗半導体層の端だけでなく全面で起こ
すことが可能となり、全面にわたって均一な低抵抗金属
半導体層を形成することができる。これは素子の低抵抗
化、高速化にとって非常に大きな利点となる。

【００６２】次に書き込んだ情報を読み出す方法につい
て述べる。説明を簡単にするためにここでは、スイッチ
４６６，４６８で表わされる高抵抗半導体領域だけが低
抵抗金属半導体化合物となっているとする。しかし、実
際はこれに限らず、任意の場所のメモリ素子において、
高抵抗半導体領域が低抵抗金属半導体化合物となってい
てもよいことは言うまでもない。

【００６３】図７はスイッチ４６６，４６８で表わされ
る高抵抗半導体領域だけが低抵抗金属半導体化合物とな
っている（つまり、メモリの内容が「１」となってい
る）場合の等価回路である。

【００６４】最初、スイッチ４５０，４５４，４５８，
４６２は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。

【００６５】次に、スイッチ４５８，４６２をグラウン
ドから切り離し、ビットライン４６０，４６４をフロー
ティング状態にする。

【００６６】その後、例えばスイッチ４５４を電源側に
してワードライン４５６の電位を電源電圧ＶDDとする。
スイッチ４６８はオン状態で、また、ＰＮ接合は順方向
バイアスされるので、ビットライン４６０にはワードラ
イン４５６から電流が流れ込み電位が上昇する。インバ
ータ４７７、４８１の閾値をグラウンド電位よりも少し
高く設定しておくと、ビットライン４６０の電位がイン
バータ４７７の閾値を越えると、インバータ４７７は反
転し、それにともなって、インバータ４７５も反転し、
出力ノード４７４の値は、「０」から「１」に変化す
る。この出力変化により、スイッチ４６８で示される高
抵抗半導体層が実は低抵抗金属半導体化合物となってい
ることを知ることができる。つまり、メモリセルも情報
が「１」であることを読み出すことができるのである。

【００６７】このとき、スイッチ４６６もショートして
いるが、ワードライン４５３の電位はグラウンド電位
で、ビットライン４６０の電位は正の電位となるので、
ＰＮ接合４７０は逆方向となり、ビットライン４６０か
らワードライン４５３には電流は流れることはない。

【００６８】ビットライン４６４に関しては、スイッチ
４６９がオフなので、ワードライン４５６とビットライ
ン４６４との間には電流が流れず、ビットライン４６４
の電位はグラウンド電位のままである。よって、出力端
子４７８は常に「０」となり、これにより、スイッチ４
６９で示される高抵抗半導体層が絶縁状態を保持してい
ることを知ることができる。つまり、メモリセルも情報
が「０」であることを読み出すことができるのである。

【００６９】次に、スイッチ４６６、４６７で示される
メモリの情報を読み出す場合は、再び全てのワードライ
ンとビットラインを再びグラウンド電位にした後に、全
てのビットラインをフローティングにして、今度はワー
ドライン４５３を電源電圧に上げればよい。ビットライ
ン４６０の電位はスイッチ４６６と順方向ＰＮ接合４７
０を通して流れ込む電流により上昇する。一方、ビット
ライン４６４はスイッチ４６７がオフのため「０」のま
まである。

【００７０】この一連の読み出し動作をまとめると、以
下の３つの動作を繰り返すことで任意の場所のメモリセ
ルの情報を読み出すことができる。１）全てのワードライン、ビットラインの電位をグラウ
ンドにする。２）全てのビットラインをフローティングにする。３）読み出したいメモリセルが接続されているワードラ
インの電位をＶDDとする。（このときの各ビットラインに接続されているセンスア
ンプの出力で、メモリの内容をしることができる。）ビットラインがグラウンド電位より少し上昇し、「１」
の情報の読み出しを行ったあとにその読み出し結果をラ
ッチしてしまえば、それ以降はワードラインを電圧源か
ら切り離してもよい。これにより消費電力を減少させる
ことができる。

【００７１】この実施例では、２本のワードラインと２
本のビットラインについて述べたが、これらは任意の本
数でよいことは言うまでもない。その場合も、同じ原理
で任意のメモリセルに書き込みができるとともに、任意
のメモリセルの情報を読み出すことができる。

【００７２】このＲＯＭの特徴は、メモリ素子が導通状
態（「１」の情報を記憶しているとき）では、低抵抗金
属半導体化合物と順方向ＰＮ接合を通して情報が読み出
されるために、非常に高速な読み出しが可能になること
である。従来のＲＯＭは表面デバイスであるＭＯＳトラ
ンジスタをスイッチ素子として用いているために電流が
小さく高速化が困難であった。しかし、順方向ＰＮ接合
を流れる電流は、接合にかかる電圧にたいして指数関数
的に増加するために、表面デバイスであるＭＯＳトラン
ジスタに比べ大きな電流が流せるので高速化が可能であ
る。

【００７３】さらに大きな特徴は、このＲＯＭの構造は
ＩＣプロセスにおいて完全セルフアラインで形成するこ
とが可能であることである。例えば、図４において、配
線４２５、Ｎ⁺層４２６、Ｐ層４２７、高抵抗半導体層
４２８、金属層４２９の各層を連続的に成膜し、まとめ
て縦方向の配線パターンでエッチングする。次に周辺部
を、例えばシリコン酸化膜等の絶縁膜で覆い平坦化した
後に配線４２２の層を成膜し、今度はさきほどの配線パ
ターンと直行した配線パターンで一番下の配線４２５，
４２４の直近までエッチングする。最後に再び絶縁膜で
覆えば図４のＲＯＭ部ができる。

【００７４】このプロセスにより、メモリセルを配線間
隔で並べることができるため高集積化を実現できる。こ
の配線間隔はＩＣ製造工程における、最小加工寸法で決
定されるため、非常に高密度なＲＯＭを実現できる。こ
の最小加工寸法をＬとすると、１メモリセルあたりが占
有する面積は４Ｌ²となるが、これは基板平面上に２次
元的に素子を製作するＭＯＳトランジスタを用いた従来
型のＲＯＭでは全く実現できないような高い集積度であ
る。

【００７５】また、本構造は縦方向に積み重ねることが
ＩＣプロセス上容易にできるため、同一チップ面積でさ
らに集積度を上げることができる。

【００７６】本実施例では、各ワード線とビット線を直
接電圧源あるいはグラウンドに接続する方法を用いた
が、ワードライン及びビットラインが数多く存在すると
きには、図６中のスイッチ４５０，４５４，４５８，４
６２は図８に示すようなデコーダを用いて構成してもよ
い。これは、４つの出力４８９，４９０，４９１，４９
２の中から１つの出力を選び、その出力だけを「１」と
して、そのほかの出力を「０」とする回路である。

【００７７】４８４で表わされるような黒丸は、配線群
４８２と４８３の相互接続の状態が電気的にショートし
ていることを示している。ＡとＢは入力で４９３，４９
４はインバータである。４８５，４８６，４８７，４８
８はＡＮＤ回路であり、４８５の出力４８９はＡが
「０」でＢが「０」のときだけ「１」になる。４８６の
出力４９０はＡが「０」でＢが「１」のときだけ「１」
になる。４８７の出力４９１はＡが「１」でＢが「０」
のときだけ「１」になる。４８８の出力４９２はＡが
「１」でＢが「１」のときだけ「１」になる。

【００７８】このように２つの入力Ａ，Ｂにより４本の
出力線のうち１本を選択することができる。また、フロ
ーティングの状態は、各出力線にＮＭＯＳトランジスタ
を接続して、そのゲートに入力する信号を「０」にする
ことで実現できる。

【００７９】回路を大規模化することによって、これと
同じ原理を用いて、さらに多数の出力線の中から任意の
出力線を選び出すことが可能である。

【００８０】このようにデコーダによってワード線、ビ
ット線を選択してもよいが、このかわりに、ランダムロ
ジックを用いても同様のことができるのは言うまでもな
い。

【００８１】図４で示したメモリセルの構造は、図９
（ａ）に示すように高抵抗半導体とＰ層の間に高濃度層
４９５を挟んでもよい。これにより、金属と高抵抗半導
体との反応が終了した時に、低抵抗金属半導体化合物と
高濃度層が接することでコンタクト抵抗はさらに減少し
大きな順方向電流を流すことができる。

【００８２】本例では、ＲＯＭの中にＰＮ接合を用いて
いるが、これはＰＮ接合のかわりに、図９（ｂ）に示す
ように半導体４９６と金属４９７のショットキ−接合を
用いてもよい。この場合もＰＮ接合同様、メモリセルに
整流性を持たせることができる。

【００８３】以上において、ＰＮ接合及びショットキー
接合の方向は、それぞれの場合に応じて電源電圧の正負
を変えれば逆になってもよい。

【００８４】（実施例５）図１０に本発明の第５の実施
例を示す。図１０は、２つの入力の論理和を出力する回
路である。５０３〜５１０，５１３〜５２０はスイッチ
とＰＮダイオードからなっており、これは、ワードライ
ン５０１，５１１とビットライン５２５，５２６，５２
７，５２８に挟まれた、高抵抗半導体層とＰＮ接合を示
している。ここで、スイッチがオンになっているのは、
選択的に高抵抗半導体層と金属層を反応させて、低抵抗
金属半導体化合物にしていることを示している。

【００８５】５０２，５１２はインバータである。スイ
ッチ５２１〜５２４は各ビットラインをグラウンド電位
に初期化するためのスイッチであり、初期化のあとでこ
れらのスイッチをオフとしてビットラインをフローティ
ングにすることで、演算結果が各ビットラインに現われ
る。

【００８６】ビットライン５２５には、スイッチ５０
３，５１３を通してＡとＢの信号が電気的に接続されて
いるので、そのどちらか一方でも「１」であれば、ビッ
トライン５２５には「１」が現われる。つまり、これ
は、ＡとＢの論理和を計算していることになる。

【００８７】同様にビットライン５２６にはＢの反転と
Ａの論理和、ビットライン５２７にはＡの反転とＢの論
理和、ビットライン５２８にはＡの反転とＢの反転の論
理和が現われる。この方法で、さらに入力線及び出力線
の本数を増やして行けば、任意の入力の任意の組み合わ
せの論理和を計算することができる。

【００８８】ＡとＢの入力の組み合わせは全部で４通り
あるが、その各１通りに対してビットライン５２５〜５
２８の４本のうちの１本だけが「０」になり、他の３本
は「１」となる。そこで、各ビットラインの出力を反転
させて出力すると、Ａ，Ｂの組み合わせの各１通りに対
してビットライン５２５〜５２８の４本のうちの１本だ
けが「１」になり、他の３本は「０」となる、いわゆる
図８で示したようなデコーダが実現できる。

【００８９】図１１は、図１０の各論理和の出力を、イ
ンバータ５２９，５３０，５３１，５３２で反転して出
力する回路である。インバータ５２９で反転された出力
は、Ａの反転とＢの反転の論理積で示される。インバー
タ５３０で反転された出力は、Ａの反転とＢの論理積で
示される。インバータ５３１で反転された出力は、Ｂの
反転とＡの論理積で示される。インバータ５３２で反転
された出力は、ＡとＢの論理積で示される。

【００９０】つまり、Ａ、Ｂの４つの組み合わせの各１
通りに対して、５２９〜５３２の４本の出力のうちの１
本だけが「１」になり、他の３本は「０」となるデコー
ダが実現されている。

【００９１】さらに入力線及び出力線の本数を増やして
行けば、任意の入力の任意の組み合わせの論理積を計算
することができる。

【００９２】図１２は、図１１の論理積を計算する回路
と図１０の論理和を計算する回路を用いて、例えば２入
力の排他的論理和を実現した例である。５３３，５３
４，５３５，５３６は図１１の出力線と同じである。こ
れらの線と出力線５４２の間の接続は、スイッチとダイ
オードの組み合わせ５３８、５３９，５４０，５４１に
よって決定される。この例では、配線５３４と５３５が
配線５４２に接続されているので、５４２には５３４と
５３５の論理和が出力される。

【００９３】よって、入力Ａ，Ｂに対して、配線５４２
にはＡとＢの排他的論理和が現われることになる。

【００９４】すべての論理演算は、ＡＮＤとＯＲの組み
合わせで実現できるので、この様にＡＮＤを実現する論
理平面と、ＯＲを実現する論理平面を組み合わせること
で、任意の論理関数が実現できる。ここでは２入力の排
他的論理和を例に説明したが、さらに多入力、多出力の
ＡＮＤ平面とＯＲ平面を用いることで、任意の入力数の
任意の論理関数を実現できる。

【００９５】また、多入力、多出力のＡＮＤ平面とＯＲ
平面を用いることで、任意の信号群を入力し、それに１
対１で対応した任意の信号群を出力する回路を作ること
ができることは言うまでもない。

【００９６】このような論理回路はいわば、図３（ａ）
で示したＰＬＡと同じ概念であるが、違いは図３（ａ）
におけるＡＮＤ回路及びＯＲ回路の機能をＲＯＭ自身が
実現しているところである。

【００９７】（実施例６）図１３に本発明の第６の実施
例を示す。これは、ＲＯＭを用いたデータ検索システム
である。データ検索システムの一例に例えば図書検索が
あるが、これは膨大な図書の中から読みたい分野や著者
名を入力するだけで、例えば、それに関係した全ての図
書を出力するシステムである。従来この様なシステムに
おいては、磁気記憶媒体やコンパクトディスクなどに記
憶された膨大な図書データをソフトウェア上で検索して
いたために、データへのアクセスや演算処理を高速化す
ることは難しかった。膨大な図書データを高速アクセス
可能なハードウエア上に記憶するためには、非常に高密
度のＲＯＭが必要である。また、そのＲＯＭはユーザが
後から情報を書き込めるタイプのプログラマブルＲＯＭ
である必要があり、高速アクセス可能な高密度プログラ
マブルＲＯＭが必要である。

【００９８】本実施例で示す検索システムの特徴は、情
報を記憶する媒体を高速・高密度ＲＯＭで実現するばか
りでなく、入力されたデータをもとにどのデータを出力
すればよいかを演算する演算部自体も高速・高密度ＲＯ
Ｍで実現していることにある。

【００９９】図１３において、配線６０８に接続されて
いる４つのメモリ素子には、”１，０，０，１”の情報
が書き込まれており、これによりＡ＝「０」，Ｂ＝
「１」の時だけ配線６０８は「０」となり配線”６１
６”は「１」となる。

【０１００】配線６１６に接続されている４つのメモリ
素子には，”１，１，０，１”の情報が書き込まれてお
り、配線６１６が「１」になると、配線６２１，６２
２，６２３，６２４にはそれぞれ”１，１，０，１”が
出力される。

【０１０１】この出力情報は、ＲＯＭ６２６中の例えば
６２５の部分のアドレスを示す情報であるとすると、６
２５の情報を出力線６２７に出力することができる。

【０１０２】この一連の操作によって、ある入力Ａ、Ｂ
に対応したＲＯＭ中の情報を読み出すことが可能であ
る。例えば、この入力Ａ，Ｂが図書の著者名を示すもの
であり、その著者の全ての図書をＲＯＭ６２６の６２５
の部分に書き込んでおき、そのアドレスを配線６１６に
接続されているメモリセルに書き込んでおくと、著者名
を入力すると自動的にその図書が出力されるシステムと
なる。

【０１０３】このシステムはインバータなど一部の周辺
回路を除き、すべて同じ構造により構成することがで
き、設計が非常に容易である。ＲＯＭ６２６にデータを
追加する場合は、未使用部分６０５、６２０に追加した
アドレスに対応した情報を新たに書き込めばよい。

【０１０４】例えば６０８に接続されているメモリセル
の情報を全て「１」に書き換えることで、Ａ、Ｂの全て
の入力の組み合わせに対して、配線６０８は常に「１」
となり、配線６１６は常に「０」である。つまり、配線
６１６に接続されているメモリの情報（アドレス）には
アクセス不能となる。一度書き込んだデータを新たにそ
っくり書き換えたいときは、この方法により、古いデー
タにアクセスできなくした後に未使用の部分に新たにデ
ータを書き込めばよい。

【０１０５】ここでは図書の検索を例に説明したが、入
力Ａ，Ｂは演算命令のコードを入力し、その命令の実行
手順を例えばＲＯＭの６２５に書いておいてもよい。ま
た、従来磁気媒体に保存していた各種のアプリケーショ
ンソフトをＲＯＭに書き込み、入力Ａ、Ｂにはそのソフ
トを起動する命令コードを入力してもよい。アプリケー
ションソフトがバージョンアップされて再び新しいソフ
トをインストールするときは、上記の手順で古いアドレ
スにアクセスできなくして新しくインストールすること
ができる。

【０１０６】入力はＡ，Ｂ２ビットである必要はなく任
意のビット数でよく、システムの規模も任意の規模にし
てよいことはいうまでもない。

【０１０７】（実施例７）本発明の第７の実施例を図１
４に示す。これは本発明によって実現した高集積・高速
ＲＯＭをＣＰＵの入ったチップの周りに配置して直接ボ
ンディングワイヤで接続するいわゆる、ハイブリッド型
のシステムである。ＣＰＵのインストラクションコード
や各種アプリケーションソフトなどは全てこのＲＯＭに
書き込んでもよい。また、実施例６で示したようなデー
タ検索機能を持ったＲＯＭを周りに配置してもよい。

【０１０８】手のひらサイズの移動体情報機器には磁気
ディスク、コンパクトディスクを記憶媒体に用いること
は小型化の観点からほとんど不可能であり、本実施例の
様な高集積電子記憶媒体を演算処理装置の周りに高密度
に直接配置することが必要になる。

【０１０９】

【発明の効果】本発明により、低抵抗アンチヒューズを
実現することが可能となる。さらに、アンチヒューズに
整流特性の機能をもたせることで、高密度・高速ＲＯＭ
を実現することが可能となる。

【０１１０】本発明のＲＯＭは、小型化が困難な磁気テ
ープやコンパクトディスクに代わる画像・音声の小型記
憶媒体として用いることができるだけでなく、手のひら
サイズの移動体情報機器を実現するなどの広範な応用分
野を開拓することができる。

【０１１１】本発明により、信頼性の極めて高い、任意
の関数を実現するプログラマブル・ロジック・アレイ
（ＰＬＡ）や、多数の演算ユニット間の配線を任意に接
続することができるフィールド・プログラマブル・ゲー
ト・アレイ（ＦＰＧＡ）を提供することが可能になる。

【０１１２】さらに、本発明の半導体装置は、完全にセ
ルフアラインを用いて製造できるため歩留まりが良く、
従って高密度ＲＯＭを安価に提供することが可能とな
る。

【図面の簡単な説明】

【図１】本発明のアンチフューズを説明する概念図であ
る。

【図２】本発明のアンチフューズの書き込みを説明する
概念図である。

【図３】本発明のＰＬＡの一例を示す概略図である。

【図４】本発明のＲＯＭの一例を示す概念図である。

【図５】本発明のスイッチの等価回路図である。

【図６】図４のＲＯＭの等価回路図である。

【図７】図４のＲＯＭの読み出し方法を説明する回路図
である。

【図８】本発明のデコーダを示す回路図である。

【図９】本発明のメモリセルの一例を示す概念図であ
る。

【図１０】本発明のデコーダを示す他の回路図である。

【図１１】本発明のデコーダを示す他の回路図である。

【図１２】本発明の排他論理和を実現する回路である。

【図１３】本発明のＲＯＭを用いたデータ検索システム
を示す回路図である。

【図１４】本発明のＲＯＭを用いたハイブリッド型シス
テムを示す概念図である。

【符号の説明】

１０１、１０６金属、１０２高抵抗半導体領域、１０３、１０８導電体、１０４電圧源、１０５、１０９スイッチ、１０７低抵抗金属半導体化合物、２０１，２０２金属配線、２０３，２０４導電体配線、２０５，２０６，２０７，２０８高抵抗体半導体、２０９，２１０，２１１電圧源、３１２，３１３２入力ＡＮＤ回路、３２１２入力ＯＲ回路、３１０，３１１インバータ、３０１〜３０８，３１６〜３２１入出力配線、３２２金属層、３２３高抵抗半導体層、４０１，４０４，４０８，４１１電源電圧端子、４０２，４０５，４０９，４１２グラウンド端子、４１０，４１３，４３５、４４４，４４８ノード、４１４，４１６，４１８，４２０インバータ、４２２，４２３，４５３，４５６ワードライン、４２４，４２５，４６０，４６４ビットライン、４２６Ｎ⁺層、４２７Ｐ層、４２８高抵抗半導体層、４２９金属層、４３０，４３１、４３２、４３３，４５０，４５４，４
５８，４６２，４６６，４６７，４６８，４６９高抵抗半導体、４３６、４３７、４４１，４４２，４４３トランジス
タ、４３９出力端子、４７０，４７１，４７２，４７３ＰＮ接合、４７５，４７７，４７９，４８１インバータ、４８２，４８３配線、４８４短絡部、４８５，４８６，４８７，４８８ＡＮＤ回路、４８９，４９０，４９１，４９２出力線、４９３，４９４インバータ、４９５高濃度層、４９６半導体、４９７金属、５０１，５１１ワードライン、５０２，５１２，５２９〜５３２，５３９インバー
タ、５０３〜５１０，５１３〜５２０高抵抗半導体及びＰ
Ｎダイオード、５２１〜５２４スイッチ、５２５〜５２８ビットライン、５３３〜５３６出力線、６０８，６１６，６２１，６２２，６２３，６２４配
線、６２６ＲＯＭ、６２７出力線、６０５，６２０未使用部分。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４３１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】どちらか一方もしくは両方が金属からな
る第１及び第２の導電性領域と、前記第１及び前記第２
の導電性領域の間に設けられた高抵抗半導体領域とから
なる半導体素子を少なくとも１つ有す半導体装置であっ
て、前記第１の導電性領域及び前記第２の導電性領域を
通して前記高抵抗半導体領域に電流を流すことにより、
もしくは外部から熱を加えることにより、またはその両
方により、前記第１及び第２の導電性領域の内金属から
なる導電性領域と前記高抵抗半導体領域間で反応を生ぜ
しめ、低抵抗の金属半導体化合物を形成するように構成
したことを特徴とする半導体装置。
【請求項２】前記金属は、高融点金属、高融点金属を
含む合金、または高融点金属の化合物であることを特徴
とする請求項１に記載の半導体装置。
【請求項３】前記金属は、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍ
ｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔのうち
少なくとも１つを含むことを特徴とする請求項１または
２に記載の半導体装置。
【請求項４】前記高抵抗半導体領域は、一導電型の半
導体と、前記一導電型の半導体とは反対導電型の半導体
と、真性半導体のうちの少なくとも１つ以上の半導体層
から構成されることを特徴とする請求項１〜３のいずれ
か１項に記載の半導体装置。
【請求項５】前記高抵抗半導体領域は、シリコンから
なることを特徴とする請求項１〜４のいずれか１項に記
載の半導体装置。
【請求項６】前記半導体素子は、整流特性を示す構造
を有することを特徴とする請求項１〜５のいずれか１項
に記載の半導体装置。
【請求項７】前記整流特性を示す構造は、ｐｎ接合で
あることを特徴とする請求項６に記載の半導体装置。
【請求項８】前記整流特性を示す構造は、ショットキ
ー接合であることを特徴とする請求項６に記載の半導体
装置。
【請求項９】前記整流特性を示す構造の逆方向バイア
ス時の抵抗は、前記高抵抗半導体領域の抵抗より大きい
ことを特徴とする請求項６〜８のいずれか１項に記載の
半導体装置。
【請求項１０】前記整流特性を示す構造の順方向バイ
アス時の抵抗は、前記高抵抗半導体領域の抵抗より小さ
いことを特徴とする請求項６〜９のいずれか１項に記載
の半導体装置。
【請求項１１】複数の第１の導電性配線と、複数の第
２の導電性配線とがマトリックス状に配置され、該複数
の第１及び第２の導電性配線が交差する部分に、前記半
導体素子が設けられていることを特徴とする請求項１〜
１０のいずれか１項に記載の半導体装置。
【請求項１２】前記第１の導電性領域とこれに接する
前記第１の導線性配線とが同じ材料で形成され、または
／及び前記第２の導電性領域とこれと接する第２の導線
性配線とが同じ材料で形成されていることを特徴とする
請求項１１に記載の半導体装置。
【請求項１３】前記半導体素子の構造変化を電気的に
検知する手段を設けたことを特徴とする請求項１〜１２
のいずれか１項に記載の半導体装置。
【請求項１４】前記電気的に検知する手段では、前記
半導体素子の構造変化を検知できなくする手段を設けた
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】前記半導体装置は、リード・オンリー
・メモリであることを特徴とする請求項１３または１４
に記載の半導体装置。
【請求項１６】前記反応により、任意の配線間の電気
的な接続及び絶縁を製造プロセス終了後に任意に決定で
き、これにより回路機能を任意に設定できることを特徴
とする請求項１１〜１５のいずれか１項に記載の半導体
装置。
【請求項１７】前記半導体装置は、完全セルフアライ
ンで作製されたことを特徴とする請求項１〜１６のいず
れか１項に記載の半導体装置。