JP2002170374A

JP2002170374A - 強磁性体不揮発性記憶素子およびその情報再生方法ならびにそれを用いたメモリチップおよび携帯型情報処理装置

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Publication number: JP2002170374A
Application number: JP2000361157A
Authority: JP
Inventors: Masahiko Hirai; 匡彦平井; Naoki Nishimura; 直樹西村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-11-28
Filing date: 2000-11-28
Publication date: 2002-06-14

Abstract

(57)【要約】【課題】セル面積を小さくすることができるとともに、
磁気抵抗変化率が小さくとも、高速、かつ、正確に記憶
情報を検出することができる、高度に集積可能な強磁性
体不揮発性記憶素子を提供する。【解決手段】１ビットのメモリを構成する単位セルが、
互いの磁化の向きが反対向きとなるように磁化される２
個の磁気抵抗素子Ｒ２２ａ、Ｒ２２ｂと、これら磁気抵
抗素子を選択するための１つの半導体スイッチ素子Ｔ２
２とから構成されている。半導体スイッチ素子は、ドレ
イン端子が磁気抵抗素子Ｒ２２ａ、Ｒ２２ｂの一方の端
子に共通に接続され、ソース端子が接地され、ゲート端
子がワード線ＷＬ２に接続されている。磁気抵抗素子Ｒ
２２ａ、Ｒ２２ｂの他方の端子はそれぞれビット線ＢＬ
１ａ、ＢＬ１ｂに接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶素子に関し、
特に、強磁性体を用いた不揮発性記憶素子に関する。さ
らには、そのような記憶素子を用いたメモリチップおよ
び携帯型情報処理装置に関する。

【０００２】

【従来の技術】一般に、強磁性体は、外部から印加した
磁場によって強磁性体内に発生した磁化が、外部磁場を
取り除いた後にも残留する（これを残留磁化という）特
性を持っている。このような強磁性体は、磁化の方向、
磁化の有無などによって電気抵抗が変化する、いわゆる
磁気抵抗効果をもつ。大きな磁気抵抗効果を持つ材料と
しては、巨大磁気抵抗（GMR；Giant Magneto-Resistanc
e）材料、超巨大磁気抵抗（CMR；Colossal Magneto-Res
istance）材料があり、いずれも金属、合金、複合酸化
物などからなる。このような磁気抵抗材料の磁化方向の
選択、磁化の有無による電気抵抗値の変化を利用するこ
とで不揮発性メモリ（電源を切っても記憶を失わないメ
モリ）を構成することができる。これが、いわゆる磁気
メモリ（MRAM；Magnetic Random Access Memory）であ
る。

【０００３】最近開発が進められているＭＲＡＭの多く
は、強磁性体の巨大磁気抵抗現象を用い、磁化方向の違
いによって生じる磁気抵抗率の変化を電圧に変換して読
み出す方式を採っている。このようなＭＲＡＭの強磁性
体セルにおける情報の書き換えは、書込み用配線に電流
を流し、その電流により誘起された磁場によって強磁性
体セルの磁化方向を変換させることによって行われる。
その強磁性体セルの構造や駆動方法については、R.E.Sc
heuerlein（1998 Proc. of Int NonVolatile Memory Co
nf. P47）によって示されており、交差した書込み・読
み出し線を１対ずつ計２対配したものや、交差した書込
み・読み出し線を兼ねた１対の配線と巨大磁気抵抗薄膜
を含むメモリセルとこれに直列に接続したダイオードか
らなるものが提案されている。

【０００４】また、特開平6-84347号公報に記載されて
いるような、交差した書込み・読み出し線を兼ねた１対
の配線とセル選択用の電界効果型トランジスタと巨大磁
気抵抗薄膜を含むメモリセルを組み合わせた磁性薄膜メ
モリもある。この磁性薄膜メモリのメモリセルの概略構
成を図１５に示す。

【０００５】図１５を参照すると、この磁性薄膜メモリ
は、行方向に複数配設されたセンス線１０４と、これら
センス線１０４と交差するように列方向に複数配設され
たデータ線１０３と、これらセンス線１０４とデータ線
１０３の各交差部に設けられた、磁性薄膜メモリ素子１
０１とＦＥＴなどのスイッチング素子１０２からなるメ
モリセルとから構成されている。スイッチング素子１０
２は、ソース（またはドレイン）がデータ線１０３と接
続され、ゲートがセンス線１０４と接続され、ドレイン
（またはソース）が磁性薄膜メモリ素子１０１の一端と
接続されている。磁性薄膜メモリ素子１０１の他端は接
地されている。データ線１０３には、抵抗１０６が直列
に接続されている。

【０００６】この磁性薄膜メモリでは、「１」の記録を
行う場合は、まず、データ線１０３に＋３Ｖの電圧をか
ける。次いで、センス線１０４に＋４Ｖの電圧をかける
と、スイッチング素子１０２がオンされ、磁性薄膜メモ
リ素子１０１およびデータ線１０５に比較的大きな電流
が流れる。データ線１０５はその一部が磁性薄膜メモリ
素子１０１の直下に位置しており、このデータ線１０５
に電流が流れることによって生じる磁界により、磁性薄
膜メモリ素子１０１の磁性層の磁化の向きが所定の方向
に向くことになる。

【０００７】一方、「０」の記録を行う場合は、データ
線１０３に−３Ｖの電圧をかけ、センス線１０４に−４
Ｖの電圧をかける。これにより、スイッチング素子１０
２がオンされ、磁性薄膜メモリ素子１０１およびデータ
線１０５に比較的大きな電流（上記「１」の記録の場合
とは反対向きの電流）が流れる。このデータ線１０５に
電流が流れることによって生じる磁界により、磁性薄膜
メモリ素子１０１の磁性層の磁化の向きが、上記「１」
の記録の場合とは反対の向きとなる。

【０００８】以上のような「１」、「０」の磁化状態を
利用して、メモリへの「１」、「０」の情報記録が行わ
れる。具体的には、磁性薄膜メモリ素子の第１および第
２の磁性層の磁化状態を、ともに「０」の磁化状態（こ
の場合は、各磁性層の磁化の向きが同じ向きになる）と
した場合を、「０」の情報記録とし、第１および第２の
磁性層の磁化状態をそれぞれ「１」、「０」の磁化状態
（この場合は、各磁性層の磁化の向きが逆向きになる）
とした場合を、「１」の情報記録とする。

【０００９】上記の情報記録では、磁性薄膜メモリ素子
の抵抗値が各磁性層の磁化の向きによって異なることを
利用している。情報の読み出しにおいても、磁性薄膜メ
モリ素子の抵抗値が各磁性層の磁化の向きによって異な
ることを利用する。すなわち、上記のようにして情報記
録が行われた磁性薄膜メモリ素子の抵抗値に応じた電圧
変化を検出することにより情報の読み出しが行われる。

【００１０】最近では、上述したような磁気メモリ素子
をチップ化して、携帯型情報処理装置（携帯型のパーソ
ナルコンピュータ、携帯電話機などを含む）のプログラ
ム格納メモリとして用いる試みがなされている。

【００１１】

【発明が解決しようとする課題】上述したように巨大磁
気抵抗薄膜を含むメモリセルでは、磁化の方向によって
電流抵抗値が異なる、いわゆる磁気抵抗効果を利用して
情報の記憶、再生が行われるが、一般にその磁気抵抗変
動率は小さい。例えば、大きな磁気抵抗変化を示すトン
ネル磁気抵抗素子（Tunnel Magneto-Resistance；TMR）
の場合でも、０．３Ｖ程度の電圧印加時に２０〜３０％
以下の抵抗変化しか起こさず、印加電圧が大きくなると
急速に磁気抵抗変動率は小さくなる。一方、高集積のシ
リコン半導体デバイス作製技術によって形成されるメモ
リでは通常、１〜５Ｖ程度の電圧を印加し、０．１〜
０．２Ｖ程度以上の電圧変動を検知する。このことから
分かるように、ＭＲＡＭは、メモリセルに小さな電圧し
かかけられない上、磁気抵抗の変動幅が小さいために、
シリコン半導体デバイス作製技術を用いて高集積のＭＲ
ＡＭを作製することはきわめて困難である。

【００１２】この課題を克服するものとして、１セルを
２個の電界効果型トランジスタと２個のトンネル磁気抵
抗素子（ＴＭＲ）を組み合わせた構成（２Ｔ２Ｒ）のも
のが提案されている（2000 Proc. of Int Solid-State
Circuits Conf. P128）。この２Ｔ２Ｒ構造のメモリセ
ルを図１６に示す。

【００１３】図１６において、メモリセル２００は、抵
抗が相補的に設定される２個のＴＭＲ素子Ｒ１ａ、Ｒ１
ｂと、２個の電界効果型トランジスタＴＲ１ａ、ＴＲ１
ｂとからなる。各電界効果型トランジスタＴＲ１ａ、Ｔ
Ｒ１ｂのゲートは読み出し線ＲＬ１に接続されており、
記憶情報を読み出す際は、電界効果型トランジスタＴＲ
１ａによってＴＭＲ素子Ｒ１ａが選択され、電界効果型
トランジスタＴＲ１ｂによってＴＭＲ素子Ｒ１ｂが選択
されるようになっている。ＴＭＲ素子Ｒ１ａの一端がセ
ンス線ＳＬ１ａに接続され、ＴＭＲ素子Ｒ１ｂの一端が
センス線ＳＬ１ｂに接続されており、各センス線ＳＬ１
ａ、ＳＬ１ｂ間の電位を比較することにより記憶情報が
読み出される。ＴＭＲ素子Ｒ１ａへの情報の書き込み
（磁化）は、書き込み線ＷＬ１とセンス線ＳＬ１ａに電
流を流すことにより行われ、ＴＭＲ素子Ｒ１ｂへの情報
の書き込み（磁化）は、書き込み線ＷＬ１とセンス線Ｓ
Ｌ１ｂに電流を流すことにより行われる。

【００１４】上記の２Ｔ２Ｒ構造のメモリセルを有する
記憶素子の場合は、２個のＴＭＲの抵抗が相補的に設定
されることにより、信号強度を大きくすることができ
る。しかしながら、１つのセルに２個の電界効果型トラ
ンジスタを必要とするため、１Ｔ１Ｒ構造のもの（１セ
ルを１個の電界効果型トランジスタと１個のＴＭＲを組
み合わせた構成）と比較して、セル面積が約２倍大きく
なるという欠点を有する。

【００１５】特開平6-84347号公報に記載の１Ｔ１Ｒ構
造のものは、セル面積を小さくすることが可能であり、
磁性薄膜メモリの各磁性層の磁化の向きが同方向の場合
と互いに逆向きになる場合とで抵抗値をある程度変化さ
せることができる。しかしながら、高度に集積化する場
合には、やはり、磁気抵抗の変動幅がまだまだ小さく、
記憶情報を高速、かつ、正確に安定して検出することは
難しい。

【００１６】以上のような実状から、巨大磁気抵抗薄膜
を含むメモリセルを備えた従来の強磁性体不揮発性記憶
素子では、高度に集積化する場合に、以下のような問題
を有する。

【００１７】十分な信号強度を得るためにはセル面積を
大きくする必要があり、小型化の面で不利なものとな
る。

【００１８】さらに、検出電圧を印加した際の磁気抵抗
変動率が小さいため、記憶情報を高速、かつ、正確に安
定して検出することが難しい。

【００１９】上記のような問題から、従来の強磁性体記
憶素子では、ＤＲＡＭ（Dynamic Randum Access Memor
y）などに対抗できる素子を実現することはまだまだ難
しかった。また、最近では、強磁性体記憶素子を携帯型
情報処理装置のプログラム格納メモリとして用いること
が試みられているが、上記のような問題から、ＤＲＡＭ
を用いたものと同等の性能を有するメモリはこれまでに
実現されておらず、そのような装置の実現も課題の一つ
となっていた。

【００２０】本発明の目的は、上記従来の課題を解決
し、セル面積を小さくすることができるとともに、磁気
抵抗変化率が小さくとも、高速、かつ、正確に記憶情報
を検出することができる、高度に集積可能な強磁性体不
揮発性記憶素子およびその情報再生方法を提供すること
にある。

【００２１】本発明の他の目的は、そのような強磁性体
不揮発性記憶素子を有する、メモリチップおよび携帯型
情報処理装置を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の強磁性体不揮発性記憶素子は、１ビットの
メモリを構成する単位セルが、互いの磁化の向きが反対
向きとなるように磁化される第１および第２の磁気抵抗
素子と、これら第１および第２の磁気抵抗素子を選択す
るための１つの半導体スイッチ素子とから構成されてい
ることを特徴とする。

【００２３】上記の場合、前記半導体スイッチ素子は、
ドレイン端子が前記第１および第２の磁気抵抗素子のそ
れぞれの一方の端子に共通に接続され、ソース端子が接
地され、ゲート端子に所定の電圧が印加されることでそ
れらドレイン端子とソース端子とが電気的に接続される
ように構成されており、前記第１、第２の磁気抵抗素子
の他方の端子がそれぞれ接続された第１、第２のビット
線と、前記第１および第２のビット線に生じる、前記第
１および第２の磁気抵抗素子の磁化状態に応じた電圧値
を比較するセンスアンプとをさらに有するように構成し
てもよい。

【００２４】また、前記第１、第２の磁気抵抗素子の一
方の端子がそれぞれダイオードを介して前記半導体スイ
ッチ素子のドレイン端子に接続されるように構成しても
よい。

【００２５】さらに、前記第１、第２の磁気抵抗素子は
それぞれ所定の方向に磁化容易軸を有する第１、第２の
強磁性体膜を備え、前記第１のビット線の一部が前記第
１の強磁性体膜の直上に位置し、前記第２のビット線の
一部が前記第２の強磁性体膜の直上に位置しており、前
記第１および第２の強磁性体膜の直下を通る書き込み配
線をさらに有し、前記第１のビット線および書き込み配
線の双方に所定の大きさの電流を所定の方向に流すこと
で生じる磁場によって前記第１の強磁性体膜が磁化容易
軸に沿って所定の方向に磁化されるとともに、前記第２
のビット線および書き込み配線の双方に所定の大きさの
電流を所定の方向に流すことで生じる磁場によって前記
第２の強磁性体膜が磁化容易軸に沿って所定の方向に磁
化されるように構成してもよい。

【００２６】本発明の情報再生方法は、所定の電圧が供
給される第１、第２のビット線にそれぞれ接続された、
互いの磁化の向きが反対向きとなるように磁化される第
１、第２の磁気抵抗素子と、これら第１および第２の磁
気抵抗素子を選択するための１つの半導体スイッチ素子
とから１ビットのメモリを構成する単位セルが構成され
る強磁性体不揮発性記憶素子の情報再生方法であって、
前記半導体スイッチ素子をオン状態として前記第１およ
び第２の磁気抵抗素子を選択し、該選択した第１の磁気
抵抗素子の磁気抵抗値に応じて生じる前記第１のビット
線の第１の電圧値と、該選択した第２の磁気抵抗素子の
磁気抵抗値に応じて生じる前記第２のビット線の第２の
電圧値とを比較し、第１の電圧値＞第２の電圧値の場合を第１の情報とし、第１の電圧値＜第２の電圧値の場合を第２の情報として読み出すことを特徴とする。

【００２７】本発明のメモリチップは、上述のいずれか
の強磁性体不揮発性記憶素子が半導体基板上に形成され
たことを特徴とする。

【００２８】本発明の携帯型情報処理装置は、上述のい
ずれかの強磁性体不揮発性記憶素子よりなるプログラム
格納メモリと、該プログラム格納メモリに格納されたプ
ログラムに従って動作する制御手段とを有することを特
徴とする。

【００２９】上記のとおりの本発明によれば、単位セル
（メモリセル）は２個の磁気抵抗素子と１個の半導体ス
イッチにより構成されるので、そのセル面積は、２Ｔ２
Ｒ構造のものより小さくなる。

【００３０】また、本発明によれば、以下のような作用
により、前述した検出電圧を印加した際の磁気抵抗変動
率が小さいことに伴う問題を解決することができる。

【００３１】磁気抵抗素子は磁化の向きよってその電気
抵抗値が異なる。本発明の強磁性体不揮発性記憶素子で
は、単位セル（メモリセル）が互いの磁化の向きが反対
向きとなるように磁化される第１および第２の磁気抵抗
素子より構成され、これら第１および第２の磁気抵抗素
子の磁化の向きの組み合わせに応じて１ビットの情報の
記憶が行われる。すなわち、第１および第２の磁気抵抗
素子の抵抗値の大小関係が相反するように相補的に記憶
される。例えば、第１および第２の磁気抵抗素子の抵抗
値の大小関係が、第１の磁気抵抗素子＜第２の磁気抵抗素子の場合を「０」、第１の磁気抵抗素子＞第２の磁気抵抗素子の場合を「１」として情報が記憶される。

【００３２】上記のように第１および第２の磁気抵抗素
子の抵抗値の大小関係で１ビットの記憶が記憶される場
合、その記憶情報の再生（読み出し）は、各磁気抵抗素
子の抵抗値の大小関係に基づいて行われる。すなわち、
第１の磁気抵抗素子の抵抗値と第２の磁気抵抗素子の抵
抗値のいずれが小さいか（または、いずれか大きいか）
によって情報が読み出される。具体的には、第１、第２
の磁気抵抗素子がそれぞれ接続された第１、第２のビッ
ト線に生じる、上記抵抗値の大小関係に応じた電圧値を
比較することにより情報の再生が行われる。このように
各ビット線に発生する電圧が互いに参照電圧となるよう
にすれば、温度特性分や配線長などの電圧変動を見込む
必要がなくなり、小さな磁気抵抗変化率でも動作するこ
とができる。

【００３３】さらに、本発明によれば、メモリセルの選
択は１つの半導体スイッチにより行われるので、従来の
２Ｔ２Ｒのセル構造のものと比べた場合、選択トランジ
スタのばらつきを見込む必要がないため、更に小さな磁
気抵抗変化率で動作可能である。

【００３４】さらに、本発明のうち、第１、第２の磁気
抵抗素子の一方の端子がそれぞれダイオードを介して半
導体スイッチ素子のドレイン端子に接続されるものにお
いては、ダイオードにより電流の流れる方向が制限され
るので、一方の磁気抵抗素子に流れる貫通電流が他方の
磁気抵抗素子の側へ流れることはない。

【００３５】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００３６】（実施形態１）図１は、本発明の第１の実
施形態の強磁性体不揮発性記憶素子の構成を示す回路
図、図２は、図１に示す強磁性体不揮発性記憶素子のメ
モリセルの部分断面図、図３は、図１に示す強磁性体不
揮発性記憶素子のメモリセルの部分斜視図である。以
下、図１〜３を参照して、本形態の強磁性体不揮発性記
憶素子の構成を詳細に説明する。

【００３７】図１を参照すると、本形態の強磁性体不揮
発性記憶素子は、行方向に複数の一対のビット線（「Ｂ
Ｌ１ａおよびＢＬ１ｂ」、「ＢＬ２ａおよびＢＬ２
ｂ」、「ＢＬ３ａおよびＢＬ３ｂ」）が配列され、これ
らビット線と交差するように列方向に複数のワード線
（ＷＬ１、ＷＬ２、ＷＬ３）および複数の書き込み線
（Ｌ１、Ｌ２、Ｌ３）が配列されている。ビット線とワ
ード線の各交差部には、１個の電界効果型トランジスタ
と強磁性体の磁化方向を選択することにより電気抵抗値
を選択することができる一対の可変抵抗器とからなる、
１ビットのメモリを構成するメモリセルが配設されてい
る（マトリクス配列）。図１に示した例では、マトリク
ス配列におけるアドレスを特定できるように、電界効果
型トランジスタには「Ｔ１１、Ｔ１２、Ｔ１３、Ｔ２
１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３」の符号
が付されており、一対の可変抵抗器には、それぞれ「Ｒ
１１ａ、Ｒ１２ａ、Ｒ１３ａ、Ｒ２１ａ、Ｒ２２ａ、Ｒ
２３ａ、Ｒ３１ａ、Ｒ３２ａ、Ｒ３３ａ」、「Ｒ１１
ｂ、Ｒ１２ｂ、Ｒ１３ｂ、Ｒ２１ｂ、Ｒ２２ｂ、Ｒ２３
ｂ、Ｒ３１ｂ、Ｒ３２ｂ、Ｒ３３ｂ」の符号が付されて
いる。

【００３８】各一対のビット線（「ＢＬ１ａおよびＢＬ
１ｂ」、「ＢＬ２ａおよびＢＬ２ｂ」、「ＢＬ３ａおよ
びＢＬ３ｂ」）はそれぞれ、対となる線のそれぞれの一
端にアドレス選択用のトランジスタが設けられ、他端は
センスアンプに接続されている。各書き込み線Ｌ１、Ｌ
２、Ｌ３は、それぞれ両端にアドレス選択および電流の
向きの切替のためのトランジスタが設けられている。

【００３９】センスアンプは、コンパレータ（比較器）
として動作するものであり、その入力端子には「＋端
子」と「−端子」があり、これら両入力端子に一対のビ
ット線が接続されている。このセンスアンプにおける電
圧比較動作では、「＋端子電圧」＞「−端子電圧」のときにハイ出力（すなわち、Ｖｄｄ）、「＋端子電圧」＜「−端子電圧」のときにロウ出力（すなわち、０Ｖ）となる。

【００４０】各メモリセルの構成は同じである。ここで
は、図１の中央部の破線で囲んだメモリセルについて、
その構成を具体的に説明する。このメモリセルは、１個
の電界効果型トランジスタＴ２２と一対の可変抵抗器Ｒ
２２ａ、Ｒ２２ｂとからなる。電界効果型トランジスタ
Ｔ２２は、ゲートがワード線ＷＬ２と接続され、ソース
が接地され、ドレインが各可変抵抗器Ｒ２２ａ、Ｒ２２
ｂの一端に共通に接続されている。可変抵抗器Ｒ２２ａ
の他端はビット線ＢＬ２ａと接続され、可変抵抗器Ｒ２
２ｂの他端はビット線ＢＬ２ｂと接続されている。この
メモリセルの概略構造を模式的に示したものが図２およ
び図３である。以下、図２および図３を参照して、メモ
リセル構造をさらに詳細に説明する。

【００４１】半導体基板１上に、周知の高集積シリコン
半導体デバイス作製技術を用いて、ソース２、ドレイン
３およびゲート絶縁膜４が形成され、さらに、ゲート絶
縁膜４上に導電体からなるゲート電極５が形成されてい
る。この部分が、図１に示す電界効果型トランジスタＴ
２２に相当する。この電界効果型トランジスタでは、ゲ
ート電極５に所定の電圧を印加して、ゲート電極５直下
の領域（ソース２とドレイン３の間）のキャリア密度を
制御することによって、ソース２とドレイン３の間に流
れる電流が制御され、増幅動作またはオン、オフの動作
が行われる。ソース２はソースコンタクトプラグ７を介
して接地線８と電気的に接続され、ドレイン３はドレイ
ンコンタクトプラグ６を介してローカル配線１０と電気
的に接続されている。

【００４２】接地線８上には、該接地線８に沿うように
書き込み配線９（図１の書き込み線Ｌ２に相当する）が
設けられている。この接地線８と書き込み配線９は絶縁
されている。書き込み配線９の一部は上記ローカル配線
１０の一部と重なっており、両配線間は絶縁されてい
る。この書き込み配線９とローカル配線１０の重なり部
分において、ローカル配線１０は書き込み配線９上に位
置しており、このローカル配線１０上に一対の可変抵抗
器（磁気抵抗素子）１３、１４（図１の可変抵抗器Ｒ２
２ａ、Ｒ２２ｂにそれぞれ相当する。）が形成されてい
る。可変抵抗器１３は、上部がビット線１５（図１のビ
ット線ＢＬ２ａに相当する。）に接しており、下部がロ
ーカル配線１０と電気的に接続された端子１１と接して
いる。同様に、可変抵抗器１４は、上部がビット線１６
（図１のビット線ＢＬ２ｂに相当する。）に接してお
り、下部がローカル配線１０と電気的に接続された端子
１２と接している。ここで、可変抵抗器１３、１４は、
強磁性体の磁化方向を選択することにより電気抵抗値を
選択することができる可変抵抗器であって、例えば、Ｇ
ＭＲやＣＭＲ材料のような大きな磁気抵抗効果をもつ強
磁性材料が用いられ、その磁化の向きあるいは磁化の有
無に依存して、強磁性体を流れる電流に対する抵抗値が
変化する。このように構成した可変抵抗器１３、１４で
は、外部磁場により強磁性体の磁化方向を選択すること
により、抵抗値を選択することができる。同様の動作を
期待できるものとして、ＧＭＲやＣＭＲ材料を用いるも
のの他にトンネル絶縁膜を用いたＴＭＲ素子などがあ
る。

【００４３】ここで、ＴＭＲ素子について簡単に説明す
る。ＴＭＲは、トンネル絶縁膜をソフト層（保磁力が小
さい強磁性層）とハード層（保磁力が大きい強磁性層）
によって挟んだ構造を有しており、両層の磁化方向が平
行な場合と、反対向きの場合とで、貫通電流を流したと
きの抵抗値が異なる。この特性を利用して、不揮発メモ
リを実現する。ＴＭＲ素子を用いる場合、記憶した情報
の書き替えは、ソフト層の磁化方向のみを書き換える場
合と、ソフト層とハード層の両層の磁化方向を書き換え
る場合の２通りがあり、設計に応じて適宜選択すること
ができる。

【００４４】次に、図１に示した強磁性体不揮発性記憶
素子における情報の書き込み・読み出し動作について説
明する。各メモリセルにおける書き込み・読み出し動作
は同じであるため、以下の説明では、中央部のメモリセ
ル（図１の中央の破線で囲まれたメモリセル）における
書き込み・読み出し動作を例にあげて説明する。

【００４５】（１）読み出し動作：ここでは、一対の可
変抵抗器Ｒ２２ａ、Ｒ２２ｂは、常に反対向きに磁化さ
れ、その抵抗値も大小関係が相反するように相補的に記
憶されているものとして説明する。

【００４６】まず、各ビット線ＢＬ２ａ、ＢＬ２ｂの左
端にそれぞれ電源電圧Ｖｄｄを印加し、ワード線ＷＬ２
に所定の電圧を印加しトランジスタＴ２２をオン状態に
する。トランジスタＴ２２がオン状態になると、各可変
抵抗器Ｒ２２ａ、Ｒ２２ｂに定常電流が流れる。このと
き、各可変抵抗器Ｒ２２ａ、Ｒ２２ｂは、上記のとおり
磁化方向が互いに反対向きになっており、その抵抗値も
大小関係が相反するように記憶されているので、各ビッ
ト線ＢＬ２ａ、ＢＬ２ｂが接続されているセンスアンプ
の入力端子間に電圧差が生じる（ビット線の持つ容量と
可変抵抗器の間で電荷の再分配が生じる）。これによ
り、可変抵抗器Ｒ２２ａ、Ｒ２２ｂのどちらが高抵抗か
によって、センスアンプの出力が「Ｖｄｄ」または「０
Ｖ」のどちらかが選択されることになる。

【００４７】通常、センスアンプは、数十ｍＶの電圧差
を検知して動作させることが可能だが、ビット線端、選
択用トランジスタのオン抵抗や可変抵抗器の抵抗値のば
らつき分を上回る電圧差を発生させる必要があるため、
従来は、可変抵抗器の磁気抵抗変化率を非常に大きくと
る必要があった。本実施形態の強磁性体不揮発性記憶素
子においては、メモリセルを構成する２つの可変抵抗器
はきわめて近接して配置されるため、抵抗値のばらつき
は非常に小さい。

【００４８】また、本実施形態の強磁性体不揮発性記憶
素子においては、メモリセルを構成する一対の可変抵抗
器は相補的に動作し、１対のビット線の各線に発生する
電圧は互いが参照電圧となる。このように各ビット線に
発生する電圧が互いに参照電圧となるようにすれば、温
度特性分や配線長などの電圧変動を見込む必要がなくな
り、小さな磁気抵抗変化率でも動作することができる。

【００４９】さらに、本実施形態の強磁性体不揮発性記
憶素子においては、２Ｔ２Ｒのセル構造と比べた場合、
選択トランジスタのばらつきを見込む必要がないため、
更に小さな磁気抵抗変化率で動作可能である。

【００５０】（２）書き込み動作：ここでは、メモリセ
ルを構成する２つの可変抵抗器Ｒ２２ａ、Ｒ２２ｂ（図
３の可変抵抗器１３、１４）のソフト層にのみ所望の磁
化を書き込む動作について説明する。ここでも、可変抵
抗器Ｒ２２ａ、Ｒ２２ｂは常に反対向きに磁化され、そ
の抵抗値も大小関係が相反するように相補的に記憶され
るものとして説明する。

【００５１】まず、可変抵抗器Ｒ２２ａに磁化を書き込
むために、ビット線ＢＬ２ａ（図３のビット線１５）と
書き込み線Ｌ２（図３の書き込み配線９）に所定の向き
の電流を流す。図４は、この時の電流の向きと磁界の向
きを示す模式図である。図５は図４に示す書き込み時の
メモリセルの磁化反転の様子を示す図で、（ａ）は書き
込み配線に電流を所定の向きに流した時の磁化の状態を
示す模式図、（ｂ）はビット線に電流を所定の向きに流
した時の磁化の状態を示す模式図、（ｃ）は（ｂ）の状
態の磁気抵抗器を上から見た模式図である。図４および
５に示すセル構造は、図３に示したものと同じものであ
り、同じ符号を付している。以下、図４および５を参照
して、書き込み時のメモリセルの磁化反転について説明
する。

【００５２】書き込み配線９に書き込み電流Ｉ２が流れ
ると書き込み磁場Ｈ２が発生するが、図５（ａ）に示す
ように、この書き込み磁場Ｈ２だけでは可変抵抗器（磁
気抵抗素子）１３の磁化方向は反転しない。ここでは、
可変抵抗器１３の磁化方向は予め書き込み磁場Ｈ２の磁
場成分の方向とは反対の方向を向いているものとする。
また、可変抵抗器Ｒ２２ａは、磁化されやすい軸（磁化
容易軸）が書き込み磁場Ｈ２の磁場成分の方向に平行
（ビット線１５に平行）となっている。

【００５３】上記の書き込み磁場Ｈ２が印加されている
状態でビット線１５に書き込み電流Ｉ１が流れると、書
き込み磁場Ｈ１が発生し、この書き込み磁場Ｈ１と上記
書き込み磁場Ｈ２の両磁場が可変抵抗器１３に印加され
ることになる。ここで、書き込み磁場Ｈ１の磁場成分
は、書き込み磁場Ｈ２の磁場成分に対して垂直となる方
向に発生する。このようにして書き込み磁場Ｈ１、Ｈ２
の両磁場が同時に印加されることで、はじめて、可変抵
抗器１３の磁化が反転する（図５（ｂ）および図５
（ｃ）参照）。

【００５４】上記のように、本形態では、書き込み配線
９とビット線１５のいずれか一方に電流を流すだけで
は、可変抵抗器１３の磁化方向は反転せず、両方の線に
同時に電流を流すことで、はじめて可変抵抗器１３の磁
化方向が反転する。これにより、マトリクス状に配置さ
れている可変抵抗器のうちから所望の可変抵抗器を選択
的に磁化反転させることができる。

【００５５】上述のようにして可変抵抗器Ｒ２２ａの磁
化の書き込みが行われると、続いて、可変抵抗器Ｒ２２
ｂの磁化の書き込みが行われる。可変抵抗器Ｒ２２ｂに
磁化を書き込む場合は、ビット線ＢＬ２ｂ（図３のビッ
ト線１６）と書き込み線Ｌ２（図３の書き込み配線９）
に、上記可変抵抗器Ｒ２２ａの場合とは逆方向の電流を
流す。この場合も、上記可変抵抗器Ｒ２２ａの場合と同
様、ビット線１６と書き込み配線９の両線に電流を流す
ことで、はじめて磁化の反転が生じる。

【００５６】本形態では、例えば、可変抵抗器Ｒ２２ａ
を図５（ａ）に示した方向に磁化し、可変抵抗器Ｒ２２
ｂをその逆の方向に磁化した状態を「０」とすれば、各
可変抵抗器Ｒ２２ａ、Ｒ２２ｂの磁化を上述の書き込み
操作で反転させることで、「１」の情報を書き込むこと
ができる。

【００５７】以上説明した書き込み、読み出し動作によ
り、ＤＲＡＭに匹敵する動作速度を達成することができ
る。また、この場合のセル面積は、２Ｔ２Ｒ構造を持つ
ＭＲＡＭよりも小さなものとすることができる。

【００５８】次に、本実施形態の強磁性体不揮発性記憶
素子の実施例についてその作製工程とともに構成を詳細
に説明する。

【００５９】（実施例）図６（ａ）〜（ｇ）は、図２お
よび図３に示した強磁性体不揮発性記憶素子のメモリセ
ルの作製手順を示す工程断面図である。この例によれ
ば、まず、図６（ａ）に示すように、半導体基板１上に
ソース２、ドレイン３、ゲート絶縁膜４、ゲート電極５
を形成して、ＭＯＳ（Metal-Oxide-Semiconductor）−
ＦＥＴ（Field Effect Transistor；電界効果型トラン
ジスタ）を含む基板を作製する。この基板におけるＦＥ
Ｔのソース２、ドレイン３の部分にそれぞれコンタクト
ホール７ａ、６ａをあけてプラグを埋め込む（図６
（ｂ）参照）。下地には、Ｔｉバリア膜を用いる。

【００６０】次いで、配線層として、Ｔｉ／ＡｌＳｉＣ
ｕ／Ｔｉ層を形成した後、周知のフォトリソ工程により
所定のパターンに加工して接地線８とプラグ接続部分を
形成し、さらに層間絶縁膜として周知のプラズマＣＶＤ
法によるＳｉＯ₂膜２０を形成し、上面を平坦化する
（図６（ｃ）参照）。

【００６１】次いで、配線層として、Ｔｉ／ＡｌＳｉＣ
ｕ／Ｔｉ層を形成した後、フォトリソ工程により所定の
パターンに加工して書込み配線９を形成し、さらに層間
絶縁膜として周知のプラズマＣＶＤ法によるＳｉＯ₂膜
２１を形成し、上面を平坦化する（図６（ｄ）参照）。

【００６２】次いで、ＴＭＲ素子への接続線としてのＷ
（タングステン）層を形成し、フォトリソ工程により所
定のパターンに加工してローカル配線１０を形成する
（図６（ｅ）参照）。次いで、端子１１となる下地層と
してＡｌＣｕ層、ＴＭＲ素子１３ａとしてＮｉＦｅ／Ａ
ｌＯ_x／Ｃｏ積層膜を形成し、フォトリソ工程により所
定の形状に加工した後、プラズマＣＶＤ法によりＳｉＯ
₂膜２２を形成して上面を平坦化する（図６（ｆ）参
照）。

【００６３】次いで、書込み線を兼ねたビット線１５と
なるＴｉ／ＡｌＳｉＣｕ／Ｔｉ層を形成した後、フォト
リソ工程により所定のパターンに加工し、プラズマＣＶ
Ｄ法により層間絶縁膜としてのＳｉＯ₂膜を形成し、さ
らに保護層としてのＳｉＮ膜２３を形成し、パッド領域
の加工を行なって完成となる（図６（ｇ）参照）。

【００６４】以上の作製工程により所定の設計ルールで
作製されたメモリセルを上面から見た配置を図７に示
し、セル面積の比較のために、同様の設計ルールによっ
て設計された従来の２Ｔ２Ｒ構造のメモリセルの配置を
図８に示す。従来の２Ｔ２Ｒ構造のメモリセル（図８）
では、セル面積が１ビットあたり約４８Ｆ²（Ｆは最小
加工寸法）であるのに対し、図７に示すメモリセルで
は、セル面積は約３６Ｆ²となり、約２５％の面積減少
となった。

【００６５】（実施形態２）図９は、本発明の第２の実
施形態の強磁性体不揮発性記憶素子のメモリセルの構成
を示す回路図、図１０は、図９に示すメモリセルの構造
を示す部分斜視図である。図９に示す例では、便宜上、
１つのメモリセルしか示されていないが、本形態におい
てもメモリセルは前述の第１の実施形態の場合と同様に
マトリクス配列される。

【００６６】図９を参照すると、行方向に一対のビット
線ＢＬ１ａ、ＢＬ１ｂが配置され、これらビット線と交
差するように列方向にワード線ＷＬ１および書き込み線
Ｌ１が配置され、これらビット線とワード線の交差部に
メモリセルが形成されている。このメモリセルは、１個
の電界効果型トランジスタＴＲと強磁性体の磁化方向を
選択することにより電気抵抗値を選択することができる
２個の可変抵抗器Ｒ１ａ、Ｒ１ｂと、２個のダイオード
Ｄ１ａ、Ｄ１ｂからなる。一対のビット線ＢＬ１ａ、Ｂ
Ｌ１ｂは、センスアンプの入力端子の「＋端子」、「−
端子」にそれぞれ接続されている。

【００６７】電界効果型トランジスタＴＲは、ゲートが
ワード線ＷＬ１と接続され、ソースが接地され、ドレイ
ンが各ダイオードＤ１ａ、Ｄ１ｂの一端に共通に接続さ
れている。ダイオードＤ１ａ、Ｄ１ｂの他端は、可変抵
抗器Ｒ１ａ、Ｒ１ｂの一端にそれぞれ接続されている。
可変抵抗器Ｒ１ａの他端はビット線ＢＬ１ａと接続さ
れ、可変抵抗器Ｒ１ｂの他端はビット線ＢＬ１ｂと接続
されている。このメモリセルの構造を模式的に示したも
のが図１０である。

【００６８】図１０に示すセル構造は、ドレイン（Ｐ
型）３にＰＮ接合部４０ａ、４０ｂが形成され、可変抵
抗器（磁気抵抗素子）１３、１４がローカル配線１０
ａ、１０ｂにそれぞれ接続され、ローカル配線１０ａ、
１０ｂがドレインコンタクトプラグ６ａ、６ｂを介して
ＰＮ接合部４０ａ、４０ｂに電気的に接続されている以
外は、図３に示したセル構造とほぼ同様のものである。
図１０中、図３に示したもの同じ構成部には同じ符号を
付してある。

【００６９】図１０を参照すると、半導体基板（Ｎ型）
１上に、周知の高集積シリコン半導体デバイス作製技術
を用いて、ソース（Ｐ型）２、ドレイン（Ｐ型）３およ
びゲート絶縁膜４が形成され、さらに、ゲート絶縁膜４
上に導電体からなるゲート電極５が形成されている。こ
の部分が、図９に示した電界効果型トランジスタＴＲに
相当する。ドレイン３のＰＮ接合部４０ａ、４０ｂの各
Ｎ領域にドレインコンタクトプラグ６ａ、６ｂがそれぞ
れ形成されている。このＰＮ接合部４０ａ、４０ｂが、
それぞれ図９に示したダイオードＤ１ａ、Ｄ１ｂに相当
する。

【００７０】本実施形態の強磁性体不揮発性記憶素子に
おいても、前述の第１の実施形態の場合と同様の原理で
情報の書き込み、読み出しが行われるが、ダイオードＤ
１ａ、Ｄ１ｂを配置したことにより、以下のようなセル
間（可変抵抗器Ｒ１ａ、Ｒ１ｂの間）における回り込み
電流が小さくなり、より安定な動作を実現することがで
きる。

【００７１】図１１は、読み出し時のセル間の回り込み
電流を模式的に示す。図９に示したダイオードＤ１ａ、
Ｄ１を有していない場合は、条件によっては図１１に示
すような回り込み電流が生じる。具体的には、ｂ可変抵
抗器Ｒ１ａの抵抗値が可変抵抗器Ｒ１ｂのそれよりも低
くなるように情報の書き込みが行われた場合で、可変抵
抗器Ｒ１ａの抵抗値がトランジスタＴＲのオン抵抗値よ
り低い場合は、可変抵抗器Ｒ１ｂを流れる電流が可変抵
抗器Ｒ１ａ側へ流れる（回り込み電流Ｉ１）。同様に、
可変抵抗器Ｒ１ｂの抵抗値が可変抵抗器Ｒ１ａのそれよ
りも低くなるように情報の書き込みが行われた場合で、
可変抵抗器Ｒ１ｂの抵抗値がトランジスタＴＲのオン抵
抗値より低い場合は、可変抵抗器Ｒ１ａを流れる電流が
可変抵抗器Ｒ１ｂ側へ流れる（回り込み電流Ｉ２）。図
９に示した例では、ダイオードＤ１ａ、Ｄ１ｂによって
この回り込み電流Ｉ１、Ｉ２を抑止している。この場
合、回り込み電流は、第１の実施形態の場合と比べて約
４桁小さくなる。

【００７２】本実施形態の強磁性体不揮発性記憶素子
も、前述の図６（ａ）〜（ｇ）に示した作製工程により
作製することができる。セル面積は、第１の実施形態の
ものとほぼ同じである。

【００７３】以上説明した第１および第２の実施形態の
強磁性体不揮発性記憶素子において、可変抵抗器（磁気
抵抗素子）にＴＭＲ素子を用いることができる。その場
合、ＴＭＲ素子を構成する強磁性体膜の磁化の向きは通
常、膜の面内方向に対して水平方向とされる。

【００７４】図１２は、強磁性体膜が水平方向に磁化さ
れるＴＭＲ素子を示す図で、（ａ）は抵抗大の場合の磁
化の向きを示す模式図、（ｂ）は抵抗小の場合の磁化の
向きを示す模式図である。このＴＭＲ素子は、トンネル
絶縁膜４０を強磁性体膜４１、４２で挟んだ構造を有し
ており、強磁性体膜４１の磁化の向きを、前述した書き
込み動作と同様の動作により制御（磁化反転）すること
で抵抗値が変化する。具体的には、図１２（ａ）に示す
ように、各強磁性体膜４１、４２の磁化方向が反対向き
の場合は、ＴＭＲ素子の抵抗値は大きくなり、図１２
（ｂ）に示すように、各強磁性体膜４１、４２の磁化方
向が同方向の場合には、ＴＭＲ素子の抵抗値は小さくな
る。なお、強磁性体膜４２は、常に一定の方向に磁化さ
れているものとする。また、各強磁性体膜４１、４２の
磁化容易軸は、膜面内方向に対して水平方向になってい
る。

【００７５】上記のように、ＴＭＲ素子を水平方向に磁
化する場合、セルサイズが小さくなると、壁面付近（ト
ンネル絶縁膜４０と強磁性体膜４１、４２との境界付
近）で磁化方向が反転する、カーリングと呼ばれる現象
が発生し、磁化を安定に維持することが難しくなること
が分かっている。

【００７６】ＴＭＲ素子を構成する強磁性体膜が、膜の
面内方向に対して垂直方向に磁化されるように構成する
ことで、上記のカーリング現象の問題を解決することが
できる。図１３は、強磁性体膜が垂直方向に磁化される
ＴＭＲ素子を示す図で、（ａ）は抵抗大の場合の磁化の
向きを示す模式図、（ｂ）は抵抗小の場合の磁化の向き
を示す模式図である。このＴＭＲ素子は、トンネル絶縁
膜５０をＧｄやＴｂなどからなる強磁性体膜５１、５２
で挟んだ構造を有しており、強磁性体膜５１の磁化の向
きを、前述した書き込み動作と同様の動作により制御
（磁化反転）することで抵抗値が変化する。具体的に
は、図１３（ａ）に示すように、各強磁性体膜５１、５
２の磁化方向が反対向きの場合は、ＴＭＲ素子の抵抗値
は大きくなり、図１３（ｂ）に示すように、各強磁性体
膜５１、５２の磁化方向が同方向の場合には、ＴＭＲ素
子の抵抗値は小さくなる。なお、強磁性体膜５２は、常
に一定の方向に磁化されているものとする。また、各強
磁性体膜５１、５２の磁化容易軸は、膜面内方向に対し
て垂直方向になっている。

【００７７】以上した本実施形態の強磁性体不揮発性記
憶素子において、書き込み線を兼ねたビット線と書き込
み線を銅を主体とする材料によって構成すれば、書き込
み時に流れる電流の信頼性が損なわれることがなくな
り、本形態の記憶素子を長期間にわたり安定に動作させ
ることが可能となる。一般に、配線に大きな電流密度の
電流を流すと、「エレクトロマイグレーション」と呼ば
れる現象が発生することが知られている。この「エレク
トロマイグレーション」現象は、金属中の伝導電子流が
次第に金属原子を押し流し、配線を変形させ、最後には
短絡、断線を引き起こす。書き込み線を兼ねたビット線
と書き込み線を銅を主体とする材料によって構成するこ
とで、このような「エレクトロマイグレーション」現象
による短絡、断線を抑止することができる。

【００７８】さらに、メモリセルを構成する電界効果型
トランジスタのチャネル部分にＳｉＧｅを使用したり、
基板の作製にＳＯＩ（Silicon On Insulator）技術を適
用したりすることによって、通常のＭＯＳ構造のものよ
り高速に動作させることができ、記憶素子のアクセス時
間などを短縮させることができる。ここで、ＳＯＩ技術
とは、絶縁膜上に薄いＳｉ膜を形成し、そのＳｉ膜中に
ＭＯＳ集積回路をつくり込むことで、３次元集積回路を
形成することをいう。このＳＯＩ技術によれば、ＭＯＳ
トランジスタの高速化の妨げとなる基板と寄生容量を低
減させることができる。

【００７９】本実施形態の強磁性体不揮発性記憶素子を
用いることで、メモリチップや、携帯式通信機器、パー
ソナルコンピュータ機器などの携帯型情報処理装置にお
いて、電源を遮断しても情報が失われることのない、い
わゆる不揮発性機能を活かし、電源が不安定な使用条件
でも安定したメモリ機能を提供することが可能である。
また、従来のＳＲＡＭ（Static Random Access Memor
y）を電池によりバックアップするなどして、ワークメ
モリとして使用する場合などには、本形態の記憶素子を
用いればバックアップ電源が必要なくなり、コストの削
減および装置の小型化に大きく貢献することができる。
さらにまた、プログラムメモリとして使用していたＮＯ
Ｒ型フラッシュメモリの代わりに、数桁高速に書き換え
可能な本形態の記憶素子を用いることで、携帯式通信機
器、携帯式パーソナルコンピュータなど携帯型情報処理
装置の処理性能を飛躍的に向上させることができる。

【００８０】以下、本発明の強磁性体不揮発性記憶素子
を用いた、メモリチップおよび携帯型情報処理装置につ
いて説明する。

【００８１】（１）メモリチップ：図６（ａ）〜（ｇ）
に示した作製工程により半導体基板上に強磁性体不揮発
性記憶素子（メモリアレイ）を形成してメモリチップを
作製した。このメモリチップをＥＥＰＲＯＭ（Electric
al Erasable and Programmable ROM）互換の駆動回路を
付加した上で、リードフレーム（単一な枠構造を持つ金
属製品で、チップ搭載部、ワイヤーボンディングのイン
ナリード部および基板へのはんだ付けのためのアウタリ
ード部からなる。）に搭載してセラミックパッケージに
封入した。このようにして作製されたメモリ素子は、４
０℃で１時間のストレス後も正常に動作した。

【００８２】また、同一チップ上に、上記の強磁性体不
揮発性記憶素子と、該強磁性体不揮発性記憶素子におけ
る情報の書き込みおよび読み出しの制御を行う制御回路
（８ビットのマイクロプロセッサなどを含む）やその他
種々の回路を配置して、組込み型磁気メモリチップを構
成することも可能である。

【００８３】（２）携帯型情報処理装置：本携帯型情報
処理装置は、前述の第１また第２の実施形態の強磁性体
不揮発性記憶素子よりなる不揮発性メモリをプログラム
格納メモリとして備え、制御回路がそのプログラム格納
メモリに格納されたプログラムに従って動作するように
構成したものである。一例として、図１４に通信機能を
有する携帯型情報処理装置の概略構成を示す。

【００８４】図１４において、携帯型情報処理装置は、
所定のプログラムが格納されたプログラム格納メモリ６
０と、プログラム格納メモリ６０に格納されているプロ
グラムに従って動作する制御部６１と、有線回線（電話
回線などの一般公衆網、ＩＳＤＮなど）または無線回線
を介した情報の送受信が可能な通信部６２と、液晶ディ
スプレイなどの表示部６３と、記憶部６４と、キーボー
ドなどの入力部６５とを有する。制御部６１は、通信部
６２を介した外部の情報端末との情報のやりとりを行っ
たり、表示部６３への情報の表示を行う。また、制御部
６１は、演算結果を記憶部６４へ記憶させることもでき
る。この他、制御部６１は、入力部６５からの入力に応
じて、種々の処理、制御を実行することが可能である。
このような制御部６１による演算、制御により、既存の
パーソナルコンピュータの機能に近いものを実現してい
る。

【００８５】以上のように、本携帯型情報処理装置は、
強磁性体不揮発性記憶素子をプログラム格納メモリとし
て用いて、ＤＲＡＭを用いた場合とほぼ同様の性能を実
現することができる。

【００８６】なお、本携帯型情報処理装置では、プログ
ラム格納メモリ６０が前述した第１または第２の強磁性
体不揮発性記憶素子により構成されているが、記憶部６
４も同様にその強磁性体不揮発性記憶素子で構成するこ
とも可能である。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
磁気抵抗変化率が小さくとも、高速に記憶情報を検出す
ることができるような素子構造、駆動方法を提供するこ
とができる。このため、小さな印加電圧を用いて、安定
に読み書き動作可能な不揮発性磁気メモリを提供するこ
とができる。

【００８８】また、１Ｔ２Ｒ構造のメモリセルであるた
め、２Ｔ２Ｒのセル構造のものと比べて、セル面積の小
さな不揮発性磁気メモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の強磁性体不揮発性記
憶素子の構成を示す回路図である。

【図２】図１に示す強磁性体不揮発性記憶素子のメモリ
セルの部分断面図である。

【図３】図１に示す強磁性体不揮発性記憶素子のメモリ
セルの部分斜視図である。

【図４】図１に示す強磁性体不揮発性記憶素子のメモリ
セルの書き込み時の電流の向きと磁界の向きを示す模式
図である。

【図５】図４に示す書き込み時のメモリセルの磁化反転
の様子を示す図で、（ａ）は書き込み配線に電流を所定
の向きに流した時の磁化の状態を示す模式図、（ｂ）は
ビット線に電流を所定の向きに流した時の磁化の状態を
示す模式図、（ｃ）は（ｂ）の状態の磁気抵抗器を上か
ら見た模式図である。

【図６】（ａ）〜（ｇ）は、図２および図３に示す強磁
性体不揮発性記憶素子のメモリセルの作製手順を示す工
程断面図である。

【図７】図６（ａ）〜（ｇ）の作製工程により作製され
たメモリセルを上面から見た配置を示す模式図である。

【図８】比較例としての従来の２Ｔ２Ｒ構造のメモリセ
ルの配置を示す模式図である。

【図９】本発明の第２の実施形態の強磁性体不揮発性記
憶素子のメモリセルの構成を示す回路図である。

【図１０】図９に示すメモリセルの構造を示す部分斜視
図である。

【図１１】読み出し時のセル間の回り込み電流を示す模
式図である。

【図１２】強磁性体膜が水平方向に磁化されるＴＭＲ素
子を示す図で、（ａ）は抵抗大の場合の磁化の向きを示
す模式図、（ｂ）は抵抗小の場合の磁化の向きを示す模
式図である。

【図１３】強磁性体膜が垂直方向に磁化されるＴＭＲ素
子を示す図で、（ａ）は抵抗大の場合の磁化の向きを示
す模式図、（ｂ）は抵抗小の場合の磁化の向きを示す模
式図である。

【図１４】本発明の強磁性体不揮発性記憶素子を用い
た、通信機能を有する携帯型情報処理装置の概略構成を
示すブロック図である。

【図１５】従来の磁性薄膜メモリのメモリセルの概略構
成を示す回路図である。

【図１６】従来の２Ｔ２Ｒ構造のメモリセルの概略構成
を示す回路図である。

【符号の説明】

１半導体基板２ソース３ドレイン４ゲート絶縁膜５ゲート電極６、６ａ、６ｂドレインコンタクトプラグ７ソースコンタクトプラグ８接地線９書き込み配線１０、１０ａ、１０ｂローカル配線１１、１２端子１３、１４可変抵抗器（磁気抵抗素子）１５、１６ビット線２０、２１、２２ＳｉＯ₂膜２３ＳｉＮ膜３０、３１、２００メモリセル４０ａ、４０ｂＰＮ接合部４０、５０トンネル絶縁膜４１、４２、５１、５２強磁性体膜６０プログラム格納メモリ６１制御部６２通信部６３表示部６４記憶部６５入力部ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂ、ＢＬ３ａ、
ＢＬ３ｂビット線ＷＬ１〜ＷＬ３ワード線Ｌ１〜Ｌ３書き込み線Ｔ１１〜Ｔ３３電界効果型トランジスタＲ１１ａ、Ｒ１１ｂ、Ｒ１２ａ、Ｒ１２ｂ、Ｒ１３ａ、
Ｒ１３ｂ、Ｒ２１ａ、Ｒ２１ｂ、Ｒ２２ａ、Ｒ２２ｂ、
Ｒ２３ａ、Ｒ２３ｂ、Ｒ３１ａ、Ｒ３１ｂ、Ｒ３２ａ、
Ｒ３２ｂ、Ｒ３３ａ、Ｒ３３ｂ可変抵抗器（磁気抵抗
素子）

Claims

【特許請求の範囲】

【請求項１】１ビットのメモリを構成する単位セル
が、互いの磁化の向きが反対向きとなるように磁化され
る第１および第２の磁気抵抗素子と、これら第１および
第２の磁気抵抗素子を選択するための１つの半導体スイ
ッチ素子とから構成されていることを特徴とする強磁性
体不揮発性記憶素子。
【請求項２】前記半導体スイッチ素子は、ドレイン端
子が前記第１および第２の磁気抵抗素子のそれぞれの一
方の端子に共通に接続され、ソース端子が接地され、ゲ
ート端子に所定の電圧が印加されることでそれらドレイ
ン端子とソース端子とが電気的に接続されるように構成
されており、前記第１、第２の磁気抵抗素子の他方の端子がそれぞれ
接続された第１、第２のビット線と、前記第１および第２のビット線に生じる、前記第１およ
び第２の磁気抵抗素子の磁化状態に応じた電圧値を比較
するセンスアンプとをさらに有することを特徴とする請
求項１に記載の強磁性体不揮発性記憶素子。
【請求項３】前記第１、第２の磁気抵抗素子の一方の
端子がそれぞれダイオードを介して前記半導体スイッチ
素子のドレイン端子に接続されていることを特徴とする
請求項２に記載の強磁性体不揮発性記憶素子。
【請求項４】前記第１、第２の磁気抵抗素子はそれぞ
れ所定の方向に磁化容易軸を有する第１、第２の強磁性
体膜を備え、前記第１のビット線の一部が前記第１の強
磁性体膜の直上に位置し、前記第２のビット線の一部が
前記第２の強磁性体膜の直上に位置しており、前記第１および第２の強磁性体膜の直下を通る書き込み
配線をさらに有し、前記第１のビット線および書き込み配線の双方に所定の
大きさの電流を所定の方向に流すことで生じる磁場によ
って前記第１の強磁性体膜が磁化容易軸に沿って所定の
方向に磁化されるとともに、前記第２のビット線および
書き込み配線の双方に所定の大きさの電流を所定の方向
に流すことで生じる磁場によって前記第２の強磁性体膜
が磁化容易軸に沿って所定の方向に磁化されるように構
成されていることを特徴とする請求項２に記載の強磁性
体不揮発性記憶素子。
【請求項５】前記第１および第２の磁気抵抗素子がト
ンネル磁気抵抗素子より構成されていることを特徴とす
る請求項１に記載の強磁性体不揮発性記憶素子。
【請求項６】前記トンネル磁気抵抗素子を構成する強
磁性体膜が、膜の面内方向に対して水平方向に磁化され
ることを特徴とする請求項５に記載の強磁性体不揮発性
記憶素子。
【請求項７】前記トンネル磁気抵抗素子を構成する強
磁性体膜が、膜の面内方向に対して垂直方向に磁化され
ることを特徴とする請求項５に記載の強磁性体不揮発性
記憶素子。
【請求項８】前記第１および第２の磁気抵抗素子は、
隣接して配置されていることを特徴とする請求項１に記
載の強磁性体不揮発性記憶素子。
【請求項９】前記半導体スイッチ素子が、ＳｉＧｅを
主体としたチャネル領域を有する電界効果型トランジス
タであることを特徴とする請求項１に記載の強磁性体不
揮発性記憶素子。
【請求項１０】前記半導体スイッチ素子が形成される
基板がＳＯＩ基板であることを特徴とする請求項１に記
載の強磁性体不揮発性記憶素子。
【請求項１１】所定の電圧が供給される第１、第２の
ビット線にそれぞれ接続された、互いの磁化の向きが反
対向きとなるように磁化される第１、第２の磁気抵抗素
子と、これら第１および第２の磁気抵抗素子を選択する
ための１つの半導体スイッチ素子とから１ビットのメモ
リを構成する単位セルが構成される強磁性体不揮発性記
憶素子の情報再生方法であって、前記半導体スイッチ素子をオン状態として前記第１およ
び第２の磁気抵抗素子を選択し、該選択した第１の磁気
抵抗素子の磁気抵抗値に応じて生じる前記第１のビット
線の第１の電圧値と、該選択した第２の磁気抵抗素子の
磁気抵抗値に応じて生じる前記第２のビット線の第２の
電圧値とを比較し、第１の電圧値＞第２の電圧値の場合を第１の情報とし、第１の電圧値＜第２の電圧値の場合を第２の情報として読み出すことを特徴とする情
報再生方法。
【請求項１２】請求項１から１０のいずれかに記載の
強磁性体不揮発性記憶素子が半導体基板上に形成された
メモリチップ。
【請求項１３】前記強磁性体不揮発性記憶素子におけ
る情報の書き込みおよび読み出しの制御を行う制御回路
が同一基板上に形成された請求項１２に記載のメモリチ
ップ。
【請求項１４】請求項１から１０のいずれかに記載の
強磁性体不揮発性記憶素子よりなるプログラム格納メモ
リと、該プログラム格納メモリに格納されたプログラム
に従って動作する制御手段とを有することを特徴とする
携帯型情報処理装置。
【請求項１５】有線回線または無線回線を介した情報
の送受信が可能な通信手段をさらに有し、前記制御手段
が、前記通信手段を介した情報の送受信を制御すること
を特徴とする請求項１４に記載の携帯型情報処理装置。