JP2004103212A - 磁気ランダムアクセスメモリ - Google Patents
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Abstract
【課題】読み出しマージンを大きくできる磁気ランダムアクセスメモリを提供することを目的とする。
【解決手段】磁気ランダムアクセスメモリは、TMR素子10と選択素子Trとを有するメモリセルMC11〜MCnmと、選択したメモリセルに読み出し電圧を印加し、選択素子を介してTMR素子に電流を流すことにより、TMR素子から記憶情報を読み出す読み出し回路50とを備えている。上記読み出し回路は、情報の読み出し時に、TMR素子の抵抗変化率が、当該TMR素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧VhをTMR素子に印加するための電圧設定部を備えることを特徴としている。これによって、TMR素子のMR比の低下を抑制しつつ、TMR素子と選択素子との直列回路の両端に印加する電圧を大きくできるので、読み出しマージンを向上できる。
【選択図】 図1
【解決手段】磁気ランダムアクセスメモリは、TMR素子10と選択素子Trとを有するメモリセルMC11〜MCnmと、選択したメモリセルに読み出し電圧を印加し、選択素子を介してTMR素子に電流を流すことにより、TMR素子から記憶情報を読み出す読み出し回路50とを備えている。上記読み出し回路は、情報の読み出し時に、TMR素子の抵抗変化率が、当該TMR素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧VhをTMR素子に印加するための電圧設定部を備えることを特徴としている。これによって、TMR素子のMR比の低下を抑制しつつ、TMR素子と選択素子との直列回路の両端に印加する電圧を大きくできるので、読み出しマージンを向上できる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果により情報を記憶するトンネル磁気抵抗素子を用いてメモリセルを構成した磁気ランダムアクセスメモリ(MRAM: Magmetic Random Access Memory)に関する。
【0002】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、Roy Scheuerlein et. al. によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive:以下、TMRと略記する)効果を利用したメモリ、いわゆる磁気ランダムアクセスメモリがある(例えば、非特許文献1を参照)。
【0003】
磁気ランダムアクセスメモリは、TMR素子により“1”,“0”の情報を記憶する。このTMR素子は、図25に示すように2つの磁性層(強磁性層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有する。TMR素子10に記憶される情報は、2つの磁性層11,12のスピンの向きが平行かまたは反平行かによって判断される。
【0004】
ここで、スピンの向きが平行とは、図26(a)に示すように2つの磁性層11,12のスピンの向きが同じであることを意味し、反平行とは図26(b)に示すように2つの磁性層11,12のスピンの向きが逆平行であることを意味する(矢印の向きがスピンの向きを示している)。
【0005】
なお、通常、2つの磁性層11,12の一方側には反強磁性層14が配置されている。この反強磁性層14は、一方側の磁性層12のスピンの向きを固定し、他方側の磁性層11のスピンの向きのみを変えることにより、情報を容易に書き換えるための部材であり、固定層と呼ばれている。また、一方側の磁性層12はピン層、他方側の磁性層11はメモリ層または記録層と呼ばれている。
【0006】
図26(a)に示すように、2つの磁性層(メモリ層とピン層)11,12のスピンの向きが平行となった場合、これら2つの磁性層11,12に挟まれた絶縁層13を流れるトンネル電流が大きくなり、TMR素子10の抵抗値(トンネル抵抗)は最も低くなる。この状態が“1”である。また、図26(b)に示すように、2つの磁性層11,12のスピンの向きが反平行になった場合、これら2つの磁性層11,12に挟まれた絶縁層13を流れるトンネル電流が小さくなり、トンネル抵抗は最も高くなる。この状態が“0”である。
【0007】
次に、上記TMR素子10をメモリセルとして用いる磁気ランダムアクセスメモリに対する書き込み動作の原理について、図27を参照しつつ簡単に説明する。
【0008】
メモリセルとして働く各TMR素子MC11〜MCnmは、マトリックス状に配置される。これらのTMR素子MC11〜MCnmは、書き込みワード線WL1〜WLnとビット線(データ選択線)BL1〜BLmとの交差位置近傍に配置される。そして、書き込みは、選択した書き込みワード線WLi(i=1〜n)及びビット線BLj(j=1〜m)に電流を流し、両配線WLi,BLjに流れる電流によリ生成される磁界を用いて、TMR素子MCijにおけるメモリ層のスピンの向きをピン層と平行または反平行にすることにより達成される。
【0009】
例えば、図27に示すように、書き込み時に、ビット線BL3には一方向に向かう電流のみを流し、書き込みワード線WL2には書き込み情報(データ)に応じて一方向または他方向に向かう電流を流す。書き込みワード線WL2に一方向に向かう電流を流すとき、TMR素子MC23のメモリ層のスピンの向きは、ピン層と平行(“1”の状態)となる。一方、書き込みワード線WL2に他方向に向かう電流を流すとき、TMR素子MC23のメモリ層のスピンの向きは、ピン層と反平行(“0”の状態)となる。
【0010】
上記TMR素子MC11〜MCnmにおけるピン層のスピンの向きが変わる原理は、次の通りである。
【0011】
図28のTMR曲線に示すように、TMR素子のEasy−Axis(長辺)方向に磁界Hxをかけると、TMR素子の抵抗値は17%程度変化する。この抵抗変化率、すなわち変化の前後の抵抗値の比はMR比と呼ばれる。なお、MR比は、磁性層の性質により変化する。現在では、磁性層の材料を選択することにより、MR比が50%程度のTMR素子も得られている。
【0012】
TMR素子には、Easy−Axis方向の磁界HxとHard−Axis(短辺)方向の磁界Hyとの合成磁界が掛かる。図28の実線及び破線に示したように、Hard−Axis方向の磁界Hyの大きさによって、TMR素子の抵抗値を変えるために必要なEasy−Axis方向の磁界Hxの大きさも変化する。この現象を利用することにより、マトリックス状に配置されたメモリセルのうち、選択された書き込みワード線及び選択されたビット線の交点に存在するTMR素子のみにデータを書き込むことができる。
【0013】
TMR素子のアステロイド曲線は、例えば図29の実線で示すようになる。すなわち、Easy−Axis方向の磁界HxとHard−Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線(実線)の外側(例えば、黒丸の位置)にあれば、磁性層のスピンの向きを反転させることができる。
【0014】
逆に、Easy−Axis方向の磁界HxとHard−Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線(実線)の内側(例えば、白丸の位置)にある場合には、磁性層のスピンの向きを反転させることはできない。
【0015】
従って、Easy−Axis方向の磁界HxとHard−Axis方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx−Hy平面内における位置を変えることにより、TMR素子に対するデータの書き込みを制御できる。
【0016】
なお、読み出しは、選択されたTMR素子に電流を流し、そのTMR素子の抵抗値を検出することにより容易に行うことができる。
【0017】
例えば、TMR素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されているスイッチ素子のみをオン状態にして電流経路を生成する。この結果、選択されたTMR素子のみに電流が流れるため、そのTMR素子のデータを読み出すことができる。
【0018】
ところで、上記読み出し動作は、TMR素子とスイッチ素子との直列回路の両端に、所定の電圧V0が印加された状態で流れる電流Iをセンスアンプで検知することによって行われる。前述したように、“1”の記憶状態は固定層と記録層のスピンの向きが同じ場合であり、そのときの電流をIpとする。また、“0”の記憶状態は固定層と記録層のスピンの向きが異なる場合であり、そのときの電流をIaとする。ここで、“1”の状態の方が“0”の状態よりもTMR素子の抵抗値が低いため、Ip>Iaである。一般に、読み出しマージンΔIは、ΔI=Ip−Iaが大きいほど良い。よって、電圧V0を大きくしていけば読み出しマージンΔIは大きく取れそうであるが、TMR素子はその両端に印加される電圧Eが大きくなるほどMR比が低下することが知られている。このため、容易に読み出しマージンΔIを大きくすることはできない。
【0019】
【非特許文献1】
ISSCC2000 Technical Digest p.128 ”A 10ns Read and Write Non−Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”
【0020】
【発明が解決しようとする課題】
上記のように従来の磁気ランダムアクセスメモリは、読み出しマージンを大きくするために、TMR素子とスイッチ素子との直列回路の両端に印加する電圧を大きくすると、TMR素子のMR比が低下するため読み出しマージンを大きくできないという問題があった。
【0021】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、読み出しマージンを大きくできる磁気ランダムアクセスメモリを提供することにある。
【0022】
【課題を解決するための手段】
この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備える。
【0023】
また、この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子に印加される電圧より、少なくとも前記選択素子による電圧降下分高い電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備える。
【0024】
更に、この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子の一端に接続されたビット線と、前記トンネル磁気抵抗素子の他端に接続されたワード線と、前記トンネル磁気抵抗素子に読み出し電圧を印加し、前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧を印加するための電圧設定部を備える。
【0025】
上記のような構成によれば、TMR素子のMR比の低下を抑制しつつ、TMR素子と選択素子との直列回路の両端に印加する電圧を大きくできるので、読み出しマージンを大きくできる。
【0026】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
図1及び図2はそれぞれ、この発明の第1の実施の形態に係る磁気ランダムアクセスメモリの概略構成例を示している。図1では、磁気ランダムアクセスメモリおける読み出し動作に関係する回路部に着目して示しており、メモリセルアレイ部と読み出し回路として働くセンスアンプ部とを抽出して示す回路図である。また、図2は、上記図1に示したメモリセルアレイ中の各メモリセルの構成例を示す断面図である。
【0027】
図1に示す如く、メモリセルアレイMCAは、メモリセルMC11〜MCnmがマトリックス状に配置されて構成されている。各メモリセルMC11〜MCnmは、TMR素子10とこのTMR素子10を選択するための選択素子(スイッチ素子)として働くMOSFET Trとを備えている。上記各メモリセルMC11〜MCnm中の各MOSFET Trのゲート電極には、読み出しワード線WL1〜WLnが行毎に接続されている。これらMOSFET Trのソース電極には、ソース線(図示せず)が接続されている。上記読み出しワード線WL1〜WLn上にはそれぞれ、同一方向に書き込みワード線(図示せず)が配置されている。これらのワード線にはロウデコーダRDの出力信号が供給される。上記各メモリセルMC11〜MCnm中のMOSFET Trのドレイン電極には、TMR素子10の一端が接続され、これらTMR素子10の他端は列毎にビット線(データ選択線)BL1〜BLmに接続される。
【0028】
上記各ビット線BL1〜BLmの一端には、カラム選択ゲートCSG1〜CSGmの電流通路の一端が接続される。上記各カラム選択ゲートCSG1〜CSGmのゲート電極には、カラムデコーダCDの出力信号(カラム選択信号)CSL1〜CSLmが供給される。各カラム選択ゲートCSG1〜CSGmの電流通路の他端は、センスアンプ部50のノードNに共通接続されている。
【0029】
上記センスアンプ部50は、選択されたメモリセルに読み出し電圧を印加し、MOSFET Trを介してトンネル磁気抵抗素子10に電流を流すことにより、トンネル磁気抵抗素子10からデータを読み出す読み出し回路として働くものである。このセンスアンプ部50は、電流源51、MOSFET52及びオペアンプ53,54等を含んで構成されている。MOSFET52の電流通路の一端は、各カラム選択ゲートCSG1〜CSGmの電流通路の他端に共通接続されている。このMOSFET52のゲート電極にはオペアンプ53の出力端が接続され、電流通路の他端にはその反転入力端(−)が接続される。上記オペアンプ53の非反転入力端(+)には定電位Vmtjが印加されるようになっている。
【0030】
また、上記MOSFET52の電流通路の他端には、オペアンプ54の非反転入力端(+)が接続され、このオペアンプ54の反転入力端(−)には基準電位VREFが印加される。
【0031】
そして、上記電流源51から上記MOSFET52の電流通路の他端に定電流が供給されるようになっている。
【0032】
この電流源51は、TMR素子10とMOSFET Trを流れる読み出し電流を規定するための電流規定部として働くもので、例えば100μA〜300μAの電流を流す。
【0033】
また、上記オペアンプ53は、データの読み出し時に、トンネル磁気抵抗素子10の抵抗変化率が、当該トンネル磁気抵抗素子10の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧Vhを上記トンネル磁気抵抗素子10に印加するための電圧設定部として働くものである。このオペアンプ53の非反転入力端(+)に印加される電位Vmtjによって、読み出し時にTMR素子10とMOSFET Trとの直列回路に印加される電圧が設定される。ここで、カラム選択ゲートCSGのオン抵抗や配線抵抗等によるIR低下を無視すれば、MOSFET TrとTMR素子10との直列回路の両端に印加される読み出し電圧は定電位Vmtjに相当することになる。
【0034】
より好ましくは、オペアンプ53によって設定されるセンスアンプ部50のノードNの電位を、読み出し電圧より上記MOSFET Trのオン抵抗による電圧降下分高い電位に設定する。あるいは、上記MOSFET Trのオン抵抗に加えて、カラム選択ゲートCSGのオン抵抗や配線抵抗等によるIR低下分高い電圧に設定することにより、電圧Vhを最適化できる。
【0035】
更に、上記オペアンプ54は比較部として働くもので、上記ビット線BL1〜BLmにおける記憶データの“1”と“0”の中間に対応する基準電位VREFと読み出した電位とを比較することにより、記憶データの“1”,“0”を判定して出力する。
【0036】
上記各メモリセルMC11〜MCnmは、例えば図2に示すように構成されている。すなわち、P型シリコン基板(P−sub)21の主表面には、STI(Shallow Trench Isolation)領域22,23が形成されて素子分離されている。上記STI領域22,23により区画されたシリコン基板21の主表面には、MOSFET Trのソース,ドレイン領域となるN+型の不純物拡散領域24,25が形成されている。上記ソース,ドレイン領域24,25間のシリコン基板21上には、ゲート絶縁膜26が設けられ、このゲート絶縁膜26上に読み出しワード線WLとして働くゲート電極27が形成されている。上記シリコン基板21及びゲート電極27上には、第1の層間絶縁膜28が形成される。この層間絶縁膜28の上記ソース,ドレイン領域24,25上には、コンタクトホール29,30が形成されている。
【0037】
上記層間絶縁膜28上には、第1層目の金属層からなるソース線31と配線32が形成されている。上記ソース線31は、上記コンタクトホール29内に形成された金属プラグ33を介してソース領域24に電気的に接続され、上記配線32は、上記コンタクトホール30内に形成された金属プラグ34を介してドレイン領域25に電気的に接続される。
【0038】
上記層間絶縁膜28、ソース線31及び配線32上には、第2の層間絶縁膜35が形成される。この層間絶縁膜35の上記配線32上には、コンタクトホール36が形成されている。上記層間絶縁膜35上には、第2層目の金属層からなる書き込みワード線37と配線38が形成されている。この書き込みワード線37は、上記読み出しワード線(ゲート電極27)と同じ方向に沿って形成されている。また、上記配線38は、配線32上に形成されており、上記コンタクトホール36に埋め込まれた金属プラグ39を介して上記配線32と電気的に接続されている。
【0039】
上記第2の層間絶縁膜35、上記書き込みワード線37及び配線38上には、第3の層間絶縁膜40が形成される。この層間絶縁膜40の上記配線38上にはコンタクトホール41が形成されている。上記層間絶縁膜40上には、第3層目の金属層からなる配線42が形成されている。この配線42は、上記配線層38上から書き込みワード線37上に延設されており、上記層間絶縁膜40に形成されたコンタクトホール41に埋め込まれた金属プラグ43を介して上記配線38に電気的に接続される。
【0040】
上記第3の層間絶縁膜40上及び上記配線42上には第4の層間絶縁膜44が形成され、この層間絶縁膜44における上記配線42上の書き込みワード線37上に対応する位置にTMR素子10が設けられる。このTMR素子10は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0041】
上記層間絶縁膜44及び上記TMR素子10上には、第4層目の金属層からなるビット線(読み出し・書き込み兼用)45が上記書き込みワード線37及び上記読み出しワード線27と交差する方向に配置されている。
【0042】
上述したような構成のメモリセルは、基本的には既存のCMOSプロセスを用いて形成される。
【0043】
上記のような構成において、データの書き込み時には、書き込みワード線37とビット線45を書き込み配線として用い、磁場を発生して書き込みデータに応じてスピンの向きを変える。一方、読み出し時においては、読み出しワード線27により、スイッチング素子であるMOSFET Trをオン状態にして、ビット線45からTMR素子10及びMOSFET Trを介してソース線31へと電流を流す。
【0044】
この際、本実施形態では、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くしている。これによって、MOSFET TrとTMR素子10との直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、TMR素子10の両端に印加される電圧はVhとなる。
【0045】
次に、上記Vhの定義を説明する。一般に、TMR素子10はその両端に印加される電圧が大きいほどMR比が低下することが知られている。このMR比が印加電圧0Vのときに比べ半分になる印加電圧をVhとする。
【0046】
図1及び図2に示したような1MOSFET−1TMR型MRAMにおける読み出し時の等価回路は、図3に示すようなものである。読み出し電圧Eを大きくすればTMR素子10とMOSFET Trを流れる電流は増えそうであるが、前述したように読み出し電圧Eを大きくするとMR比が低下する現象があるため、読み出し信号量は読み出し電圧Eに対してある極大点を持つ。すなわち、MR比は、読み出し電圧Eの増大に対してほぼ1次関数的に悪くなるので、
MR=MR_max−k×E
と表され、
MTJ(Magnetic Tunnel Junction)の抵抗Rが印加電圧に依存しないと仮定すると、
ΔI=E/R−E/(R[1+MR])
=E/R×MR/(1+MR)
d(ΔI)/dE=1/R×MR/(1+MR)+E/R×1/(1+MR)2×d(MR)/dE
=1/R×1/(1+MR)2×[MR(1+MR)−k×E]
=1/R×1/(1+MR)2×[m+√m−k×E][m−√m−k×E]
となる。ここで、
m=1+MR_max
であり、ΔIはV=(m−√m)/kで極大値を取り、E=(m+√m)/kで極小値を取り、VはMR_max/kを超えることはないから、ΔIが最大値となるのは、
E=(m−√m)/k
である。mは1より小さいので√mを近似すると、
√m=1+MR_max/2
となる。従って、ΔIが最大値となるのは、
E=(m−√m)/k=(1+MR_max−[1+MR_max/2])/k
=MR_max/2k
である。また、Vhの定義から
MR_max/2=MR_max−k×Vh
である。
【0047】
従って、Vh=MR_max/2kとなるから、ΔIが最大値となるのは、Vh近辺ということになる。
【0048】
よって、読み出し回路からメモリセルに印加する読み出し電圧Eを、TMR素子10の両端の電圧が0Vの時の抵抗変化率に対して、TMR素子が低抵抗状態から高抵抗状態に変化する際の抵抗変化率の半分にすることにより、1MOSFET−1TMR型MRAMにおいて読み出しマージンを最も大きく設定できる。
【0049】
なお、上記第1の実施の形態では、メモリセル中のスイッチ素子としてMOSFETを用いる場合を例にとって説明したが、他のスイッチ素子、例えばバイポーラトランジスタを用いても良いのは勿論である。バイポーラトランジスタを用いる場合には、ベース電極に読み出しワード線WL1〜WLnを行毎に接続し、エミッタ電極(またはコレクタ電極)にソース線を接続し、コレクタ電極(またはエミッタ電極)にTMR素子10の一端を接続する。
【0050】
[第2の実施の形態]
本実施形態は、前述した第1の実施の形態におけるMOSFET TrをダイオードDに置き換えたものである。すなわち、図1に示した回路における各メモリセルMC11〜MCnm中のMOSFET Trに代えてダイオードDを設け、アノードを各TMR素子10の一端にそれぞれ接続し、カソードをワード線WL1〜WLnに行毎に接続した構成である。図4は、このような1ダイオード−1TMR型MRAMにおけるメモリセルの構成例を示している。このメモリセルは、クロスポイント型と呼ばれるものである。図5は、本実施形態における読み出し時の等価回路である。
【0051】
この構造のメモリセル部では、P型シリコン基板21の主表面に、STI領域22,23が形成されて素子分離されている。上記STI領域22,23により区画されたシリコン基板21の主表面には、ダイオードDのカソード領域となるN+型の不純物拡散領域46が形成されている。このカソード領域46中の一部には、ダイオードDのアノード領域となるP+型の不純物拡散領域47が形成されている。上記シリコン基板21上には、第1の層間絶縁膜28が形成される。この層間絶縁膜28のカソード領域46及び上記アノード領域47上には、コンタクトホール29,30が形成されている。
【0052】
上記層間絶縁膜28上には、第1層目の金属層からなるワード線48と配線32が形成されている。上記ワード線48は、上記コンタクトホール29内に形成された金属プラグ33を介してカソード領域46に電気的に接続され、上記配線32は、上記コンタクトホール30内に形成された金属プラグ34を介してアノード領域47に電気的に接続される。
【0053】
上記層間絶縁膜28、ワード線48及び配線32上には、第2の層間絶縁膜35が形成される。この層間絶縁膜35の上記配線32上には、コンタクトホール36が形成されている。上記層間絶縁膜35上には、第2層目の金属層からなる書き込みワード線37と配線38が形成されている。この書き込みワード線37は、上記ワード線48と同じ方向に沿って形成されている。また、上記配線38は、配線32上に形成されており、上記コンタクトホール36に埋め込まれた金属プラグ39を介して上記配線32と電気的に接続されている。
【0054】
上記第2の層間絶縁膜35、上記書き込みワード線37及び配線38上には、第3の層間絶縁膜40が形成される。この層間絶縁膜40の上記配線38上にはコンタクトホール41が形成されている。上記層間絶縁膜40上には、第3層目の金属層からなる配線42が形成されている。この配線42は、上記配線層38上から書き込みワード線37上に延設されており、上記層間絶縁膜40に形成されたコンタクトホール41に埋め込まれた金属プラグ43を介して上記配線38に電気的に接続される。
【0055】
上記第3の層間絶縁膜40上及び上記配線42上には第4の層間絶縁膜44が形成される。この層間絶縁膜44における上記配線42上の書き込みワード線37上に対応する位置にTMR素子10が設けられる。このTMR素子10は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0056】
上記層間絶縁膜44及び上記TMR素子10上には、第4層目の金属層からなるビット線(読み出し・書き込み兼用)45が上記書き込みワード線37と交差する方向に配置されている。
【0057】
上記のような構成では、書き込み及び読み出し動作は、ワード線48とビット線45の2本の配線で行う。この際、ダイオードDの整流性を利用して選択セルのみへの書き込みと読み出しを行うため、各配線に印加するバイアス電圧をコントロールする。
【0058】
そして、第1の実施の形態と同様に、読み出し時に、TMR素子10の両端に印加される電圧がVhと実質的に等しくする。このために、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗による電圧降下とダイオードDの順方向電圧による電圧降下との和分だけ高くする。よって、ダイオードDとTMR素子10との直列回路の両端に印加される電圧は、VhよりもダイオードDの順方向電圧分高くなる。
【0059】
上記のような構成によれば、TMR素子10の選択素子としてダイオードを用いる1ダイオード−1TMR型MRAMにおいても読み出しマージンを大きくできる。
【0060】
なお、上述した第1及び第2の実施の形態において、複数のTMR素子を直列または並列接続し、1つの選択素子(MOSFET、バイポーラトランジスタ、ダイオード)を共用するように各メモリセルMC11〜MCnmを構成しても良い。上記複数のTMR素子の全てを直列または並列接続することもできるが、少なくとも2つを直列または並列接続することもできる。
【0061】
[第3の実施の形態]
本実施形態は、前述した第1,第2の実施の形態のように、選択素子(MOSFET、バイポーラトランジスタ、ダイオード等)を必要としないクロスポイント型セルである。図6にそのセル構造を示す。図7は本実施形態の読出し時の等価回路である。
【0062】
すなわち、P型シリコン基板(P−sub)21の主表面には、STI領域22が形成されている。このSTI領域22及びシリコン基板21上には、層間絶縁膜49が形成されている。この層間絶縁膜49中にはワード線48が埋め込まれており、このワード線48上にTMR素子10が設けられる。このTMR素子10は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0063】
上記層間絶縁膜49及び上記TMR素子10上には、金属層からなるビット線(読み出し・書き込み兼用)45が上記ワード線48と交差する方向に配置されている。
【0064】
このタイプのメモリセルは、ワード線48とビット線45の2本の配線のみを使用して、読み出しと書き込み動作を行う。このため、選択セル以外のセルにも電流が流れる。よって、回路動作に工夫が必要である。
【0065】
上記のような構成によれば、選択素子のないクロスポイント型MRAMにおいても読み出しマージンを大きく設定できる。
【0066】
なお、上記第3の実施の形態では、ワード線48をTMR素子10の下方に配置し、ビット線45をTMR素子10の上方に配置したが、ワード線48をTMR素子10の上方に配置し、ビット線45をTMR素子10の下方に配置しても良いのはもちろんである。
【0067】
[第4の実施の形態]
図8は、この発明の第4の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。図9は、本実施形態における読み出し時の等価回路である。このメモリセルは、梯子型セルと呼ばれている。スイッチ素子(MOSFET)Trの基本的な構成は図2と同様であり、MOSFET Trのドレインと書き込み及び読み出しビット線BLとの間に、TMR素子10−1,10−2,…が並列接続して配置されている。
【0068】
すなわち、P型シリコン基板(P−sub)21の主表面には、STI領域22,23が形成されて素子分離されている。上記STI領域22,23により区画されたシリコン基板21の主表面には、MOSFET Trのソース,ドレイン領域となるN+型の不純物拡散領域24,25が形成されている。上記ソース,ドレイン領域24,25間のシリコン基板21上には、ゲート絶縁膜26が設けられ、このゲート絶縁膜26上にゲート電極27が形成されている。上記シリコン基板21及びゲート電極27上には、第1の層間絶縁膜28が形成される。この層間絶縁膜28の上記ソース,ドレイン領域24,25上には、コンタクトホール29,30が形成されている。
【0069】
上記層間絶縁膜28上には、第1層目の金属層からなるソース線(共通接地線)31と配線32が形成されている。上記ソース線31は、上記コンタクトホール29内に形成された金属プラグ33を介してソース領域24に電気的に接続される。上記配線32は、上記コンタクトホール30内に形成された金属プラグ34を介してドレイン領域25に電気的に接続される。
【0070】
上記層間絶縁膜28、ソース線31及び配線32上には、第2の層間絶縁膜35が形成される。この層間絶縁膜35の上記配線32上には、コンタクトホール36が形成されている。上記層間絶縁膜35上には、第2層目の金属層からなる書き込みワード線37−1,37−2,…と配線38が形成されている。これらの書き込みワード線37−1,37−2,…は、上記ゲート電極27と同じ方向に沿って形成されている。また、上記配線38は、配線32上に対応する位置に形成されており、上記コンタクトホール36に埋め込まれた金属プラグ39を介して上記配線32と電気的に接続されている。
【0071】
上記第2の層間絶縁膜35、上記書き込みワード線37−1,37−2,…及び配線38上には、第3の層間絶縁膜40が形成される。この層間絶縁膜40の上記配線38上にはコンタクトホール41が形成されている。上記層間絶縁膜40上には、第3層目の金属層からなる下部引き出し配線42が形成されている。この下部引き出し配線42は、上記配線層38上から書き込みワード線37−1,37−2,…上に延設されており、上記層間絶縁膜40に形成されたコンタクトホール41に埋め込まれた金属プラグ43を介して上記配線38に電気的に接続される。
【0072】
上記第3の層間絶縁膜40上及び上記下部引き出し配線42上には第4の層間絶縁膜44が形成される。この層間絶縁膜44における上記下部引き出し配線42上の上記書き込みワード線37−1,37−2,…上に対応する位置に、TMR素子10−1,10−2,…が設けられる。このTMR素子10−1,10−2,…は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10−1,10−2,…のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0073】
上記層間絶縁膜44及び上記TMR素子10−1,10−2,…上には、第4層目の金属層からなる書き込み及び読み出しビット線45が、上記書き込みワード線37−1,37−2,…及び上記選択ゲート27と交差する方向に配置されている。上記下部引き出し配線42と書き込み及び読み出しビット線45によって、上記TMR素子10−1,10−2,…の一端と他端が並列接続される。
【0074】
上述したような構成のメモリセルは、基本的には既存のCMOSプロセスを用いて形成される。
【0075】
上記のような構成において、データの書き込み時には、書き込みワード線37−1,37−2,…と書き込み及び読み出しビット線45を用いて磁場を発生し、選択したTMR素子10−1,10−2,…のスピンの向きを書き込みデータに応じて変える。
【0076】
一方、読み出し時においては、まず、ゲート電極(選択ゲート線)27に電圧を印加し、スイッチング素子であるMOSFET Trをオン状態にして、書き込み及び読み出しビット線45からTMR素子10−1,10−2,…及びMOSFET Trの電流通路を介してソース線31へと電流を流す。そして、この時に流れる電流量を基準値としてストアする。次に、読み出したいTMR素子に対応する書き込みワード線と書き込み及び読み出しビット線45を用いて“1”または“0”の情報を書き込む。次に、再びゲート電極(選択ゲート線)27に電圧を印加し、MOSFET Trをオン状態にして、書き込み及び読み出しビット線45からTMR素子10−1,10−2,…及びMOSFET Trの電流通路を介してソース線31へと電流を流す。この時の電流値を上記基準値としてストアした電流値と比較する。この比較結果が一致していれば、記憶されていたデータは、書き込んだデータと同じである。不一致であれば、書き込んだデータと異なるデータが書き込まれていたことになる。よって、上記比較結果によって、記憶されていたデータを判定でき、データを読み出すことができる。
【0077】
この際、本実施形態では、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗、MOSFET Trのオン抵抗、及び並列接続されたTMR素子10−1,10−2,…による電圧降下分だけ高くする。これによって、MOSFET TrとTMR素子10−1,10−2,…との直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、TMR素子10−1,10−2,…の両端に印加される電圧はVhとなる。
【0078】
[第5の実施の形態]
図10は、この発明の第5の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、基本的には図2に示したメモリセル上に複数のメモリセルを積層したもので、積層型と呼ばれている。図11は、本実施形態における読み出し時の等価回路である。MOSFET Trのドレインと読み出しビット線BLとの間に、TMR素子10A,10B,10C,10Dが直列接続して配置されている。
【0079】
図10において、図2と同一構成部には同じ符号を付してその詳細な説明は省略する。
【0080】
MOSFET Trのゲート電極としての読み出しワード線27の上層に、第2層目の金属配線からなる書き込みワード線37A、第3層目の金属配線42A、TMR素子10A、第4層目の金属配線60A、第5層目の金属配線からなる書き込みビット線61A、第6層目の金属配線からなる書き込みワード線37B、第7層目の金属配線42B、TMR素子10B、第8層目の金属配線60B、第9層目の金属配線からなる書き込みビット線61B、第10層目の金属配線からなる書き込みワード線37C、第11層目の金属配線42C、TMR素子10C、第12層目の金属配線60C、第13層目の金属配線からなる書き込みビット線61C、第14層目の金属配線からなる書き込みワード線37D、第15層目の金属配線42D、TMR素子10D、第16層目の金属配線60D、第17層目の金属配線からなる書き込みビット線61D及び第18層目の金属配線からなる読み出しビット線62等が層間絶縁膜を介在して順次積層されている。
【0081】
上記TMR素子10Aは、第3層目の金属配線42Aと第4層目の金属配線60Aとに挟まれており、これらの配線42A,60Aに電気的に接続されている。上記TMR素子10Bは、第7層目の金属配線42Bと第8層目の金属配線60Bとに挟まれており、これらの配線42B,60Bに電気的に接続されている。上記TMR素子10Cは、第11層目の金属配線42Cと第12層目の金属配線60Cとに挟まれており、これらの配線42C,60Cに電気的に接続されている。上記TMR素子10Dは、第15層目の金属配線42Dと第16層目の金属配線60Dとに挟まれており、これらの配線42D,60Dに電気的に接続されている。
【0082】
上記第3層目の金属配線42Aは、コンタクト63Aを介してMOSFET Trのドレインに電気的に接続される。上記第4層目の金属配線60Aは、コンタクト63Bを介して第7層目の金属配線42Bに電気的に接続される。上記第8層目の金属配線60Bは、コンタクト63Cを介して第11層目の金属配線42Cに電気的に接続される。上記第12層目の金属配線60Cは、コンタクト63Dを介して第15層目の金属配線42Dに電気的に接続される。上記第16層目の金属配線60Dは、コンタクト63Eを介して第18層目の金属配線層からなる読み出しビット線62に電気的に接続される。
【0083】
上述したような構成のメモリセルは、基本的には既存のCMOSプロセスを用いて形成される。
【0084】
上記のような構成において、データの書き込み時には、書き込みワード線37A,37B,37C,37Dと書き込みビット線61A,61B,61C,61Dをそれぞれ用い、選択したTMR素子10A,10B,10C,10Dに対して磁場を与えることにより、書き込みデータに応じてスピンの向きを変える。
【0085】
一方、読み出し時においては、まず、ゲート電極(選択ゲート線)27に電圧を印加し、スイッチング素子であるMOSFET Trをオン状態にして、読み出しビット線62からコンタクト63E、配線60D、TMR素子10D、配線42D、コンタクト63D、配線60C、TMR素子10C、配線42C、コンタクト63C、配線60B、TMR素子10B、配線42B、コンタクト63B、配線60A、TMR素子10A、配線42A、コンタクト63A及びMOSFET Trの電流通路を介してソース線31へと電流を流す。そして、この時に流れる電流量を基準値としてストアする。次に、読み出しの対象となるTMR素子に対応する書き込みワード線と書き込みビット線を用いて当該TMR素子に“1”または“0”の情報を書き込む。次に、再びゲート電極(選択ゲート線)27に電圧を印加し、MOSFET Trをオン状態にして、読み出しビット線62から各コンタクト60E〜60A、TMR素子10D〜10A及びMOSFET Trの電流通路を介してソース線31へと電流を流す。この時の電流値を上記基準値としてストアした電流値と比較する。この比較結果が一致していれば、記憶されていたデータは、書き込んだデータと同じである。不一致であれば、書き込んだデータと異なるデータが書き込まれていたことになる。よって、上記比較結果によって、記憶されていたデータを判定でき、データを読み出すことができる。
【0086】
この際、上述した各実施の形態と同様に、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗、MOSFET Trのオン抵抗、及び直列接続されたTMR素子10A〜10Dによる電圧降下分だけ高くする。これによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、直列接続されたTMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0087】
[第6の実施の形態]
図12は、この発明の第6の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10と同様に、積層型と呼ばれている。4つのTMR素子10A,10B,10C,10Dが積層されている点は、上記第5の実施の形態と同様であるが、書き込みワード線と書き込みビット線をそれぞれ、上層と下層に配置された複数のTMR素子で共用することにより、金属配線の積層数を削減している。
【0088】
すなわち、第5層目の金属配線からなる書き込みビット線61Aよりも下層は、図10と同じ構造になっている。上記書き込みビット線61Aの上層には、第6層目の金属配線42B、TMR素子10B、第7層目の金属配線60B、第8層目の金属配線からなる書き込みワード線37B、第9層目の金属配線42C、TMR素子10C、第10層目の金属配線60C、第11層目の金属配線からなる書き込みビット線61B、第12層目の金属配線42D、TMR素子10D、第13層目の金属配線60D、第14層目の金属配線からなる書き込みワード線37C及び第15層目の金属配線からなる読み出しビット線62等が層間絶縁膜を介在して順次積層されている。
【0089】
このメモリセルの等価回路は図11と同様であり、TMR素子10A,10Bで書き込みビット線61Aを共用し、TMR素子10B,10Cで書き込みワード線37Bを共用し、TMR素子10C,10Dで書き込みビット線61Aを共用して書き込みを行う点が異なっている。他の基本的な読み出しや書き込み動作は、第5の実施の形態と同様である。
【0090】
このような構成によれば、金属配線層の積層数を削減できる。
【0091】
[第7の実施の形態]
図13は、この発明の第7の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10及び図12と同様に、積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5,第6の実施の形態と同様であるが、読み出しビット線62とMOSFET Trのドレインとの間に、TMR素子10A〜10Dを並列接続している。
【0092】
すなわち、第3層目の金属配線42A、第7層目の金属配線42B、第11層目の金属配線42C及び第15層目の金属配線42Dをコンタクト63A,63B,63C,63Dにより共通接続し、第4層目の金属配線60A、第8層目の金属配線60B、第12層目の金属配線60C及び第16層目の金属配線60Dをコンタクト64A,64B,64Cにより共通接続している。上記コンタクト63Aは、MOSFET Trのドレインに電気的に接続し、金属配線60Dはコンタクト63Dにより読み出しビット線62に接続している。
【0093】
上記のような構成において、データの書き込みや読み出し動作は、基本的には図8、図10及び図12に示したメモリセルと同様である。
【0094】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗、MOSFET Trのオン抵抗、及び並列接続されたTMR素子10A〜10Dによる電圧降下分だけ高くする。これによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0095】
[第8の実施の形態]
図14は、この発明の第8の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12及び図13と同様に、積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第7の実施の形態と同様である。本実施形態では、図13に示した構造において、図12に示した書き込みワード線と書き込みビット線を複数のTMR素子で共用する構造を採用している。この構造でも、TMR素子10A〜10Dは、読み出しビット線62とMOSFET Trのドレインとの間に並列接続される。
【0096】
すなわち、金属配線42A,60B,42C,60Dをコンタクト63A,63B,63C,63Dにより共通接続し、金属配線60A,42B,60C,42Dをコンタクト64A,64B,64Cにより共通接続している。そして、上記コンタクト63Aは、MOSFET Trのドレインに接続し、金属配線42Dは、コンタクト63Dにより読み出しビット線62に接続する。
【0097】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12及び図13に示したメモリセルと同様である。
【0098】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0099】
[第9の実施の形態]
図15は、この発明の第9の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12乃至図14と同様に積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第8の実施の形態と同様である。本実施形態では、TMR素子10A〜10Dが読み出しビット線62とMOSFET Trのドレインとの間に直並列に接続されている。
【0100】
すなわち、金属配線42A,60Bをコンタクト63A,63Bにより共通接続し、金属配線60A,42B,42Cをコンタクト64A,64Bにより共通接続している。また、金属配線42C,60Dをコンタクト63C,63Dにより共通接続し、金属配線60C,42Dをコンタクト64Cにより共通接続している。そして、上記コンタクト63Aは、MOSFET Trのドレインに接続し、金属配線42Dはコンタクト63Dにより読み出しビット線62に接続する。
【0101】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12乃至図14に示したメモリセルと同様である。
【0102】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET TrとTMR素子10A〜10Dとの直並列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0103】
[第10の実施の形態]
図16は、この発明の第10の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12乃至図15と同様に積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第9の実施の形態と同様である。本実施形態では、第9の実施の形態と同様に、TMR素子10A〜10Dが読み出しビット線62とMOSFET Trのドレインとの間に直並列に接続されている。
【0104】
すなわち、図14に示した金属配線42A,60Bをコンタクト63Bにより共通接続し、金属配線60A,42B,42Cをコンタクト64A,64Bにより共通接続している。また、金属配線42C,60Dをコンタクト63Cにより共通接続し、金属配線60C,42Dをコンタクト64Cにより共通接続している。そして、上記金属配線42Aはコンタクト63Aを介して、MOSFET Trのドレインに接続し、金属配線42Dはコンタクト63Dにより読み出しビット線62に接続する。
【0105】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12乃至図15に示したメモリセルと同様である。
【0106】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0107】
[第11の実施の形態]
図17は、この発明の第11の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12乃至図16と同様に積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第10の実施の形態と同様である。本実施形態では、各TMR素子10A〜10Dが、それぞれ対応して配置されたビット線に接続されている。また、書き込みワード線と読み出しワード線との間にデータ線が配置されている。
【0108】
すなわち、MOSFET Trのゲート電極としての読み出しワード線27の上層に、第1層目の金属配線からなるデータ線65、第2層目の金属配線からなる書き込みワード線37A、第3層目の金属配線42A、TMR素子10A、第4層目のビット線66A、第5層目の金属配線からなる書き込みワード線37B、第6層目の金属配線42B、TMR素子10B、第7層目の金属配線からなるビット線66B、第8層目の金属配線からなる書き込みワード線37C、第9層目の金属配線42C、TMR素子10C、第10層目の金属配線からなるビット線66C、第11層目の金属配線からなる書き込みワード線37D、第12層目の金属配線42D、TMR素子10D、第13層目の金属配線からなるビット線66Dが層間絶縁膜を介在して順次積層されている。
【0109】
上記TMR素子10Aは、第3層目の金属配線42Aとビット線66Aとに挟まれており、この配線42Aとビット線66Aに電気的に接続されている。上記TMR素子10Bは、第6層目の金属配線42Bとビット線66Bとに挟まれており、この配線42Bとビット線66Bに電気的に接続されている。上記TMR素子10Cは、第9層目の金属配線42Cとビット線66Cとに挟まれており、この配線42Cとビット線66Cに電気的に接続されている。上記TMR素子10Dは、第12層目の金属配線42Dとビット線66Dとに挟まれており、この配線42Dとビット線66Dに電気的に接続されている。
【0110】
上記第3層目の金属配線42Aは、コンタクト63Aを介してMOSFET Trのドレインに電気的に接続される。上記第6層目の金属配線60Bは、コンタクト63Bに電気的に接続される。上記第9層目の金属配線42Cは、コンタクト63Cに電気的に接続される。上記第12層目の金属配線42Dは、コンタクト63Dに電気的に接続される。上記各コンタクト63A〜63Dは共通接続される。
【0111】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12乃至図16に示したメモリセルと同様である。
【0112】
また、センスアンプ部60のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET Trと各々のTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0113】
なお、本発明の第1乃至第11の実施の形態に係る磁気ランダムアクセスメモリ(半導体記憶装置)は、様々な装置に適用が可能である。これらの適用例のいくつかを図18乃至図24に示す。
【0114】
(適用例1)
図18は、デジタル加入者線(DSL)用モデムのDSLデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ(DSP:Digital Signal Processor)100、アナログ−デジタル(A/D)コンバータ110、デジタル−アナログ(D/A)コンバータ120、送信ドライバ150、及び受信機増幅器160などを含んでいる。図18では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム(DSPで実行される、コード化された加入者回線情報、伝送条件等(回線コード;QAM、CAP、RSK、FM、AM、PAM、DWMT等)に応じてモデムを選択、動作させるためのプログラム)を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ170とEEPROM180を示している。
【0115】
なお、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ170とEEPROM180との2種類のメモリを用いているが、EEPROM180を磁気ランダムアクセスメモリに置き換えても良い。すなわち、2種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成しても良い。
【0116】
(適用例2)
図19は、別の適用例として、携帯電話端末300を示している。通信機能を実現する通信部200は、送受信アンテナ201、アンテナ共用器202、受信部203、ベースバンド処理部204、音声コーデックとし用いられるDSP205、スピーカ(受話器)206、マイクロホン(送話器)207、送信部208、及び周波数シンセサイザ209等を備えている。
【0117】
また、この携帯電話端末300には、当該携帯電話端末の各部を制御する制御部220が設けられている。制御部220は、CPU221、ROM222、本実施形態の磁気ランダムアクセスメモリ(MRAM)223、及びフラッシュメモリ224がCPUバス225を介して接続されて形成されたマイクロコンピュータである。上記ROM222には、CPU221において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。MRAM223は、主に作業領域として用いられるものであり、CPU221がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部220と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ224は、携帯電話端末300の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【0118】
更に、この携帯電話端末300には、オーディオ再生処理部211、外部出力端子212、LCDコントローラ213、表示用のLCD(液晶ディスプレイ)214、及び呼び出し音を発生するリンガ215等が設けられている。上記オーディオ再生処理部211は、携帯電話端末300に入力されたオーディオ情報(あるいは後述する外部メモリ240に記憶されたオーディオ情報)を再生する。再生されたオーディオ情報は、外部出力端子212を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部211を設けることにより、オーディオ情報の再生が可能となる。上記LCDコントローラ213は、例えば上記CPU221からの表示情報をCPUバス225を介して受け取り、LCD214を制御するためのLCD制御情報に変換し、LCD214を駆動して表示を行わせる。
【0119】
上記携帯電話端末300には、インターフェース回路(I/F)231,233,235、外部メモリ240、外部メモリスロット232、キー操作部234、及び外部入出力端子236等が設けられている。上記外部メモリスロット232にはメモリカード等の外部メモリ240が挿入される。この外部メモリスロット232は、インターフェース回路(I/F)231を介してCPUバス225に接続される。このように、携帯電話端末300にスロット232を設けることにより、帯電話端末300の内部の情報を外部メモリ240に書き込んだり、あるいは外部メモリ240に記憶された情報(例えばオーディオ情報)を携帯電話端末300に入力したりすることが可能となる。上記キー操作部234は、インターフェース回路(I/F)233を介してCPUバス225に接続される。キー操作部234から入力されたキー入力情報は、例えばCPU221に伝えられる。上記外部入出力端子236は、インターフェース回路(I/F)233を介してCPUバス225に接続され、携帯電話端末300に外部から種々の情報を入力したり、あるいは携帯電話端末300から外部へ情報を出力したりする際の端子として機能する。
【0120】
なお、本適用例では、ROM222、MRAM223及びフラッシュメモリ224を用いているが、フラッシュメモリ224を磁気ランダムアクセスメモリに置き換えても良いし、更にROM222も磁気ランダムアクセスメモリに置き換えることも可能である。
【0121】
(適用例3)
図20乃至図24はそれぞれ、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す。
【0122】
MRAMカード本体400には、MRAMチップ401が内蔵されている。このカード本体400には、MRAMチップ401に対応する位置に開口部402が形成され、MRAMチップ401が露出されている。この開口部402にはシャッター403が設けられており、当該MRAMカードの携帯時にMRAMチップ401がシャッター403で保護されるようになっている。このシャッター403は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター403を開放してMRAMチップ401を露出させて行う。外部端子404はMRAMカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【0123】
図21及び図22はそれぞれ、上記MRAMカードにデータを転写するための転写装置を示している。図21はカード挿入型の転写装置の上面図、図22はその断面図である。エンドユーザの使用する第2MRAMカード450を、矢印で示すように転写装置500の挿入部510より挿入し、ストッパ520で止まるまで押し込む。このストッパ520は第1MRAM550と第2MRAMカード450を位置合わせするための部材としても働く。第2MRAMカード450が所定位置に配置されると、第1MRAMデータ書き換え制御部から外部端子530に制御信号が供給され、第1MRAM550に記憶されたデータが第2MRAMカード450に転写される。
【0124】
図23には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ520を目標に、第1MRAM550上に第2MRAMカード450をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0125】
図24には、スライド型の転写装置を示す。この転写装置は、CD−ROMドライブやDVDドライブと同様に、転写装置500に受け皿スライド560が設けられており、この受け皿スライド560が矢印で示すように移動する。受け皿スライド560が破線の位置に移動したときに第2MRAMカード450を受け皿スライド560に載置し、第2MRAMカード450を転写装置500の内部へ搬送する。ストッパ520に第2MRAMカード450の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0126】
以上第1乃至第11の実施の形態と適用例1乃至3を用いてこの発明の説明を行ったが、この発明は上記各実施の形態や適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0127】
【発明の効果】
以上説明したように、この発明によれば、読み出しマージンを大きくできる磁気ランダムアクセスメモリが得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る磁気ランダムアクセスメモリの概略構成例を示しており、磁気ランダムアクセスメモリおける読み出し動作に関係する回路部に着目し、メモリセルアレイ部とセンスアンプ部とを抽出して示す回路図。
【図2】図1に示したメモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図3】図1及び図2に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図4】この発明の第2の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図5】図4に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図6】この発明の第3の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図7】図6に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図8】この発明の第4の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図9】図8に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図10】この発明の第5の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図11】図10に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図12】この発明の第6の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図13】この発明の第7の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図14】この発明の第8の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図15】この発明の第9の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図16】この発明の第10の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図17】この発明の第11の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図18】本発明の第1乃至第11の実施形態に係るMRAMの適用例1について説明するためのもので、デジタル加入者線(DSL)用モデムのDSLデータパス部分を示すブロック図。
【図19】本発明の第1乃至第11の実施形態に係るMRAMの適用例2について説明するためのもので、携帯電話端末を示すブロック図。
【図20】本発明の第1乃至第11の実施形態に係るMRAMの適用例3について説明するためのもので、MRAMをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す上面図。
【図21】MRAMカードにデータを転写するための転写装置を示す平面図。
【図22】MRAMカードにデータを転写するための転写装置を示す断面図。
【図23】MRAMカードにデータを転写するための、はめ込み型の転写装置を示す断面図。
【図24】MRAMカードにデータを転写するための、スライド型の転写装置を示す断面図。
【図25】磁気ランダムアクセスメモリで用いられるTMR素子の構成例を示す断面図。
【図26】TMR素子におけるピン層のスピンの向きについて説明するための断面図。
【図27】TMR素子に対する書き込み動作の原理について説明するための概略図。
【図28】TMR曲線を示す図。
【図29】アステロイド曲線を示す図。
【符号の説明】
10…TMR素子、27…ゲート電極(読み出しワード線)、37…書き込みワード線、45…ビット線、48…ワード線、50…センスアンプ部(読み出し回路)、51…電流源(電流規定部)、52…MOSFET、53…オペアンプ(電圧設定部)、54…オペアンプ(比較部)、MC11〜MCmn…メモリセル(TMR素子)、WL1〜WLn…書き込みワード線、BL1〜BLm…ビット線(データ選択線)、RD…ロウデコーダ、CD…カラムデコーダ、CSG1〜CSGm…カラム選択ゲート、CSL1〜CSLm…カラム選択信号、Tr…MOSFET、D…ダイオード、Vh…MR比が印加電圧0Vのときに比べて半分になる電圧。
【発明の属する技術分野】
この発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果により情報を記憶するトンネル磁気抵抗素子を用いてメモリセルを構成した磁気ランダムアクセスメモリ(MRAM: Magmetic Random Access Memory)に関する。
【0002】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、Roy Scheuerlein et. al. によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive:以下、TMRと略記する)効果を利用したメモリ、いわゆる磁気ランダムアクセスメモリがある(例えば、非特許文献1を参照)。
【0003】
磁気ランダムアクセスメモリは、TMR素子により“1”,“0”の情報を記憶する。このTMR素子は、図25に示すように2つの磁性層(強磁性層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有する。TMR素子10に記憶される情報は、2つの磁性層11,12のスピンの向きが平行かまたは反平行かによって判断される。
【0004】
ここで、スピンの向きが平行とは、図26(a)に示すように2つの磁性層11,12のスピンの向きが同じであることを意味し、反平行とは図26(b)に示すように2つの磁性層11,12のスピンの向きが逆平行であることを意味する(矢印の向きがスピンの向きを示している)。
【0005】
なお、通常、2つの磁性層11,12の一方側には反強磁性層14が配置されている。この反強磁性層14は、一方側の磁性層12のスピンの向きを固定し、他方側の磁性層11のスピンの向きのみを変えることにより、情報を容易に書き換えるための部材であり、固定層と呼ばれている。また、一方側の磁性層12はピン層、他方側の磁性層11はメモリ層または記録層と呼ばれている。
【0006】
図26(a)に示すように、2つの磁性層(メモリ層とピン層)11,12のスピンの向きが平行となった場合、これら2つの磁性層11,12に挟まれた絶縁層13を流れるトンネル電流が大きくなり、TMR素子10の抵抗値(トンネル抵抗)は最も低くなる。この状態が“1”である。また、図26(b)に示すように、2つの磁性層11,12のスピンの向きが反平行になった場合、これら2つの磁性層11,12に挟まれた絶縁層13を流れるトンネル電流が小さくなり、トンネル抵抗は最も高くなる。この状態が“0”である。
【0007】
次に、上記TMR素子10をメモリセルとして用いる磁気ランダムアクセスメモリに対する書き込み動作の原理について、図27を参照しつつ簡単に説明する。
【0008】
メモリセルとして働く各TMR素子MC11〜MCnmは、マトリックス状に配置される。これらのTMR素子MC11〜MCnmは、書き込みワード線WL1〜WLnとビット線(データ選択線)BL1〜BLmとの交差位置近傍に配置される。そして、書き込みは、選択した書き込みワード線WLi(i=1〜n)及びビット線BLj(j=1〜m)に電流を流し、両配線WLi,BLjに流れる電流によリ生成される磁界を用いて、TMR素子MCijにおけるメモリ層のスピンの向きをピン層と平行または反平行にすることにより達成される。
【0009】
例えば、図27に示すように、書き込み時に、ビット線BL3には一方向に向かう電流のみを流し、書き込みワード線WL2には書き込み情報(データ)に応じて一方向または他方向に向かう電流を流す。書き込みワード線WL2に一方向に向かう電流を流すとき、TMR素子MC23のメモリ層のスピンの向きは、ピン層と平行(“1”の状態)となる。一方、書き込みワード線WL2に他方向に向かう電流を流すとき、TMR素子MC23のメモリ層のスピンの向きは、ピン層と反平行(“0”の状態)となる。
【0010】
上記TMR素子MC11〜MCnmにおけるピン層のスピンの向きが変わる原理は、次の通りである。
【0011】
図28のTMR曲線に示すように、TMR素子のEasy−Axis(長辺)方向に磁界Hxをかけると、TMR素子の抵抗値は17%程度変化する。この抵抗変化率、すなわち変化の前後の抵抗値の比はMR比と呼ばれる。なお、MR比は、磁性層の性質により変化する。現在では、磁性層の材料を選択することにより、MR比が50%程度のTMR素子も得られている。
【0012】
TMR素子には、Easy−Axis方向の磁界HxとHard−Axis(短辺)方向の磁界Hyとの合成磁界が掛かる。図28の実線及び破線に示したように、Hard−Axis方向の磁界Hyの大きさによって、TMR素子の抵抗値を変えるために必要なEasy−Axis方向の磁界Hxの大きさも変化する。この現象を利用することにより、マトリックス状に配置されたメモリセルのうち、選択された書き込みワード線及び選択されたビット線の交点に存在するTMR素子のみにデータを書き込むことができる。
【0013】
TMR素子のアステロイド曲線は、例えば図29の実線で示すようになる。すなわち、Easy−Axis方向の磁界HxとHard−Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線(実線)の外側(例えば、黒丸の位置)にあれば、磁性層のスピンの向きを反転させることができる。
【0014】
逆に、Easy−Axis方向の磁界HxとHard−Axis方向の磁界Hyとの合成磁界の大きさがアステロイド曲線(実線)の内側(例えば、白丸の位置)にある場合には、磁性層のスピンの向きを反転させることはできない。
【0015】
従って、Easy−Axis方向の磁界HxとHard−Axis方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx−Hy平面内における位置を変えることにより、TMR素子に対するデータの書き込みを制御できる。
【0016】
なお、読み出しは、選択されたTMR素子に電流を流し、そのTMR素子の抵抗値を検出することにより容易に行うことができる。
【0017】
例えば、TMR素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されているスイッチ素子のみをオン状態にして電流経路を生成する。この結果、選択されたTMR素子のみに電流が流れるため、そのTMR素子のデータを読み出すことができる。
【0018】
ところで、上記読み出し動作は、TMR素子とスイッチ素子との直列回路の両端に、所定の電圧V0が印加された状態で流れる電流Iをセンスアンプで検知することによって行われる。前述したように、“1”の記憶状態は固定層と記録層のスピンの向きが同じ場合であり、そのときの電流をIpとする。また、“0”の記憶状態は固定層と記録層のスピンの向きが異なる場合であり、そのときの電流をIaとする。ここで、“1”の状態の方が“0”の状態よりもTMR素子の抵抗値が低いため、Ip>Iaである。一般に、読み出しマージンΔIは、ΔI=Ip−Iaが大きいほど良い。よって、電圧V0を大きくしていけば読み出しマージンΔIは大きく取れそうであるが、TMR素子はその両端に印加される電圧Eが大きくなるほどMR比が低下することが知られている。このため、容易に読み出しマージンΔIを大きくすることはできない。
【0019】
【非特許文献1】
ISSCC2000 Technical Digest p.128 ”A 10ns Read and Write Non−Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”
【0020】
【発明が解決しようとする課題】
上記のように従来の磁気ランダムアクセスメモリは、読み出しマージンを大きくするために、TMR素子とスイッチ素子との直列回路の両端に印加する電圧を大きくすると、TMR素子のMR比が低下するため読み出しマージンを大きくできないという問題があった。
【0021】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、読み出しマージンを大きくできる磁気ランダムアクセスメモリを提供することにある。
【0022】
【課題を解決するための手段】
この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備える。
【0023】
また、この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子に印加される電圧より、少なくとも前記選択素子による電圧降下分高い電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備える。
【0024】
更に、この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子の一端に接続されたビット線と、前記トンネル磁気抵抗素子の他端に接続されたワード線と、前記トンネル磁気抵抗素子に読み出し電圧を印加し、前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧を印加するための電圧設定部を備える。
【0025】
上記のような構成によれば、TMR素子のMR比の低下を抑制しつつ、TMR素子と選択素子との直列回路の両端に印加する電圧を大きくできるので、読み出しマージンを大きくできる。
【0026】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
図1及び図2はそれぞれ、この発明の第1の実施の形態に係る磁気ランダムアクセスメモリの概略構成例を示している。図1では、磁気ランダムアクセスメモリおける読み出し動作に関係する回路部に着目して示しており、メモリセルアレイ部と読み出し回路として働くセンスアンプ部とを抽出して示す回路図である。また、図2は、上記図1に示したメモリセルアレイ中の各メモリセルの構成例を示す断面図である。
【0027】
図1に示す如く、メモリセルアレイMCAは、メモリセルMC11〜MCnmがマトリックス状に配置されて構成されている。各メモリセルMC11〜MCnmは、TMR素子10とこのTMR素子10を選択するための選択素子(スイッチ素子)として働くMOSFET Trとを備えている。上記各メモリセルMC11〜MCnm中の各MOSFET Trのゲート電極には、読み出しワード線WL1〜WLnが行毎に接続されている。これらMOSFET Trのソース電極には、ソース線(図示せず)が接続されている。上記読み出しワード線WL1〜WLn上にはそれぞれ、同一方向に書き込みワード線(図示せず)が配置されている。これらのワード線にはロウデコーダRDの出力信号が供給される。上記各メモリセルMC11〜MCnm中のMOSFET Trのドレイン電極には、TMR素子10の一端が接続され、これらTMR素子10の他端は列毎にビット線(データ選択線)BL1〜BLmに接続される。
【0028】
上記各ビット線BL1〜BLmの一端には、カラム選択ゲートCSG1〜CSGmの電流通路の一端が接続される。上記各カラム選択ゲートCSG1〜CSGmのゲート電極には、カラムデコーダCDの出力信号(カラム選択信号)CSL1〜CSLmが供給される。各カラム選択ゲートCSG1〜CSGmの電流通路の他端は、センスアンプ部50のノードNに共通接続されている。
【0029】
上記センスアンプ部50は、選択されたメモリセルに読み出し電圧を印加し、MOSFET Trを介してトンネル磁気抵抗素子10に電流を流すことにより、トンネル磁気抵抗素子10からデータを読み出す読み出し回路として働くものである。このセンスアンプ部50は、電流源51、MOSFET52及びオペアンプ53,54等を含んで構成されている。MOSFET52の電流通路の一端は、各カラム選択ゲートCSG1〜CSGmの電流通路の他端に共通接続されている。このMOSFET52のゲート電極にはオペアンプ53の出力端が接続され、電流通路の他端にはその反転入力端(−)が接続される。上記オペアンプ53の非反転入力端(+)には定電位Vmtjが印加されるようになっている。
【0030】
また、上記MOSFET52の電流通路の他端には、オペアンプ54の非反転入力端(+)が接続され、このオペアンプ54の反転入力端(−)には基準電位VREFが印加される。
【0031】
そして、上記電流源51から上記MOSFET52の電流通路の他端に定電流が供給されるようになっている。
【0032】
この電流源51は、TMR素子10とMOSFET Trを流れる読み出し電流を規定するための電流規定部として働くもので、例えば100μA〜300μAの電流を流す。
【0033】
また、上記オペアンプ53は、データの読み出し時に、トンネル磁気抵抗素子10の抵抗変化率が、当該トンネル磁気抵抗素子10の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧Vhを上記トンネル磁気抵抗素子10に印加するための電圧設定部として働くものである。このオペアンプ53の非反転入力端(+)に印加される電位Vmtjによって、読み出し時にTMR素子10とMOSFET Trとの直列回路に印加される電圧が設定される。ここで、カラム選択ゲートCSGのオン抵抗や配線抵抗等によるIR低下を無視すれば、MOSFET TrとTMR素子10との直列回路の両端に印加される読み出し電圧は定電位Vmtjに相当することになる。
【0034】
より好ましくは、オペアンプ53によって設定されるセンスアンプ部50のノードNの電位を、読み出し電圧より上記MOSFET Trのオン抵抗による電圧降下分高い電位に設定する。あるいは、上記MOSFET Trのオン抵抗に加えて、カラム選択ゲートCSGのオン抵抗や配線抵抗等によるIR低下分高い電圧に設定することにより、電圧Vhを最適化できる。
【0035】
更に、上記オペアンプ54は比較部として働くもので、上記ビット線BL1〜BLmにおける記憶データの“1”と“0”の中間に対応する基準電位VREFと読み出した電位とを比較することにより、記憶データの“1”,“0”を判定して出力する。
【0036】
上記各メモリセルMC11〜MCnmは、例えば図2に示すように構成されている。すなわち、P型シリコン基板(P−sub)21の主表面には、STI(Shallow Trench Isolation)領域22,23が形成されて素子分離されている。上記STI領域22,23により区画されたシリコン基板21の主表面には、MOSFET Trのソース,ドレイン領域となるN+型の不純物拡散領域24,25が形成されている。上記ソース,ドレイン領域24,25間のシリコン基板21上には、ゲート絶縁膜26が設けられ、このゲート絶縁膜26上に読み出しワード線WLとして働くゲート電極27が形成されている。上記シリコン基板21及びゲート電極27上には、第1の層間絶縁膜28が形成される。この層間絶縁膜28の上記ソース,ドレイン領域24,25上には、コンタクトホール29,30が形成されている。
【0037】
上記層間絶縁膜28上には、第1層目の金属層からなるソース線31と配線32が形成されている。上記ソース線31は、上記コンタクトホール29内に形成された金属プラグ33を介してソース領域24に電気的に接続され、上記配線32は、上記コンタクトホール30内に形成された金属プラグ34を介してドレイン領域25に電気的に接続される。
【0038】
上記層間絶縁膜28、ソース線31及び配線32上には、第2の層間絶縁膜35が形成される。この層間絶縁膜35の上記配線32上には、コンタクトホール36が形成されている。上記層間絶縁膜35上には、第2層目の金属層からなる書き込みワード線37と配線38が形成されている。この書き込みワード線37は、上記読み出しワード線(ゲート電極27)と同じ方向に沿って形成されている。また、上記配線38は、配線32上に形成されており、上記コンタクトホール36に埋め込まれた金属プラグ39を介して上記配線32と電気的に接続されている。
【0039】
上記第2の層間絶縁膜35、上記書き込みワード線37及び配線38上には、第3の層間絶縁膜40が形成される。この層間絶縁膜40の上記配線38上にはコンタクトホール41が形成されている。上記層間絶縁膜40上には、第3層目の金属層からなる配線42が形成されている。この配線42は、上記配線層38上から書き込みワード線37上に延設されており、上記層間絶縁膜40に形成されたコンタクトホール41に埋め込まれた金属プラグ43を介して上記配線38に電気的に接続される。
【0040】
上記第3の層間絶縁膜40上及び上記配線42上には第4の層間絶縁膜44が形成され、この層間絶縁膜44における上記配線42上の書き込みワード線37上に対応する位置にTMR素子10が設けられる。このTMR素子10は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0041】
上記層間絶縁膜44及び上記TMR素子10上には、第4層目の金属層からなるビット線(読み出し・書き込み兼用)45が上記書き込みワード線37及び上記読み出しワード線27と交差する方向に配置されている。
【0042】
上述したような構成のメモリセルは、基本的には既存のCMOSプロセスを用いて形成される。
【0043】
上記のような構成において、データの書き込み時には、書き込みワード線37とビット線45を書き込み配線として用い、磁場を発生して書き込みデータに応じてスピンの向きを変える。一方、読み出し時においては、読み出しワード線27により、スイッチング素子であるMOSFET Trをオン状態にして、ビット線45からTMR素子10及びMOSFET Trを介してソース線31へと電流を流す。
【0044】
この際、本実施形態では、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くしている。これによって、MOSFET TrとTMR素子10との直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、TMR素子10の両端に印加される電圧はVhとなる。
【0045】
次に、上記Vhの定義を説明する。一般に、TMR素子10はその両端に印加される電圧が大きいほどMR比が低下することが知られている。このMR比が印加電圧0Vのときに比べ半分になる印加電圧をVhとする。
【0046】
図1及び図2に示したような1MOSFET−1TMR型MRAMにおける読み出し時の等価回路は、図3に示すようなものである。読み出し電圧Eを大きくすればTMR素子10とMOSFET Trを流れる電流は増えそうであるが、前述したように読み出し電圧Eを大きくするとMR比が低下する現象があるため、読み出し信号量は読み出し電圧Eに対してある極大点を持つ。すなわち、MR比は、読み出し電圧Eの増大に対してほぼ1次関数的に悪くなるので、
MR=MR_max−k×E
と表され、
MTJ(Magnetic Tunnel Junction)の抵抗Rが印加電圧に依存しないと仮定すると、
ΔI=E/R−E/(R[1+MR])
=E/R×MR/(1+MR)
d(ΔI)/dE=1/R×MR/(1+MR)+E/R×1/(1+MR)2×d(MR)/dE
=1/R×1/(1+MR)2×[MR(1+MR)−k×E]
=1/R×1/(1+MR)2×[m+√m−k×E][m−√m−k×E]
となる。ここで、
m=1+MR_max
であり、ΔIはV=(m−√m)/kで極大値を取り、E=(m+√m)/kで極小値を取り、VはMR_max/kを超えることはないから、ΔIが最大値となるのは、
E=(m−√m)/k
である。mは1より小さいので√mを近似すると、
√m=1+MR_max/2
となる。従って、ΔIが最大値となるのは、
E=(m−√m)/k=(1+MR_max−[1+MR_max/2])/k
=MR_max/2k
である。また、Vhの定義から
MR_max/2=MR_max−k×Vh
である。
【0047】
従って、Vh=MR_max/2kとなるから、ΔIが最大値となるのは、Vh近辺ということになる。
【0048】
よって、読み出し回路からメモリセルに印加する読み出し電圧Eを、TMR素子10の両端の電圧が0Vの時の抵抗変化率に対して、TMR素子が低抵抗状態から高抵抗状態に変化する際の抵抗変化率の半分にすることにより、1MOSFET−1TMR型MRAMにおいて読み出しマージンを最も大きく設定できる。
【0049】
なお、上記第1の実施の形態では、メモリセル中のスイッチ素子としてMOSFETを用いる場合を例にとって説明したが、他のスイッチ素子、例えばバイポーラトランジスタを用いても良いのは勿論である。バイポーラトランジスタを用いる場合には、ベース電極に読み出しワード線WL1〜WLnを行毎に接続し、エミッタ電極(またはコレクタ電極)にソース線を接続し、コレクタ電極(またはエミッタ電極)にTMR素子10の一端を接続する。
【0050】
[第2の実施の形態]
本実施形態は、前述した第1の実施の形態におけるMOSFET TrをダイオードDに置き換えたものである。すなわち、図1に示した回路における各メモリセルMC11〜MCnm中のMOSFET Trに代えてダイオードDを設け、アノードを各TMR素子10の一端にそれぞれ接続し、カソードをワード線WL1〜WLnに行毎に接続した構成である。図4は、このような1ダイオード−1TMR型MRAMにおけるメモリセルの構成例を示している。このメモリセルは、クロスポイント型と呼ばれるものである。図5は、本実施形態における読み出し時の等価回路である。
【0051】
この構造のメモリセル部では、P型シリコン基板21の主表面に、STI領域22,23が形成されて素子分離されている。上記STI領域22,23により区画されたシリコン基板21の主表面には、ダイオードDのカソード領域となるN+型の不純物拡散領域46が形成されている。このカソード領域46中の一部には、ダイオードDのアノード領域となるP+型の不純物拡散領域47が形成されている。上記シリコン基板21上には、第1の層間絶縁膜28が形成される。この層間絶縁膜28のカソード領域46及び上記アノード領域47上には、コンタクトホール29,30が形成されている。
【0052】
上記層間絶縁膜28上には、第1層目の金属層からなるワード線48と配線32が形成されている。上記ワード線48は、上記コンタクトホール29内に形成された金属プラグ33を介してカソード領域46に電気的に接続され、上記配線32は、上記コンタクトホール30内に形成された金属プラグ34を介してアノード領域47に電気的に接続される。
【0053】
上記層間絶縁膜28、ワード線48及び配線32上には、第2の層間絶縁膜35が形成される。この層間絶縁膜35の上記配線32上には、コンタクトホール36が形成されている。上記層間絶縁膜35上には、第2層目の金属層からなる書き込みワード線37と配線38が形成されている。この書き込みワード線37は、上記ワード線48と同じ方向に沿って形成されている。また、上記配線38は、配線32上に形成されており、上記コンタクトホール36に埋め込まれた金属プラグ39を介して上記配線32と電気的に接続されている。
【0054】
上記第2の層間絶縁膜35、上記書き込みワード線37及び配線38上には、第3の層間絶縁膜40が形成される。この層間絶縁膜40の上記配線38上にはコンタクトホール41が形成されている。上記層間絶縁膜40上には、第3層目の金属層からなる配線42が形成されている。この配線42は、上記配線層38上から書き込みワード線37上に延設されており、上記層間絶縁膜40に形成されたコンタクトホール41に埋め込まれた金属プラグ43を介して上記配線38に電気的に接続される。
【0055】
上記第3の層間絶縁膜40上及び上記配線42上には第4の層間絶縁膜44が形成される。この層間絶縁膜44における上記配線42上の書き込みワード線37上に対応する位置にTMR素子10が設けられる。このTMR素子10は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0056】
上記層間絶縁膜44及び上記TMR素子10上には、第4層目の金属層からなるビット線(読み出し・書き込み兼用)45が上記書き込みワード線37と交差する方向に配置されている。
【0057】
上記のような構成では、書き込み及び読み出し動作は、ワード線48とビット線45の2本の配線で行う。この際、ダイオードDの整流性を利用して選択セルのみへの書き込みと読み出しを行うため、各配線に印加するバイアス電圧をコントロールする。
【0058】
そして、第1の実施の形態と同様に、読み出し時に、TMR素子10の両端に印加される電圧がVhと実質的に等しくする。このために、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗による電圧降下とダイオードDの順方向電圧による電圧降下との和分だけ高くする。よって、ダイオードDとTMR素子10との直列回路の両端に印加される電圧は、VhよりもダイオードDの順方向電圧分高くなる。
【0059】
上記のような構成によれば、TMR素子10の選択素子としてダイオードを用いる1ダイオード−1TMR型MRAMにおいても読み出しマージンを大きくできる。
【0060】
なお、上述した第1及び第2の実施の形態において、複数のTMR素子を直列または並列接続し、1つの選択素子(MOSFET、バイポーラトランジスタ、ダイオード)を共用するように各メモリセルMC11〜MCnmを構成しても良い。上記複数のTMR素子の全てを直列または並列接続することもできるが、少なくとも2つを直列または並列接続することもできる。
【0061】
[第3の実施の形態]
本実施形態は、前述した第1,第2の実施の形態のように、選択素子(MOSFET、バイポーラトランジスタ、ダイオード等)を必要としないクロスポイント型セルである。図6にそのセル構造を示す。図7は本実施形態の読出し時の等価回路である。
【0062】
すなわち、P型シリコン基板(P−sub)21の主表面には、STI領域22が形成されている。このSTI領域22及びシリコン基板21上には、層間絶縁膜49が形成されている。この層間絶縁膜49中にはワード線48が埋め込まれており、このワード線48上にTMR素子10が設けられる。このTMR素子10は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0063】
上記層間絶縁膜49及び上記TMR素子10上には、金属層からなるビット線(読み出し・書き込み兼用)45が上記ワード線48と交差する方向に配置されている。
【0064】
このタイプのメモリセルは、ワード線48とビット線45の2本の配線のみを使用して、読み出しと書き込み動作を行う。このため、選択セル以外のセルにも電流が流れる。よって、回路動作に工夫が必要である。
【0065】
上記のような構成によれば、選択素子のないクロスポイント型MRAMにおいても読み出しマージンを大きく設定できる。
【0066】
なお、上記第3の実施の形態では、ワード線48をTMR素子10の下方に配置し、ビット線45をTMR素子10の上方に配置したが、ワード線48をTMR素子10の上方に配置し、ビット線45をTMR素子10の下方に配置しても良いのはもちろんである。
【0067】
[第4の実施の形態]
図8は、この発明の第4の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。図9は、本実施形態における読み出し時の等価回路である。このメモリセルは、梯子型セルと呼ばれている。スイッチ素子(MOSFET)Trの基本的な構成は図2と同様であり、MOSFET Trのドレインと書き込み及び読み出しビット線BLとの間に、TMR素子10−1,10−2,…が並列接続して配置されている。
【0068】
すなわち、P型シリコン基板(P−sub)21の主表面には、STI領域22,23が形成されて素子分離されている。上記STI領域22,23により区画されたシリコン基板21の主表面には、MOSFET Trのソース,ドレイン領域となるN+型の不純物拡散領域24,25が形成されている。上記ソース,ドレイン領域24,25間のシリコン基板21上には、ゲート絶縁膜26が設けられ、このゲート絶縁膜26上にゲート電極27が形成されている。上記シリコン基板21及びゲート電極27上には、第1の層間絶縁膜28が形成される。この層間絶縁膜28の上記ソース,ドレイン領域24,25上には、コンタクトホール29,30が形成されている。
【0069】
上記層間絶縁膜28上には、第1層目の金属層からなるソース線(共通接地線)31と配線32が形成されている。上記ソース線31は、上記コンタクトホール29内に形成された金属プラグ33を介してソース領域24に電気的に接続される。上記配線32は、上記コンタクトホール30内に形成された金属プラグ34を介してドレイン領域25に電気的に接続される。
【0070】
上記層間絶縁膜28、ソース線31及び配線32上には、第2の層間絶縁膜35が形成される。この層間絶縁膜35の上記配線32上には、コンタクトホール36が形成されている。上記層間絶縁膜35上には、第2層目の金属層からなる書き込みワード線37−1,37−2,…と配線38が形成されている。これらの書き込みワード線37−1,37−2,…は、上記ゲート電極27と同じ方向に沿って形成されている。また、上記配線38は、配線32上に対応する位置に形成されており、上記コンタクトホール36に埋め込まれた金属プラグ39を介して上記配線32と電気的に接続されている。
【0071】
上記第2の層間絶縁膜35、上記書き込みワード線37−1,37−2,…及び配線38上には、第3の層間絶縁膜40が形成される。この層間絶縁膜40の上記配線38上にはコンタクトホール41が形成されている。上記層間絶縁膜40上には、第3層目の金属層からなる下部引き出し配線42が形成されている。この下部引き出し配線42は、上記配線層38上から書き込みワード線37−1,37−2,…上に延設されており、上記層間絶縁膜40に形成されたコンタクトホール41に埋め込まれた金属プラグ43を介して上記配線38に電気的に接続される。
【0072】
上記第3の層間絶縁膜40上及び上記下部引き出し配線42上には第4の層間絶縁膜44が形成される。この層間絶縁膜44における上記下部引き出し配線42上の上記書き込みワード線37−1,37−2,…上に対応する位置に、TMR素子10−1,10−2,…が設けられる。このTMR素子10−1,10−2,…は、図25に示したように、2つの強磁性層(メモリ層とピン層)11,12により絶縁層(トンネルバリア)13を挟んだ構造部を有し、これら2つの強磁性層11,12の一方側には固定層としての反強磁性層14が配置されている。ここで、上記TMR素子10−1,10−2,…のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【0073】
上記層間絶縁膜44及び上記TMR素子10−1,10−2,…上には、第4層目の金属層からなる書き込み及び読み出しビット線45が、上記書き込みワード線37−1,37−2,…及び上記選択ゲート27と交差する方向に配置されている。上記下部引き出し配線42と書き込み及び読み出しビット線45によって、上記TMR素子10−1,10−2,…の一端と他端が並列接続される。
【0074】
上述したような構成のメモリセルは、基本的には既存のCMOSプロセスを用いて形成される。
【0075】
上記のような構成において、データの書き込み時には、書き込みワード線37−1,37−2,…と書き込み及び読み出しビット線45を用いて磁場を発生し、選択したTMR素子10−1,10−2,…のスピンの向きを書き込みデータに応じて変える。
【0076】
一方、読み出し時においては、まず、ゲート電極(選択ゲート線)27に電圧を印加し、スイッチング素子であるMOSFET Trをオン状態にして、書き込み及び読み出しビット線45からTMR素子10−1,10−2,…及びMOSFET Trの電流通路を介してソース線31へと電流を流す。そして、この時に流れる電流量を基準値としてストアする。次に、読み出したいTMR素子に対応する書き込みワード線と書き込み及び読み出しビット線45を用いて“1”または“0”の情報を書き込む。次に、再びゲート電極(選択ゲート線)27に電圧を印加し、MOSFET Trをオン状態にして、書き込み及び読み出しビット線45からTMR素子10−1,10−2,…及びMOSFET Trの電流通路を介してソース線31へと電流を流す。この時の電流値を上記基準値としてストアした電流値と比較する。この比較結果が一致していれば、記憶されていたデータは、書き込んだデータと同じである。不一致であれば、書き込んだデータと異なるデータが書き込まれていたことになる。よって、上記比較結果によって、記憶されていたデータを判定でき、データを読み出すことができる。
【0077】
この際、本実施形態では、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗、MOSFET Trのオン抵抗、及び並列接続されたTMR素子10−1,10−2,…による電圧降下分だけ高くする。これによって、MOSFET TrとTMR素子10−1,10−2,…との直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、TMR素子10−1,10−2,…の両端に印加される電圧はVhとなる。
【0078】
[第5の実施の形態]
図10は、この発明の第5の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、基本的には図2に示したメモリセル上に複数のメモリセルを積層したもので、積層型と呼ばれている。図11は、本実施形態における読み出し時の等価回路である。MOSFET Trのドレインと読み出しビット線BLとの間に、TMR素子10A,10B,10C,10Dが直列接続して配置されている。
【0079】
図10において、図2と同一構成部には同じ符号を付してその詳細な説明は省略する。
【0080】
MOSFET Trのゲート電極としての読み出しワード線27の上層に、第2層目の金属配線からなる書き込みワード線37A、第3層目の金属配線42A、TMR素子10A、第4層目の金属配線60A、第5層目の金属配線からなる書き込みビット線61A、第6層目の金属配線からなる書き込みワード線37B、第7層目の金属配線42B、TMR素子10B、第8層目の金属配線60B、第9層目の金属配線からなる書き込みビット線61B、第10層目の金属配線からなる書き込みワード線37C、第11層目の金属配線42C、TMR素子10C、第12層目の金属配線60C、第13層目の金属配線からなる書き込みビット線61C、第14層目の金属配線からなる書き込みワード線37D、第15層目の金属配線42D、TMR素子10D、第16層目の金属配線60D、第17層目の金属配線からなる書き込みビット線61D及び第18層目の金属配線からなる読み出しビット線62等が層間絶縁膜を介在して順次積層されている。
【0081】
上記TMR素子10Aは、第3層目の金属配線42Aと第4層目の金属配線60Aとに挟まれており、これらの配線42A,60Aに電気的に接続されている。上記TMR素子10Bは、第7層目の金属配線42Bと第8層目の金属配線60Bとに挟まれており、これらの配線42B,60Bに電気的に接続されている。上記TMR素子10Cは、第11層目の金属配線42Cと第12層目の金属配線60Cとに挟まれており、これらの配線42C,60Cに電気的に接続されている。上記TMR素子10Dは、第15層目の金属配線42Dと第16層目の金属配線60Dとに挟まれており、これらの配線42D,60Dに電気的に接続されている。
【0082】
上記第3層目の金属配線42Aは、コンタクト63Aを介してMOSFET Trのドレインに電気的に接続される。上記第4層目の金属配線60Aは、コンタクト63Bを介して第7層目の金属配線42Bに電気的に接続される。上記第8層目の金属配線60Bは、コンタクト63Cを介して第11層目の金属配線42Cに電気的に接続される。上記第12層目の金属配線60Cは、コンタクト63Dを介して第15層目の金属配線42Dに電気的に接続される。上記第16層目の金属配線60Dは、コンタクト63Eを介して第18層目の金属配線層からなる読み出しビット線62に電気的に接続される。
【0083】
上述したような構成のメモリセルは、基本的には既存のCMOSプロセスを用いて形成される。
【0084】
上記のような構成において、データの書き込み時には、書き込みワード線37A,37B,37C,37Dと書き込みビット線61A,61B,61C,61Dをそれぞれ用い、選択したTMR素子10A,10B,10C,10Dに対して磁場を与えることにより、書き込みデータに応じてスピンの向きを変える。
【0085】
一方、読み出し時においては、まず、ゲート電極(選択ゲート線)27に電圧を印加し、スイッチング素子であるMOSFET Trをオン状態にして、読み出しビット線62からコンタクト63E、配線60D、TMR素子10D、配線42D、コンタクト63D、配線60C、TMR素子10C、配線42C、コンタクト63C、配線60B、TMR素子10B、配線42B、コンタクト63B、配線60A、TMR素子10A、配線42A、コンタクト63A及びMOSFET Trの電流通路を介してソース線31へと電流を流す。そして、この時に流れる電流量を基準値としてストアする。次に、読み出しの対象となるTMR素子に対応する書き込みワード線と書き込みビット線を用いて当該TMR素子に“1”または“0”の情報を書き込む。次に、再びゲート電極(選択ゲート線)27に電圧を印加し、MOSFET Trをオン状態にして、読み出しビット線62から各コンタクト60E〜60A、TMR素子10D〜10A及びMOSFET Trの電流通路を介してソース線31へと電流を流す。この時の電流値を上記基準値としてストアした電流値と比較する。この比較結果が一致していれば、記憶されていたデータは、書き込んだデータと同じである。不一致であれば、書き込んだデータと異なるデータが書き込まれていたことになる。よって、上記比較結果によって、記憶されていたデータを判定でき、データを読み出すことができる。
【0086】
この際、上述した各実施の形態と同様に、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗、MOSFET Trのオン抵抗、及び直列接続されたTMR素子10A〜10Dによる電圧降下分だけ高くする。これによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、直列接続されたTMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0087】
[第6の実施の形態]
図12は、この発明の第6の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10と同様に、積層型と呼ばれている。4つのTMR素子10A,10B,10C,10Dが積層されている点は、上記第5の実施の形態と同様であるが、書き込みワード線と書き込みビット線をそれぞれ、上層と下層に配置された複数のTMR素子で共用することにより、金属配線の積層数を削減している。
【0088】
すなわち、第5層目の金属配線からなる書き込みビット線61Aよりも下層は、図10と同じ構造になっている。上記書き込みビット線61Aの上層には、第6層目の金属配線42B、TMR素子10B、第7層目の金属配線60B、第8層目の金属配線からなる書き込みワード線37B、第9層目の金属配線42C、TMR素子10C、第10層目の金属配線60C、第11層目の金属配線からなる書き込みビット線61B、第12層目の金属配線42D、TMR素子10D、第13層目の金属配線60D、第14層目の金属配線からなる書き込みワード線37C及び第15層目の金属配線からなる読み出しビット線62等が層間絶縁膜を介在して順次積層されている。
【0089】
このメモリセルの等価回路は図11と同様であり、TMR素子10A,10Bで書き込みビット線61Aを共用し、TMR素子10B,10Cで書き込みワード線37Bを共用し、TMR素子10C,10Dで書き込みビット線61Aを共用して書き込みを行う点が異なっている。他の基本的な読み出しや書き込み動作は、第5の実施の形態と同様である。
【0090】
このような構成によれば、金属配線層の積層数を削減できる。
【0091】
[第7の実施の形態]
図13は、この発明の第7の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10及び図12と同様に、積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5,第6の実施の形態と同様であるが、読み出しビット線62とMOSFET Trのドレインとの間に、TMR素子10A〜10Dを並列接続している。
【0092】
すなわち、第3層目の金属配線42A、第7層目の金属配線42B、第11層目の金属配線42C及び第15層目の金属配線42Dをコンタクト63A,63B,63C,63Dにより共通接続し、第4層目の金属配線60A、第8層目の金属配線60B、第12層目の金属配線60C及び第16層目の金属配線60Dをコンタクト64A,64B,64Cにより共通接続している。上記コンタクト63Aは、MOSFET Trのドレインに電気的に接続し、金属配線60Dはコンタクト63Dにより読み出しビット線62に接続している。
【0093】
上記のような構成において、データの書き込みや読み出し動作は、基本的には図8、図10及び図12に示したメモリセルと同様である。
【0094】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗、MOSFET Trのオン抵抗、及び並列接続されたTMR素子10A〜10Dによる電圧降下分だけ高くする。これによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。よって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0095】
[第8の実施の形態]
図14は、この発明の第8の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12及び図13と同様に、積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第7の実施の形態と同様である。本実施形態では、図13に示した構造において、図12に示した書き込みワード線と書き込みビット線を複数のTMR素子で共用する構造を採用している。この構造でも、TMR素子10A〜10Dは、読み出しビット線62とMOSFET Trのドレインとの間に並列接続される。
【0096】
すなわち、金属配線42A,60B,42C,60Dをコンタクト63A,63B,63C,63Dにより共通接続し、金属配線60A,42B,60C,42Dをコンタクト64A,64B,64Cにより共通接続している。そして、上記コンタクト63Aは、MOSFET Trのドレインに接続し、金属配線42Dは、コンタクト63Dにより読み出しビット線62に接続する。
【0097】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12及び図13に示したメモリセルと同様である。
【0098】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0099】
[第9の実施の形態]
図15は、この発明の第9の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12乃至図14と同様に積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第8の実施の形態と同様である。本実施形態では、TMR素子10A〜10Dが読み出しビット線62とMOSFET Trのドレインとの間に直並列に接続されている。
【0100】
すなわち、金属配線42A,60Bをコンタクト63A,63Bにより共通接続し、金属配線60A,42B,42Cをコンタクト64A,64Bにより共通接続している。また、金属配線42C,60Dをコンタクト63C,63Dにより共通接続し、金属配線60C,42Dをコンタクト64Cにより共通接続している。そして、上記コンタクト63Aは、MOSFET Trのドレインに接続し、金属配線42Dはコンタクト63Dにより読み出しビット線62に接続する。
【0101】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12乃至図14に示したメモリセルと同様である。
【0102】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET TrとTMR素子10A〜10Dとの直並列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0103】
[第10の実施の形態]
図16は、この発明の第10の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12乃至図15と同様に積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第9の実施の形態と同様である。本実施形態では、第9の実施の形態と同様に、TMR素子10A〜10Dが読み出しビット線62とMOSFET Trのドレインとの間に直並列に接続されている。
【0104】
すなわち、図14に示した金属配線42A,60Bをコンタクト63Bにより共通接続し、金属配線60A,42B,42Cをコンタクト64A,64Bにより共通接続している。また、金属配線42C,60Dをコンタクト63Cにより共通接続し、金属配線60C,42Dをコンタクト64Cにより共通接続している。そして、上記金属配線42Aはコンタクト63Aを介して、MOSFET Trのドレインに接続し、金属配線42Dはコンタクト63Dにより読み出しビット線62に接続する。
【0105】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12乃至図15に示したメモリセルと同様である。
【0106】
また、センスアンプ部50のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET TrとTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0107】
[第11の実施の形態]
図17は、この発明の第11の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図10、図12乃至図16と同様に積層型と呼ばれている。4つのTMR素子10A〜10Dが積層されている点は、上記第5乃至第10の実施の形態と同様である。本実施形態では、各TMR素子10A〜10Dが、それぞれ対応して配置されたビット線に接続されている。また、書き込みワード線と読み出しワード線との間にデータ線が配置されている。
【0108】
すなわち、MOSFET Trのゲート電極としての読み出しワード線27の上層に、第1層目の金属配線からなるデータ線65、第2層目の金属配線からなる書き込みワード線37A、第3層目の金属配線42A、TMR素子10A、第4層目のビット線66A、第5層目の金属配線からなる書き込みワード線37B、第6層目の金属配線42B、TMR素子10B、第7層目の金属配線からなるビット線66B、第8層目の金属配線からなる書き込みワード線37C、第9層目の金属配線42C、TMR素子10C、第10層目の金属配線からなるビット線66C、第11層目の金属配線からなる書き込みワード線37D、第12層目の金属配線42D、TMR素子10D、第13層目の金属配線からなるビット線66Dが層間絶縁膜を介在して順次積層されている。
【0109】
上記TMR素子10Aは、第3層目の金属配線42Aとビット線66Aとに挟まれており、この配線42Aとビット線66Aに電気的に接続されている。上記TMR素子10Bは、第6層目の金属配線42Bとビット線66Bとに挟まれており、この配線42Bとビット線66Bに電気的に接続されている。上記TMR素子10Cは、第9層目の金属配線42Cとビット線66Cとに挟まれており、この配線42Cとビット線66Cに電気的に接続されている。上記TMR素子10Dは、第12層目の金属配線42Dとビット線66Dとに挟まれており、この配線42Dとビット線66Dに電気的に接続されている。
【0110】
上記第3層目の金属配線42Aは、コンタクト63Aを介してMOSFET Trのドレインに電気的に接続される。上記第6層目の金属配線60Bは、コンタクト63Bに電気的に接続される。上記第9層目の金属配線42Cは、コンタクト63Cに電気的に接続される。上記第12層目の金属配線42Dは、コンタクト63Dに電気的に接続される。上記各コンタクト63A〜63Dは共通接続される。
【0111】
上記のような構成において、データの書き込み動作や読み出し動作は、図8、図10、図12乃至図16に示したメモリセルと同様である。
【0112】
また、センスアンプ部60のノードNの電位を、Vhよりもカラム選択ゲートCSGのオン抵抗とMOSFET Trのオン抵抗との和による電圧降下分だけ高くすることによって、MOSFET Trと各々のTMR素子10A〜10Dとの直列回路の両端に印加される電圧は、VhよりもMOSFET Trのオン抵抗による電圧降下分高くなる。これによって、TMR素子10A〜10Dの両端に印加される電圧はVhとなる。
【0113】
なお、本発明の第1乃至第11の実施の形態に係る磁気ランダムアクセスメモリ(半導体記憶装置)は、様々な装置に適用が可能である。これらの適用例のいくつかを図18乃至図24に示す。
【0114】
(適用例1)
図18は、デジタル加入者線(DSL)用モデムのDSLデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ(DSP:Digital Signal Processor)100、アナログ−デジタル(A/D)コンバータ110、デジタル−アナログ(D/A)コンバータ120、送信ドライバ150、及び受信機増幅器160などを含んでいる。図18では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム(DSPで実行される、コード化された加入者回線情報、伝送条件等(回線コード;QAM、CAP、RSK、FM、AM、PAM、DWMT等)に応じてモデムを選択、動作させるためのプログラム)を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ170とEEPROM180を示している。
【0115】
なお、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ170とEEPROM180との2種類のメモリを用いているが、EEPROM180を磁気ランダムアクセスメモリに置き換えても良い。すなわち、2種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成しても良い。
【0116】
(適用例2)
図19は、別の適用例として、携帯電話端末300を示している。通信機能を実現する通信部200は、送受信アンテナ201、アンテナ共用器202、受信部203、ベースバンド処理部204、音声コーデックとし用いられるDSP205、スピーカ(受話器)206、マイクロホン(送話器)207、送信部208、及び周波数シンセサイザ209等を備えている。
【0117】
また、この携帯電話端末300には、当該携帯電話端末の各部を制御する制御部220が設けられている。制御部220は、CPU221、ROM222、本実施形態の磁気ランダムアクセスメモリ(MRAM)223、及びフラッシュメモリ224がCPUバス225を介して接続されて形成されたマイクロコンピュータである。上記ROM222には、CPU221において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。MRAM223は、主に作業領域として用いられるものであり、CPU221がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部220と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ224は、携帯電話端末300の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【0118】
更に、この携帯電話端末300には、オーディオ再生処理部211、外部出力端子212、LCDコントローラ213、表示用のLCD(液晶ディスプレイ)214、及び呼び出し音を発生するリンガ215等が設けられている。上記オーディオ再生処理部211は、携帯電話端末300に入力されたオーディオ情報(あるいは後述する外部メモリ240に記憶されたオーディオ情報)を再生する。再生されたオーディオ情報は、外部出力端子212を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部211を設けることにより、オーディオ情報の再生が可能となる。上記LCDコントローラ213は、例えば上記CPU221からの表示情報をCPUバス225を介して受け取り、LCD214を制御するためのLCD制御情報に変換し、LCD214を駆動して表示を行わせる。
【0119】
上記携帯電話端末300には、インターフェース回路(I/F)231,233,235、外部メモリ240、外部メモリスロット232、キー操作部234、及び外部入出力端子236等が設けられている。上記外部メモリスロット232にはメモリカード等の外部メモリ240が挿入される。この外部メモリスロット232は、インターフェース回路(I/F)231を介してCPUバス225に接続される。このように、携帯電話端末300にスロット232を設けることにより、帯電話端末300の内部の情報を外部メモリ240に書き込んだり、あるいは外部メモリ240に記憶された情報(例えばオーディオ情報)を携帯電話端末300に入力したりすることが可能となる。上記キー操作部234は、インターフェース回路(I/F)233を介してCPUバス225に接続される。キー操作部234から入力されたキー入力情報は、例えばCPU221に伝えられる。上記外部入出力端子236は、インターフェース回路(I/F)233を介してCPUバス225に接続され、携帯電話端末300に外部から種々の情報を入力したり、あるいは携帯電話端末300から外部へ情報を出力したりする際の端子として機能する。
【0120】
なお、本適用例では、ROM222、MRAM223及びフラッシュメモリ224を用いているが、フラッシュメモリ224を磁気ランダムアクセスメモリに置き換えても良いし、更にROM222も磁気ランダムアクセスメモリに置き換えることも可能である。
【0121】
(適用例3)
図20乃至図24はそれぞれ、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す。
【0122】
MRAMカード本体400には、MRAMチップ401が内蔵されている。このカード本体400には、MRAMチップ401に対応する位置に開口部402が形成され、MRAMチップ401が露出されている。この開口部402にはシャッター403が設けられており、当該MRAMカードの携帯時にMRAMチップ401がシャッター403で保護されるようになっている。このシャッター403は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター403を開放してMRAMチップ401を露出させて行う。外部端子404はMRAMカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【0123】
図21及び図22はそれぞれ、上記MRAMカードにデータを転写するための転写装置を示している。図21はカード挿入型の転写装置の上面図、図22はその断面図である。エンドユーザの使用する第2MRAMカード450を、矢印で示すように転写装置500の挿入部510より挿入し、ストッパ520で止まるまで押し込む。このストッパ520は第1MRAM550と第2MRAMカード450を位置合わせするための部材としても働く。第2MRAMカード450が所定位置に配置されると、第1MRAMデータ書き換え制御部から外部端子530に制御信号が供給され、第1MRAM550に記憶されたデータが第2MRAMカード450に転写される。
【0124】
図23には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ520を目標に、第1MRAM550上に第2MRAMカード450をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0125】
図24には、スライド型の転写装置を示す。この転写装置は、CD−ROMドライブやDVDドライブと同様に、転写装置500に受け皿スライド560が設けられており、この受け皿スライド560が矢印で示すように移動する。受け皿スライド560が破線の位置に移動したときに第2MRAMカード450を受け皿スライド560に載置し、第2MRAMカード450を転写装置500の内部へ搬送する。ストッパ520に第2MRAMカード450の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0126】
以上第1乃至第11の実施の形態と適用例1乃至3を用いてこの発明の説明を行ったが、この発明は上記各実施の形態や適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0127】
【発明の効果】
以上説明したように、この発明によれば、読み出しマージンを大きくできる磁気ランダムアクセスメモリが得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る磁気ランダムアクセスメモリの概略構成例を示しており、磁気ランダムアクセスメモリおける読み出し動作に関係する回路部に着目し、メモリセルアレイ部とセンスアンプ部とを抽出して示す回路図。
【図2】図1に示したメモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図3】図1及び図2に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図4】この発明の第2の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図5】図4に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図6】この発明の第3の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図7】図6に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図8】この発明の第4の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図9】図8に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図10】この発明の第5の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図11】図10に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図12】この発明の第6の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図13】この発明の第7の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図14】この発明の第8の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図15】この発明の第9の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図16】この発明の第10の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図17】この発明の第11の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図18】本発明の第1乃至第11の実施形態に係るMRAMの適用例1について説明するためのもので、デジタル加入者線(DSL)用モデムのDSLデータパス部分を示すブロック図。
【図19】本発明の第1乃至第11の実施形態に係るMRAMの適用例2について説明するためのもので、携帯電話端末を示すブロック図。
【図20】本発明の第1乃至第11の実施形態に係るMRAMの適用例3について説明するためのもので、MRAMをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す上面図。
【図21】MRAMカードにデータを転写するための転写装置を示す平面図。
【図22】MRAMカードにデータを転写するための転写装置を示す断面図。
【図23】MRAMカードにデータを転写するための、はめ込み型の転写装置を示す断面図。
【図24】MRAMカードにデータを転写するための、スライド型の転写装置を示す断面図。
【図25】磁気ランダムアクセスメモリで用いられるTMR素子の構成例を示す断面図。
【図26】TMR素子におけるピン層のスピンの向きについて説明するための断面図。
【図27】TMR素子に対する書き込み動作の原理について説明するための概略図。
【図28】TMR曲線を示す図。
【図29】アステロイド曲線を示す図。
【符号の説明】
10…TMR素子、27…ゲート電極(読み出しワード線)、37…書き込みワード線、45…ビット線、48…ワード線、50…センスアンプ部(読み出し回路)、51…電流源(電流規定部)、52…MOSFET、53…オペアンプ(電圧設定部)、54…オペアンプ(比較部)、MC11〜MCmn…メモリセル(TMR素子)、WL1〜WLn…書き込みワード線、BL1〜BLm…ビット線(データ選択線)、RD…ロウデコーダ、CD…カラムデコーダ、CSG1〜CSGm…カラム選択ゲート、CSL1〜CSLm…カラム選択信号、Tr…MOSFET、D…ダイオード、Vh…MR比が印加電圧0Vのときに比べて半分になる電圧。
Claims (16)
- トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、
前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、
前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備えることを特徴とする磁気ランダムアクセスメモリ。 - トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、
前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、
前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子に印加される電圧より、少なくとも前記選択素子による電圧降下分高い電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備えることを特徴とする磁気ランダムアクセスメモリ。 - 前記メモリセルはマトリックス状に配置され、
前記各メモリセル中の選択素子の制御電極に行毎に接続されたワード線と、
前記各メモリセル中のトンネル磁気抵抗素子の一端に列毎に接続されたビット線とを更に具備し、
前記読み出し回路は、前記各メモリセルに流れる電流を規定する電流規定部と、前記ビット線における記憶情報の“1”と“0”の中間に対応する電位と前記メモリセルから読み出された電位とを比較し、記憶情報を読み出す比較部とを備えることを特徴とする請求項1または2に記載の磁気ランダムアクセスメモリ。 - 前記トンネル磁気抵抗素子は、他端が前記選択素子の電流通路の一端に複数個接続されていることを特徴とする請求項1乃至3いずれか1つの項に記載の磁気ランダムアクセスメモリ。
- 前記選択素子はMOSFETであり、前記制御電極はゲート電極であることを特徴とする請求項3または4に記載の磁気ランダムアクセスメモリ。
- 前記選択素子はバイポーラトランジスタであり、前記制御電極はベース電極であることを特徴とする請求項3または4に記載の磁気ランダムアクセスメモリ。
- 前記選択素子はダイオードであり、
前記メモリセルはマトリックス状に配置され、
前記ダイオードのカソードに行毎に接続されたワード線と、
前記各メモリセル中のトンネル磁気抵抗素子の一端に列毎に接続されたビット線とを更に具備し、
前記読み出し回路は、前記各メモリセルに流れる電流を規定する電流規定部と、前記ビット線における記憶情報の“1”と“0”の中間に対応する電位と前記メモリセルから読み出された電位とを比較し、記憶情報を読み出す比較部とを備えることを特徴とする請求項1または2に記載の磁気ランダムアクセスメモリ。 - 前記トンネル磁気抵抗素子は、他端が前記ダイオードのアノードに複数個接続されていることを特徴とする請求項7に記載の磁気ランダムアクセスメモリ。
- 前記複数個接続されているトンネル磁気抵抗素子のうち少なくとも2つは並列接続されていることを特徴とする請求項4または8に記載の磁気ランダムアクセスメモリ。
- 前記複数個接続されている前記トンネル磁気抵抗素子のうち少なくとも2つは直列接続されていることを特徴とする請求項4または8に記載の磁気ランダムアクセスメモリ。
- トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の一端に接続されたビット線と、
前記トンネル磁気抵抗素子の他端に接続されたワード線と、
前記トンネル磁気抵抗素子に読み出し電圧を印加し、前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、
前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に0Vを印加した時の抵抗変化率の実質的に半分になる電圧を印加するための電圧設定部を備えることを特徴とする磁気ランダムアクセスメモリ。 - 前記トンネル磁気抵抗素子はマトリックス状に配置され、前記読み出し回路は、前記各トンネル磁気抵抗素子に流れる電流を規定する電流規定部と、前記ビット線における記憶情報の“1”と“0”の中間に対応する電位と前記トンネル磁気抵抗素子から読み出された電位とを比較し、記憶情報を読み出す比較部とを備えることを特徴とする請求項11に記載の磁気ランダムアクセスメモリ。
- 前記ビット線は、前記トンネル磁気抵抗素子の上方に配置されることを特徴とする請求項12に記載の磁気ランダムアクセスメモリ。
- 前記ビット線は、前記トンネル磁気抵抗素子の下方に配置されることを特徴とする請求項12に記載の磁気ランダムアクセスメモリ。
- 前記ワード線は、前記トンネル磁気抵抗素子の上方に配置されることを特徴とする請求項12または14に記載の磁気ランダムアクセスメモリ。
- 前記ワード線は、前記トンネル磁気抵抗素子の下方に配置されることを特徴とする請求項12または13に記載の磁気ランダムアクセスメモリ。
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