JP4855863B2 - 磁気メモリ - Google Patents

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Description

本発明は、磁気メモリに係り、特に電流を供給することで情報を記録することが可能な磁気抵抗素子を備えた磁気メモリに関する。
近年、フラッシュメモリに代表される小型情報記憶装置においては、大容量化が望まれ、益々需要が増大している。近い将来において、携帯情報端末では、動画など大容量コンテンツの配信が予想され、高速なデータ転送が必要になる。従って、軽量で、大容量、高速転送可能な情報記憶装置の登場が必要とされる。
一方、磁気を利用したメモリである磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)において、新しい書き込み原理であるスピン注入磁化反転が、ギガビット級の大容量化の手段として注目されている(特許文献1参照)。その特徴は、磁気抵抗素子の磁化自由層に、磁化固定層によりスピン偏極させた電流を流し、その向きに応じて、磁化自由層の磁化の方向を変化させることで、特定のデータを書き込むことである。読み出しは、磁化反転が起こらない電流で、磁気抵抗素子の抵抗値の変化を検出する。この方式は、微細化、低消費電力化に対して望ましいものである。
また、この種の関連技術として、MTJメモリセルを備えるMRAMデバイスにおいて、データ読み出しを高速化する技術が開示されている(特許文献2参照)。
米国特許第5,695,864号明細書 特開2002−197852号公報
本発明は、より微細化及び大容量化が可能な磁気メモリを提供する。
本発明の一視点に係る磁気メモリは、磁化の方向が固定された磁化固定層と、磁化の向きが変化する磁化自由層と、前記磁化固定層と前記磁化自由層との間に設けられた非磁性層とを含み、かつ前記磁化自由層の磁化の方向に基づいて変化する抵抗値により情報を記録する複数の磁気抵抗素子と、前記複数の磁気抵抗素子の一端に電気的に接続されたワード線とを具備し、情報の消去は、前記ワード線からの電流誘導磁場により前記磁化自由層の磁化の方向を第1の方向に設定することで行われ、かつ複数の磁気抵抗素子に対して一括して行われ、情報の書き込みは、前記磁気抵抗素子に単方向に電流を供給し、スピン注入磁化反転により前記磁化自由層の磁化の方向を第2の方向に設定することで行われる。
本発明によれば、より微細化及び大容量化が可能な磁気メモリを提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るMRAMの構成を示す回路ブロック図である。MRAMは、メモリセルアレイ11及び電流制御回路14〜16を備えている。メモリセルアレイ11は、複数のメモリセルMCがマトリクス状に配置されて構成されている。
メモリセルアレイ11には、それぞれがロウ方向に延在するように複数のワード線WL1〜WLnが配設されている。また、メモリセルアレイ11には、それぞれがカラム方向に延在するように複数のビット線BL1〜BLmが配設されている。メモリセルアレイ11の行の選択は、ワード線WLにより行われる。メモリセルアレイ11の列の選択は、ビット線BLにより行われる。ワード線WLとビット線BLとの交差領域には、メモリセルMCが配置される。
ワード線WL1〜WLnの一端には、電流制御回路14が接続されている。ワード線WL1〜WLnの他端には、電流制御回路15が接続されている。電流制御回路14は、ワード線WL1〜WLnに電流(消去電流、書き込み電流等)を供給するために、ワード線WL1〜WLnの一端に正の電位を印加する。電流制御回路15は、ワード線WL1〜WLnに電流を供給するために、ワード線WL1〜WLnの他端に例えば接地電位を印加する。
ビット線BL1〜BLmには、電流制御回路16が接続されている。電流制御回路16は、選択されたメモリセルMCに書き込み電流等を供給するために、ビット線BL1〜BLmに接地電位を印加する。また、電流制御回路16は、非選択のメモリセルに電流が流れないように、ビット線BL1〜BLmに正の電位を印加する。電流制御回路14〜16のより具体的な構成については後述する。
メモリセルMCは、磁気抵抗素子12及びダイオード13により構成されている。磁気抵抗素子12の一端は、ワード線WLに電気的に接続されている。磁気抵抗素子12の他端は、ダイオード13のアノードに電気的に接続されている。ダイオード13のカソードは、ビット線BLに電気的に接続されている。ダイオード13は、ワード線WLから磁気抵抗素子12を介してビット線BLに向かう電流のみを流すように機能する。
図2は、図1に示した磁気抵抗素子12及びダイオード13を含むメモリセルMCの断面図である。なお、図2は、ワード線WLの延在方向に沿って切断した断面図である。
ビット線BL上には、ダイオード13が設けられている。ダイオード13は、n型半導体層13Aと、このn型半導体層13A上に設けられたp型半導体層13Bとから構成されている。n型半導体層13Aは、高濃度のn型不純物(P(リン)、As(ヒ素)等)を多結晶シリコンに導入して形成される。p型半導体層13Bは、高濃度のp型不純物(B(ホウ素)等)を多結晶シリコンに導入して形成される。
ダイオード13上には、電極17が設けられている。電極17上には、磁気抵抗素子12が設けられている。
磁気抵抗素子12は、磁化固定層(ピン層)12A、トンネルバリア層12B、磁化自由層(フリー層)12Cが順に積層された積層構造を有している。ピン層12Aは、磁化(或いはスピン)の方向が固定されている。フリー層12Cは、磁化の方向が変化(反転)する。ピン層12A及びフリー層12Cの容易磁化方向は、膜面(或いは積層面)に対して例えば平行に設定されている。
ピン層12A及びフリー層12Cには、強磁性体が用いられる。トンネルバリア層12Bには、非磁性体が用いられ、例えば絶縁体が用いられる。この絶縁体としては、MgO(酸化マグネシウム)、AlO(酸化アルミニウム)等があげられる。
磁気抵抗素子12は、ピン層12Aとフリー層12Cとの磁化の方向によって抵抗値が変化する磁気抵抗効果を有する。すなわち、ピン層12Aとフリー層12Cとの磁化の方向が反平行(反対方向)のときは、磁気抵抗素子12の抵抗値は最も大きくなる。この場合を例えばデータ“0”と規定する。一方、ピン層12Aとフリー層12Cとの磁化の方向が平行(同じ方向)のときは、磁気抵抗素子12の抵抗値は最も小さくなる。この場合を例えばデータ“1”と規定する。
磁気抵抗素子12は、スピン注入型の磁気抵抗素子である。すなわち、磁気抵抗素子12へデータ“1”を記録(情報の書き込み)する場合は、磁気抵抗素子12へ直接電流を通電することで行われる。さらに、磁気抵抗素子12は、配線を流れる電流により発生する磁場によっても情報を記録することができる。すなわち、磁気抵抗素子12へデータ“0”を記録(情報の消去)する場合は、フリー層12Cに磁場を印加することで行われる。
磁気抵抗素子12上には、ワード線WLが設けられている。なお、フリー層12Cは、ワード線WLに近い側に配置される。このような配置にすることで、ワード線WLから発生する磁場をフリー層12Cに効率よく印加することができる。ワード線WL、ビット線BL及び電極17としては、例えばCu(銅)等の金属が用いられる。
また、電流を磁場に変換する効率を向上させるために、配線の一部を磁性体で覆ったヨーク配線を使用してもよい。図3は、図2に示したワード線WLの断面図である。なお、図3の断面図は、ワード線WLの延在方向に対して垂直に切断した断面図である。
ワード線WLは、配線層18と、この配線層18の一部を覆うヨーク層19とにより構成されている。具体的には、ヨーク層19は、配線層18の底面及び両側面を覆うように設けられている。配線層18は、主に磁場を発生させる機能を有し、例えばCu(銅)等の金属が用いられる。また、ヨーク層19は、配線層18から発生する磁場を磁気抵抗素子12に効率よく集中させる機能を有する。ヨーク層19は、高透磁率を有する材料が望ましく、Ni−Fe合金等の磁性体が用いられる。
次に、メモリセルMCの情報の消去について説明する。図4は、メモリセルMCの情報の消去動作を説明するための模式図である。本実施形態では、メモリセルMCの情報の消去は、電流誘導磁場を用いて行われる。また、消去は、1つのワード線WLに接続された複数のメモリセルMCに対して一括して行われる。
電流制御回路14は、ワード線WL1の一端に正の消去電位を印加する。また、電流制御回路15は、ワード線WL1の他端に接地電位を印加する。これにより、ワード線WL1には、電流制御回路14から電流制御回路15へ向かう消去電流Ieraが供給される。すると、ワード線WL1の周囲には、消去電流Ieraの流れる方向に起因した方向の磁場が発生する。この磁場により、フリー層12Cの磁化の向きを、消去状態を表す方向に変化させる。なお、磁気抵抗素子12は、電流誘導磁場により、フリー層12Cの磁化の方向がピン層12Aの磁化の方向と反対方向に反転するように、ワード線WLの延在方向に対して配置される。
また、消去時には、ワード線WL1を流れる消去電流IeraがメモリセルMCに流れてしまわないようにする。このため、電流制御回路16は、ワード線WL1にメモリセルMCを介して接続された全てのビット線BLに、消去電位以上の電位(例えば、電源電位)を印加する。これにより、ワード線WL1に接続されたメモリセルMCのダイオード13は、逆バイアス状態に設定される。
次に、メモリセルMCへの情報の書き込みについて説明する。図5は、メモリセルMCへの情報の書き込み動作を説明するための模式図である。本実施形態では、メモリセルMCへの情報の書き込み(プログラム)は、1つのメモリセルMCを選択して個別に行われる。
書き込みは、スピン注入磁化反転によって、フリー層12Cの磁化の方向を、書き込み状態を表す方向(消去状態を表す方向と反対方向)に変化させる。具体的には、書き込みは、ワード線WLからビット線BLへ向かう書き込み電流Iprogを、磁気抵抗素子12に直接供給することで行われる。この場合、電子は、ビット線BLからワード線WLへ向かって流れる。
そして、ピン層12Aを電子が通過することで、ピン層12Aの容易磁化方向と同じ方向にスピン偏極された電子がフリー層12Cに注入される。これにより、フリー層12Cの磁化の方向は、ピン層12Aの容易磁化方向と同じ方向に揃えられる。
書き込みが行われるメモリセルMCは、ワード線WLとビット線BLとによって選択される。また、書き込み時には、非選択のメモリセルMCに誤書き込みをしないように、非選択状態のビット線BLの電位をワード線WLの電位よりも高く設定して、非選択のメモリセルMCのダイオード13を逆バイアス状態にしておく。
ワード線WL1に接続されたメモリセルMC1〜MC3のうち、1つのメモリセルMC2に情報を書き込む場合を一例として説明する。まず、電流制御回路14は、ワード線WL1の一端に、正の書き込み電位を印加する。そして、電流制御回路16は、ビット線BL2に接地電位を印加する。これにより、ワード線WL1からビット線BL2へ向かう書き込み電流IprogがメモリセルMC2に供給される。
一方、電流制御回路16は、ビット線BL1及びBL3に書き込み電位以上の電位(例えば、電源電位)を印加する。これにより、非選択のメモリセルMC1及びMC3のダイオード13は、逆バイアス状態に設定される。
また、同一のワード線WLに接続された複数のメモリセルMCに同時に情報を書き込むようにしてもよい。図6は、複数の磁気抵抗素子12への情報の同時書き込み動作を説明するための模式図である。
ワード線WL1に接続されたメモリセルMC1〜MC5のうち、2つのメモリセルMC2,MC4に同時に情報を書き込む場合を一例として説明する。まず、電流制御回路14は、ワード線WL1の一端に、正の書き込み電位を印加する。そして、電流制御回路16は、ビット線BL2及びBL4に接地電位を印加する。これにより、メモリセルMC2及びMC4にそれぞれ書き込み電流Iprogが供給される。
一方、電流制御回路16は、ビット線BL1、BL3及びBL5に書き込み電位以上の電位を印加する。これにより、非選択のメモリセルMC1、MC3及びMC5のダイオード13は、逆バイアス状態に設定される。
次に、メモリセルMCからの情報の読み出しについて説明する。図7は、メモリセルMCからの情報の読み出し動作を説明するための模式図である。
読み出しは、磁気抵抗素子12に読み出し電流Ireadを流し、この磁気抵抗素子12の抵抗値を検出することで行われる。この際、読み出し電流Ireadは、フリー層12Cの磁化反転が起こらない電流に設定される。
情報を読み出すメモリセルMCは、ワード線WLとビット線BLとによって選択される。選択状態のワード線WLを読み出し回路(図示せず)と電気的に接続し、選択状態のビット線BLを接地端子と電気的に接続する。読み出し回路は、例えば、磁気抵抗素子12に一定のバイアス電圧を加え、そのときの電流値を、参照電流値と比較することで、磁気抵抗素子12の抵抗値を判別する。
ワード線WL1に接続されたメモリセルMC1〜MC3のうち、1つのメモリセルMC2から情報を読み出す場合を一例として説明する。まず、ワード線WL1の一端は、読み出し回路に電気的に接続される。そして、電流制御回路16は、ビット線BL2に接地電位を印加する。これにより、ワード線WL1からビット線BL2へ向かう読み出し電流IreadがメモリセルMC2に供給される。一方、電流制御回路16は、非選択のメモリセルMC1及びMC3のダイオード13が逆バイアス状態になるように、ビット線BL1及びBL2に所定電位を印加する。
次に、図1に示した電流制御回路14〜16の具体的な回路構成の一例について説明する。図8は、電流制御回路14〜16の構成を示す回路ブロック図である。
電流制御回路14は、信号生成回路14A、スイッチ回路14B、電流源14Cを備えている。電流源14Cは、スイッチ回路14Bに、消去及び書き込み動作に応じた電流を供給する。電流源14Cは、書き込み電流源14C−1、消去電流源14C−2、及びスイッチ素子14C−3、14C−4を備えている。書き込み電流源14C−1は、書き込み電流を生成する。消去電流源14C−2は、消去電流を生成する。スイッチ素子14C−3及び14C−4はそれぞれ、例えばpチャネルMOS(Metal Oxide Semiconductor)トランジスタにより構成される。
pチャネルMOSトランジスタ(pMOSトランジスタ)14C−3のソース端子は、書き込み電流源14C−1に接続されている。pMOSトランジスタ14C−3のドレイン端子は、スイッチ回路14Bに接続されている。pMOSトランジスタ14C−3のゲート端子には、信号生成回路14Aから制御信号が供給される。pMOSトランジスタ14C−4のソース端子は、消去電流源14C−2に接続されている。pMOSトランジスタ14C−4のドレイン端子は、スイッチ回路14Bに接続されている。pMOSトランジスタ14C−4のゲート端子には、信号生成回路14Aから制御信号が供給される。
スイッチ回路14Bは、電流源14Cとワード線WL1〜WLnとの接続/非接続を切り替える。スイッチ回路14Bは、ワード線WL1〜WLnに対応する複数のスイッチ素子23を備えている。スイッチ素子23は、例えばpMOSトランジスタ23により構成される。pMOSトランジスタ23のソース端子は、電流源14Cに接続されている。pMOSトランジスタ23のドレイン端子は、ワード線WLに接続されている。pMOSトランジスタ23のゲート端子には、信号生成回路14Aから制御信号が供給される。
信号生成回路14Aには、ロウデコーダ21−1が接続されている。ロウデコーダ21−1は、外部から供給されるロウアドレス信号をデコードし、ワード線WLの対応する1つを選択する。そして、ロウデコーダ21−1は、デコード信号を信号生成回路14Aに供給する。
信号生成回路14Aは、ロウデコーダ21−1から供給されるデコード信号に基づいて、選択状態のワード線WLに電流源14Cを電気的に接続するための制御信号を生成する。この制御信号は、スイッチ回路14Bに供給される。また、信号生成回路14Aは、書き込み電流及び消去電流を選択するための制御信号を生成する。この制御信号は、電流源14Cに供給される。
電流制御回路15は、信号生成回路15A、スイッチ回路15B及び電流シンク(電流ドレイン)15Cを備えている。信号生成回路15Aには、ロウデコーダ21−2が接続されている。ロウデコーダ21−2は、外部から供給されるロウアドレス信号をデコードし、ワード線WLの対応する1つを選択する。そして、ロウデコーダ21−2は、デコード信号を信号生成回路15Aに供給する。
信号生成回路15Aは、ロウデコーダ21−2から供給されるデコード信号に基づいて、選択状態のワード線WLに電流シンク15Cを電気的に接続するための制御信号を生成する。この制御信号は、スイッチ回路15Bに供給される。
電流シンク15Cは、ワード線WLに流れる電流を接地端子に流す。スイッチ回路15Bは、電流シンク15Cとワード線WL1〜WLnとの接続/非接続を切り替える。
スイッチ回路15Bは、ワード線WL1〜WLnに対応する複数のスイッチ素子24を備えている。スイッチ素子24は、例えばnチャネルMOSトランジスタ(nMOSトランジスタ)24により構成される。nMOSトランジスタ24のソース端子は、電流シンク15Cに接続されている。nMOSトランジスタ24のドレイン端子は、ワード線WLに接続されている。nMOSトランジスタ24のゲート端子には、信号生成回路15Aから制御信号が供給される。
電流制御回路16は、信号生成回路16A、スイッチ回路16B、電源16C及び電流シンク16Dを備えている。信号生成回路16Aには、カラムデコーダ22が接続されている。カラムデコーダ22は、外部から供給されるカラムアドレス信号をデコードし、ビット線BLの対応する1つを選択する。そして、カラムデコーダ22は、デコード信号を信号生成回路16Aに供給する。
信号生成回路16Aは、カラムデコーダ22から供給されるデコード信号に基づいて、選択状態のビット線BLに電流シンク16Dを電気的に接続するための第1の制御信号を生成する。また、信号生成回路16Aは、カラムデコーダ22から供給されるデコード信号に基づいて、非選択状態のビット線BLに電源16Cを電気的に接続するための第2の制御信号を生成する。さらに、信号生成回路16Aは、消去動作時に、全てのビット線BLに電源16Cを電気的に接続するための第3の制御信号を生成する。これら第1乃至第3の制御信号は、スイッチ回路16Bに供給される。
電源16Cは、メモリセルMCのダイオード13を逆バイアス状態にするための所定電位(例えば、電源電位)を生成する。この所定電位は、スイッチ回路16Bに供給される。電流シンク16Dは、ビット線BLに流れる電流を接地端子に流す。
スイッチ回路16Bは、電源16Cとビット線BL1〜BLmとの接続/非接続、及び、電流シンク16Dとビット線BL1〜BLmとの接続/非接続を切り替える。スイッチ回路16Bは、ビット線BL1〜BLmに対応する複数のスイッチ素子25と、ビット線BL1〜BLmに対応する複数のスイッチ素子26とを備えている。
スイッチ素子25は、例えばpMOSトランジスタ25により構成される。pMOSトランジスタ25のソース端子は、電源16Cに接続されている。pMOSトランジスタ25のドレイン端子は、ビット線BLに接続されている。pMOSトランジスタ25のゲート端子には、信号生成回路16Aから第2の制御信号及び第3の制御信号が供給される。
スイッチ素子26は、例えばnMOSトランジスタ26により構成される。nMOSトランジスタ26のソース端子は、電流シンク16Dに接続されている。nMOSトランジスタ26のドレイン端子は、ビット線BLに接続されている。nMOSトランジスタ26のゲート端子には、信号生成回路16Aから第1の制御信号が供給される。
次に、図8のように構成されたMRAMの動作について説明する。図9は、MRAMの動作を説明する回路図である。図10は、信号生成回路14A、15A、及び16Aが生成する制御信号の内容を説明する図である。なお、図9には、ワード線WLとビット線BLとがそれぞれ2本の場合(ワード線WL1及びWL2、ビット線BL1及びBL2)を例示している。
先ず、スタンドバイ状態におけるMRAMの動作について説明する。スタンドバイ状態では、信号生成回路14Aは、ハイレベルの制御信号bPC及びbECを生成する。これらの制御信号bPC及びbECはそれぞれ、pMOSトランジスタ14C−3及び14C−4のゲート端子に供給される。これにより、pMOSトランジスタ14C−3及び14C−4はそれぞれオフする。
また、信号生成回路14Aは、ハイレベルの制御信号bRSP1及びbRSP2を生成する。これらの制御信号bRSP1及びbRSP2はそれぞれ、これに対応するpMOSトランジスタ23のゲート端子に供給される。これにより、全てのpMOSトランジスタ23がオフする。
信号生成回路15Aは、ハイレベルの制御信号RSN1及びRSN2を生成する。これらの制御信号RSN1及びRSN2はそれぞれ、これに対応するnMOSトランジスタ24のゲート端子に供給される。これにより、ワード線WL1及びWL2と電流シンク15Cとが電気的に接続される。
信号生成回路16Aは、ローレベルの制御信号CS1及びCS2を生成する。制御信号CS1は、これに対応するpMOSトランジスタ25及びnMOSトランジスタ26のゲート端子に供給される。制御信号CS2は、これに対応するpMOSトランジスタ25及びnMOSトランジスタ26のゲート端子に供給される。これにより、ビット線BL1及びBL2と電源16Cとが電気的に接続される。
スタンドバイ状態での上記のような制御により、各メモリセルMCのダイオード13は、逆バイアス状態に設定される。すなわち、全てのメモリセルMCには、電流が供給されない。
次に、メモリセルMCの情報の消去について説明する。なお、一例として、ワード線WL1に接続された2つのメモリセルの情報の消去について説明する。
信号生成回路14Aは、ハイレベルの制御信号bPC、及びローレベルの制御信号bECを生成する。これにより、pMOSトランジスタ14C−3がオフし、pMOSトランジスタ14C−4がオンする。
また、信号生成回路14Aは、ロウデコーダ21−1からのデコード信号に基づいて、選択状態のワード線WL1に接続されたpMOSトランジスタ23をオンさせるためにローレベルの制御信号bRSP1を生成する。また、信号生成回路14Aは、ロウデコーダ21−1からのデコード信号に基づいて、非選択状態のワード線WL2に接続されたpMOSトランジスタ23をオフさせるためにハイレベルの制御信号bRSP2を生成する。これにより、消去電流源14C−2とワード線WL1とが電気的に接続される。
信号生成回路15Aは、ロウデコーダ21−2からのデコード信号に基づいて、選択状態のワード線WL1に接続されたnMOSトランジスタ24をオンさせるためにハイレベルの制御信号RSN1を生成する。また、信号生成回路15Aは、ハイレベルの制御信号RSN2を生成する。これにより、ワード線WL2と電流シンク15Cとが電気的に接続される。これにより、全てのnMOSトランジスタ24がオンし、ワード線WL1及びWL2と電流シンク15Cとが電気的に接続される。
消去時での上記のような制御により、ワード線WL1にのみに消去電流Ieraを供給することができる。このようにして、選択状態のワード線WLに接続された複数のメモリセルMCの情報が一括して消去される。
ここで、消去時には、ワード線WL1を流れる消去電流IeraがメモリセルMCに流れないようにする。このため、信号生成回路16Aは、ローレベルの制御信号CS1及びCS2を生成する。これにより、ビット線BL1及びBL2と電源16Cとが電気的に接続される。この結果、ワード線WL1に接続されたメモリセルMCのダイオード13が、逆バイアス状態に設定される。
次に、メモリセルMCへの情報の書き込みについて説明する。なお、一例として、ワード線WL1及びビット線BL1に接続されたメモリセルMC1への情報の書き込みについて説明する。
信号生成回路14Aは、ローレベルの制御信号bPC、及びハイレベルの制御信号bECを生成する。これにより、pMOSトランジスタ14C−3がオンし、pMOSトランジスタ14C−4がオフする。
また、信号生成回路14Aは、ロウデコーダ21−1からのデコード信号に基づいて、選択状態のワード線WL1に接続されたpMOSトランジスタ23をオンさせるためにローレベルの制御信号bRSP1を生成する。また、信号生成回路14Aは、ロウデコーダ21−1からのデコード信号に基づいて、非選択状態のワード線WL2に接続されたpMOSトランジスタ23をオフさせるためにハイレベルの制御信号bRSP2を生成する。これにより、書き込み電流源14C−1とワード線WL1とが電気的に接続される。
信号生成回路15Aは、ロウデコーダ21−2からのデコード信号に基づいて、ローレベルの制御信号RSN1、及びハイレベルの制御信号RSN2を生成する。これにより、ワード線WL2と電流シンク15Cとが電気的に接続される。
信号生成回路16Aは、カラムデコーダ22からのデコード信号に基づいて、ハイレベルの制御信号CS1を生成する。これにより、ビット線BL1と電流シンク16Dとが電気的に接続される。
書き込み時での上記のような制御により、選択されたメモリセルMC1のみに、書き込み電流Iprogが流れる。このようにして、選択されたメモリセルMC1に情報が書き込まれる。
ここで、非選択のメモリセルMCには、書き込み電流Iprogが流れないようにする。このため、信号生成回路16Aは、非選択のビット線BL2に接続されたpMOSトランジスタ25をオンさせるためにローレベルの制御信号CS2を生成する。これにより、ビット線BL2と電源16Cとが電気的に接続される。この結果、非選択のビット線BL2に接続されたメモリセルMCのダイオード13が、逆バイアス状態に設定される。
次に、メモリセルMCからの情報の読み出しについて説明する。なお、一例として、ワード線WL1及びビット線BL1に接続されたメモリセルMC1からの情報の読み出しについて説明する。
各ワード線WLは、読み出し回路(図示せず)にも接続されている。信号生成回路14Aは、ロウデコーダ21−1からのデコード信号に基づいて、選択状態のワード線WL1と読み出し回路とを電気的に接続する。
また、信号生成回路16Aは、カラムデコーダ22からのデコード信号に基づいて、選択状態のビット線BL1に接続されたnMOSトランジスタ26をオンさせるためにハイレベルの制御信号CS1を生成する。これにより、ビット線BL1に対応するnMOSトランジスタ26がオンし、ビット線BL1が電流シンク16Dと電気的に接続される。
また、信号生成回路16Aは、非選択のビット線BL2に接続されたpMOSトランジスタ25をオンさせるためにローレベルの制御信号CS2を生成する。これにより、ビット線BL2と電源16Cとが電気的に接続される。この結果、非選択のビット線BL2に接続されたメモリセルMCのダイオード13が、逆バイアス状態に設定される。
読み出し時での上記のような制御により、選択されたメモリセルMC1のみに、読み出し電流Ireadが流れる。このようにして、選択されたメモリセルMC1から情報が読み出される。
以上詳述したように本実施形態によれば、磁気抵抗素子12とダイオード13とを用いてメモリセルMCを構成することができる。
また、複数のメモリセルの情報を一括して消去することができる。さらに、複数のメモリセルに情報を同時に書き込むことができる。これにより、消去動作及び書き込み動作を高速に行うことが可能となる。
また、メモリセルMCにトランジスタを用いていないため、トランジスタが形成される半導体基板上に磁気抵抗素子12を形成する必要がない。これにより、MRAMの横方向の微細化が可能となる。この結果、チップ面積の増加を抑えつつ、MRAMの大容量化が可能となる。
また、メモリセルMCにダイオード13を用いているため、積層構造でメモリセルMCを形成することができる。これにより、MRAMの縦方向の微細化が可能となる。この結果、MRAMの大容量化が可能となる。
(第2の実施形態)
第2の実施形態は、上記第1の実施形態においてダイオード13の向きを反対にしてMRAMを構成したものである。
図11は、本発明の第2の実施形態に係るMRAMの構成を示す回路ブロック図である。ワード線WL1〜WLnの一端には、電流制御回路14が接続されている。ワード線WL1〜WLnの他端には、電流制御回路15が接続されている。電流制御回路14は、ワード線WL1〜WLnに消去電流を供給するために、ワード線WL1〜WLnの一端に正の電位を印加する。電流制御回路15は、ワード線WL1〜WLnに消去電流を供給し、或いは選択されたメモリセルMCに書き込み電流を供給するために、ワード線WL1〜WLnの他端に例えば接地電位を印加する。
ビット線BL1〜BLmには、電流制御回路16が接続されている。電流制御回路16は、選択されたメモリセルMCに書き込み電流を供給するために、ビット線BL1〜BLmに正の電位を印加する。また、電流制御回路16は、非選択のメモリセルMCに電流が流れないように、ビット線BL1〜BLmに例えば接地電位を印加する。
メモリセルMCは、磁気抵抗素子12及びダイオード13により構成されている。磁気抵抗素子12の一端は、ワード線WLに電気的に接続されている。磁気抵抗素子12の他端は、ダイオード13のカソードに電気的に接続されている。ダイオード13のアノードは、ビット線BLに電気的に接続されている。ダイオード13は、ビット線BLから磁気抵抗素子12を介してワード線WLに向かう電流のみを流すように機能する。
図12は、図11に示した磁気抵抗素子12及びダイオード13を含むメモリセルMCの断面図である。なお、図12は、ワード線WLの延在方向に沿って切断した断面図である。
ビット線BL上には、ダイオード13が設けられている。ダイオード13は、p型半導体層13Bと、このp型半導体層13B上に設けられたn型半導体層13Aとから構成されている。
ダイオード13上には、電極17を介して磁気抵抗素子12が設けられている。磁気抵抗素子12の構成は、上記第1の実施形態と同じである。なお、フリー層12Cは、ワード線WLに近い側に配置される。
次に、メモリセルMCへの情報の書き込みについて説明する。書き込みは、スピン注入磁化反転によって、フリー層12Cの磁化の方向を、書き込み状態を表す方向(消去状態を表す方向と反対方向)に変化させる。具体的には、書き込みは、ビット線BLからワード線へ向かう書き込み電流Iprogを、磁気抵抗素子12に直接供給することで行われる。この場合、電子は、ワード線WLからビット線BLへ向かって流れる。そして、ピン層12Aにより反射されることでピン層12Aの容易磁化方向と反対方向にスピン偏極された電子が、フリー層12Cに注入される。これにより、フリー層12Cの磁化の方向は、ピン層12Aの容易磁化方向と反対方向に揃えられる。
本実施形態では、ピン層12Aとフリー層12Cとの磁化の方向が反平行の場合を、書き込み状態と規定する。従って、消去状態は、ピン層12Aとフリー層12Cとの磁化の方向が平行である。このため、磁気抵抗素子12は、電流誘導磁場により、フリー層12Cの磁化の方向がピン層12Aの磁化の方向と同じ方向に反転するように、ワード線WLの延在方向に対して配置される。
情報を書き込むメモリセルMCは、ワード線WLとビット線BLとによって選択される。電流制御回路16は、選択状態のビット線BLに正の書き込み電位を印加する。そして、電流制御回路15は、選択状態のワード線WLに接地電位を印加する。これにより、ビット線BLからワード線WLへ向かう書き込み電流Iprogが選択されたメモリセルMCに供給される。
一方、電流制御回路16は、非選択のビット線BLに書き込み電位以下の電位(例えば、接地電位)を印加する。これにより、非選択のメモリセルMCのダイオード13は、逆バイアス状態に設定される。
また、上記第1の実施形態と同様に、複数のメモリセルMCに情報を同時に書き込むようにしてもよい。
次に、メモリセルMCの情報の消去について説明する。まず、電流制御回路14,15により、選択状態のワード線WLに消去電流Ieraが供給される。また、電流制御回路16は、非選択のビット線BLに接地電位を印加する。これにより、非選択のメモリセルMCのダイオード13は、逆バイアス状態に設定される。
次に、メモリセルMCからの情報の読み出しについて説明する。情報を読み出すメモリセルMCは、ワード線WLとビット線BLとによって選択される。まず、選択状態のビット線BLは、読み出し回路に電気的に接続される。そして、選択状態のワード線WLは、接地端子と電気的に接続される。これにより、ビット線BLからワード線WLへ向かう読み出し電流IreadがメモリセルMC2に供給される。一方、電流制御回路16は、非選択のメモリセルMCのダイオード13が逆バイアス状態になるように、ビット線BLに所定電位を印加する。
次に、図11に示した電流制御回路14〜16の具体的な回路構成の一例について説明する。図13は、電流制御回路14〜16の構成を示す回路ブロック図である。
電流制御回路14は、信号生成回路14A、スイッチ回路14B及び電源14Dを備えている。電源14Dは、メモリセルMCのダイオード13を逆バイアス状態にするための所定電位(例えば、電源電位)を生成する。この電源電位は、スイッチ回路14Bに供給される。
電流制御回路15は、信号生成回路15A、スイッチ回路15B及び電流源15Dを備えている。電流源15Dは、スイッチ回路15Bに、消去及び書き込み動作に応じた電流を供給する。電流源15Dは、書き込み電流源15D−1、消去電流源15D−2、及びスイッチ素子15D−3、15D−4を備えている。書き込み電流源15D−1は、書き込み電流を生成する。消去電流源15D−2は、消去電流を生成する。スイッチ素子15D−3及び15D−4はそれぞれ、例えばnMOSトランジスタにより構成される。
nMOSトランジスタ15D−3のソース端子は、書き込み電流源15D−1に接続されている。nMOSトランジスタ15D−3のドレイン端子は、スイッチ回路15Bに接続されている。nMOSトランジスタ15D−3のゲート端子には、信号生成回路15Aから制御信号が供給される。nMOSトランジスタ15D−4のソース端子は、消去電流源15D−2に接続されている。nMOSトランジスタ15D−4のドレイン端子は、スイッチ回路15Bに接続されている。nMOSトランジスタ15D−4のゲート端子には、信号生成回路15Aから制御信号が供給される。
信号生成回路15Aは、ロウデコーダ21−2から供給されるデコード信号に基づいて、選択状態のワード線WLに電流源15Dを電気的に接続するための制御信号を生成する。この制御信号は、スイッチ回路15Bに供給される。また、信号生成回路14Aは、書き込み電流及び消去電流を選択するための制御信号を生成する。この制御信号は、電流源15Dに供給される。
電流制御回路16は、信号生成回路16A、スイッチ回路16B、電源16C及び電源16Eを備えている。電源16Cは、メモリセルMCに書き込み電流及び読み出し電流を供給するために使用される所定電位(本実施形態では、電源電位)を生成する。この電源電位は、スイッチ回路16Bに供給される。また、電源16Eは、メモリセルMCのダイオード13を逆バイアス状態にするための所定電位(本実施形態では、接地電位)を生成する。この接地電位は、スイッチ回路16Bに供給される。
信号生成回路16Aは、カラムデコーダ22から供給されるデコード信号に基づいて、選択状態のビット線BLに電源16Cを電気的に接続するための第1の制御信号を生成する。また、信号生成回路16Aは、カラムデコーダ22から供給されるデコード信号に基づいて、非選択状態のビット線BLに電源16Eを電気的に接続するための第2の制御信号を生成する。さらに、信号生成回路16Aは、消去動作時に、全てのビット線BLに電源16Eを電気的に接続するための第3の制御信号を生成する。これら第1乃至第3の制御信号は、スイッチ回路16Bに供給される。
スイッチ回路16Bは、ビット線BL1〜BLmに対応する複数のpMOSトランジスタ25と、ビット線BL1〜BLmに対応する複数のnMOSトランジスタ26とを備えている。各pMOSトランジスタ25のソース端子は、電源16Cに接続されている。各nMOSトランジスタ26のソース端子は、電源16Eに接続されている。
次に、図13のように構成されたMRAMの動作について説明する。図14は、MRAMの動作を説明する回路図である。図15は、信号生成回路14A、15A、及び16Aが生成する制御信号の内容を説明する図である。なお、図14には、ワード線WLとビット線BLとがそれぞれ2本の場合(ワード線WL1及びWL2、ビット線BL1及びBL2)を例示している。
先ず、スタンドバイ状態におけるMRAMの動作について説明する。スタンドバイ状態では、信号生成回路14Aは、ローレベルの制御信号bRSP1及びbRSP2を生成する。これらの制御信号bRSP1及びbRSP2はそれぞれ、これに対応するpMOSトランジスタ23のゲート端子に供給される。これにより、全てのpMOSトランジスタ23はオンする。これにより、ワード線WL1及びWL2と電源14Dとが電気的に接続される。
信号生成回路15Aは、ローレベルの制御信号PC及びECを生成する。これらの制御信号PC及びECはそれぞれ、nMOSトランジスタ15D−3及び15D−4のゲート端子に供給される。これにより、nMOSトランジスタ15D−3及び15D−4はそれぞれオフする。
また、信号生成回路15Aは、ローレベルの制御信号RSN1及びRSN2を生成する。これらの制御信号RSN1及びRSN2はそれぞれ、これに対応するnMOSトランジスタ24のゲート端子に供給される。
信号生成回路16Aは、ハイレベルの制御信号bCS1及びbCS2を生成する。制御信号bCS1は、これに対応するpMOSトランジスタ25及びnMOSトランジスタ26のゲート端子に供給される。制御信号bCS2は、これに対応するpMOSトランジスタ25及びnMOSトランジスタ26のゲート端子に供給される。これにより、ビット線BL1及びBL2と電源16Eとが電気的に接続される。
スタンドバイ状態での上記のような制御により、各メモリセルMCのダイオード13は、逆バイアス状態に設定される。すなわち、全てのメモリセルMCには、電流が供給されない。
次に、メモリセルMCの情報の消去について説明する。なお、一例として、ワード線WL1に接続された2つのメモリセルの情報の消去について説明する。
信号生成回路14Aは、ローレベルの制御信号bRSP1及びbRSP2を生成する。これらの制御信号bRSP1及びbRSP2はそれぞれ、これに対応するpMOSトランジスタ23のゲート端子に供給される。これにより、ワード線WL1及びWL2と電源14Dとが電気的に接続される。
信号生成回路15Aは、ローレベルの制御信号PC、及びハイレベルの制御信号ECを生成する。これにより、nMOSトランジスタ15D−3がオフし、nMOSトランジスタ15D−4がオンする。
また、信号生成回路15Aは、ロウデコーダ21−2からのデコード信号に基づいて、選択状態のワード線WL1に接続されたnMOSトランジスタ24をオンさせるためにハイレベルの制御信号RSN1を生成する。また、信号生成回路15Aは、ロウデコーダ21−2からのデコード信号に基づいて、非選択状態のワード線WL2に接続されたnMOSトランジスタ24をオフさせるためにローレベルの制御信号RSN2を生成する。これにより、消去電流源15D−2とワード線WL1とが電気的に接続される。
消去時での上記のような制御により、ワード線WL1にのみに消去電流Ieraを供給することができる。このようにして、選択状態のワード線WLに接続された複数のメモリセルMCの情報が一括して消去される。
ここで、消去時には、ワード線WL1を流れる消去電流IeraがメモリセルMCに流れないようにする。このため、信号生成回路16Aは、ハイレベルの制御信号bCS1及びbCS2を生成する。これにより、ビット線BL1及びBL2と電源16Eとが電気的に接続される。この結果、ワード線WL1に接続されたメモリセルMCのダイオード13が、逆バイアス状態に設定される。
次に、メモリセルMCへの情報の書き込みについて説明する。なお、一例として、ワード線WL1及びビット線BL1に接続されたメモリセルMC1への情報の書き込みについて説明する。
信号生成回路14Aは、ハイレベルの制御信号bRSP1、及びローレベルの制御信号bRSP2を生成する。これらの制御信号bRSP1及びbRSP2はそれぞれ、これに対応するpMOSトランジスタ23のゲート端子に供給される。これにより、ワード線WL2と電源14Dとが電気的に接続される。
信号生成回路15Aは、ハイレベルの制御信号PC、及びローレベルの制御信号ECを生成する。これにより、nMOSトランジスタ15D−3がオンし、nMOSトランジスタ15D−4がオフする。
また、信号生成回路15Aは、ロウデコーダ21−2からのデコード信号に基づいて、選択状態のワード線WL1に接続されたnMOSトランジスタ24をオンさせるためにハイレベルの制御信号RSN1を生成する。また、信号生成回路15Aは、ロウデコーダ21−2からのデコード信号に基づいて、非選択状態のワード線WL2に接続されたnMOSトランジスタ24をオフさせるためにローレベルの制御信号bRSP2を生成する。これにより、書き込み電流源15D−1とワード線WL1とが電気的に接続される。
信号生成回路16Aは、カラムデコーダ22からのデコード信号に基づいて、ローレベルの制御信号bCS1を生成する。これにより、ビット線BL1と電源16Cとが電気的に接続される。
書き込み時での上記のような制御により、選択されたメモリセルMC1のみに、書き込み電流Iprogが流れる。このようにして、選択されたメモリセルMC1に情報が書き込まれる。
ここで、非選択のメモリセルMCには、書き込み電流Iprogが流れないようにする。このため、信号生成回路16Aは、非選択のビット線BL2に接続されたnMOSトランジスタ26をオンさせるためにハイレベルの制御信号bCS2を生成する。これにより、ビット線BL2と電源16Eとが電気的に接続される。この結果、非選択のビット線BL2に接続されたメモリセルMCのダイオード13が、逆バイアス状態に設定される。
次に、メモリセルMCからの情報の読み出しについて説明する。なお、一例として、ワード線WL1及びビット線BL1に接続されたメモリセルMC1からの情報の読み出しについて説明する。
各ワード線WLは、読み出し回路(図示せず)にも接続されている。信号生成回路15Aは、ロウデコーダ21−2からのデコード信号に基づいて、選択状態のワード線WL1と読み出し回路とを電気的に接続する。
信号生成回路14Aは、ハイレベルの制御信号bRSP1、及びローレベルの制御信号bRSP2を生成する。これらの制御信号bRSP1及びbRSP2はそれぞれ、これに対応するpMOSトランジスタ23のゲート端子に供給される。これにより、ワード線WL2と電源14Dとが電気的に接続される。
信号生成回路16Aは、カラムデコーダ22からのデコード信号に基づいて、選択状態のビット線BL1に接続されたpOSトランジスタ25をオンさせるためにローレベルの制御信号bCS1を生成する。これにより、ビット線BL1に対応するpMOSトランジスタ25がオンし、ビット線BL1が電源16Cと電気的に接続される。
また、信号生成回路16Aは、非選択のビット線BL2に接続されたnMOSトランジスタ26をオンさせるためにハイレベルの制御信号bCS2を生成する。これにより、ビット線BL2と電源16Eとが電気的に接続される。この結果、非選択のビット線BL2に接続されたメモリセルMCのダイオード13が、逆バイアス状態に設定される。
読み出し時での上記のような制御により、選択されたメモリセルMC1のみに、読み出し電流Ireadが流れる。このようにして、選択されたメモリセルMC1から情報が読み出される。
以上詳述したように本実施形態によれば、上記第1の実施形態と比べて、ダイオード13の接続を反対にした場合でもMRAMを構成することができる。その他の効果は、上記第1の実施形態と同じである。
(第3の実施形態)
第3の実施形態は、上記第1の実施形態のMRAMを基本構成とし、磁気抵抗素子とダイオードとからなるメモリセルを2層に配置したものである。
図16は、本発明の第3の実施形態に係るMRAMの構成を示す回路ブロック図である。MRAMは、第1のメモリセルアレイ11−1と第2のメモリセルアレイ11−2とを備えている。第1のメモリセルアレイ11−1は、複数のメモリセルMC−1がマトリクス状に配置されて構成されている。第2のメモリセルアレイ11−2は、複数のメモリセルMC−2がマトリクス状に配置されて構成されている。
メモリセルMC−1は、磁気抵抗素子12−1及びダイオード13−1により構成されている。メモリセルMC−2は、磁気抵抗素子12−2及びダイオード13−2により構成されている。
メモリセルMC−1とメモリセルMC−2とは、ワード線WLを共用している。すなわち、磁気抵抗素子12−1の一端は、ワード線WLに電気的に接続されている。また、磁気抵抗素子12−2の一端も、ワード線WLに電気的に接続されている。
複数のビット線BL−1は、第1のメモリセルアレイ11−1の複数の列に対応して設けられている。複数のビット線BL−2は、第2のメモリセルアレイ11−2の複数の列に対応して設けられている。ダイオード13−1のカソードは、ビット線BL−1に電気的に接続されている。ダイオード13−2のカソードは、ビット線BL−2に電気的に接続されている。
図17は、図16に示したメモリセルMC−1及びMC−2の断面図である。なお、図17は、ワード線WLの延在方向に沿って切断した断面図である。
ビット線BL−1上には、ダイオード13−1が設けられている。ダイオード13−1は、n型半導体層13Aと、このn型半導体層13A上に設けられたp型半導体層13Bとから構成されている。
ダイオード13−1上には、電極17を介して磁気抵抗素子12−1が設けられている。磁気抵抗素子12−1上には、ワード線WLが設けられている。ワード線WL上には、磁気抵抗素子12−2が設けられている。磁気抵抗素子12−2のフリー層12Cは、ワード線WLに近い側に配置される。
磁気抵抗素子12−2上には、電極17を介してダイオード13−2が設けられている。ダイオード13−2は、p型半導体層13Bと、このp型半導体層13B上に設けられたn型半導体層13Aとから構成されている。ダイオード13−2上には、ビット線BL−2が設けられている。
図16に示すように、複数のビット線BL−1には、電流制御回路16−1が接続されている。複数のビット線BL−2には、電流制御回路16−2が接続されている。電流制御回路16−1は、信号生成回路16A−1、スイッチ回路16B−1、電源16C−1及び電流シンク16D−1を備えている。電流制御回路16−2は、信号生成回路16A−2、スイッチ回路16B−2、電源16C−2及び電流シンク16D−2を備えている。電流制御回路16−1、16−2の動作は、上記第1の実施形態で示した電流制御回路16と同じである。
電流制御回路16−1には、カラムデコーダ22−1が接続されている。電流制御回路16−2には、カラムデコーダ22−2が接続されている。カラムデコーダ22−1、22−2はそれぞれ、カラムアドレス信号をデコードし、このデコード信号を電流制御回路16−1、16−2に供給する。
このように、上記第1の実施形態のMRAMを基本構成として、磁気抵抗素子とダイオードとから構成されるメモリセルを2層に配置することができる。すなわち、メモリセルアレイ11−2をメモリセルアレイ11−1の上に積層することができる。このため、上記第1の実施形態と比べて、チップ面積を増加させずに、記憶容量を2倍にすることが可能となる。
(第4の実施形態)
第4の実施形態は、上記第2の実施形態のMRAMを基本構成とし、磁気抵抗素子とダイオードとからなるメモリセルを2層に配置したものである。
図18は、本発明の第4の実施形態に係るMRAMの構成を示す回路ブロック図である。複数のビット線BL−1には、電流制御回路16−1が接続されている。複数のビット線BL−2には、電流制御回路16−2が接続されている。電流制御回路16−1は、信号生成回路16A−1、スイッチ回路16B−1、電源16C−1及び電源16E−1を備えている。電流制御回路16−2は、信号生成回路16A−2、スイッチ回路16B−2、電源16C−2及び電源16E−2を備えている。電流制御回路16−1、16−2の動作は、上記第2の実施形態で示した電流制御回路16と同じである。
図19は、図18に示したメモリセルMC−1及びMC−2の断面図である。なお、図19は、ワード線WLの延在方向に沿って切断した断面図である。
ビット線BL−1上には、ダイオード13−1が設けられている。ダイオード13−1は、p型半導体層13Bと、このp型半導体層13B上に設けられたn型半導体層13Aとから構成されている。
ダイオード13−1上には、電極17を介して磁気抵抗素子12−1が設けられている。磁気抵抗素子12−1上には、ワード線WLが設けられている。ワード線WL上には、磁気抵抗素子12−2が設けられている。磁気抵抗素子12−2のフリー層12Cは、ワード線WLに近い側に配置される。
磁気抵抗素子12−2上には、電極17を介してダイオード13−2が設けられている。ダイオード13−2は、n型半導体層13Aと、このn型半導体層13A上に設けられたp型半導体層13Bとから構成されている。ダイオード13−2上には、ビット線BL−2が設けられている。
このように、上記第2の実施形態のMRAMを基本構成として、磁気抵抗素子とダイオードとから構成されるメモリセルを2層に配置することができる。
(第5の実施形態)
第5の実施形態は、メモリセルMCに含まれるダイオードに換えてトランジスタを用いてMRAMを構成している。
図20は、本発明の第5の実施形態に係るMRAMの構成を示す回路ブロック図である。ワード線WL1〜WLnの一端には、電流制御回路14が接続されている。ワード線WL1〜WLnの他端には、電流制御回路15が接続されている。電流制御回路14は、ワード線WL1〜WLnに消去電流及び書き込み電流を供給するために、ワード線WL1〜WLnの一端に正の電位を印加する。電流制御回路15は、ワード線WL1〜WLnに消去電流を供給するために、ワード線WL1〜WLnの他端に例えば接地電位を印加する。
ビット線BL1〜BLmには、信号生成回路32が接続されている。信号生成回路32は、書き込み及び読み出し時に、選択状態のビット線BLを活性化するための制御信号を生成する。
メモリセルMCは、磁気抵抗素子12及び選択トランジスタ31により構成されている。選択トランジスタ31は、例えばnMOSトランジスタにより構成される。選択トランジスタ31は、磁気抵抗素子12と接地端子との接続/非接続を切り替える。
磁気抵抗素子12の一端は、ワード線WLに電気的に接続されている。磁気抵抗素子12の他端は、選択トランジスタ31のドレイン端子に電気的に接続されている。選択トランジスタ31のゲート端子は、ビット線BLに電気的に接続されている。選択トランジスタ31のソース端子は、接地されている。
図21は、図20に示した磁気抵抗素子12及び選択トランジスタ31を含むメモリセルMCの断面図である。なお、図21は、ワード線WLの延在方向に沿って切断した断面図である。
p型半導体基板41内には、ソース領域42及びドレイン領域43が設けられている。半導体基板41としては、例えばSi(シリコン)が用いられる。ソース領域42及びドレイン領域43はそれぞれ、シリコン内に高濃度のn不純物を導入して形成されたn拡散領域により構成される。
p型半導体基板41上でソース領域42及びドレイン領域43間には、ゲート絶縁膜44を介してゲート電極45が設けられている。ゲート電極45は、ビット線BLに対応する。ゲート絶縁膜44としては、例えばシリコン酸化膜が用いられる。ゲート電極45としては、例えば多結晶シリコンが用いられる。
ドレイン領域43上には、ビアプラグ46を介して磁気抵抗素子12が設けられている。磁気抵抗素子12上には、ワード線WLが設けられている。ソース領域42上には、ビアプラグ47を介して、接地電位が印加される配線層48が設けられている。ビアプラグ46,47及び配線層48としては、例えばCu(銅)が用いられる。また、p型半導体基板41とワード線WLとの間は、例えばシリコン酸化膜からなる層間絶縁層で満たされている。
次に、メモリセルMCの情報の消去について説明する。消去時、電流制御回路14、15は、選択状態のワード線WLに消去電流Ieraを供給する。この時、信号生成回路32は、全ビット線BLにローレベルの制御信号を供給する。すると、選択トランジスタ31は、オフする。これにより、消去電流IeraがメモリセルMCに流れるのを防ぐことができる。
次に、メモリセルMCへの情報の書き込みについて説明する。情報を書き込むメモリセルMCは、ワード線WLとビット線BLとによって選択される。
信号生成回路32は、選択状態のビット線BLを活性化(ハイレベル)する。これにより、選択されたメモリセルMCの選択トランジスタ31がオンし、磁気抵抗素子12の他端が接地端子に接続される。電流制御回路14は、選択ワード線WLに正の書き込み電位を印加する。この結果、選択されたメモリセルMCに書き込み電流Iprogが供給される。また、同一のワード線WLに接続された複数のメモリセルMCに同時に情報を書き込むようにしてもよい。
次に、メモリセルMCからの情報の読み出しについて説明する。情報を読み出すメモリセルMCは、ワード線WLとビット線BLとによって選択される。
選択状態のワード線WLを読み出し回路(図示せず)と電気的に接続する。また、信号生成回路32は、選択状態のビット線BLを活性化(ハイレベル)し、非選択のビット線BLを非活性化(ローレベル)する。これにより、選択されたメモリセルMCの選択トランジスタ31がオンし、磁気抵抗素子12の他端が接地端子に接続される。この結果、選択されたメモリセルMCに読み出し電流Ireadが供給される。
次に、図20に示した電流制御回路14,15の具体的な回路構成の一例について説明する。図22は、電流制御回路14,15の構成を示す回路ブロック図である。
電流制御回路14は、信号生成回路14A、スイッチ回路14B及び電流源14Cを備えている。電流源14Cは、スイッチ回路14Bに、消去動作及び書き込み動作に応じた電流を供給する。
電流制御回路15は、信号生成回路15A、スイッチ回路15B及び電流シンク15Cを備えている。消去時、電流シンク15Cは、ワード線WLに流れる電流を接地端子に流す。
信号生成回路32は、カラムデコーダ22から供給されたデコード信号に基づいて、選択状態のビット線BLを活性化(ハイレベル)する。
次に、図22に示すように構成されたMRAMの動作について説明する。まず、メモリセルMCの情報の消去について説明する。
まず、選択状態のワード線WLの一端が電流源14Cに電気的に接続され、選択状態のワード線WLの他端が電流シンク15Cと電気的に接続される。さらに、消去時には、ワード線WLを流れる消去電流IeraがメモリセルMCに流れてしまわないようにする。このため、信号生成回路32は、全てのビット線BLを非活性化(ローレベル)する。
この結果、選択状態のワード線WLに、消去電流Ieraが流れる。このようにして、選択状態のワード線WLに接続された複数のメモリセルMCの情報が一括して消去される。
次に、メモリセルMCへの情報の書き込みについて説明する。まず、選択状態のワード線WLが電流源14Cと電気的に接続される。信号生成回路32は、カラムデコーダ22からのデコード信号に基づいて、選択状態のビット線BLを活性化(ハイレベル)する。
また、非選択のメモリセルMCには、書き込み電流Iprogが流れないようにする。このため、信号生成回路32は、非選択のビット線BLを非活性化(ローレベル)する。この結果、選択されたメモリセルMCのみに、書き込み電流Iprogが流れる。このようにして、選択されたメモリセルMCに情報が書き込まれる。
以上詳述したように本実施形態によれば、選択トランジスタ31を用いてメモリセルMCを構成することができる。また、上記第1の実施形態に比べて、ビット線BLを制御する回路を簡略化することができる。
また、消去動作及び書き込み動作を高速に行うことができ、かつ、MRAMの大容量化が可能となる。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第1の実施形態に係るMRAMの構成を示す回路ブロック図。 図1に示した磁気抵抗素子12及びダイオード13を含むメモリセルMCの断面図。 図2に示したワード線WLの断面図。 メモリセルMCの情報の消去動作を説明するための模式図。 メモリセルMCへの情報の書き込み動作を説明するための模式図。 複数の磁気抵抗素子12への情報の同時書き込み動作を説明するための模式図。 メモリセルMCからの情報の読み出し動作を説明するための模式図。 第1の実施形態に係る電流制御回路14〜16の構成を示す回路ブロック図。 第1の実施形態に係るMRAMの動作を説明する回路図。 信号生成回路14A、15A、及び16Aが生成する制御信号の内容を説明する図。 本発明の第2の実施形態に係るMRAMの構成を示す回路ブロック図。 図11に示した磁気抵抗素子12及びダイオード13を含むメモリセルMCの断面図。 第2の実施形態に係る電流制御回路14〜16の構成を示す回路ブロック図。 第2の実施形態に係るMRAMの動作を説明する回路図。 信号生成回路14A、15A、及び16Aが生成する制御信号の内容を説明する図。 本発明の第3の実施形態に係るMRAMの構成を示す回路ブロック図。 図16に示したメモリセルMC−1及びMC−2の断面図。 本発明の第4の実施形態に係るMRAMの構成を示す回路ブロック図。 図18に示したメモリセルMC−1及びMC−2の断面図。 本発明の第5の実施形態に係るMRAMの構成を示す回路ブロック図。 図20に示した磁気抵抗素子12及び選択トランジスタ31を含むメモリセルMCの断面図。 第5の実施形態に係る電流制御回路14,15の構成を示す回路ブロック図。
符号の説明
MC…メモリセル、WL…ワード線、BL…ビット線、11,11−1,11−2…メモリセルアレイ、12…磁気抵抗素子、12A…磁化固定層(ピン層)、12B…トンネルバリア層、12C…磁化自由層(フリー層)、13…ダイオード、13A…n型半導体層、13B…p型半導体層、14〜16…電流制御回路、14A,15A,16A,32…信号生成回路、14B,15B,16B…スイッチ回路、14C…電流源、14D…電源、15C…電流シンク、15D…電流源、16C…電源、16D…電流シンク、16E…電源、17…電極、18…配線層、19…ヨーク層、21…ロウデコーダ、22…カラムデコーダ、23,24,25,26…スイッチ素子、31…選択トランジスタ、41…p型半導体基板、42…ソース領域、43…ドレイン領域、44…ゲート絶縁膜、45…ゲート電極、46,47…ビアプラグ、48…配線層。

Claims (5)

  1. 磁化の方向が固定された磁化固定層と、磁化の向きが変化する磁化自由層と、前記磁化固定層と前記磁化自由層との間に設けられた非磁性層とを含み、かつ前記磁化自由層の磁化の方向に基づいて変化する抵抗値により情報を記録する複数の磁気抵抗素子と、
    前記複数の磁気抵抗素子の一端に電気的に接続されたワード線と
    を具備し、
    情報の消去は、前記ワード線からの電流誘導磁場により前記磁化自由層の磁化の方向を第1の方向に設定することで行われ、かつ複数の磁気抵抗素子に対して一括して行われ、
    情報の書き込みは、前記磁気抵抗素子に単方向に電流を供給し、スピン注入磁化反転により前記磁化自由層の磁化の方向を第2の方向に設定することで行われることを特徴とする磁気メモリ。
  2. 前記複数の磁気抵抗素子の他端に電気的に接続され、かつ前記磁気抵抗素子に流れる電流の向きを設定する複数のダイオードをさらに具備することを特徴とする請求項1に記載の磁気メモリ。
  3. 前記複数の磁気抵抗素子の他端にソース端子或いはドレイン端子が接続された複数の選択トランジスタをさらに具備することを特徴とする請求項1に記載の磁気メモリ。
  4. 前記磁気抵抗素子は、ワード線を介して積層されることを特徴とする請求項1又は2に記載の磁気メモリ。
  5. 前記ワード線は、金属層と、この金属層を覆う磁性層とを含むことを特徴とする請求項1乃至4のいずれかに記載の磁気メモリ。
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