JP4855863B2 - 磁気メモリ - Google Patents

磁気メモリ Download PDF

Info

Publication number
JP4855863B2
JP4855863B2 JP2006217331A JP2006217331A JP4855863B2 JP 4855863 B2 JP4855863 B2 JP 4855863B2 JP 2006217331 A JP2006217331 A JP 2006217331A JP 2006217331 A JP2006217331 A JP 2006217331A JP 4855863 B2 JP4855863 B2 JP 4855863B2
Authority
JP
Japan
Prior art keywords
current
word line
memory cell
magnetization
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006217331A
Other languages
English (en)
Other versions
JP2008041217A (ja
Inventor
善寛 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006217331A priority Critical patent/JP4855863B2/ja
Priority to US11/743,241 priority patent/US7668005B2/en
Publication of JP2008041217A publication Critical patent/JP2008041217A/ja
Application granted granted Critical
Publication of JP4855863B2 publication Critical patent/JP4855863B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/933—Spintronics or quantum computing
    • Y10S977/935—Spin dependent tunnel, SDT, junction, e.g. tunneling magnetoresistance, TMR

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明は、磁気メモリに係り、特に電流を供給することで情報を記録することが可能な磁気抵抗素子を備えた磁気メモリに関する。
近年、フラッシュメモリに代表される小型情報記憶装置においては、大容量化が望まれ、益々需要が増大している。近い将来において、携帯情報端末では、動画など大容量コンテンツの配信が予想され、高速なデータ転送が必要になる。従って、軽量で、大容量、高速転送可能な情報記憶装置の登場が必要とされる。
一方、磁気を利用したメモリである磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）において、新しい書き込み原理であるスピン注入磁化反転が、ギガビット級の大容量化の手段として注目されている（特許文献１参照）。その特徴は、磁気抵抗素子の磁化自由層に、磁化固定層によりスピン偏極させた電流を流し、その向きに応じて、磁化自由層の磁化の方向を変化させることで、特定のデータを書き込むことである。読み出しは、磁化反転が起こらない電流で、磁気抵抗素子の抵抗値の変化を検出する。この方式は、微細化、低消費電力化に対して望ましいものである。
また、この種の関連技術として、ＭＴＪメモリセルを備えるＭＲＡＭデバイスにおいて、データ読み出しを高速化する技術が開示されている（特許文献２参照）。
米国特許第５，６９５，８６４号明細書 特開２００２−１９７８５２号公報
本発明は、より微細化及び大容量化が可能な磁気メモリを提供する。
本発明の一視点に係る磁気メモリは、磁化の方向が固定された磁化固定層と、磁化の向きが変化する磁化自由層と、前記磁化固定層と前記磁化自由層との間に設けられた非磁性層とを含み、かつ前記磁化自由層の磁化の方向に基づいて変化する抵抗値により情報を記録する複数の磁気抵抗素子と、前記複数の磁気抵抗素子の一端に電気的に接続されたワード線とを具備し、情報の消去は、前記ワード線からの電流誘導磁場により前記磁化自由層の磁化の方向を第１の方向に設定することで行われ、かつ複数の磁気抵抗素子に対して一括して行われ、情報の書き込みは、前記磁気抵抗素子に単方向に電流を供給し、スピン注入磁化反転により前記磁化自由層の磁化の方向を第２の方向に設定することで行われる。
本発明によれば、より微細化及び大容量化が可能な磁気メモリを提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＲＡＭの構成を示す回路ブロック図である。ＭＲＡＭは、メモリセルアレイ１１及び電流制御回路１４〜１６を備えている。メモリセルアレイ１１は、複数のメモリセルＭＣがマトリクス状に配置されて構成されている。
メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬ１〜ＷＬｎが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線ＢＬ１〜ＢＬｍが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線ＢＬにより行われる。ワード線ＷＬとビット線ＢＬとの交差領域には、メモリセルＭＣが配置される。
ワード線ＷＬ１〜ＷＬｎの一端には、電流制御回路１４が接続されている。ワード線ＷＬ１〜ＷＬｎの他端には、電流制御回路１５が接続されている。電流制御回路１４は、ワード線ＷＬ１〜ＷＬｎに電流（消去電流、書き込み電流等）を供給するために、ワード線ＷＬ１〜ＷＬｎの一端に正の電位を印加する。電流制御回路１５は、ワード線ＷＬ１〜ＷＬｎに電流を供給するために、ワード線ＷＬ１〜ＷＬｎの他端に例えば接地電位を印加する。
ビット線ＢＬ１〜ＢＬｍには、電流制御回路１６が接続されている。電流制御回路１６は、選択されたメモリセルＭＣに書き込み電流等を供給するために、ビット線ＢＬ１〜ＢＬｍに接地電位を印加する。また、電流制御回路１６は、非選択のメモリセルに電流が流れないように、ビット線ＢＬ１〜ＢＬｍに正の電位を印加する。電流制御回路１４〜１６のより具体的な構成については後述する。
メモリセルＭＣは、磁気抵抗素子１２及びダイオード１３により構成されている。磁気抵抗素子１２の一端は、ワード線ＷＬに電気的に接続されている。磁気抵抗素子１２の他端は、ダイオード１３のアノードに電気的に接続されている。ダイオード１３のカソードは、ビット線ＢＬに電気的に接続されている。ダイオード１３は、ワード線ＷＬから磁気抵抗素子１２を介してビット線ＢＬに向かう電流のみを流すように機能する。
図２は、図１に示した磁気抵抗素子１２及びダイオード１３を含むメモリセルＭＣの断面図である。なお、図２は、ワード線ＷＬの延在方向に沿って切断した断面図である。
ビット線ＢＬ上には、ダイオード１３が設けられている。ダイオード１３は、ｎ＋型半導体層１３Ａと、このｎ＋型半導体層１３Ａ上に設けられたｐ＋型半導体層１３Ｂとから構成されている。ｎ＋型半導体層１３Ａは、高濃度のｎ＋型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を多結晶シリコンに導入して形成される。ｐ＋型半導体層１３Ｂは、高濃度のｐ＋型不純物（Ｂ（ホウ素）等）を多結晶シリコンに導入して形成される。
ダイオード１３上には、電極１７が設けられている。電極１７上には、磁気抵抗素子１２が設けられている。
磁気抵抗素子１２は、磁化固定層（ピン層）１２Ａ、トンネルバリア層１２Ｂ、磁化自由層（フリー層）１２Ｃが順に積層された積層構造を有している。ピン層１２Ａは、磁化（或いはスピン）の方向が固定されている。フリー層１２Ｃは、磁化の方向が変化（反転）する。ピン層１２Ａ及びフリー層１２Ｃの容易磁化方向は、膜面（或いは積層面）に対して例えば平行に設定されている。
ピン層１２Ａ及びフリー層１２Ｃには、強磁性体が用いられる。トンネルバリア層１２Ｂには、非磁性体が用いられ、例えば絶縁体が用いられる。この絶縁体としては、ＭｇＯ（酸化マグネシウム）、ＡｌＯｘ（酸化アルミニウム）等があげられる。
磁気抵抗素子１２は、ピン層１２Ａとフリー層１２Ｃとの磁化の方向によって抵抗値が変化する磁気抵抗効果を有する。すなわち、ピン層１２Ａとフリー層１２Ｃとの磁化の方向が反平行（反対方向）のときは、磁気抵抗素子１２の抵抗値は最も大きくなる。この場合を例えばデータ“０”と規定する。一方、ピン層１２Ａとフリー層１２Ｃとの磁化の方向が平行（同じ方向）のときは、磁気抵抗素子１２の抵抗値は最も小さくなる。この場合を例えばデータ“１”と規定する。
磁気抵抗素子１２は、スピン注入型の磁気抵抗素子である。すなわち、磁気抵抗素子１２へデータ“１”を記録（情報の書き込み）する場合は、磁気抵抗素子１２へ直接電流を通電することで行われる。さらに、磁気抵抗素子１２は、配線を流れる電流により発生する磁場によっても情報を記録することができる。すなわち、磁気抵抗素子１２へデータ“０”を記録（情報の消去）する場合は、フリー層１２Ｃに磁場を印加することで行われる。
磁気抵抗素子１２上には、ワード線ＷＬが設けられている。なお、フリー層１２Ｃは、ワード線ＷＬに近い側に配置される。このような配置にすることで、ワード線ＷＬから発生する磁場をフリー層１２Ｃに効率よく印加することができる。ワード線ＷＬ、ビット線ＢＬ及び電極１７としては、例えばＣｕ（銅）等の金属が用いられる。
また、電流を磁場に変換する効率を向上させるために、配線の一部を磁性体で覆ったヨーク配線を使用してもよい。図３は、図２に示したワード線ＷＬの断面図である。なお、図３の断面図は、ワード線ＷＬの延在方向に対して垂直に切断した断面図である。
ワード線ＷＬは、配線層１８と、この配線層１８の一部を覆うヨーク層１９とにより構成されている。具体的には、ヨーク層１９は、配線層１８の底面及び両側面を覆うように設けられている。配線層１８は、主に磁場を発生させる機能を有し、例えばＣｕ（銅）等の金属が用いられる。また、ヨーク層１９は、配線層１８から発生する磁場を磁気抵抗素子１２に効率よく集中させる機能を有する。ヨーク層１９は、高透磁率を有する材料が望ましく、Ｎｉ−Ｆｅ合金等の磁性体が用いられる。
次に、メモリセルＭＣの情報の消去について説明する。図４は、メモリセルＭＣの情報の消去動作を説明するための模式図である。本実施形態では、メモリセルＭＣの情報の消去は、電流誘導磁場を用いて行われる。また、消去は、１つのワード線ＷＬに接続された複数のメモリセルＭＣに対して一括して行われる。
電流制御回路１４は、ワード線ＷＬ１の一端に正の消去電位を印加する。また、電流制御回路１５は、ワード線ＷＬ１の他端に接地電位を印加する。これにより、ワード線ＷＬ１には、電流制御回路１４から電流制御回路１５へ向かう消去電流Ｉeraが供給される。すると、ワード線ＷＬ１の周囲には、消去電流Ｉeraの流れる方向に起因した方向の磁場が発生する。この磁場により、フリー層１２Ｃの磁化の向きを、消去状態を表す方向に変化させる。なお、磁気抵抗素子１２は、電流誘導磁場により、フリー層１２Ｃの磁化の方向がピン層１２Ａの磁化の方向と反対方向に反転するように、ワード線ＷＬの延在方向に対して配置される。
また、消去時には、ワード線ＷＬ１を流れる消去電流ＩeraがメモリセルＭＣに流れてしまわないようにする。このため、電流制御回路１６は、ワード線ＷＬ１にメモリセルＭＣを介して接続された全てのビット線ＢＬに、消去電位以上の電位（例えば、電源電位）を印加する。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣのダイオード１３は、逆バイアス状態に設定される。
次に、メモリセルＭＣへの情報の書き込みについて説明する。図５は、メモリセルＭＣへの情報の書き込み動作を説明するための模式図である。本実施形態では、メモリセルＭＣへの情報の書き込み（プログラム）は、１つのメモリセルＭＣを選択して個別に行われる。
書き込みは、スピン注入磁化反転によって、フリー層１２Ｃの磁化の方向を、書き込み状態を表す方向（消去状態を表す方向と反対方向）に変化させる。具体的には、書き込みは、ワード線ＷＬからビット線ＢＬへ向かう書き込み電流Ｉprogを、磁気抵抗素子１２に直接供給することで行われる。この場合、電子は、ビット線ＢＬからワード線ＷＬへ向かって流れる。
そして、ピン層１２Ａを電子が通過することで、ピン層１２Ａの容易磁化方向と同じ方向にスピン偏極された電子がフリー層１２Ｃに注入される。これにより、フリー層１２Ｃの磁化の方向は、ピン層１２Ａの容易磁化方向と同じ方向に揃えられる。
書き込みが行われるメモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって選択される。また、書き込み時には、非選択のメモリセルＭＣに誤書き込みをしないように、非選択状態のビット線ＢＬの電位をワード線ＷＬの電位よりも高く設定して、非選択のメモリセルＭＣのダイオード１３を逆バイアス状態にしておく。
ワード線ＷＬ１に接続されたメモリセルＭＣ１〜ＭＣ３のうち、１つのメモリセルＭＣ２に情報を書き込む場合を一例として説明する。まず、電流制御回路１４は、ワード線ＷＬ１の一端に、正の書き込み電位を印加する。そして、電流制御回路１６は、ビット線ＢＬ２に接地電位を印加する。これにより、ワード線ＷＬ１からビット線ＢＬ２へ向かう書き込み電流ＩprogがメモリセルＭＣ２に供給される。
一方、電流制御回路１６は、ビット線ＢＬ１及びＢＬ３に書き込み電位以上の電位（例えば、電源電位）を印加する。これにより、非選択のメモリセルＭＣ１及びＭＣ３のダイオード１３は、逆バイアス状態に設定される。
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣに同時に情報を書き込むようにしてもよい。図６は、複数の磁気抵抗素子１２への情報の同時書き込み動作を説明するための模式図である。
ワード線ＷＬ１に接続されたメモリセルＭＣ１〜ＭＣ５のうち、２つのメモリセルＭＣ２，ＭＣ４に同時に情報を書き込む場合を一例として説明する。まず、電流制御回路１４は、ワード線ＷＬ１の一端に、正の書き込み電位を印加する。そして、電流制御回路１６は、ビット線ＢＬ２及びＢＬ４に接地電位を印加する。これにより、メモリセルＭＣ２及びＭＣ４にそれぞれ書き込み電流Ｉprogが供給される。
一方、電流制御回路１６は、ビット線ＢＬ１、ＢＬ３及びＢＬ５に書き込み電位以上の電位を印加する。これにより、非選択のメモリセルＭＣ１、ＭＣ３及びＭＣ５のダイオード１３は、逆バイアス状態に設定される。
次に、メモリセルＭＣからの情報の読み出しについて説明する。図７は、メモリセルＭＣからの情報の読み出し動作を説明するための模式図である。
読み出しは、磁気抵抗素子１２に読み出し電流Ｉreadを流し、この磁気抵抗素子１２の抵抗値を検出することで行われる。この際、読み出し電流Ｉreadは、フリー層１２Ｃの磁化反転が起こらない電流に設定される。
情報を読み出すメモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって選択される。選択状態のワード線ＷＬを読み出し回路（図示せず）と電気的に接続し、選択状態のビット線ＢＬを接地端子と電気的に接続する。読み出し回路は、例えば、磁気抵抗素子１２に一定のバイアス電圧を加え、そのときの電流値を、参照電流値と比較することで、磁気抵抗素子１２の抵抗値を判別する。
ワード線ＷＬ１に接続されたメモリセルＭＣ１〜ＭＣ３のうち、１つのメモリセルＭＣ２から情報を読み出す場合を一例として説明する。まず、ワード線ＷＬ１の一端は、読み出し回路に電気的に接続される。そして、電流制御回路１６は、ビット線ＢＬ２に接地電位を印加する。これにより、ワード線ＷＬ１からビット線ＢＬ２へ向かう読み出し電流ＩreadがメモリセルＭＣ２に供給される。一方、電流制御回路１６は、非選択のメモリセルＭＣ１及びＭＣ３のダイオード１３が逆バイアス状態になるように、ビット線ＢＬ１及びＢＬ２に所定電位を印加する。
次に、図１に示した電流制御回路１４〜１６の具体的な回路構成の一例について説明する。図８は、電流制御回路１４〜１６の構成を示す回路ブロック図である。
電流制御回路１４は、信号生成回路１４Ａ、スイッチ回路１４Ｂ、電流源１４Ｃを備えている。電流源１４Ｃは、スイッチ回路１４Ｂに、消去及び書き込み動作に応じた電流を供給する。電流源１４Ｃは、書き込み電流源１４Ｃ−１、消去電流源１４Ｃ−２、及びスイッチ素子１４Ｃ−３、１４Ｃ−４を備えている。書き込み電流源１４Ｃ−１は、書き込み電流を生成する。消去電流源１４Ｃ−２は、消去電流を生成する。スイッチ素子１４Ｃ−３及び１４Ｃ−４はそれぞれ、例えばｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成される。
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１４Ｃ−３のソース端子は、書き込み電流源１４Ｃ−１に接続されている。ｐＭＯＳトランジスタ１４Ｃ−３のドレイン端子は、スイッチ回路１４Ｂに接続されている。ｐＭＯＳトランジスタ１４Ｃ−３のゲート端子には、信号生成回路１４Ａから制御信号が供給される。ｐＭＯＳトランジスタ１４Ｃ−４のソース端子は、消去電流源１４Ｃ−２に接続されている。ｐＭＯＳトランジスタ１４Ｃ−４のドレイン端子は、スイッチ回路１４Ｂに接続されている。ｐＭＯＳトランジスタ１４Ｃ−４のゲート端子には、信号生成回路１４Ａから制御信号が供給される。
スイッチ回路１４Ｂは、電流源１４Ｃとワード線ＷＬ１〜ＷＬｎとの接続／非接続を切り替える。スイッチ回路１４Ｂは、ワード線ＷＬ１〜ＷＬｎに対応する複数のスイッチ素子２３を備えている。スイッチ素子２３は、例えばｐＭＯＳトランジスタ２３により構成される。ｐＭＯＳトランジスタ２３のソース端子は、電流源１４Ｃに接続されている。ｐＭＯＳトランジスタ２３のドレイン端子は、ワード線ＷＬに接続されている。ｐＭＯＳトランジスタ２３のゲート端子には、信号生成回路１４Ａから制御信号が供給される。
信号生成回路１４Ａには、ロウデコーダ２１−１が接続されている。ロウデコーダ２１−１は、外部から供給されるロウアドレス信号をデコードし、ワード線ＷＬの対応する１つを選択する。そして、ロウデコーダ２１−１は、デコード信号を信号生成回路１４Ａに供給する。
信号生成回路１４Ａは、ロウデコーダ２１−１から供給されるデコード信号に基づいて、選択状態のワード線ＷＬに電流源１４Ｃを電気的に接続するための制御信号を生成する。この制御信号は、スイッチ回路１４Ｂに供給される。また、信号生成回路１４Ａは、書き込み電流及び消去電流を選択するための制御信号を生成する。この制御信号は、電流源１４Ｃに供給される。
電流制御回路１５は、信号生成回路１５Ａ、スイッチ回路１５Ｂ及び電流シンク（電流ドレイン）１５Ｃを備えている。信号生成回路１５Ａには、ロウデコーダ２１−２が接続されている。ロウデコーダ２１−２は、外部から供給されるロウアドレス信号をデコードし、ワード線ＷＬの対応する１つを選択する。そして、ロウデコーダ２１−２は、デコード信号を信号生成回路１５Ａに供給する。
信号生成回路１５Ａは、ロウデコーダ２１−２から供給されるデコード信号に基づいて、選択状態のワード線ＷＬに電流シンク１５Ｃを電気的に接続するための制御信号を生成する。この制御信号は、スイッチ回路１５Ｂに供給される。
電流シンク１５Ｃは、ワード線ＷＬに流れる電流を接地端子に流す。スイッチ回路１５Ｂは、電流シンク１５Ｃとワード線ＷＬ１〜ＷＬｎとの接続／非接続を切り替える。
スイッチ回路１５Ｂは、ワード線ＷＬ１〜ＷＬｎに対応する複数のスイッチ素子２４を備えている。スイッチ素子２４は、例えばｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジスタ）２４により構成される。ｎＭＯＳトランジスタ２４のソース端子は、電流シンク１５Ｃに接続されている。ｎＭＯＳトランジスタ２４のドレイン端子は、ワード線ＷＬに接続されている。ｎＭＯＳトランジスタ２４のゲート端子には、信号生成回路１５Ａから制御信号が供給される。
電流制御回路１６は、信号生成回路１６Ａ、スイッチ回路１６Ｂ、電源１６Ｃ及び電流シンク１６Ｄを備えている。信号生成回路１６Ａには、カラムデコーダ２２が接続されている。カラムデコーダ２２は、外部から供給されるカラムアドレス信号をデコードし、ビット線ＢＬの対応する１つを選択する。そして、カラムデコーダ２２は、デコード信号を信号生成回路１６Ａに供給する。
信号生成回路１６Ａは、カラムデコーダ２２から供給されるデコード信号に基づいて、選択状態のビット線ＢＬに電流シンク１６Ｄを電気的に接続するための第１の制御信号を生成する。また、信号生成回路１６Ａは、カラムデコーダ２２から供給されるデコード信号に基づいて、非選択状態のビット線ＢＬに電源１６Ｃを電気的に接続するための第２の制御信号を生成する。さらに、信号生成回路１６Ａは、消去動作時に、全てのビット線ＢＬに電源１６Ｃを電気的に接続するための第３の制御信号を生成する。これら第１乃至第３の制御信号は、スイッチ回路１６Ｂに供給される。
電源１６Ｃは、メモリセルＭＣのダイオード１３を逆バイアス状態にするための所定電位（例えば、電源電位）を生成する。この所定電位は、スイッチ回路１６Ｂに供給される。電流シンク１６Ｄは、ビット線ＢＬに流れる電流を接地端子に流す。
スイッチ回路１６Ｂは、電源１６Ｃとビット線ＢＬ１〜ＢＬｍとの接続／非接続、及び、電流シンク１６Ｄとビット線ＢＬ１〜ＢＬｍとの接続／非接続を切り替える。スイッチ回路１６Ｂは、ビット線ＢＬ１〜ＢＬｍに対応する複数のスイッチ素子２５と、ビット線ＢＬ１〜ＢＬｍに対応する複数のスイッチ素子２６とを備えている。
スイッチ素子２５は、例えばｐＭＯＳトランジスタ２５により構成される。ｐＭＯＳトランジスタ２５のソース端子は、電源１６Ｃに接続されている。ｐＭＯＳトランジスタ２５のドレイン端子は、ビット線ＢＬに接続されている。ｐＭＯＳトランジスタ２５のゲート端子には、信号生成回路１６Ａから第２の制御信号及び第３の制御信号が供給される。
スイッチ素子２６は、例えばｎＭＯＳトランジスタ２６により構成される。ｎＭＯＳトランジスタ２６のソース端子は、電流シンク１６Ｄに接続されている。ｎＭＯＳトランジスタ２６のドレイン端子は、ビット線ＢＬに接続されている。ｎＭＯＳトランジスタ２６のゲート端子には、信号生成回路１６Ａから第１の制御信号が供給される。
次に、図８のように構成されたＭＲＡＭの動作について説明する。図９は、ＭＲＡＭの動作を説明する回路図である。図１０は、信号生成回路１４Ａ、１５Ａ、及び１６Ａが生成する制御信号の内容を説明する図である。なお、図９には、ワード線ＷＬとビット線ＢＬとがそれぞれ２本の場合（ワード線ＷＬ１及びＷＬ２、ビット線ＢＬ１及びＢＬ２）を例示している。
先ず、スタンドバイ状態におけるＭＲＡＭの動作について説明する。スタンドバイ状態では、信号生成回路１４Ａは、ハイレベルの制御信号ｂＰＣ及びｂＥＣを生成する。これらの制御信号ｂＰＣ及びｂＥＣはそれぞれ、ｐＭＯＳトランジスタ１４Ｃ−３及び１４Ｃ−４のゲート端子に供給される。これにより、ｐＭＯＳトランジスタ１４Ｃ−３及び１４Ｃ−４はそれぞれオフする。
また、信号生成回路１４Ａは、ハイレベルの制御信号ｂＲＳＰ１及びｂＲＳＰ２を生成する。これらの制御信号ｂＲＳＰ１及びｂＲＳＰ２はそれぞれ、これに対応するｐＭＯＳトランジスタ２３のゲート端子に供給される。これにより、全てのｐＭＯＳトランジスタ２３がオフする。
信号生成回路１５Ａは、ハイレベルの制御信号ＲＳＮ１及びＲＳＮ２を生成する。これらの制御信号ＲＳＮ１及びＲＳＮ２はそれぞれ、これに対応するｎＭＯＳトランジスタ２４のゲート端子に供給される。これにより、ワード線ＷＬ１及びＷＬ２と電流シンク１５Ｃとが電気的に接続される。
信号生成回路１６Ａは、ローレベルの制御信号ＣＳ１及びＣＳ２を生成する。制御信号ＣＳ１は、これに対応するｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６のゲート端子に供給される。制御信号ＣＳ２は、これに対応するｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６のゲート端子に供給される。これにより、ビット線ＢＬ１及びＢＬ２と電源１６Ｃとが電気的に接続される。
スタンドバイ状態での上記のような制御により、各メモリセルＭＣのダイオード１３は、逆バイアス状態に設定される。すなわち、全てのメモリセルＭＣには、電流が供給されない。
次に、メモリセルＭＣの情報の消去について説明する。なお、一例として、ワード線ＷＬ１に接続された２つのメモリセルの情報の消去について説明する。
信号生成回路１４Ａは、ハイレベルの制御信号ｂＰＣ、及びローレベルの制御信号ｂＥＣを生成する。これにより、ｐＭＯＳトランジスタ１４Ｃ−３がオフし、ｐＭＯＳトランジスタ１４Ｃ−４がオンする。
また、信号生成回路１４Ａは、ロウデコーダ２１−１からのデコード信号に基づいて、選択状態のワード線ＷＬ１に接続されたｐＭＯＳトランジスタ２３をオンさせるためにローレベルの制御信号ｂＲＳＰ１を生成する。また、信号生成回路１４Ａは、ロウデコーダ２１−１からのデコード信号に基づいて、非選択状態のワード線ＷＬ２に接続されたｐＭＯＳトランジスタ２３をオフさせるためにハイレベルの制御信号ｂＲＳＰ２を生成する。これにより、消去電流源１４Ｃ−２とワード線ＷＬ１とが電気的に接続される。
信号生成回路１５Ａは、ロウデコーダ２１−２からのデコード信号に基づいて、選択状態のワード線ＷＬ１に接続されたｎＭＯＳトランジスタ２４をオンさせるためにハイレベルの制御信号ＲＳＮ１を生成する。また、信号生成回路１５Ａは、ハイレベルの制御信号ＲＳＮ２を生成する。これにより、ワード線ＷＬ２と電流シンク１５Ｃとが電気的に接続される。これにより、全てのｎＭＯＳトランジスタ２４がオンし、ワード線ＷＬ１及びＷＬ２と電流シンク１５Ｃとが電気的に接続される。
消去時での上記のような制御により、ワード線ＷＬ１にのみに消去電流Ｉeraを供給することができる。このようにして、選択状態のワード線ＷＬに接続された複数のメモリセルＭＣの情報が一括して消去される。
ここで、消去時には、ワード線ＷＬ１を流れる消去電流ＩeraがメモリセルＭＣに流れないようにする。このため、信号生成回路１６Ａは、ローレベルの制御信号ＣＳ１及びＣＳ２を生成する。これにより、ビット線ＢＬ１及びＢＬ２と電源１６Ｃとが電気的に接続される。この結果、ワード線ＷＬ１に接続されたメモリセルＭＣのダイオード１３が、逆バイアス状態に設定される。
次に、メモリセルＭＣへの情報の書き込みについて説明する。なお、一例として、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣ１への情報の書き込みについて説明する。
信号生成回路１４Ａは、ローレベルの制御信号ｂＰＣ、及びハイレベルの制御信号ｂＥＣを生成する。これにより、ｐＭＯＳトランジスタ１４Ｃ−３がオンし、ｐＭＯＳトランジスタ１４Ｃ−４がオフする。
また、信号生成回路１４Ａは、ロウデコーダ２１−１からのデコード信号に基づいて、選択状態のワード線ＷＬ１に接続されたｐＭＯＳトランジスタ２３をオンさせるためにローレベルの制御信号ｂＲＳＰ１を生成する。また、信号生成回路１４Ａは、ロウデコーダ２１−１からのデコード信号に基づいて、非選択状態のワード線ＷＬ２に接続されたｐＭＯＳトランジスタ２３をオフさせるためにハイレベルの制御信号ｂＲＳＰ２を生成する。これにより、書き込み電流源１４Ｃ−１とワード線ＷＬ１とが電気的に接続される。
信号生成回路１５Ａは、ロウデコーダ２１−２からのデコード信号に基づいて、ローレベルの制御信号ＲＳＮ１、及びハイレベルの制御信号ＲＳＮ２を生成する。これにより、ワード線ＷＬ２と電流シンク１５Ｃとが電気的に接続される。
信号生成回路１６Ａは、カラムデコーダ２２からのデコード信号に基づいて、ハイレベルの制御信号ＣＳ１を生成する。これにより、ビット線ＢＬ１と電流シンク１６Ｄとが電気的に接続される。
書き込み時での上記のような制御により、選択されたメモリセルＭＣ１のみに、書き込み電流Ｉprogが流れる。このようにして、選択されたメモリセルＭＣ１に情報が書き込まれる。
ここで、非選択のメモリセルＭＣには、書き込み電流Ｉprogが流れないようにする。このため、信号生成回路１６Ａは、非選択のビット線ＢＬ２に接続されたｐＭＯＳトランジスタ２５をオンさせるためにローレベルの制御信号ＣＳ２を生成する。これにより、ビット線ＢＬ２と電源１６Ｃとが電気的に接続される。この結果、非選択のビット線ＢＬ２に接続されたメモリセルＭＣのダイオード１３が、逆バイアス状態に設定される。
次に、メモリセルＭＣからの情報の読み出しについて説明する。なお、一例として、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣ１からの情報の読み出しについて説明する。
各ワード線ＷＬは、読み出し回路（図示せず）にも接続されている。信号生成回路１４Ａは、ロウデコーダ２１−１からのデコード信号に基づいて、選択状態のワード線ＷＬ１と読み出し回路とを電気的に接続する。
また、信号生成回路１６Ａは、カラムデコーダ２２からのデコード信号に基づいて、選択状態のビット線ＢＬ１に接続されたｎＭＯＳトランジスタ２６をオンさせるためにハイレベルの制御信号ＣＳ１を生成する。これにより、ビット線ＢＬ１に対応するｎＭＯＳトランジスタ２６がオンし、ビット線ＢＬ１が電流シンク１６Ｄと電気的に接続される。
また、信号生成回路１６Ａは、非選択のビット線ＢＬ２に接続されたｐＭＯＳトランジスタ２５をオンさせるためにローレベルの制御信号ＣＳ２を生成する。これにより、ビット線ＢＬ２と電源１６Ｃとが電気的に接続される。この結果、非選択のビット線ＢＬ２に接続されたメモリセルＭＣのダイオード１３が、逆バイアス状態に設定される。
読み出し時での上記のような制御により、選択されたメモリセルＭＣ１のみに、読み出し電流Ｉreadが流れる。このようにして、選択されたメモリセルＭＣ１から情報が読み出される。
以上詳述したように本実施形態によれば、磁気抵抗素子１２とダイオード１３とを用いてメモリセルＭＣを構成することができる。
また、複数のメモリセルの情報を一括して消去することができる。さらに、複数のメモリセルに情報を同時に書き込むことができる。これにより、消去動作及び書き込み動作を高速に行うことが可能となる。
また、メモリセルＭＣにトランジスタを用いていないため、トランジスタが形成される半導体基板上に磁気抵抗素子１２を形成する必要がない。これにより、ＭＲＡＭの横方向の微細化が可能となる。この結果、チップ面積の増加を抑えつつ、ＭＲＡＭの大容量化が可能となる。
また、メモリセルＭＣにダイオード１３を用いているため、積層構造でメモリセルＭＣを形成することができる。これにより、ＭＲＡＭの縦方向の微細化が可能となる。この結果、ＭＲＡＭの大容量化が可能となる。
（第２の実施形態）
第２の実施形態は、上記第１の実施形態においてダイオード１３の向きを反対にしてＭＲＡＭを構成したものである。
図１１は、本発明の第２の実施形態に係るＭＲＡＭの構成を示す回路ブロック図である。ワード線ＷＬ１〜ＷＬｎの一端には、電流制御回路１４が接続されている。ワード線ＷＬ１〜ＷＬｎの他端には、電流制御回路１５が接続されている。電流制御回路１４は、ワード線ＷＬ１〜ＷＬｎに消去電流を供給するために、ワード線ＷＬ１〜ＷＬｎの一端に正の電位を印加する。電流制御回路１５は、ワード線ＷＬ１〜ＷＬｎに消去電流を供給し、或いは選択されたメモリセルＭＣに書き込み電流を供給するために、ワード線ＷＬ１〜ＷＬｎの他端に例えば接地電位を印加する。
ビット線ＢＬ１〜ＢＬｍには、電流制御回路１６が接続されている。電流制御回路１６は、選択されたメモリセルＭＣに書き込み電流を供給するために、ビット線ＢＬ１〜ＢＬｍに正の電位を印加する。また、電流制御回路１６は、非選択のメモリセルＭＣに電流が流れないように、ビット線ＢＬ１〜ＢＬｍに例えば接地電位を印加する。
メモリセルＭＣは、磁気抵抗素子１２及びダイオード１３により構成されている。磁気抵抗素子１２の一端は、ワード線ＷＬに電気的に接続されている。磁気抵抗素子１２の他端は、ダイオード１３のカソードに電気的に接続されている。ダイオード１３のアノードは、ビット線ＢＬに電気的に接続されている。ダイオード１３は、ビット線ＢＬから磁気抵抗素子１２を介してワード線ＷＬに向かう電流のみを流すように機能する。
図１２は、図１１に示した磁気抵抗素子１２及びダイオード１３を含むメモリセルＭＣの断面図である。なお、図１２は、ワード線ＷＬの延在方向に沿って切断した断面図である。
ビット線ＢＬ上には、ダイオード１３が設けられている。ダイオード１３は、ｐ＋型半導体層１３Ｂと、このｐ＋型半導体層１３Ｂ上に設けられたｎ＋型半導体層１３Ａとから構成されている。
ダイオード１３上には、電極１７を介して磁気抵抗素子１２が設けられている。磁気抵抗素子１２の構成は、上記第１の実施形態と同じである。なお、フリー層１２Ｃは、ワード線ＷＬに近い側に配置される。
次に、メモリセルＭＣへの情報の書き込みについて説明する。書き込みは、スピン注入磁化反転によって、フリー層１２Ｃの磁化の方向を、書き込み状態を表す方向（消去状態を表す方向と反対方向）に変化させる。具体的には、書き込みは、ビット線ＢＬからワード線へ向かう書き込み電流Ｉprogを、磁気抵抗素子１２に直接供給することで行われる。この場合、電子は、ワード線ＷＬからビット線ＢＬへ向かって流れる。そして、ピン層１２Ａにより反射されることでピン層１２Ａの容易磁化方向と反対方向にスピン偏極された電子が、フリー層１２Ｃに注入される。これにより、フリー層１２Ｃの磁化の方向は、ピン層１２Ａの容易磁化方向と反対方向に揃えられる。
本実施形態では、ピン層１２Ａとフリー層１２Ｃとの磁化の方向が反平行の場合を、書き込み状態と規定する。従って、消去状態は、ピン層１２Ａとフリー層１２Ｃとの磁化の方向が平行である。このため、磁気抵抗素子１２は、電流誘導磁場により、フリー層１２Ｃの磁化の方向がピン層１２Ａの磁化の方向と同じ方向に反転するように、ワード線ＷＬの延在方向に対して配置される。
情報を書き込むメモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって選択される。電流制御回路１６は、選択状態のビット線ＢＬに正の書き込み電位を印加する。そして、電流制御回路１５は、選択状態のワード線ＷＬに接地電位を印加する。これにより、ビット線ＢＬからワード線ＷＬへ向かう書き込み電流Ｉprogが選択されたメモリセルＭＣに供給される。
一方、電流制御回路１６は、非選択のビット線ＢＬに書き込み電位以下の電位（例えば、接地電位）を印加する。これにより、非選択のメモリセルＭＣのダイオード１３は、逆バイアス状態に設定される。
また、上記第１の実施形態と同様に、複数のメモリセルＭＣに情報を同時に書き込むようにしてもよい。
次に、メモリセルＭＣの情報の消去について説明する。まず、電流制御回路１４，１５により、選択状態のワード線ＷＬに消去電流Ｉeraが供給される。また、電流制御回路１６は、非選択のビット線ＢＬに接地電位を印加する。これにより、非選択のメモリセルＭＣのダイオード１３は、逆バイアス状態に設定される。
次に、メモリセルＭＣからの情報の読み出しについて説明する。情報を読み出すメモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって選択される。まず、選択状態のビット線ＢＬは、読み出し回路に電気的に接続される。そして、選択状態のワード線ＷＬは、接地端子と電気的に接続される。これにより、ビット線ＢＬからワード線ＷＬへ向かう読み出し電流ＩreadがメモリセルＭＣ２に供給される。一方、電流制御回路１６は、非選択のメモリセルＭＣのダイオード１３が逆バイアス状態になるように、ビット線ＢＬに所定電位を印加する。
次に、図１１に示した電流制御回路１４〜１６の具体的な回路構成の一例について説明する。図１３は、電流制御回路１４〜１６の構成を示す回路ブロック図である。
電流制御回路１４は、信号生成回路１４Ａ、スイッチ回路１４Ｂ及び電源１４Ｄを備えている。電源１４Ｄは、メモリセルＭＣのダイオード１３を逆バイアス状態にするための所定電位（例えば、電源電位）を生成する。この電源電位は、スイッチ回路１４Ｂに供給される。
電流制御回路１５は、信号生成回路１５Ａ、スイッチ回路１５Ｂ及び電流源１５Ｄを備えている。電流源１５Ｄは、スイッチ回路１５Ｂに、消去及び書き込み動作に応じた電流を供給する。電流源１５Ｄは、書き込み電流源１５Ｄ−１、消去電流源１５Ｄ−２、及びスイッチ素子１５Ｄ−３、１５Ｄ−４を備えている。書き込み電流源１５Ｄ−１は、書き込み電流を生成する。消去電流源１５Ｄ−２は、消去電流を生成する。スイッチ素子１５Ｄ−３及び１５Ｄ−４はそれぞれ、例えばｎＭＯＳトランジスタにより構成される。
ｎＭＯＳトランジスタ１５Ｄ−３のソース端子は、書き込み電流源１５Ｄ−１に接続されている。ｎＭＯＳトランジスタ１５Ｄ−３のドレイン端子は、スイッチ回路１５Ｂに接続されている。ｎＭＯＳトランジスタ１５Ｄ−３のゲート端子には、信号生成回路１５Ａから制御信号が供給される。ｎＭＯＳトランジスタ１５Ｄ−４のソース端子は、消去電流源１５Ｄ−２に接続されている。ｎＭＯＳトランジスタ１５Ｄ−４のドレイン端子は、スイッチ回路１５Ｂに接続されている。ｎＭＯＳトランジスタ１５Ｄ−４のゲート端子には、信号生成回路１５Ａから制御信号が供給される。
信号生成回路１５Ａは、ロウデコーダ２１−２から供給されるデコード信号に基づいて、選択状態のワード線ＷＬに電流源１５Ｄを電気的に接続するための制御信号を生成する。この制御信号は、スイッチ回路１５Ｂに供給される。また、信号生成回路１４Ａは、書き込み電流及び消去電流を選択するための制御信号を生成する。この制御信号は、電流源１５Ｄに供給される。
電流制御回路１６は、信号生成回路１６Ａ、スイッチ回路１６Ｂ、電源１６Ｃ及び電源１６Ｅを備えている。電源１６Ｃは、メモリセルＭＣに書き込み電流及び読み出し電流を供給するために使用される所定電位（本実施形態では、電源電位）を生成する。この電源電位は、スイッチ回路１６Ｂに供給される。また、電源１６Ｅは、メモリセルＭＣのダイオード１３を逆バイアス状態にするための所定電位（本実施形態では、接地電位）を生成する。この接地電位は、スイッチ回路１６Ｂに供給される。
信号生成回路１６Ａは、カラムデコーダ２２から供給されるデコード信号に基づいて、選択状態のビット線ＢＬに電源１６Ｃを電気的に接続するための第１の制御信号を生成する。また、信号生成回路１６Ａは、カラムデコーダ２２から供給されるデコード信号に基づいて、非選択状態のビット線ＢＬに電源１６Ｅを電気的に接続するための第２の制御信号を生成する。さらに、信号生成回路１６Ａは、消去動作時に、全てのビット線ＢＬに電源１６Ｅを電気的に接続するための第３の制御信号を生成する。これら第１乃至第３の制御信号は、スイッチ回路１６Ｂに供給される。
スイッチ回路１６Ｂは、ビット線ＢＬ１〜ＢＬｍに対応する複数のｐＭＯＳトランジスタ２５と、ビット線ＢＬ１〜ＢＬｍに対応する複数のｎＭＯＳトランジスタ２６とを備えている。各ｐＭＯＳトランジスタ２５のソース端子は、電源１６Ｃに接続されている。各ｎＭＯＳトランジスタ２６のソース端子は、電源１６Ｅに接続されている。
次に、図１３のように構成されたＭＲＡＭの動作について説明する。図１４は、ＭＲＡＭの動作を説明する回路図である。図１５は、信号生成回路１４Ａ、１５Ａ、及び１６Ａが生成する制御信号の内容を説明する図である。なお、図１４には、ワード線ＷＬとビット線ＢＬとがそれぞれ２本の場合（ワード線ＷＬ１及びＷＬ２、ビット線ＢＬ１及びＢＬ２）を例示している。
先ず、スタンドバイ状態におけるＭＲＡＭの動作について説明する。スタンドバイ状態では、信号生成回路１４Ａは、ローレベルの制御信号ｂＲＳＰ１及びｂＲＳＰ２を生成する。これらの制御信号ｂＲＳＰ１及びｂＲＳＰ２はそれぞれ、これに対応するｐＭＯＳトランジスタ２３のゲート端子に供給される。これにより、全てのｐＭＯＳトランジスタ２３はオンする。これにより、ワード線ＷＬ１及びＷＬ２と電源１４Ｄとが電気的に接続される。
信号生成回路１５Ａは、ローレベルの制御信号ＰＣ及びＥＣを生成する。これらの制御信号ＰＣ及びＥＣはそれぞれ、ｎＭＯＳトランジスタ１５Ｄ−３及び１５Ｄ−４のゲート端子に供給される。これにより、ｎＭＯＳトランジスタ１５Ｄ−３及び１５Ｄ−４はそれぞれオフする。
また、信号生成回路１５Ａは、ローレベルの制御信号ＲＳＮ１及びＲＳＮ２を生成する。これらの制御信号ＲＳＮ１及びＲＳＮ２はそれぞれ、これに対応するｎＭＯＳトランジスタ２４のゲート端子に供給される。
信号生成回路１６Ａは、ハイレベルの制御信号ｂＣＳ１及びｂＣＳ２を生成する。制御信号ｂＣＳ１は、これに対応するｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６のゲート端子に供給される。制御信号ｂＣＳ２は、これに対応するｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２６のゲート端子に供給される。これにより、ビット線ＢＬ１及びＢＬ２と電源１６Ｅとが電気的に接続される。
スタンドバイ状態での上記のような制御により、各メモリセルＭＣのダイオード１３は、逆バイアス状態に設定される。すなわち、全てのメモリセルＭＣには、電流が供給されない。
次に、メモリセルＭＣの情報の消去について説明する。なお、一例として、ワード線ＷＬ１に接続された２つのメモリセルの情報の消去について説明する。
信号生成回路１４Ａは、ローレベルの制御信号ｂＲＳＰ１及びｂＲＳＰ２を生成する。これらの制御信号ｂＲＳＰ１及びｂＲＳＰ２はそれぞれ、これに対応するｐＭＯＳトランジスタ２３のゲート端子に供給される。これにより、ワード線ＷＬ１及びＷＬ２と電源１４Ｄとが電気的に接続される。
信号生成回路１５Ａは、ローレベルの制御信号ＰＣ、及びハイレベルの制御信号ＥＣを生成する。これにより、ｎＭＯＳトランジスタ１５Ｄ−３がオフし、ｎＭＯＳトランジスタ１５Ｄ−４がオンする。
また、信号生成回路１５Ａは、ロウデコーダ２１−２からのデコード信号に基づいて、選択状態のワード線ＷＬ１に接続されたｎＭＯＳトランジスタ２４をオンさせるためにハイレベルの制御信号ＲＳＮ１を生成する。また、信号生成回路１５Ａは、ロウデコーダ２１−２からのデコード信号に基づいて、非選択状態のワード線ＷＬ２に接続されたｎＭＯＳトランジスタ２４をオフさせるためにローレベルの制御信号ＲＳＮ２を生成する。これにより、消去電流源１５Ｄ−２とワード線ＷＬ１とが電気的に接続される。
消去時での上記のような制御により、ワード線ＷＬ１にのみに消去電流Ｉeraを供給することができる。このようにして、選択状態のワード線ＷＬに接続された複数のメモリセルＭＣの情報が一括して消去される。
ここで、消去時には、ワード線ＷＬ１を流れる消去電流ＩeraがメモリセルＭＣに流れないようにする。このため、信号生成回路１６Ａは、ハイレベルの制御信号ｂＣＳ１及びｂＣＳ２を生成する。これにより、ビット線ＢＬ１及びＢＬ２と電源１６Ｅとが電気的に接続される。この結果、ワード線ＷＬ１に接続されたメモリセルＭＣのダイオード１３が、逆バイアス状態に設定される。
次に、メモリセルＭＣへの情報の書き込みについて説明する。なお、一例として、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣ１への情報の書き込みについて説明する。
信号生成回路１４Ａは、ハイレベルの制御信号ｂＲＳＰ１、及びローレベルの制御信号ｂＲＳＰ２を生成する。これらの制御信号ｂＲＳＰ１及びｂＲＳＰ２はそれぞれ、これに対応するｐＭＯＳトランジスタ２３のゲート端子に供給される。これにより、ワード線ＷＬ２と電源１４Ｄとが電気的に接続される。
信号生成回路１５Ａは、ハイレベルの制御信号ＰＣ、及びローレベルの制御信号ＥＣを生成する。これにより、ｎＭＯＳトランジスタ１５Ｄ−３がオンし、ｎＭＯＳトランジスタ１５Ｄ−４がオフする。
また、信号生成回路１５Ａは、ロウデコーダ２１−２からのデコード信号に基づいて、選択状態のワード線ＷＬ１に接続されたｎＭＯＳトランジスタ２４をオンさせるためにハイレベルの制御信号ＲＳＮ１を生成する。また、信号生成回路１５Ａは、ロウデコーダ２１−２からのデコード信号に基づいて、非選択状態のワード線ＷＬ２に接続されたｎＭＯＳトランジスタ２４をオフさせるためにローレベルの制御信号ｂＲＳＰ２を生成する。これにより、書き込み電流源１５Ｄ−１とワード線ＷＬ１とが電気的に接続される。
信号生成回路１６Ａは、カラムデコーダ２２からのデコード信号に基づいて、ローレベルの制御信号ｂＣＳ１を生成する。これにより、ビット線ＢＬ１と電源１６Ｃとが電気的に接続される。
書き込み時での上記のような制御により、選択されたメモリセルＭＣ１のみに、書き込み電流Ｉprogが流れる。このようにして、選択されたメモリセルＭＣ１に情報が書き込まれる。
ここで、非選択のメモリセルＭＣには、書き込み電流Ｉprogが流れないようにする。このため、信号生成回路１６Ａは、非選択のビット線ＢＬ２に接続されたｎＭＯＳトランジスタ２６をオンさせるためにハイレベルの制御信号ｂＣＳ２を生成する。これにより、ビット線ＢＬ２と電源１６Ｅとが電気的に接続される。この結果、非選択のビット線ＢＬ２に接続されたメモリセルＭＣのダイオード１３が、逆バイアス状態に設定される。
次に、メモリセルＭＣからの情報の読み出しについて説明する。なお、一例として、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣ１からの情報の読み出しについて説明する。
各ワード線ＷＬは、読み出し回路（図示せず）にも接続されている。信号生成回路１５Ａは、ロウデコーダ２１−２からのデコード信号に基づいて、選択状態のワード線ＷＬ１と読み出し回路とを電気的に接続する。
信号生成回路１４Ａは、ハイレベルの制御信号ｂＲＳＰ１、及びローレベルの制御信号ｂＲＳＰ２を生成する。これらの制御信号ｂＲＳＰ１及びｂＲＳＰ２はそれぞれ、これに対応するｐＭＯＳトランジスタ２３のゲート端子に供給される。これにより、ワード線ＷＬ２と電源１４Ｄとが電気的に接続される。
信号生成回路１６Ａは、カラムデコーダ２２からのデコード信号に基づいて、選択状態のビット線ＢＬ１に接続されたｐＯＳトランジスタ２５をオンさせるためにローレベルの制御信号ｂＣＳ１を生成する。これにより、ビット線ＢＬ１に対応するｐＭＯＳトランジスタ２５がオンし、ビット線ＢＬ１が電源１６Ｃと電気的に接続される。
また、信号生成回路１６Ａは、非選択のビット線ＢＬ２に接続されたｎＭＯＳトランジスタ２６をオンさせるためにハイレベルの制御信号ｂＣＳ２を生成する。これにより、ビット線ＢＬ２と電源１６Ｅとが電気的に接続される。この結果、非選択のビット線ＢＬ２に接続されたメモリセルＭＣのダイオード１３が、逆バイアス状態に設定される。
読み出し時での上記のような制御により、選択されたメモリセルＭＣ１のみに、読み出し電流Ｉreadが流れる。このようにして、選択されたメモリセルＭＣ１から情報が読み出される。
以上詳述したように本実施形態によれば、上記第１の実施形態と比べて、ダイオード１３の接続を反対にした場合でもＭＲＡＭを構成することができる。その他の効果は、上記第１の実施形態と同じである。
（第３の実施形態）
第３の実施形態は、上記第１の実施形態のＭＲＡＭを基本構成とし、磁気抵抗素子とダイオードとからなるメモリセルを２層に配置したものである。
図１６は、本発明の第３の実施形態に係るＭＲＡＭの構成を示す回路ブロック図である。ＭＲＡＭは、第１のメモリセルアレイ１１−１と第２のメモリセルアレイ１１−２とを備えている。第１のメモリセルアレイ１１−１は、複数のメモリセルＭＣ−１がマトリクス状に配置されて構成されている。第２のメモリセルアレイ１１−２は、複数のメモリセルＭＣ−２がマトリクス状に配置されて構成されている。
メモリセルＭＣ−１は、磁気抵抗素子１２−１及びダイオード１３−１により構成されている。メモリセルＭＣ−２は、磁気抵抗素子１２−２及びダイオード１３−２により構成されている。
メモリセルＭＣ−１とメモリセルＭＣ−２とは、ワード線ＷＬを共用している。すなわち、磁気抵抗素子１２−１の一端は、ワード線ＷＬに電気的に接続されている。また、磁気抵抗素子１２−２の一端も、ワード線ＷＬに電気的に接続されている。
複数のビット線ＢＬ−１は、第１のメモリセルアレイ１１−１の複数の列に対応して設けられている。複数のビット線ＢＬ−２は、第２のメモリセルアレイ１１−２の複数の列に対応して設けられている。ダイオード１３−１のカソードは、ビット線ＢＬ−１に電気的に接続されている。ダイオード１３−２のカソードは、ビット線ＢＬ−２に電気的に接続されている。
図１７は、図１６に示したメモリセルＭＣ−１及びＭＣ−２の断面図である。なお、図１７は、ワード線ＷＬの延在方向に沿って切断した断面図である。
ビット線ＢＬ−１上には、ダイオード１３−１が設けられている。ダイオード１３−１は、ｎ＋型半導体層１３Ａと、このｎ＋型半導体層１３Ａ上に設けられたｐ＋型半導体層１３Ｂとから構成されている。
ダイオード１３−１上には、電極１７を介して磁気抵抗素子１２−１が設けられている。磁気抵抗素子１２−１上には、ワード線ＷＬが設けられている。ワード線ＷＬ上には、磁気抵抗素子１２−２が設けられている。磁気抵抗素子１２−２のフリー層１２Ｃは、ワード線ＷＬに近い側に配置される。
磁気抵抗素子１２−２上には、電極１７を介してダイオード１３−２が設けられている。ダイオード１３−２は、ｐ＋型半導体層１３Ｂと、このｐ＋型半導体層１３Ｂ上に設けられたｎ＋型半導体層１３Ａとから構成されている。ダイオード１３−２上には、ビット線ＢＬ−２が設けられている。
図１６に示すように、複数のビット線ＢＬ−１には、電流制御回路１６−１が接続されている。複数のビット線ＢＬ−２には、電流制御回路１６−２が接続されている。電流制御回路１６−１は、信号生成回路１６Ａ−１、スイッチ回路１６Ｂ−１、電源１６Ｃ−１及び電流シンク１６Ｄ−１を備えている。電流制御回路１６−２は、信号生成回路１６Ａ−２、スイッチ回路１６Ｂ−２、電源１６Ｃ−２及び電流シンク１６Ｄ−２を備えている。電流制御回路１６−１、１６−２の動作は、上記第１の実施形態で示した電流制御回路１６と同じである。
電流制御回路１６−１には、カラムデコーダ２２−１が接続されている。電流制御回路１６−２には、カラムデコーダ２２−２が接続されている。カラムデコーダ２２−１、２２−２はそれぞれ、カラムアドレス信号をデコードし、このデコード信号を電流制御回路１６−１、１６−２に供給する。
このように、上記第１の実施形態のＭＲＡＭを基本構成として、磁気抵抗素子とダイオードとから構成されるメモリセルを２層に配置することができる。すなわち、メモリセルアレイ１１−２をメモリセルアレイ１１−１の上に積層することができる。このため、上記第１の実施形態と比べて、チップ面積を増加させずに、記憶容量を２倍にすることが可能となる。
（第４の実施形態）
第４の実施形態は、上記第２の実施形態のＭＲＡＭを基本構成とし、磁気抵抗素子とダイオードとからなるメモリセルを２層に配置したものである。
図１８は、本発明の第４の実施形態に係るＭＲＡＭの構成を示す回路ブロック図である。複数のビット線ＢＬ−１には、電流制御回路１６−１が接続されている。複数のビット線ＢＬ−２には、電流制御回路１６−２が接続されている。電流制御回路１６−１は、信号生成回路１６Ａ−１、スイッチ回路１６Ｂ−１、電源１６Ｃ−１及び電源１６Ｅ−１を備えている。電流制御回路１６−２は、信号生成回路１６Ａ−２、スイッチ回路１６Ｂ−２、電源１６Ｃ−２及び電源１６Ｅ−２を備えている。電流制御回路１６−１、１６−２の動作は、上記第２の実施形態で示した電流制御回路１６と同じである。
図１９は、図１８に示したメモリセルＭＣ−１及びＭＣ−２の断面図である。なお、図１９は、ワード線ＷＬの延在方向に沿って切断した断面図である。
ビット線ＢＬ−１上には、ダイオード１３−１が設けられている。ダイオード１３−１は、ｐ＋型半導体層１３Ｂと、このｐ＋型半導体層１３Ｂ上に設けられたｎ＋型半導体層１３Ａとから構成されている。
ダイオード１３−１上には、電極１７を介して磁気抵抗素子１２−１が設けられている。磁気抵抗素子１２−１上には、ワード線ＷＬが設けられている。ワード線ＷＬ上には、磁気抵抗素子１２−２が設けられている。磁気抵抗素子１２−２のフリー層１２Ｃは、ワード線ＷＬに近い側に配置される。
磁気抵抗素子１２−２上には、電極１７を介してダイオード１３−２が設けられている。ダイオード１３−２は、ｎ＋型半導体層１３Ａと、このｎ＋型半導体層１３Ａ上に設けられたｐ＋型半導体層１３Ｂとから構成されている。ダイオード１３−２上には、ビット線ＢＬ−２が設けられている。
このように、上記第２の実施形態のＭＲＡＭを基本構成として、磁気抵抗素子とダイオードとから構成されるメモリセルを２層に配置することができる。
（第５の実施形態）
第５の実施形態は、メモリセルＭＣに含まれるダイオードに換えてトランジスタを用いてＭＲＡＭを構成している。
図２０は、本発明の第５の実施形態に係るＭＲＡＭの構成を示す回路ブロック図である。ワード線ＷＬ１〜ＷＬｎの一端には、電流制御回路１４が接続されている。ワード線ＷＬ１〜ＷＬｎの他端には、電流制御回路１５が接続されている。電流制御回路１４は、ワード線ＷＬ１〜ＷＬｎに消去電流及び書き込み電流を供給するために、ワード線ＷＬ１〜ＷＬｎの一端に正の電位を印加する。電流制御回路１５は、ワード線ＷＬ１〜ＷＬｎに消去電流を供給するために、ワード線ＷＬ１〜ＷＬｎの他端に例えば接地電位を印加する。
ビット線ＢＬ１〜ＢＬｍには、信号生成回路３２が接続されている。信号生成回路３２は、書き込み及び読み出し時に、選択状態のビット線ＢＬを活性化するための制御信号を生成する。
メモリセルＭＣは、磁気抵抗素子１２及び選択トランジスタ３１により構成されている。選択トランジスタ３１は、例えばｎＭＯＳトランジスタにより構成される。選択トランジスタ３１は、磁気抵抗素子１２と接地端子との接続／非接続を切り替える。
磁気抵抗素子１２の一端は、ワード線ＷＬに電気的に接続されている。磁気抵抗素子１２の他端は、選択トランジスタ３１のドレイン端子に電気的に接続されている。選択トランジスタ３１のゲート端子は、ビット線ＢＬに電気的に接続されている。選択トランジスタ３１のソース端子は、接地されている。
図２１は、図２０に示した磁気抵抗素子１２及び選択トランジスタ３１を含むメモリセルＭＣの断面図である。なお、図２１は、ワード線ＷＬの延在方向に沿って切断した断面図である。
ｐ型半導体基板４１内には、ソース領域４２及びドレイン領域４３が設けられている。半導体基板４１としては、例えばＳｉ（シリコン）が用いられる。ソース領域４２及びドレイン領域４３はそれぞれ、シリコン内に高濃度のｎ＋不純物を導入して形成されたｎ＋拡散領域により構成される。
ｐ型半導体基板４１上でソース領域４２及びドレイン領域４３間には、ゲート絶縁膜４４を介してゲート電極４５が設けられている。ゲート電極４５は、ビット線ＢＬに対応する。ゲート絶縁膜４４としては、例えばシリコン酸化膜が用いられる。ゲート電極４５としては、例えば多結晶シリコンが用いられる。
ドレイン領域４３上には、ビアプラグ４６を介して磁気抵抗素子１２が設けられている。磁気抵抗素子１２上には、ワード線ＷＬが設けられている。ソース領域４２上には、ビアプラグ４７を介して、接地電位が印加される配線層４８が設けられている。ビアプラグ４６，４７及び配線層４８としては、例えばＣｕ（銅）が用いられる。また、ｐ型半導体基板４１とワード線ＷＬとの間は、例えばシリコン酸化膜からなる層間絶縁層で満たされている。
次に、メモリセルＭＣの情報の消去について説明する。消去時、電流制御回路１４、１５は、選択状態のワード線ＷＬに消去電流Ｉeraを供給する。この時、信号生成回路３２は、全ビット線ＢＬにローレベルの制御信号を供給する。すると、選択トランジスタ３１は、オフする。これにより、消去電流ＩeraがメモリセルＭＣに流れるのを防ぐことができる。
次に、メモリセルＭＣへの情報の書き込みについて説明する。情報を書き込むメモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって選択される。
信号生成回路３２は、選択状態のビット線ＢＬを活性化（ハイレベル）する。これにより、選択されたメモリセルＭＣの選択トランジスタ３１がオンし、磁気抵抗素子１２の他端が接地端子に接続される。電流制御回路１４は、選択ワード線ＷＬに正の書き込み電位を印加する。この結果、選択されたメモリセルＭＣに書き込み電流Ｉprogが供給される。また、同一のワード線ＷＬに接続された複数のメモリセルＭＣに同時に情報を書き込むようにしてもよい。
次に、メモリセルＭＣからの情報の読み出しについて説明する。情報を読み出すメモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって選択される。
選択状態のワード線ＷＬを読み出し回路（図示せず）と電気的に接続する。また、信号生成回路３２は、選択状態のビット線ＢＬを活性化（ハイレベル）し、非選択のビット線ＢＬを非活性化（ローレベル）する。これにより、選択されたメモリセルＭＣの選択トランジスタ３１がオンし、磁気抵抗素子１２の他端が接地端子に接続される。この結果、選択されたメモリセルＭＣに読み出し電流Ｉreadが供給される。
次に、図２０に示した電流制御回路１４，１５の具体的な回路構成の一例について説明する。図２２は、電流制御回路１４，１５の構成を示す回路ブロック図である。
電流制御回路１４は、信号生成回路１４Ａ、スイッチ回路１４Ｂ及び電流源１４Ｃを備えている。電流源１４Ｃは、スイッチ回路１４Ｂに、消去動作及び書き込み動作に応じた電流を供給する。
電流制御回路１５は、信号生成回路１５Ａ、スイッチ回路１５Ｂ及び電流シンク１５Ｃを備えている。消去時、電流シンク１５Ｃは、ワード線ＷＬに流れる電流を接地端子に流す。
信号生成回路３２は、カラムデコーダ２２から供給されたデコード信号に基づいて、選択状態のビット線ＢＬを活性化（ハイレベル）する。
次に、図２２に示すように構成されたＭＲＡＭの動作について説明する。まず、メモリセルＭＣの情報の消去について説明する。
まず、選択状態のワード線ＷＬの一端が電流源１４Ｃに電気的に接続され、選択状態のワード線ＷＬの他端が電流シンク１５Ｃと電気的に接続される。さらに、消去時には、ワード線ＷＬを流れる消去電流ＩeraがメモリセルＭＣに流れてしまわないようにする。このため、信号生成回路３２は、全てのビット線ＢＬを非活性化（ローレベル）する。
この結果、選択状態のワード線ＷＬに、消去電流Ｉeraが流れる。このようにして、選択状態のワード線ＷＬに接続された複数のメモリセルＭＣの情報が一括して消去される。
次に、メモリセルＭＣへの情報の書き込みについて説明する。まず、選択状態のワード線ＷＬが電流源１４Ｃと電気的に接続される。信号生成回路３２は、カラムデコーダ２２からのデコード信号に基づいて、選択状態のビット線ＢＬを活性化（ハイレベル）する。
また、非選択のメモリセルＭＣには、書き込み電流Ｉprogが流れないようにする。このため、信号生成回路３２は、非選択のビット線ＢＬを非活性化（ローレベル）する。この結果、選択されたメモリセルＭＣのみに、書き込み電流Ｉprogが流れる。このようにして、選択されたメモリセルＭＣに情報が書き込まれる。
以上詳述したように本実施形態によれば、選択トランジスタ３１を用いてメモリセルＭＣを構成することができる。また、上記第１の実施形態に比べて、ビット線ＢＬを制御する回路を簡略化することができる。
また、消去動作及び書き込み動作を高速に行うことができ、かつ、ＭＲＡＭの大容量化が可能となる。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係るＭＲＡＭの構成を示す回路ブロック図。 図１に示した磁気抵抗素子１２及びダイオード１３を含むメモリセルＭＣの断面図。 図２に示したワード線ＷＬの断面図。 メモリセルＭＣの情報の消去動作を説明するための模式図。 メモリセルＭＣへの情報の書き込み動作を説明するための模式図。 複数の磁気抵抗素子１２への情報の同時書き込み動作を説明するための模式図。 メモリセルＭＣからの情報の読み出し動作を説明するための模式図。 第１の実施形態に係る電流制御回路１４〜１６の構成を示す回路ブロック図。 第１の実施形態に係るＭＲＡＭの動作を説明する回路図。 信号生成回路１４Ａ、１５Ａ、及び１６Ａが生成する制御信号の内容を説明する図。 本発明の第２の実施形態に係るＭＲＡＭの構成を示す回路ブロック図。 図１１に示した磁気抵抗素子１２及びダイオード１３を含むメモリセルＭＣの断面図。 第２の実施形態に係る電流制御回路１４〜１６の構成を示す回路ブロック図。 第２の実施形態に係るＭＲＡＭの動作を説明する回路図。 信号生成回路１４Ａ、１５Ａ、及び１６Ａが生成する制御信号の内容を説明する図。 本発明の第３の実施形態に係るＭＲＡＭの構成を示す回路ブロック図。 図１６に示したメモリセルＭＣ−１及びＭＣ−２の断面図。 本発明の第４の実施形態に係るＭＲＡＭの構成を示す回路ブロック図。 図１８に示したメモリセルＭＣ−１及びＭＣ−２の断面図。 本発明の第５の実施形態に係るＭＲＡＭの構成を示す回路ブロック図。 図２０に示した磁気抵抗素子１２及び選択トランジスタ３１を含むメモリセルＭＣの断面図。 第５の実施形態に係る電流制御回路１４，１５の構成を示す回路ブロック図。
符号の説明
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、１１，１１−１，１１−２…メモリセルアレイ、１２…磁気抵抗素子、１２Ａ…磁化固定層（ピン層）、１２Ｂ…トンネルバリア層、１２Ｃ…磁化自由層（フリー層）、１３…ダイオード、１３Ａ…ｎ＋型半導体層、１３Ｂ…ｐ＋型半導体層、１４〜１６…電流制御回路、１４Ａ，１５Ａ，１６Ａ，３２…信号生成回路、１４Ｂ，１５Ｂ，１６Ｂ…スイッチ回路、１４Ｃ…電流源、１４Ｄ…電源、１５Ｃ…電流シンク、１５Ｄ…電流源、１６Ｃ…電源、１６Ｄ…電流シンク、１６Ｅ…電源、１７…電極、１８…配線層、１９…ヨーク層、２１…ロウデコーダ、２２…カラムデコーダ、２３，２４，２５，２６…スイッチ素子、３１…選択トランジスタ、４１…ｐ型半導体基板、４２…ソース領域、４３…ドレイン領域、４４…ゲート絶縁膜、４５…ゲート電極、４６，４７…ビアプラグ、４８…配線層。

Claims (5)

  1. 磁化の方向が固定された磁化固定層と、磁化の向きが変化する磁化自由層と、前記磁化固定層と前記磁化自由層との間に設けられた非磁性層とを含み、かつ前記磁化自由層の磁化の方向に基づいて変化する抵抗値により情報を記録する複数の磁気抵抗素子と、
    前記複数の磁気抵抗素子の一端に電気的に接続されたワード線と
    を具備し、
    情報の消去は、前記ワード線からの電流誘導磁場により前記磁化自由層の磁化の方向を第１の方向に設定することで行われ、かつ複数の磁気抵抗素子に対して一括して行われ、
    情報の書き込みは、前記磁気抵抗素子に単方向に電流を供給し、スピン注入磁化反転により前記磁化自由層の磁化の方向を第２の方向に設定することで行われることを特徴とする磁気メモリ。
  2. 前記複数の磁気抵抗素子の他端に電気的に接続され、かつ前記磁気抵抗素子に流れる電流の向きを設定する複数のダイオードをさらに具備することを特徴とする請求項１に記載の磁気メモリ。
  3. 前記複数の磁気抵抗素子の他端にソース端子或いはドレイン端子が接続された複数の選択トランジスタをさらに具備することを特徴とする請求項１に記載の磁気メモリ。
  4. 前記磁気抵抗素子は、ワード線を介して積層されることを特徴とする請求項１又は２に記載の磁気メモリ。
  5. 前記ワード線は、金属層と、この金属層を覆う磁性層とを含むことを特徴とする請求項１乃至４のいずれかに記載の磁気メモリ。
JP2006217331A 2006-08-09 2006-08-09 磁気メモリ Expired - Fee Related JP4855863B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006217331A JP4855863B2 (ja) 2006-08-09 2006-08-09 磁気メモリ
US11/743,241 US7668005B2 (en) 2006-08-09 2007-05-02 Magnetic memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006217331A JP4855863B2 (ja) 2006-08-09 2006-08-09 磁気メモリ

Publications (2)

Publication Number Publication Date
JP2008041217A JP2008041217A (ja) 2008-02-21
JP4855863B2 true JP4855863B2 (ja) 2012-01-18

Family

ID=39050580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006217331A Expired - Fee Related JP4855863B2 (ja) 2006-08-09 2006-08-09 磁気メモリ

Country Status (2)

Country Link
US (1) US7668005B2 (ja)
JP (1) JP4855863B2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227009A (ja) * 2007-03-09 2008-09-25 Toshiba Corp 磁気ランダムアクセスメモリ、その書き込み方法及びその製造方法
US7782660B2 (en) * 2008-03-20 2010-08-24 International Business Machines Corporation Magnetically de-coupling magnetic memory cells and bit/word lines for reducing bit selection errors
EP2287902A1 (en) 2008-05-28 2011-02-23 Hitachi Ltd. Magnetic memory cell and magnetic random access memory
US7974119B2 (en) 2008-07-10 2011-07-05 Seagate Technology Llc Transmission gate-based spin-transfer torque memory unit
JP4738462B2 (ja) * 2008-09-25 2011-08-03 株式会社東芝 磁気ランダムアクセスメモリ
KR20100041470A (ko) * 2008-10-14 2010-04-22 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US7936580B2 (en) * 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US7936583B2 (en) 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
US7825478B2 (en) * 2008-11-07 2010-11-02 Seagate Technology Llc Polarity dependent switch for resistive sense memory
US8178864B2 (en) 2008-11-18 2012-05-15 Seagate Technology Llc Asymmetric barrier diode
US8203869B2 (en) 2008-12-02 2012-06-19 Seagate Technology Llc Bit line charge accumulation sensing for resistive changing memory
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US9171601B2 (en) 2009-07-08 2015-10-27 Alexander Mikhailovich Shukh Scalable magnetic memory cell with reduced write current
US8406041B2 (en) * 2009-07-08 2013-03-26 Alexander Mikhailovich Shukh Scalable magnetic memory cell with reduced write current
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US8411494B2 (en) * 2009-07-21 2013-04-02 Alexander Mikhailovich Shukh Three-dimensional magnetic random access memory with high speed writing
US8228715B2 (en) * 2010-05-28 2012-07-24 Everspin Technologies, Inc. Structures and methods for a field-reset spin-torque MRAM
FR2964248B1 (fr) * 2010-09-01 2013-07-19 Commissariat Energie Atomique Dispositif magnetique et procede de lecture et d’ecriture dans un tel dispositif magnetique
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
US8976577B2 (en) * 2011-04-07 2015-03-10 Tom A. Agan High density magnetic random access memory
JP5740267B2 (ja) * 2011-09-26 2015-06-24 株式会社東芝 磁気抵抗効果素子、ダイオードおよびトランジスタを用いた磁気ランダムアクセスメモリ
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
US8952470B2 (en) 2012-09-10 2015-02-10 James John Lupino Low cost high density nonvolatile memory array device employing thin film transistors and back to back Schottky diodes
KR101417956B1 (ko) 2012-12-05 2014-08-14 한국과학기술연구원 스핀토크를 이용한 측면형 스핀 소자
US9236416B2 (en) 2013-05-30 2016-01-12 Alexander Mikhailovich Shukh High density nonvolatile memory
JP6386231B2 (ja) * 2014-02-03 2018-09-05 国立大学法人東北大学 磁気トンネル接合素子を備えた記憶装置
WO2016099580A2 (en) 2014-12-23 2016-06-23 Lupino James John Three dimensional integrated circuits employing thin film transistors
US11545201B2 (en) 2020-06-23 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with unipolar selector
CN114694704A (zh) * 2020-12-29 2022-07-01 长鑫存储技术有限公司 磁性存储器及其读写方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695864A (en) * 1995-09-28 1997-12-09 International Business Machines Corporation Electronic device using magnetic components
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
JP2001148189A (ja) * 1999-11-19 2001-05-29 Hitachi Ltd データ書き込み方法
US6911710B2 (en) * 2000-03-09 2005-06-28 Hewlett-Packard Development Company, L.P. Multi-bit magnetic memory cells
JP4667594B2 (ja) 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US7190611B2 (en) * 2003-01-07 2007-03-13 Grandis, Inc. Spin-transfer multilayer stack containing magnetic layers with resettable magnetization
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
JP2007109313A (ja) * 2005-10-13 2007-04-26 Renesas Technology Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20080037314A1 (en) 2008-02-14
JP2008041217A (ja) 2008-02-21
US7668005B2 (en) 2010-02-23

Similar Documents

Publication Publication Date Title
JP4855863B2 (ja) 磁気メモリ
TWI666635B (zh) Semiconductor memory device
JP3906212B2 (ja) 磁気ランダムアクセスメモリ
CN1758372B (zh) 磁存储器
US7173846B2 (en) Magnetic RAM and array architecture using a two transistor, one MTJ cell
US8385114B2 (en) Nonvolatile memory circuit using spin MOS transistors
JP2005064050A (ja) 半導体記憶装置及びそのデータ書き込み方法
US20060114715A1 (en) Memory
JP4855821B2 (ja) 磁気記憶装置
JP2004348865A (ja) 磁気ランダムアクセスメモリ及びそのデータ読み出し方法
US9437270B2 (en) Nonvolatile memory apparatus for controlling a voltage level of enabling a local switch
JP2008004199A (ja) 半導体記憶装置
CN106663465A (zh) 非易失性半导体存储器
US7471549B2 (en) Semiconductor memory device
US6909628B2 (en) High density magnetic RAM and array architecture using a one transistor, one diode, and one MTJ cell
JP2013026337A (ja) 半導体装置及び磁気ランダムアクセスメモリ
US20220351767A1 (en) Magnetic random access memory and electronic device
TW200414188A (en) System for and method of accessing a four-conductor magnetic random access memory
TWI823232B (zh) 非揮發性記憶體元件
US6912174B2 (en) Thin film magnetic memory device suppressing influence of magnetic field noise from power supply wiring
JP5036854B2 (ja) 半導体装置
KR102677729B1 (ko) 반도체 회로 및 전자 기기
JP4726169B2 (ja) 磁気メモリ及びその駆動方法
US7027324B2 (en) Method and system for providing common read and write word lines for a segmented word line MRAM array
KR101605607B1 (ko) 접힌 메모리 어레이 구조를 가지는 자기 저항 메모리 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111027

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141104

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141104

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees