JP2001148189A

JP2001148189A - データ書き込み方法

Info

Publication number: JP2001148189A
Application number: JP32928299A
Authority: JP
Inventors: Yoshihiro Ikeda; 良広池田; Osamu Tsuchiya; 修土屋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2001-05-29

Abstract

(57)【要約】【課題】磁気抵抗からなるメモリセルへのデータの書
き込み速度を大幅に向上する。【解決手段】同一のワード線ＷＬｎ上のメモリセルＳ
１〜Ｓ３に’００１’のデータを書き込む場合、ワード
線ＷＬｎ、およびビット線ＢＬｎ−１〜ＢＬｎ＋１の一
方から他方にかけて電流を流し、メモリセルＳ１〜Ｓ３
に’０’をそれぞれ書き込む。その後、ワード線ＷＬｎ
には他方から一方にかけて電流を流し、’１’を書き込
みたいメモリセルＳ３が接続されているビット線ＢＬｎ
＋１だけに他方から一方にかけて電流を流すことによ
り、メモリセルＳ３だけに’１’を書き込む。これによ
り、２度の書き込み動作によってメモリセルに書き込み
を行うことができ、メモリの書き込み速度を大幅に向上
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き込み
技術に関し、特に、ＭＲＡＭ（Ｍａｇｎｅｔｒｏｒｅｓ
ｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏ
ｒｙ）における多ビットの書き込み動作の高速化に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】近年、メモリの１つとして、ＭＲＡＭが
実用化されつつある。本発明者が検討したところによれ
ば、このようなＭＲＡＭは、メモリセルとして、たとえ
ば、磁性層／非磁性層／磁性層の３層膜からなる、いわ
ゆるスピンバルブ膜が用いられており、このスピンバル
ブ膜のスピン依存散乱によって生じる磁気抵抗効果の抵
抗変化から’０’または’１’のデータを書き込み／読
み出しを行っている。

【０００３】たとえば、’０’を書き込む場合には、ビ
ット線の一方から他方にかけて電流を流しながらワード
線の一方から他方にかけて電流を流すことによって任意
のメモリセルを磁化させ、該メモリセルの電気抵抗を高
く（低く）変化させる。

【０００４】同様に、’１’を書き込む場合には、ビッ
ト線の他方から一方にかけて電流を流しながらワード線
の他方から一方にかけて電流を流すことによって任意の
メモリセルを磁化させ、該メモリセルの電気抵抗を低く
（高く）変化させる。

【０００５】なお、この種の磁気記録方式について詳し
く述べてある例としては、１９９８年６月１７日、日経
ＢＰ社発行、山口健（編）、「日経エレクトロニクス
・ブックス超高密度外部記憶装置の新展開」Ｐ５５，
Ｐ５６があり、この文献には、スピンバルグ膜における
磁気抵抗素子の構成などが記載されている。

【０００６】

【発明が解決しようとする課題】ところが、上記のよう
なＭＲＡＭにおけるデータ書き込み技術では、次のよう
な問題点があることが本発明者により見い出された。

【０００７】すなわち、書き込まれるデータによってワ
ード線、ならびにビット線に流される電流の向きがそれ
ぞれ異なるので、１ビットずつしかメモリセルに書き込
むことができず、書き込み時間が長くなってしまうとい
う問題がある。

【０００８】本発明の目的は、磁気抵抗からなるメモリ
セルへのデータの書き込み速度を大幅に向上することの
できるデータ書き込み方法を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明のデータ書き込み方法
は、磁気抵抗素子からなるメモリセルへのデータ書き込
みであって、同一ワード線上におけるすべてのメモリセ
ルのうち、第１レベルのデータが書き込まれるメモリセ
ルに一括して該第１レベルのデータを書き込んだ後、す
べてのメモリセルのうち、第１レベルのデータが書き込
まれていないメモリセルに一括して第２レベルのデータ
を書き込むものである。

【００１２】また、本発明のデータ書き込み方法は、磁
気抵抗素子からなるメモリセルへのデータ書き込みであ
って、同一ワード線上におけるすべてのメモリセルに一
括して第１レベルのデータを書き込んだ後、すべてのメ
モリセルのうち、第２レベルのデータが書き込まれるメ
モリセルに一括して第２レベルのデータを書き込むもの
である。

【００１３】さらに、本発明のデータ書き込み方法は、
前記メモリセルのデータ書き込みが、同一ワード線上に
おいて分割されるブロック単位よりなるもである。

【００１４】また、前記分割されるブロック単位の長さ
を外部コマンドによって決定するものである。

【００１５】さらに、本発明のデータ書き込み方法は、
書き込みされるデータが１ビットだけの場合に、同一ワ
ード線上におけるデータ書き込みされる１つのメモリセ
ルだけを１ビット単位でデータ書き込みするものであ
る。

【００１６】以上のことにより、２度の書き込み動作だ
けで同一ワード線上におけるメモリセルへの書き込みを
行うことができるので、書き込み速度を大幅に向上する
ことができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１８】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたメモリセルの概略説明図、図３は、
本発明の一実施の形態によるメモリセルへのデータ書き
込みの説明図、図４（ａ）〜（ｄ）は、本発明の一実施
の形態によるメモリセルにおけるデータ書き込む動作の
説明図、図５は、本発明の一実施の形態による同一のワ
ード線上のメモリセルへの書き込み動作の一例を示す説
明図、図６は、図５に続く同一のワード線上のメモリセ
ルへの書き込み動作の説明図、図７は、本発明の一実施
の形態による同一のワード線上のメモリセルへの書き込
み動作の他の例を示す説明図、図８は、図７に続く同一
のワード線上のメモリセルへの書き込み動作の説明図、
図９は、本発明の一実施の形態によるメモリにおける他
の例のブロック図、図１０は、本発明者が検討したメモ
リセルへのデータ書き込み動作の説明図である。

【００１９】本実施の形態において、ＭＲＡＭであるメ
モリ（半導体集積回路装置）１は、図１に示すように、
記憶の最小単位であるメモリセルＳが規則正しくアレイ
状に並べられてメモリアレイ２が設けられている。この
メモリアレイ２におけるメモリセルＳは、図２に示すよ
うに、ＭＲ（ＭａｇｎｅｔｏＲｅｓｉｓｉｔｉｖｅ）素
子からなり、スピンバルブ構造の膜などが用いられてい
る。

【００２０】メモリセルＳは、たとえば、銅（Ｃｕ）な
どの非磁性膜Ｍ１を、鉄（Ｆｅ）などの磁性膜Ｍ２，Ｍ
３によって挟んだ構成からなっており、非磁性膜Ｍ１と
磁性膜Ｍ２，Ｍ３との界面で生じる電子のスピン散乱に
よって膜全体の抵抗を変化させる。

【００２１】磁性膜Ｍ２，Ｍ３の磁化方向が同じ場合に
は、界面での電子の散乱は小さく膜全体（メモリセル
Ｓ）の抵抗は低くなり、磁性膜Ｍ２，Ｍ３の磁化方向が
それぞれ異なる場合には、一方の磁性膜の電子が移動
し、他方の磁性膜に進入しようとすると、その界面で散
乱を受け、膜全体の抵抗が高くなる。

【００２２】また、メモリアレイ２には、図１に示すよ
うに、ワードドライバ３が接続されている。このワード
ドライバ３は、メモリアレイ２の内、ロー（行）方向の
ワード線を選択する。

【００２３】メモリアレイ２には、センスアンプならび
にカラムデコーダ４が接続されている。カラムデコーダ
４には、データラッチ回路５、およびカラムプリデコー
ダ６が接続されている。

【００２４】センスアンプは、カラムデコーダ４のデー
タの増幅を行い、カラムデコーダ４は、カラムプリデコ
ーダ６から出力されるプリデコード信号に基づいてビッ
ト線（ＹＳ線）をデコードする。

【００２５】データラッチ回路５は、各々のビット線毎
にラッチが設けられており、入力されたデータをラッチ
し、カラムプリデコーダ６は、カラムアドレスバッファ
７から出力されるアドレスのプリデコードを行う。カラ
ムプリデコーダ６には、カラムアドレスバッファ７が接
続されている。

【００２６】ワードドライバ３には、ロウアドレスバッ
ファ８が接続されている。カラムアドレスバッファ７
は、入力されたカラム方向のアドレス信号に基づいて、
それぞれの内部アドレス信号を発生させ、カラムプリデ
コーダに出力する。ロウアドレスバッファ８は、入力さ
れたロー方向のアドレス信号に基づいて、それぞれの内
部アドレス信号を発生させ、ワードドライバ３に出力す
る。

【００２７】データラッチ回路５には、データ制御回路
９が接続されており、このデータ制御回路９には、入力
バッファ１０、ならびに出力バッファ１１が接続されて
いる。データ制御回路９は、入力バッファ１０を介して
入力されたデータの制御や、メモリマット２のセル読み
出し信号の増幅などを行う。入力バッファ１０は、入力
データを所定のタイミングによって取り込み、出力バッ
ファ１１は、出力データを一時的に保管する。

【００２８】メモリアレイ２，ワードドライバ３には、
ライトコントローラ１２が接続されており、ライトコン
トローラ１２には、モードデコーダ１３が接続されてい
る。ライトコントローラ１２は、ワードドライバ３の制
御や、ビット線に流れる電流方向の制御などの書き込み
時における制御を司る。モードデコーダ１３は、入力さ
れるバースト長信号（外部コマンド）をデコードし、ラ
イトコントローラ１２に出力する。

【００２９】次に、本実施の形態におけるメモリ１の書
き込み動作について説明する。

【００３０】まず、外部からバースト長信号が入力され
ると、この信号に対応してカラムプリデコーダ６がプリ
デコード信号ＡＸｎを出力し、カラムデコーダ４が同時
に複数本のビット線を活性化する。

【００３１】活性化して設定されたバースト長に相当す
るそれぞれのメモリセルＳのすべてのビットに’０’デ
ータ（ローデータ）を書き込む。このとき、入力バッフ
ァ１０を介して入力されたデータは、データ制御回路９
によってそれぞれのメモリセルＳに対応したデータラッ
チ回路５のラッチに書き込まれる。

【００３２】そして、最後のバーストライトサイクルに
おいても、データラッチ回路のラッチに’１’（ハイデ
ータ）が書き込まれているビット線は活性化し続けて’
０’から’１’にデータが書き換えられ、データラッチ
回路のラッチに’０’が書き込まれているビット線はリ
セットし、’０’データが保持されることになる。

【００３３】また、メモリセルＳにおけるデータ書き込
み方式について説明する。

【００３４】ＭＲＡＭのメモリセルＳにおいては、図３
に示すように、ワード線ＷＬに流れる電流の向きによっ
て任意のメモリセルＳを磁化させ、該メモリセルＳの電
気抵抗を変化させる。

【００３５】たとえば、任意のメモリセルＳに’０’を
書き込む場合、図４（ａ）に示すように、ビット線ＢＬ
の一方から他方にかけて電流ｉＢＬを流しながらワード
線ＷＬの一方から他方にかけて電流ｉＷＬを流すことに
よって該メモリセルＳを磁化させ、メモリセルＳの電気
抵抗を高く（低く）変化させる。

【００３６】任意のメモリセルＳに’１’を書き込む場
合には、図４（ｂ）に示すように、ビット線ＢＬｎの他
方から一方にかけて電流ｉＢＬｎを流しながらワード線
ＷＬｎの他方から一方にかけて電流ｉＷＬｎを流すこと
によって該メモリセルＳを磁化させ、メモリセルＳの電
気抵抗を低く（高く）変化させる。このビット線、ワー
ド線の電流方向は前述したライトコントローラ１２（図
１）により制御されている。

【００３７】メモリセルＳは、ビット線ＢＬｎ、ワード
線ＷＬｎにそれぞれ電流を特定の方向に流した際に発生
する磁界にだけ磁化されるように膜厚が形成されてお
り、図４（ｃ）、（ｄ）に示すように、ワード線ＷＬｎ
にだけ電流ｉＷＬ，ｉＷＬｎを流した場合などでは磁化
されず、データの書き込みが行われない。

【００３８】ここで、同一のワード線ＷＬｎ上における
書き込み動作について説明する。

【００３９】メモリセルＳ１〜Ｓ３に’００１’のデー
タを書き込む場合、図５に示すように、ワード線ＷＬｎ
には一方から他方にかけて電流を流し、ビット線ＢＬｎ
−１〜ＢＬｎ＋１にも一方から他方にかけて電流を流す
ことにより、ワード線ＷＬｎ上のメモリセルＳ１〜Ｓ３
に’０’をそれぞれ書き込む（ここではこれを消去とす
る）。

【００４０】その後、図６に示すように、ワード線ＷＬ
ｎには他方から一方にかけて電流を流し、ビット線ＢＬ
ｎ−１〜ＢＬｎ＋１のうち、’１’を書き込みたいメモ
リセルＳ３が接続されているビット線ＢＬｎ＋１だけに
他方から一方にかけて電流を流すことにより、メモリセ
ルＳ３だけに’１’が書き込まれることになる。また、
ワード線ＷＬｎ上であれば、同時に書き込みしたいデー
タビット数は、前述したバースト長によって任意に設定
できることになる。

【００４１】ただし、書き込みデータが１ビットだけの
場合には、ワード線ＷＬｎにおけるデータ書き込みされ
る１つのメモリセルだけを１ビット単位でデータ書き込
みする。これによって、１ビットのデータ書き込みの場
合には、１度の書き込み動作だけでよく、書き込み速度
をより高速化できる。

【００４２】また、ここではメモリセルＳ１〜Ｓ３に’
０’を書き込んで消去を行った後に、必要なメモリセル
Ｓ３に’１’を書き込んだが、図７に示すように、ワー
ド線ＷＬｎにおける’０’を書き込むべきメモリセル
に’０’を書き込み、その後、図８に示すように、’
１’を書き込みたいメモリセルに’１’を書き込むよう
にしてもよい。

【００４３】この場合、メモリ１ａは、図９に示すよう
に、メモリアレイ２、ワードドライバ３、カラムデコー
ダ４、データラッチ回路５、カラムプリデコーダ６、カ
ラムアドレスバッファ７、ロウアドレスバッファ８、デ
ータ制御回路９、入力バッファ１０、出力バッファ１
１、ライトコントローラ１２、ならびにモードデコーダ
１３などの本実施の形態におけるメモリ１と同様の回路
構成に、データラッチ回路５ａが新たに設けられ構成と
なっている。

【００４４】データラッチ回路５ａに設けられたラッチ
は、入力されたデータをそれぞれラッチし、ライトコン
トローラ１２から出力される制御信号に基づいてラッチ
したデータの出力を行う。

【００４５】データラッチ回路５ａは、外部クロックに
同期してデータをカラムアドレスに対応したラッチにそ
れぞれ取り込む。このとき、データ書き込みフラグもラ
ッチする。

【００４６】そして、バースト長信号の最後になるとラ
イトコントローラ１２は制御信号を出力し、’０’を保
持しているラッチのデータを出力させ、’０’を書き込
むべきメモリセルに’０’を書き込む。その後、’１’
を保持しているラッチのデータを出力させ、’１’を書
き込むべきメモリセルに’１’を書き込む。

【００４７】次に、本発明者が検討したＭＲＡＭにおけ
るデータ書き込み動作について説明する。

【００４８】たとえば、図１０に示すように、メモリセ
ルＳ１０〜Ｓ１３に’００１’のデータを書き込む場合
には、ワード線ＷＬｎｎには一方から他方にかけて電流
を流し、ビット線ＢＬｎｎ−１にも一方から他方にかけ
て電流を流すことにより、ワード線ＷＬｎｎ上のメモリ
セルＳ１０に’０’を書き込む。

【００４９】その後、同じくワード線ＷＬｎｎには一方
から他方にかけて電流を流し、ビット線ＢＬｎｎにも一
方から他方にかけて電流を流すことにより、ワード線Ｗ
Ｌｎｎ上のメモリセルＳ１１に’０’を書き込む。

【００５０】そして、ワード線ＷＬｎｎには他方から一
方にかけて電流を流し、ビット線ＢＬｎｎ＋１には一方
から他方にかけて電流を流すことにより、ワード線ＷＬ
ｎｎ上のメモリセルＳ１２に’１’を書き込む。

【００５１】このように、メモリセルＳ１０〜Ｓ１２に
データを書き込む場合には、ワード線ＷＬｎの電流の向
きをか得なければならないので、メモリセルＳ１０〜Ｓ
１２への同時書き込みが不可能となり、書き込み時間も
長くなってしまうことになる。

【００５２】それにより、本実施の形態においては、同
一のワード線ＷＬｎ上におけるすべてのメモリセルにい
ったん’０’を書き込ませたあとに必要なメモリセルだ
けに’１’を書き込ませることにより、２度の書き込み
動作によってワード線上のメモリセルに書き込みを行う
ことができ、メモリ１の書き込み速度を大幅に向上する
ことができる。

【００５３】また、本実施の形態では、書き込みを行う
メモリセルに’０’を書き込ませた後、必要なメモリセ
ルだけに’１’を書き込ませていたが、最初にメモリセ
ルに’１’を書き込ませた後、必要なメモリセルだけ
に’０’を書き込ませるようにしてもよい。

【００５４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５５】たとえば、前記実施の形態では、同一ワー
ド線上におけるメモリセルへのデータ書き込みについて
記載したが、ワード線をビット線に置き換えて同一ビッ
ト線上におけるメモリセルへのデータ書き込み動作に用
いるようにしてもよい。

【００５６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５７】（１）本発明によれば、２度の書き込み動
作だけで同一ワード線上におけるメモリセルへの書き込
みを行うことができるので、書き込み速度を大幅に向上
することができる。

【００５８】（２）また、本発明では、上記（１）によ
り、磁気抵抗素子からなるメモリセルが用いられた半導
体集積回路装置における動作速度を高速化することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリに設けられ
たメモリセルの概略説明図である。

【図３】本発明の一実施の形態によるメモリセルへのデ
ータ書き込みの説明図である。

【図４】（ａ）〜（ｄ）は、本発明の一実施の形態によ
るメモリセルにおけるデータ書き込む動作の説明図であ
る。

【図５】本発明の一実施の形態による同一のワード線上
のメモリセルへの書き込み動作の一例を示す説明図であ
る。

【図６】図５に続く同一のワード線上のメモリセルへの
書き込み動作の説明図である。

【図７】本発明の一実施の形態による同一のワード線上
のメモリセルへの書き込み動作の他の例を示す説明図で
ある。

【図８】図７に続く同一のワード線上のメモリセルへの
書き込み動作の説明図である。

【図９】本発明の一実施の形態によるメモリにおける他
の例のブロック図である。

【図１０】本発明者が検討したメモリセルへのデータ書
き込み動作の説明図である。

【符号の説明】

１，１ａメモリ（半導体集積回路装置）２メモリアレイ３ワードドライバ４カラムデコーダ５，５ａデータラッチ回路６カラムプリデコーダ７カラムアドレスバッファ８ロウアドレスバッファ９データ制御回路１０入力バッファ１１出力バッファ１２ライトコントローラ１３モードデコーダＳメモリセルＭ１非磁性膜Ｍ２，Ｍ３磁性膜

Claims

【特許請求の範囲】

【請求項１】磁気抵抗素子からなるメモリセルへのデ
ータ書き込み方法であって、同一ワード線上におけるす
べての前記メモリセルのうち、第１レベルのデータが書
き込まれるメモリセルに一括して前記第１レベルのデー
タを書き込んだ後、前記すべてのメモリセルのうち、前
記第１レベルのデータが書き込まれていないメモリセル
に一括して第２レベルのデータを書き込むことを特徴と
するデータ書き込み方法。
【請求項２】磁気抵抗素子からなるメモリセルへのデ
ータ書き込み方法であって、同一ワード線上におけるす
べての前記メモリセルに一括して第１レベルのデータを
書き込んだ後、前記すべてのメモリセルのうち、第２レ
ベルのデータが書き込まれるメモリセルに一括して第２
レベルのデータを書き込むことを特徴とするデータ書き
込み方法。
【請求項３】請求項１または２に記載のデータ書き込
み方法において、前記メモリセルのデータ書き込みが、
前記同一ワード線上において分割されるブロック単位で
あることを特徴とするデータ書き込み方法。
【請求項４】請求項３記載のデータ書き込み方法にお
いて、前記分割されるブロック単位の長さを外部コマン
ドによって決定することを特徴とするデータ書き込み方
法。
【請求項５】請求項１〜４のいずれか１項に記載のデ
ータ書き込み方法において、書き込みされるデータが１
ビットだけの場合には、前記同一ワード線上におけるデ
ータ書き込みされる１つのメモリセルだけを１ビット単
位でデータ書き込みすることを特徴とするデータ書き込
み方法。