JP2008269776A - スピントルクｍｒａｍセルアレイ、スピントルクｍｒａｍ装置およびスピントルクｍｒａｍセルアレイのプログラミング方法 - Google Patents

スピントルクｍｒａｍセルアレイ、スピントルクｍｒａｍ装置およびスピントルクｍｒａｍセルアレイのプログラミング方法 Download PDF

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Abstract

【課題】スピントルクＭＲＡＭセルアレイ中に引き回される配線が占める領域を小さくしたスピントルクＭＲＡＭセルアレイ、スピントルクＭＲＡＭ装置およびスピントルクＭＲＡＭセルアレイのプログラミング方法を提供する。
【解決手段】スピントルクＭＲＡＭセルアレイ４０５は、スピントルクＭＲＡＭセル１００（以下「ＭＲＡＭセル１００」という。）を横方向と縦方向に配列したものである。ビット線３０５は、各縦方向に沿って配置され、各ＭＲＡＭセル１００に接続される。ソース選択線３３０は、ビット線３０５に対して直交し、且つ、横方向に配列されたＭＲＡＭセル１００を２行１組にした対に対応して配置され、この対を構成しているＭＲＡＭセル１００と接続される。ＭＲＡＭセル１００には、第１ステップで第１論理レベル（０）が書き込まれ、第２ステップで第２論理レベル（１）が書き込まれる。
【選択図】図１

Description

本発明は、スピントルクを利用して動作するスピントルクＭＲＡＭ（Magnetic Random Access Memory）装置およびそれを構成するスピントルクＭＲＡＭセルアレイ、ならびにそのようなスピントルクＭＲＡＭ装置に対する書込みを行うためのスピントルクＭＲＡＭセルアレイのプログラミング方法に関する。
スピンＲＡＭという用語は、磁気トンネル接合（Magnetic Tunnel Junction：以下「ＭＴＪ」という。）ＲＡＭのことを指している。ここで、“スピン”という用語は、フリー層を備えたＭＴＪ素子を通り抜けて、このフリー強磁性層の磁気モーメントを変化させるように機能する電子の角運動量を意味する。電子は、電荷と角運動量（またはスピン）の両方を持っている。従来より知られているように、スピン偏極電子電流は、スピン角運動量の交換作用により、ＭＴＪ素子のフリー強磁性層の磁化方向を変えることができる。
非特許文献１には、スピントルクトランスファ磁化スイッチング（ＳＴＳ）を利用する不揮発性メモリ（略してスピンＲＡＭ）が記載されている。スピンＲＡＭは、ＭＴＪにおけるメモリ層のスピンモーメントトルクトランスファ（spinmomentum-torque-transferred）電流と磁気モーメントとの相互作用による磁化反転によってプログラムされる（データが書き込まれる）。このため、従来必要であった外部磁場は不要となる。
図１４は、ＭＲＡＭセルとその周辺回路のブロックを表すものである。ＭＲＡＭセル１００は、ＭＴＪ素子１０５と金属酸化膜半導体（ＭＯＳ）トランジスタ１１０（Ｍ１）とを備えている。ＭＴＪ素子１０５は、ピンド強磁性層１０２およびフリー強磁性層１０４と、これらの強磁性層１０２，１０４の間に配置されたトンネルバリア層１０３とを備えている。ＭＯＳトランジスタ１１０のドレイン端子は、非磁性層１０４を通ってピンド強磁性層１０２に接続される。フリー強磁性層１０４はビット線１１５に接続され、ＭＯＳトランジスタ１１０のソース端子はソース選択線１２０に接続される。ビット線１１５とソース選択線１２０は、バイポーラ書き込みパルス／読み出しバイアスジェネレータ１２５に接続される。バイポーラ書き込みパルス／読み出しバイアスジェネレータ１２５は、ビット線１１５とソース選択線１２０を介して、ＭＴＪ素子１０５へ必要なプログラミング電流を供給する。このプログラミング電流を供給する方向は、ＭＴＪ素子１０５にプログラムされる論理状態によって決定される。
ＭＯＳトランジスタ１１０のゲート端子は、ワード線１３０に接続され、ワード線１３０を介してワード線選択電圧が供給される。ワード線選択電圧は、ＭＴＪ素子１０５に論理状態を書き込みまたは読み出しするために、ＭＯＳトランジスタ１１０をオンさせる。センスアンプ１３５は、ビット線１１５に接続された第１入力端子と、電圧基準回路１４０に接続された第２入力端子とを備える。ＭＯＳトランジスタ１１０をオンさせるためのアクティブなワード線選択電圧がワード線１１５に加えられると、バイポーラ書き込みパルス／読み出しバイアスジェネレータ１２５は、ＭＴＪ素子１０５を流れるバイアス電流を発生する。これにより、ＭＴＪ素子１０５の両端に電圧が現れ、これがセンスアンプ１３５によって検知されて参照電圧と比較され、ＭＴＪ素子１０５に書き込まれている論理状態が決定される。この論理状態は、データ出力信号１４５として、センスアンプ１３５の出力端子へ伝達される。
図１５は、ＭＲＡＭセル１００のアレイの概要を表すものである。ＭＲＡＭセルアレイは、ＭＲＡＭセル１００を横方向（行）と縦方向（列）に配列したものである。各ＭＲＡＭセル１００に設けられたＭＯＳトランジスタ１１０（Ｍ１）は、ＭＲＡＭセル１００の横方向に沿って配置されている。横方向に沿って配置されている各ＭＯＳトランジスタ１１０のゲート端子は、ワード線１３０ａ，１３０ｂ，…，１３０ｎ−１，１３０ｎ（ＷＬ）に接続されている。ＭＯＳトランジスタ１１０には、ワード線１３０ａ，１３０ｂ，…，１３０ｎ−１，１３０ｎを介してワード線選択信号が入力され、読み出しや書き込みの対象になっている選択ＭＲＡＭセル１００に対して書き込みおよび読み出しを行うために作動するようになっている。ＭＲＡＭセル１００の縦方向において、ＭＴＪ素子１０５の１つの端子は、ビット線１１５ａ，１１５ｂ，…，１１５ｍ（ＢＬ）に接続されている。各ＭＯＳトランジスタ１１０のソース端子は、ソース選択線１２０ａ，１２０ｂ，…，１２０ｍ（ＳＬ）に接続されている。書き込み動作をする間、プログラミング電圧は、選択ＭＲＡＭセル１００に接続された選択ビット線１１５ａ，１１５ｂ，…，１１５ｍから、選択ＭＲＡＭセル１００を介して、選択ＭＲＡＭセル１００に接続された選択ソース選択線１２０ａ，１２０ｂ，…，１２０ｍのいずれかへ伝達され、または、選択ソース選択線１２０ａ，１２０ｂ，…，１２０ｍから、選択ＭＲＡＭセル１００を介して、選択ビット線１１５ａ，１１５ｂ，…，１１５ｍのいずれかへ伝達されるようになっている。この場合の伝達方向は、選択ＭＲＡＭセル１００に書き込まれる論理状態（書込データ）に依存する。
非特許文献２には、電流誘導スイッチングを用いたＭＲＡＭ構造が記載されている。
非特許文献３には、セル内部のスピントランスファスイッチング電流分布、および１０Ω２〜３０Ω２の面積抵抗値（ＲＡ）と１５％〜３０％のＭＲ比とを持つＭＴＪの基本構造について、室温におけるスイッチング電流減少の研究結果が記載されている。
特許文献１には、半選択（half-selected）メモリセルにおける偶発的スイッチングを抑制するためのバイアス磁界を用いたＭＲＡＭ装置が記載されている。このバイアス磁界は、書き込み動作の間、半選択メモリセルに印加される。
特許文献２には、磁気スイッチング装置が記載されている。この装置は、２つの電極と、２つの電極間に磁気モーメントを持つナノパーティクルとを含む。少なくとも電極の１つは、その伝導帯に正味のスピン偏極（net spin polarization）を有する磁気物質を含む。所定の大きさの電流を選択すると、ナノパーティクルの磁気モーメントに打ち克つだけの正味のスピン偏極を含む電流がナノパーティクルに注入される。
特許文献３には、スピントランスファを利用している静磁気的に結合した磁気素子が記載されている。磁気素子は、書き込み電流が通り抜けるときに、スピントランスファによってフリー層に書き込むようになっている。
特許文献４には、フリー層のための閉路磁束磁区（flux closure）を持つ磁気ランダムアクセスメモリと、スピントランスファ書き込みメカニズムとが記載されている。
特許文献５には、電流誘導スピンモーメントトランスファ（current induced spin-momentum transfer）を基礎とした高速低電力磁気素子が記載されている。この磁気素子は、固定された磁化方向を持つピンド磁性層、自由磁化方向を持つフリー磁性層、および固定された磁化方向を持つ読み取り磁性層からなる。ピンド磁性層とフリー磁性層とは、非磁性層によって分離され、フリー磁性層と読み取り磁性層とは、他の非磁性層によって分離されている。ピンド磁性層とフリー磁性層との間の磁化方向は、一般的に同じ軸に沿って向いていない。非磁性層は、磁性層の間の磁気相互作用を最小限にしている。電流は、磁気素子の磁化状態を変えるトルクを誘導するために磁気素子に供給され、情報を書き込むための磁気メモリとして機能できるようにしている。
特許文献６には、磁気ランダムアクセスメモリへの書き込み方法が記載されている。
この書き込み方法では、磁気抵抗素子のフリー層の磁化困難軸（magnetically hard axis）に沿った磁場を作り、磁気抵抗素子を通り抜ける通過電流のスピンモーメントトランスファ（spin momentum transfer）によってフリー層の磁化の方向を変えることができる。
特許文献７には、３端子静磁気的結合のスピントランスファベース（three-terminal magnetostatically coupled spin transfer-based）ＭＲＡＭセルが記載されている。このＭＲＡＭセルは、３端子のうちの第１端子と第２端子との間に配置されたスピントランスファ駆動素子を備えている。読み取り素子は、３端子のうちの第２端子と第３端子との間に配置される。スピントランスファ励振素子および読み取り素子は、それぞれフリー層を含む。読み取り素子におけるフリー層の磁化方向は、データ状態を示している。スピントランスファ励振素子内のフリー層の磁化反転は、静磁気的に、読み取り素子のフリー層の磁化反転を引き起し、それによってデータ状態が記録される。
特許文献８には、ソフト−リファレンス（soft-reference）三導体型の磁気記憶メモリ記憶素子が記載されている。この記憶素子は、導電性を有する複数のセンス／書き込み導体を互いに平行に配置し、導電性を有する複数のセンス導体を互いに平行に配置してなるものである。センス／書き込み導体とセンス導体とはクロスポイントアレイを形成し、ソフト−リファレンス磁気メモリセルが各交点に配置されて、電気的な接点を形成している。導電性を有する複数の書き込み列導体は、互いに平行になっており、且つ、センス導体と電気的に絶縁性されつつ、実質上、センス導体の最も近くに配置されている。センス磁界は、ソフト−リファレンス層に向くが、セル内に格納したデータは変わらない。
特許文献９には、スピン注入磁気ランダムアクセスメモリが説明されている。このスピン注入磁気ランダムアクセスメモリは、磁化方向が固定されている磁気固定層、磁化方向がスピン偏極電子を注入することによって変えることのできる磁気記録層、および磁気固定層と磁気記録層との間に設けられたトンネルバリア層とを有する磁気抵抗素子を含んでいる。ビット線には、スピン偏極電子の発生のために、磁気抵抗素子を通過するスピン注入電流が流れる。書き込みワード線には、磁気抵抗素子の磁化容易軸（magnetization easy-axis）方向におけるアシスト磁場の発生のために通り抜けたアシスト電流が流れる。ドライバ／シンカ（driver/sinker）は、スピン注入電流の方向とアシスト電流の方向を決定している。
Ｈｏｓｏｍｉ他、"スピントルク反転磁化スイッチを有する新しい不揮発性メモリ：スピンＲＡＭ"ＩＥＥＥ国際電子デバイス会議２００５年、ＩＥＤＭ技術要覧、２００５年１２月、４５９−４６２頁（Hosomi, et al., "A Novel Nonvolatile Memory with Spin-torque Transfer Magnetization Switching: Spin-Ram", IEEE International Electron Devices Meeting, 2005. IEDM Technical Digest. Dec. 2005, pp.: 459- 462） Ｊｅｏｎｇ他、"フィールドアシスト電流導入スイッチングを用いるハイスケーラブルなＭＲＡＭ"、ＶＬＳＩ技術に関するシンポジウム、２００５年、技術論文の要覧、２００５年６月（１８４−１８５頁）（Jeong, et al., "Highly Scalable MRAM Using Field Assisted Current Induced Switching", 2005 Symposium on VLSI Technology, 2005. Digest of Technical Papers, June 2005, pp. 184- 185） Ｈｕａｉ他、"磁気トンネル接合の基本構造におけるスピントランスファスイッチング電流分布と減少"、ＩＥＥＥ磁気学の研究論文、２００５年１０月、４１巻、１０号、２６２１−２６２６頁（Huai, et al.,"Spin-Transfer Switching Current Distribution and Reduction in Magnetic Tunneling Junction-Based Structures",IEEE Transactions on Magnetics, Oct. 2005, Vol.: 41, Issue: 10, pp.: 2621- 2626） 米国特許第６，０９７，６２６号 米国特許第６，１３０，８１４号 米国特許第６，８４７，５４７号 米国特許第６，８６５，１０９号 米国特許第６，９８０，４６９号 米国特許第７，００６，３７５号 米国特許第７，００９，８７７号 米国特許第７，１０２，９２０号 米国特許出願第２００６０１７１１９８号
図１５に示されたＭＲＡＭセルアレイ構造は、ＭＲＡＭセル毎にビット線およびソース線を必要とするので、より大きなセル配置領域が必要になる。
本発明はかかる問題点に鑑みてなされたもので、その目的は、平面サイズが小型化されるスピントルクＭＲＡＭメモリアレイ、スピントルクＭＲＡＭ装置およびスピントルクＭＲＡＭセルアレイのプログラミング方法を提供することにある。
本発明のスピントルクＭＲＡＭセルアレイは、横方向と縦方向に配列された複数のスピントルクＭＲＡＭセルを備えている。各スピントルクＭＲＡＭセルは、ＭＴＪ素子と選択スイッチング素子とを備える。ＭＴＪ素子の第１端子は選択スイッチング素子のドレイン端子に接続される。
各スピントルクＭＲＡＭセルアレイは複数のビット線を備える。各ビット線は、アレイ状に配列された複数のスピントルクＭＲＡＭセルの縦方向の各列に沿って配置されている。各ビット線は、これに沿って配置されたスピントルクＭＲＡＭセルのＭＴＪ素子の第２端子に接続される。
各スピントルクＭＲＡＭセルアレイは複数のワード線を備える。各ワード線は、アレイ状に配列されたスピントルクＭＲＡＭセルの横方向の各行に沿って配置されている。各ワード線は、各行に沿って配置された各スピントルクＭＲＡＭセルの選択スイッチング素子のゲート端子に接続される。これにより、選択スイッチング素子のオンオフ動作の制御が行われる。
各スピントルクＭＲＡＭセルアレイは複数のソース選択線を備える。 各ソース選択線は、複数のビット線のそれぞれに直交して配置されている。さらに、各ソース選択線は、複数のスピントルクＭＲＡＭセルが横方向に配置されている行を２つ１組にした対に対応して設けられ、各対の各スピントルクＭＲＡＭセルの選択スイッチング素子のソース端子に接続される。
複数のスピントルクＭＲＡＭセルからなる縦方向の各列には、列書き込み選択素子が対応して配置されている。各列書き込み選択素子は、複数のビット線のそれぞれに接続したソース端子を備えている。各列書き込み選択素子のドレイン端子にはデータ入力信号が入力されるようになっており、ゲート端子には列書き込み選択信号が入力されるようになっている。
本発明のスピントルクＭＲＡＭ装置は、複数のグループに分けて配置された複数のスピントルクＭＲＡＭセルアレイを備えている。スピントルクＭＲＡＭ装置は、ビット線デコード回路を備える。このビット線デコード回路は、アドレス信号、入力データおよび読み出し／書き込み選択信号を取り込み、これらをデコードするようになっている。ビット線デコード回路は、複数のビット線と、複数の列書き込み選択素子の各々のドレイン端子およびゲート端子とを介して通信することにより、書き込みおよび読み出しの対象となる選択スピントルクＭＲＡＭセルが属する各選択列におけるスピントルクＭＲＡＭセルの１つに対して書き込みおよび読み出しをするために活性化されるビット線のどれかを選択し、この選択されたビット線に接続された選択列の列書き込み選択素子を作動させ、入力データから生成されたデータ入力信号を、選択列における１つの選択スピントルクＭＲＭＡセルに供給するようになっている。
スピントルクＭＲＡＭ装置は、ワード線デコード回路を備えている。このワード線デコード回路は、複数のワード選択線のそれぞれと通信することにより、アドレス信号を取り込み、このアドレス信号をデコードして、スピントルクＭＲＡＭセルのアレイの横方向の１つの行における１つのワード線を活性化するようになっている。
本発明のスピントルクＭＲＡＭ装置は、選択線デコード回路を備えている。この選択線デコード回路は、アドレス信号と書き込み／読み出し選択信号とを取り込み、アドレス信号をデコードするものである。選択線デコード回路は、複数のソース選択線のそれぞれと通信することにより、デコードしたアドレス信号から複数のソース選択線の中の１つを選択し、選択されたスピントルクＭＲＡＭセルに対する読出／書込を行うために、第１論理レベルと第２論理レベルを供給するようになっている。
本発明のスピントルクＭＲＡＭ装置は、センスアンプを備えている。このセンスアンプは、複数のビット線のそれぞれに接続され、選択されたスピントルクＭＲＡＭセルからデータ読み出し信号を取り込んで、データ読み出し信号を増幅および調整し、選択されたスピントルクＭＲＡＭセルから読み出した出力データを出力するようになっている。
本発明のスピントルクＭＲＡＭ装置に入力するデータ入力信号は、複数の列書き込み選択素子の各ドレイン端子のそれぞれに個々に供給される個別のビット（separate bits）であってもよいし、あるいは、複数の列書き込み選択装置の全てのドレイン端子に共通に供給される単一のビット（single bit）であってもよい。複数の列書き込み素子のドレイン端子が共通に接続された場合、複数のソース選択線の全ては、データ入力信号の反転信号を入力するために共通に接続される。
本発明のスピントルクＭＲＡＭセルアレイのプログラミング方法は、複数のスピントルクＭＲＡＭセルのうちデータ書き込みのために選択されたスピントルクＭＡＲＭセルに対して、第１ステップと、この後に行われる第２ステップとを行うことによってデータを書き込む（プログラミングする）ようにしたものである。第１ステップでは、次のようにして、スピントルクＭＲＡＭセルアレイ内の選択されたスピントルクＭＲＡＭセルに、第１論理レベルが書き込まれる。すなわち、ワード線デコード回路は、選択されたピントルクＭＲＡＭセルに対応したワード線を活性化する。また、ビット線デコード回路は、選択されたスピントルクＭＲＡＭセルに対応した列に設けられた列書き込み選択素子に供給される列書き込み選択信号を活性化する。ビット線デコード回路は、この列書き込み選択素子のドレイン端子に第１論理レベルのデータ入力信号を加える。さらに、選択線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第２論理レベルを加える。
次に、第２ステップが行われるが、選択されたスピントルクＭＲＡＭセルに第１論理レベルを書き込むようになっていれば、第２ステップでは、選択されたスピントルクＭＲＡＭセルのプログラミング状態を書き換えない。第２ステップでは、選択されたスピントルクＭＲＡＭセルに第２論理レベルだけを書き込むようになっている。第２ステップにおいて、選択されたスピントルクＭＲＡＭセルに対する第２論理レベルの書き込みは、次のようにして行われる。ワード線デコード回路は、選択されたスピントルクＭＲＡＭセルに対応したワード線を活性化する。また、ビット線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する列に設けられた列書き込み選択素子に供給される列書き込み選択信号を活性化する。ビット線デコード回路は、この列書き込み選択素子のドレイン端子に第２論理レベルを加える。さらに、選択線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第１論理レベルを加える。
第２のプログラミング方法は、次のようにして、選択されたスピントルクＭＲＡＭセルへの書き込みを行うようにしたものである。まず、第１ステップにおいて、次のようにして、スピントルクＭＲＡＭセルアレイ内の選択されたスピントルクＭＲＡＭセルに第１論理レベルを書き込む。すなわち、ワード線デコード回路は、選択されたスピントルクＭＲＡＭセルに対応したワード線を活性化する。また、ビット線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する列に接続された列書き込み選択素子に供給される列書き込み選択信号を活性化する。ビット線デコード回路は、この列書き込み選択素子のドレイン端子に、第１論理レベルのデータ入力信号を加える。さらに、選択線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第２論理レベルを加える。これにより、選択されたスピントルクＭＲＡＭセルに第１論理レベルが書き込まれる。選択されたスピントルクＭＲＡＭセルに第１論理レベルを書き込む場合、この後の第２ステップでは、選択されたスピントルクＭＲＡＭセルのプログラミング状態を変えない。
一方、選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む場合には、第１ステップにおいて、次のようにして、選択されたスピントルクＭＲＡＭセルに、まず第１論理レベルを書き込む。すなわち、ワード線デコード回路は、選択されたスピントルクＭＲＡＭセルに対応したワード線を活性化する。また、ビット線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する列に接続された列書き込み選択素子に供給される列書き込み選択信号を活性化する。ビット線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する列に接続された列書き込み選択素子のドレイン端子に、第１論理レベルのデータ入力信号を加える。選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む場合でも、選択線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第２論理レベルを加える。このように、選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込むときでも、第１ステップでは、この選択されたスピントルクＭＲＡＭセルに第１論理レベルを書き込むようにしている。
これに続く第２ステップでは、次のようにして、選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む。すなわち、ワード線デコード回路は、選択されたＭＲＡＭセルに対応したワード線を活性化する。また、ビット線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する列に接続された書き込み選択素子に供給される列書き込み選択信号を活性化する。ビット線デコード回路は、この列書き込み選択素子のドレイン端子に第２論理レベルのデータ入力信号を加える。さらに、選択線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第１論理レベルを加える。これにより、選択されたスピントルクＭＲＡＭセルに第２論理レベルが書き込まれる。
第３のプログラミング方法は、第１ステップにおいて、選択された複数のスピントルクＭＲＡＭセルにデータを書き込むようにしたものである。すなわち、第１ステップにおいて、ワード線デコード回路は、選択された複数のスピントルクＭＲＡＭセルに対応したワード線を活性化する。また、ビット線デコード回路は、選択された複数のスピントルクＭＲＡＭセルが属する列に接続された列書き込み選択素子に供給される列書き込み選択信号を活性化する。ビット線デコード回路は、選択された複数のスピントルクＭＲＡＭセルに書き込まれる入力データを表す第１論理レベルと第２論理レベルのデータ入力信号を、選択された複数のスピントルクＭＲＡＭセルの各々が属する列に接続された列書き込み選択素子のドレイン端子に加える。さらに、選択線デコード回路は、選択された複数のスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第２論理レベルを加える。これにより、第１論理レベルが書き込まれることになっている選択されたスピントルクＭＲＡＭセルに第１論理レベルが書き込まれる一方、第２論理レベルが書き込まれることになっている選択されたスピントルクＭＲＡＭセルについては、プログラミング状態を変えないようにする。
これに続く第２ステップは、次のようにして行われる。選択線デコード回路は、選択された複数のスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第１論理レベルを加える。これにより、第２論理レベルに書き込まれることになっている選択された複数のスピントルクＭＲＡＭセルに第２論理レベルが書き込まれる一方、既に第１論理レベルが書き込まれた選択された複数のスピントルクＭＲＡＭセルには、書き込みが行われず無変換のままになる。
第４のプログラミング方法は、スピントルクＭＲＡＭセルアレイの書き込み方法であり、次のような第１ステップと第２ステップを実行することによって、選択された複数のスピントルクＭＲＡＭセルにデータを書き込むようにしたものである。第１ステップは、ワード線デコード回路が、選択された複数のスピントルクＭＲＡＭセルに対応したワード線を活性化することによって始まる。ビット線デコード回路は、選択された複数のスピントルクＭＲＡＭセルが属する列に接続された列書き込み選択素子に供給される列書き込む選択信号を活性化する。ビット線デコード回路は、選択された複数のスピントルクＭＲＡＭセルの各々が属する列に接続された列書き込み選択素子のドレイン端子に対して、選択された複数のスピントルクＭＲＡＭセルに書き込まれる入力データを表す第１論理レベルを加える。また、選択線デコード回路は、選択された複数のスピントルクセルＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に第２論理レベルを加える。これにより、選択された全てのスピントルクＭＲＡＭセルに第１論理レベルが書き込まれる。
第２ステップは、次のようにして行われる。ビット線デコード回路は、選択された複数のスピントルクＭＲＡＭセルの各々が属する列に接続された列書き込み選択素子のドレイン端子に対して、選択された複数のスピントルクＭＲＡＭセルに書き込まれる入力データを表す第１論理レベルと第２論理レベルのデータ入力信号を加える。また、選択線デコード回路は、選択された複数のスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に対して、第１論理レベルを加える。これにより、第２論理レベルが書き込まれることになっている選択された複数のスピントルクＭＲＡＭセルには、第２論理レベルが書き込まれる一方、第１論理レベルが書き込まれることになっている選択された複数のスピントルクＭＲＡＭセルには、書き込みがされずに無変換のままになる。
第５のプログラミング方法は、スピントルクＭＲＡＭセルアレイの書き込み方法であり、次にようにして書き込みを行うようにしたものである。すなわち、ワード線デコード回路は、選択されたスピントルクＭＲＡＭセルに対応したワード線を活性化する。また、ビット線デコード回路は、選択されたスピントルクＭＡＲＭセルが属する列に設けられた列書き込み選択素子のゲート端子に列書き込み選択信号を加え、選択されたスピントルクＭＲＡＭセルに書き込む入力データを表す入力データ信号を列書き込み選択素子のドレイン端子に加える。さらに、選択線デコード回路は、選択されたスピントルクＭＲＡＭセルが属する行により構成される行対に対応して配置されたソース選択線に対して、反転データ入力信号を加える。これにより、選択されたスピントルクＭＲＡＭセルに入力データが書き込まれる。
本発明のスピントルクＭＲＡＭセルアレイおよびスピントルクＭＲＡＭ装置によれば、上記スピントルクＭＲＡＭセルアレイを有しているので、より大きな領域効率が得られ、平面サイズをより小型化できる。
また、本発明のスピントルクＭＲＡＭセルアレイのプログラミング方法によれば、ビット線に直交するソース選択線の動作を考慮し、第１ステップにおいて第１論理レベルを書き込み、第２ステップにおいて第２論理レベルを書き込みするという２回のステップを経て書き込むようにしたので、書き込み時間においてとても小さい負荷になると同時に、スピントルクＭＲＡＭセルアレイの領域を最小化できる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るスピントルクＭＲＡＭセル１００のアレイを表すものである。スピントルク不揮発性磁気メモリセル１００（以下「ＭＲＡＭセル１００」という。）のアレイは、横方向と縦方向に配列された複数のＭＲＡＭセル１００を備えている。ビット線３０５ａ，３０５ｂ，…，３０５ｍ（以下「ビット線３０５」という。）は、縦方向に並んだＭＲＡＭセル１００の各列に沿って配置され、それぞれＭＲＡＭセル１００に接続している。ソース選択線３３０ａ，…，３３０ｎ（以下「ソース選択線３３０」という。）は、横方向に並んだＭＲＡＭセル１００で形成される行を２つ１組にした対に沿って配置され、それぞれＭＲＡＭセル１００に接続している。ソース選択線３３０は、ビット線３０５に対して直交する方向に配置される。書き込み線３３５ａ，３３５ｂ，…，３３５ｍ（以下「書き込み線３３５」という。）は、横方向に並んだＭＲＡＭセル１００に沿って配置され、ＭＲＡＭセル１００に接続されたゲーティングＭＯＳトランジスタ３１０ａ，３１０ｂ，…，３１０ｍ（以下「ゲーティングＭＯＳトランジスタ３１０」という。）のゲート端子に接続されている。
各ＭＲＡＭセル１００は、磁気トンネル接合（ＭＴＪ）素子５と、ＭＯＳトランジスタ８０を備えている。図２は、ＭＴＪ素子５におけるスピントルク反転スイッチング（ＳＴＳ）を表すものである。スピントルクＭＴＪ素子５は、２つの強磁性層１０，１５（Ｆ１，Ｆ２）、およびこの強磁性層１０，１５の間にあるスペーサ層２０を備えている。強磁性層１０はピンド磁性層、スペーサ層２０はトンネルバリア層、強磁性層１５はフリー磁性層である。スピン偏極電子４０が強磁性層１０，１５を通ってＭＴＪ素子５の内部を流れるとき、スピン偏極電子４０のスピン方向４２は、磁気モーメント５５，５０（Ｍ２，Ｍ１）の方向に応じてそれぞれ図示する方向４３，４４に回転する。このスピン方向４２の回転は、磁気モーメント５０，５５（Ｍ１，Ｍ２）に対するスピントルク４７（ｄＭ１／ｄｔ）およびスピントルク４５（ｄＭ２／ｄｔ）が起源となる。与えられたトルクは大きく十分であるから、フリー強磁性層１５の磁化、すなわち磁気モーメント５５は反転される。強磁性層１０，１５の磁化は、平行から反平行に変わる。これはＭＴＪ素子５を低抵抗状態から高抵抗状態に変え、その結果、ＭＴＪ素子５の論理レベルを第１論理レベル（０）から第２論理レベル（１）に、すなわち蓄積状態（低抵抗または高抵抗）を「０」状態から「１」状態に変える。
電圧源３５は、プログラミング電流ｉＰＲＯＧを発生するプログラミング電圧ＶＰＲＯＧをＭＴＪ素子５に供給するものであり、プログラミング電流ｉＰＲＯＧは、ＭＴＪ素子５のプログラミング状態（蓄積状態）を変えるよう適宜反転される。
図１に示すように、横方向に配列された各ＭＲＡＭセル１００のＭＯＳトランジスタ８０のゲート端子は、ワード線３２５ａ，３２５ｂ，…，３２５ｎ−１，３２５ｎ（以下「ワード線３２５」という。）に接続されている。ＭＯＳトランジスタは、ゲート端子を介してワード線３２５からワード線選択信号を入力すると、選択されたＭＲＡＭセル（以下「選択ＭＲＡＭセル」という。）１００に書き込みおよび読み出しをするために作動する。縦方向に配列されたＭＲＡＭセル１００に設けられたＭＴＪ素子５の一端は、ビット線３０５に接続されている。横方向に配列されたＭＲＡＭセル１００にそれぞれ設けられたＭＯＳトランジスタ８０のソース端子は、ソース選択線３３０ａ，…，３３０ｎ（以下「ソース選択線３３０」という。）に接続される。１つのソース選択線は、ＭＲＡＭセルが横方向に配列されることによって構成される複数の行のうち２つの行に共有される。このため、ワード線３２５の数は、ソース選択線３３０の２倍配置されている。選択ＭＲＡＭセル１００にデータを書き込む間、プログラミング電流は、選択ビット線３０５から選択ＭＲＡＭセル１００を通って選択ソース選択線３３０へ、または選択ソース選択線３３０から選択ＭＲＡＭセル１００を通って選択ビット線３０５へのどちらかから伝達され、これは選択ＭＲＡＭセル１００に書き込まれるプログラミング状態に依存している。ここで、選択ビット線および選択ソース選択線は、選択ＭＲＡＭセルと導通したビット線およびソース選択線のことである。
各ビット線３０５の一端は、ゲーティングＭＯＳトランジスタ３１０のソース端子に接続されている。各ゲーティングＭＯＳトランジスタ３１０のドレイン端子は、データ入力信号３１５ａ，３１５ｂ，…，３１５ｍ（以下「データ入力信号３１５」という。）の１ビットを入力し、ゲート端子は、列書き込み選択信号３２０ａ，３２０ｂ，…，３２０ｍ（以下「列書き込み選択信号３２０」という。）（ｙ１，ｙ２，…，ｙｍ）を入力するようになっている。
後述するセンスアンプ４７０は、各ＭＲＡＭセル１００内のＭＴＪ素子５のプログラミング状態（低抵抗対高抵抗）をセンシングするために、各ビット線３０５の他端に接続され、選択ＭＲＡＭセル１００からデータを読み出すようになっている。
ＭＲＡＭセル１００からデータを読み出す操作の間、データ入力信号３１５はバイアス電流に置き換わり、選択ゲーティングＭＯＳトランジスタ３１０を通って、選択ＭＲＡＭセル１００へ流れる。選択ＭＲＡＭセル１００内のＭＯＳトランジスタ８０に接続される選択ワード線３２５は活性化され、選択ソース選択線３３０は、接地リファレンス電圧に設定される。バイアス電流は、選択ＭＲＡＭセル１００を通り、ソース選択線３３０に流れ、選択ＭＲＡＭセル１００の両端に現れる電圧は、選択ビット線３０５に接続したセンスアンプ４７０によって検知される。選択ＭＲＡＭセル１００への書き込み方法は、後述する。
各ビット線３０５には、データ入力信号３１５ａの個別のビット（individual bits）がそれぞれ供給されるようになっており、ソース選択線３３０は、横方向に並ぶＭＲＡＭセル１００を２行で１組にして構成の各ＭＲＡＭセルと接続される。
図３はスピントルクＭＲＡＭ装置のブロック図を表すものである。スピントルクＭＲＡＭ装置では、ＭＲＡＭセル１００のアレイ４０５（ＭＲＡＭセルアレイ４０５）の複数をグループ化して、アレイグループ４００が形成されている。ビット線デコード回路４１０は、アドレス信号４３０（ＡＤＤＲ）、読み出し／書き込み選択信号４３５（ＲＤ／ＷＲＴ）および入力データ４５０（ＷＲＴ ＤＡＴＡ）を入力し、アドレス信号４３０、入力データ４５０および読み出し／書き込み選択信号４３５をデコードするものである。ビット線デコード回路４１０は、各ＭＲＡＭセルアレイ４０５に接続しており、列書き込み選択信号を供給して、ＭＲＡＭセルアレイ４０５内の選択ＭＲＡＭセル１００に接続したゲーティングＭＯＳトランジスタ３１０を作動させている。またビット線デコード回路４１０は、作動しているゲーティングＭＯＳトランジスタに接続したビット線３０５に対し、入力データ４５０から変換されたデータ入力信号３１５を供給している。
ワード線デコード回路４１５は、各ＭＲＡＭセルアレイ４０５の各ワード線３２５に接続している。ワード線デコード回路４１５は、アドレス信号４３０を入力しており、このアドレス信号４３０は、書き込みまたは読み出しの対象になっているＭＲＡＭセルアレイ４０５のうち、選択されている横方向の並びがどれかを定義している。ソース選択線デコード回路４２０は、横方向に対になっている各ＭＲＡＭセル１００に合わせた配置されたソース選択線３３０に接続し、ＭＲＡＭセルアレイ４０５内の選択ＭＲＡＭセル１００の読み出しおよび書き込みのために、ソース選択信号を供給している。ソース選択線デコード回路４２０は、アドレス信号４３０と読み出し／書き込み信号４３５を入力し、どのＭＲＡＭセル１００が読み出しまたは書き込みの対象になっているかを決定している。
バイポーラ書き込み／読み出しジェネレータ４２５は、データ信号４４０とクロックタイミング信号４４５を入力して、入力データ４５０をビット線デコード回路４１０に出力している。読み出し／書き込み信号４３５およびアドレス信号４３０と共に、ＭＲＡＭセルアレイ４０５の選択ＭＲＡＭセル１００からデータを読み出しおよび書き込むために、ビット線デコード回路４１０とソース選択線デコード回路４２０に対して、必要なバイアスと制御信号を供給している。読み出し操作の間、センスアンプ４７０は、選択ＭＲＡＭセル１００からデータセンス信号（バイアス電流）を入力し、このデータセンス信号を増幅および調整し、外部回路へ伝達するよう出力データ信号４７５を発生している。
このようなＭＲＡＭセルアレイ４０５内の選択ＭＲＡＭセル１００に書き込みをする（プログラミングをする）方法の概略は、以下のようになっている。まず第１の方法では、第１ステップにおいて、ＭＲＡＭセル１００に書き込まれるデータ（データ信号）が第１論理レベルならば、選択ＭＲＡＭセル１００に第１論理レベル（０）が書き込まれる。選択ＭＲＡＭセル１００に第２論理レベル（１）が書き込まれるなら、書き込みがされずに変化しない状態となる。次に、第２ステップにおいて、ＭＲＡＭセル１００に書き込まれるデータが第１論理レベルならば、選択ＭＲＡＭセル１００は、変化しない状態となる。しかしながら、書き込まれるデータが第２論理レベルならば、第２論理レベルは選択ＭＲＡＭセル１００に書き込まれる。
次に、第２の方法では、第１ステップにおいて、選択ＭＲＡＭセル１００に書き込まれるデータの論理レベルに関係なく、第１論理レベルが書き込まれる。第２ステップでは、書き込まれるデータが第１論理レベルならば、選択ＭＲＡＭセル１００は変化しない状態となる。しかしながら、書き込まれるデータが第２論理レベルならば、第２論理レベルは、選択ＭＲＡＭセル１００に書き込まれる。
第３の方法は、ＭＲＡＭセルアレイ４０５内における１つの行の中の複数の選択ＭＲＡＭセル１００に対して書き込みをする方法であり、次のようになっている。まず第１ステップにおいて、書き込まれるデータが第１論理レベルになっている選択ＭＲＡＭセル１００には、第１論理レベルが書き込まれる。また書き込まれるデータが第２論理レベルになっている選択ＭＲＡＭセル１００では、論理レベルが変化しない状態となる。次に、第２ステップにおいて、書き込まれるデータが第１論理レベルになっているＭＲＡＭセル１００には、書き込みがされずに変化しない状態となる。しかしながら、書き込まれるデータが第２論理レベルになっているＭＲＡＭセル１００には、第２論理レベルが書き込まれる。
第４の方法は、ＭＲＡＭセルアレイ４０５内における１つの行の中の複数の選択ＭＲＡＭセル１００に対して書き込みをする方法であり、次のようになっている。まず第１ステップにおいて、全ての選択ＭＲＡＭセル１００には、第１論理レベルが書き込まれる。次に、第２ステップにおいて、書き込まれるデータが第１論理レベルになっているＭＲＡＭセル１００では、書き込みがされずに変化しない状態となる。一方、書き込まれるデータが第２論理レベルになっているＭＲＡＭセル１００には、第２論理レベルが書き込まれる。
上記ＭＲＡＭセル１００のアレイを備えたＭＲＡＭ装置への書き込む方法を、以下で詳細に説明する。まずＭＲＡＭセル１００にデータを書き込むときの論理レベルについて、図４〜図７を用いて説明する。図４〜図７に示すように、データの書き込み時は、２つのステップを実行する。第１ステップは、第１論理レベルのプログラミング状態（論理状態）が書き込まれる選択ＭＲＡＭセル１００、または全てのＭＲＡＭセル１００のどちらかの場合に対して、第１論理レベル（０）を書き込んでいる。第２ステップでは、第２論理レベルのプログラミング状態が書き込まれる選択ＭＲＡＭセル１００に対してだけ、第２論理レベル（１）を書き込んでいる。第１ステップにおいて、第１論理レベルが書き込まれたＭＲＡＭセル１００には、第２ステップの間、書き込みがされずに変化しない状態となる。選択ＭＲＡＭセル１００への書き込みは、１つの選択ＭＲＡＭセル１００、または横方向に配列されたＭＲＡＭセルの複数の行のうち選択された行における幾つかのＭＲＡＭセル１００に対して行える。また他の書き込み方法としては、横方向に配列されたＭＲＡＭセル１００の行の全てに対して、書き込みを行っても良い。
図４は、ＭＲＡＭセルアレイ４０５内の１つのＭＲＡＭセル１００にデータを書き込むときの論理レベルを表すものである。この図４は、図１のＭＲＡＭセル１００のグループ３００の操作方法を示している。図１と図４を用いて、ＭＲＡＭセル１００のアレイ内に配置された１つのＭＲＡＭセル１００（Ｃ１１）へ書き込む方法について説明する。この第１実施例において、ＭＲＡＭセルＣ１１には、第１論理レベルが書き込まれる。第１ステップにおいて、第１ワード線３２５ａは、ＭＲＡＭセル１００のＭＯＳトランジスタ８０を作動させるために、第２論理レベル（Ｈ）に設定される。第２ワード線３２５ｂは、ＭＲＡＭセル１００のグループ３００内の他の行のＭＲＡＭセル１００（Ｃ２１，Ｃ２２，…）のＭＯＳトランジスタ８０を作動しないようにするために、第１論理レベル（Ｌ）に設定される。このとき、第１ワード線３２５ａおよび第２ワード線３２５ｂを除いた他の全てのワード線３２５…，３２５ｎ−１，３２５ｎも活性化されていない。また列書き込み選択信号３２０ａ（ｙ１）は、ゲーティングＭＯＳトランジスタ３１０ａを作動させるために第２論理レベル（Ｈ）に設定され、列書き込み選択信号３２０ｂ（ｙ２）は、ゲーティングＭＯＳトランジスタ３１０ｂを作動させないようにするために第１論理レベル（Ｌ）に設定される。このとき、列書き込み選択信号３２０ａ，３２０ｂ（ｙ１，ｙ２）以外の他の列書き込み選択信号…，３２０ｍ（…，ｙｍ）が入力される他のゲーティングＭＯＳトランジスタ３１０…，３１０ｍは、作動されていない。これにより、データ入力信号３１５ａは第１論理レベル（Ｌ）に設定され、ソース選択線３３０ａ（ＳＬ１２）は第２論理レベル（Ｈ）に設定されるので、第１論理レベル（０）がＭＲＡＭセルＣ１１に書き込まれ、他の全てのＭＲＡＭセル１００には書き込みがされず無変換のままとなる。次の第２ステップにおいて、ソース選択線３３０ａ（ＳＬ１２）は第１論理レベル（Ｌ）に設定され、ＭＡＲＭセルＣ１１には書き込みがされず、無変換のままとなる。
次に、図４の表に示される第２実施例について説明する。この第２実施例において、ＭＲＡＭセルＣ１１には、第２論理レベル（１）が書き込まれる。第１ステップにおいて、第１ワード線３２５ａは、ＭＲＡＭセル１００のＭＯＳトランジスタ８０を作動させるために、第２論理レベル（Ｈ）に設定される。第２ワード線３２５ｂは、ＭＲＡＭセル１００のグループ３００の他の行のＭＲＡＭセル１００のＭＯＳトランジスタ８０を作動しないようにするために、第１論理レベル（Ｌ）に設定される。このとき、第１ワード線３２５ａおよび第２ワード線３２５ｂを除いた、他の全てのワード線３２５…，３２５ｎ−１，３２５ｎは活性化されていない。また列書き込み選択信号３２０ａ（ｙ１）は、ゲーティングＭＯＳトランジスタ３１０ａを作動させるために、第２論理レベル（Ｈ）に設定され、列書き込み選択信号３２０ｂ（ｙ２）は、ゲーティングＭＯＳトランジスタ３１０ｂを作動させないようにするために第１論理レベル（Ｌ）に設定される。このとき、列書き込み選択信号３２０ａ（ｙ１）および列書き込み選択信号３２０ｂ（ｙ２）を除いた、他の列書き込み選択信号…，３２０ｍ（…，ｙｍ）が入力される他のゲーティングＭＯＳトランジスタ３１０…，３１０ｍは、作動されていない。データ入力信号３１５ａは、第２論理レベル（Ｈ）に設定され、ソース選択線３３０ａ（ＳＬ１２）は第２論理レベル（Ｈ）に設定されるので、ＭＲＡＭセルＣ１１には書き込みがされずに無変換のままとなり、他の全てのＭＲＡＭセル１００にも同様に書き込みがされない。次の第２ステップにおいて、ソース選択線３３０ａ（ＳＬ１２）が第１論理レベルに設定され、ＭＲＡＭセルＣ１１には第２論理レベル（１）が書き込まれる。
次に、図５は、第２ステップを実行している間、既にデータが書き込まれている、ＭＲＡＭセルアレイ内に配置された１つのＭＲＡＭセル１００にデータを書き込むときの論理レベルを表すものである。この図５は、図１のＭＲＡＭセル１００のグループ３００の操作について述べている。図１と図５を用いて、第２ステップを実行する間だけ、有効なデータ線によるＭＲＡＭセル１００のアレイ内の１つのＭＲＡＭセル１００（Ｃ１１）へ書き込む方法について説明する。第３実施例では、ＭＲＡＭセルＣ１１には第１論理レベル（０）が書き込まれるようになっている。このときワード線３２５ａ，３２５ｂ、列書き込み選択信号３２０ａ，３２０ｂ（ｙ１，ｙ２）、データ入力信号３１５ａおよびソース選択線３３０ａ（ＳＬ１２）は、第１実施例で説明したように設定される。
第４実施例では、ＭＲＡＭセルＣ１１に第２論理レベル（１）が書き込まれるようになっている。まず第１ステップでは、データ入力信号３１５ａが第１論理レベル（Ｌ）に設定され、ＭＲＡＭセルＣ１１に第１論理レベル（０）が書き込まれる。第２ステップでは、データ入力信号３１５ａは、第２論理レベル（Ｈ）に設定され、ソース選択線３３０ａ（ＳＬ１２）は第１論理レベル（Ｌ）に設定されて、ＭＲＡＭセルＣ１１に第２論理レベル（１）が書き込まれる。
次に、図６は、ＭＲＡＭセルアレイ４０５内のワード線３２５に沿って配置された２以上のＭＲＡＭセル１００にデータを書き込むときの論理レベルを表すものである。この図６は、図１のＭＲＡＭセル１００のグループ３００の操作について述べている。図１と図６を用いて、ＭＲＡＭセル１００のアレイ内の複数のＭＲＡＭセル１００に書き込む方法について説明する。この第５実施例において、ＭＡＲＭセルＣ１１とＣ１２に書き込みが行われる。第１ステップにおいて、ワード線３２５ａ，３２５ｂ、列書き込み選択信号３２０ａ，３２０ｂ（ｙ１，ｙ２）、データ入力信号３１５ａおよびソース選択線３３０ａ（ＳＬ１２）は、第１実施例の第１ステップで説明したように設定される。データ入力信号３１５ａと３１５ｂは、要求された論理レベル（第１論理レベル（０）または第２論理レベル（１））に設定される。ＭＲＡＭセルＣ１１とＣ１２の一方または両方のいずれかに第１論理レベル（０）が書き込まれるとき、ＭＡＲＭセルＣ１１とＣ１２には書き込が行われ、他のＭＲＡＭセル１００には書き込みが行われず、無変換のままとなる。第２ステップの間、ソース選択線３３０ａ（ＳＬ１２）は第１論理レベル（Ｌ）に設定されて、第２論理レベル（１）に書き込まれるＭＲＡＭセルＣ１１とＣ１２に対して書き込みが行われ、第１論理レベル（０）が書き込まれているＭＲＡＭセルＣ１１とＣ１２に対して書き込みが行わずに、そのままにしておく。
次に、図７は、第２ステップの実行している間、既にデータが書き込まれている、ワード線３２５に沿った２以上のＭＲＡＭセル１００に対して、データを書き込むときの論理レベルを表すものである。この図７は、図１のＭＲＡＭセル１００のグループ３００の操作について述べている。図１と図７を用いて、ＭＲＡＭセル１００のアレイ内に配置された複数のＭＲＡＭセル１００へデータを書き込む方法について説明する。この第６実施例において、ＭＡＲＭセルＣ１１とＣ１２に書き込みが行われる。ワード線３２５ａ，３２５ｂ、列書き込み選択信号３２０ａ，３２０ｂ（ｙ１，ｙ２）およびソース選択線３３０ａ（ＳＬ１２）は、第１実施例の第１ステップで説明したように設定される。データ入力信号３１５ａ，３１５ｂは、第１論理レベル（Ｌ）に設定され、ＭＲＡＭセルＣ１１，Ｃ１２の両方に第１論理レベル（０）を書き込む。第２ステップの間、ソース選択線３３０ａ（ＳＬ１２）は第１論理レベル（Ｌ）に設定され、データ入力信号３１５ａ，３１５ｂは、要求された論理レベル（第１論理レベル（０）または第２論理レベル（１））に設定される。（ＭＲＡＭセル１００に書き込まれる論理レベルに（第１論理レベル（０）または第２論理レベル（１））合わせて設定される。）第１論理レベル（１）が書き込まれるＭＲＡＭセルＣ１１とＣ１２に対して書き込みを行い、第１論理レベル（０）が書き込まれるＭＲＡＭセルＣ１１とＣ１２に対して書き込みを行わずに、そのままにしておく。
次に、第１の書き込み方法として、図３および図８を参照しつつ、ＭＲＡＭセルアレイ４０５内の１つのＭＲＡＭセル１００に書き込みをする方法について説明する。まず書き込みの対象となる選択ＭＲＡＭセル１００が配置されている縦方向の列と横方向の行を選ぶために、アドレス信号４３０をデコードする（ステップ５００）。次に、選択ＭＲＡＭセルに書き込むプログラミング状態が「０」または「１」のいずれのデータであるか（データ入力信号３１５）を決定する（ステップ５０５）。選択ＭＲＡＭセル１００に書き込まれるデータが第２論理レベル（１）の場合、第１ステップを実行する（ステップ５１０）。第１ステップにおいて、データ入力信号３１５は、選択ＭＲＡＭセル１００を第２論理レベル（１）に設定するために、選択ＭＲＡＭセル１００に対応している縦方向の列におけるゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３２５は、選択ＭＲＡＭセル１００内のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。これ以外の他の（残りの）列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力し、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は第２論理レベル（Ｈ）に設定されて、ワード線３２５を活性化させるので、選択ＭＲＡＭセル１００には書き込みがされずに無変換となる。
次に、第２ステップを実行する（ステップ５１５）。第２ステップにおいて、データ入力信号３１５は、選択ＭＲＡＭセル１００を第２論理レベル（１）に設定するために、選択ＭＲＡＭセル１００に対応している縦方向の列におけるゲーティングＭＯＳトランジスタ３１０に加えられる。また、ワード線３０５は、選択ＭＲＡＭセル１００内のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。他の列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力し、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は第１論理レベル（Ｌ）に設定されるので、選択ＭＲＡＭセル１００には第２論理レベル（１）が書き込まれる。
ステップ５０５における判断の結果、選択ＭＲＡＭセル１００に書き込まれるデータが第１論理レベル（０）の場合、第１ステップを実行する（ステップ５２０）。第１ステップにおいて、データ入力信号３１５は、選択ＭＲＡＭセル１００を第１論理レベル（０）に設定するために、選択ＭＲＡＭセル１００に対応している縦方向の列におけるゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、選択ＭＲＡＭセル１００内のＭＯＳトランジスタ８０のゲート端子に接続したワード線３２５は活性化され、他の全てのワード線３２５は活性化されない。また、列書き込み選択信号３２０は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。他の列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は、第２論理レベル（Ｈ）に設定されるので、選択ＭＲＡＭセル１００には第１論理レベル（０）が書き込まれる。
次に、第２ステップを実行する（ステップ５２５）。第２ステップにおいて、データ入力信号３１５は、選択ＭＲＡＭセル１００を第１論理レベル（０）に設定するために、選択ＭＲＡＭセル１００に対応している縦方向の列におけるゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３０５は、選択ＭＲＡＭセル１００内のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０は、選択ＭＲＡＭセル１００に対応している列に設けられたＭＯＳトランジスタ８０を作動させる。他の列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は第１論理レベル（Ｌ）に設定されるので、選択ＭＲＡＭセル１００には書き込みがされずに無変換となる。
次に、データ入力信号３１５とアドレス信号４３０によってデータが書き込まれる全ての選択ＭＲＡＭセル１００に対して、書き込みが行われたか否かの判定を行う（ステップ５３０）。選択ＭＲＡＭセル１００に全てが書き込まれない場合、アドレス信号４３０をデコードし（ステップ５００）、ステップ５０５〜５３０のプロセスを繰り返す。選択ＭＲＡＭセル１００に全てが書き込まれている場合、書き込みプロセスは終了する。
次に、第２の書き込み方法として、図９を参照しつつ、ＭＲＡＭセルアレイ４０５内の１つのＭＲＡＭセル１００に書き込みする方法について説明する。まず選択ＭＲＡＭセル１００が配置されている縦方向の列と横方向の行を選ぶために、アドレス信号４３０をデコードする（ステップ５５０）。第１ステップにおいて（ステップ５５５）、データ入力信号３１５は、選択ＭＲＡＭセル１００を第１論理レベル（０）に設定するために、選択ＭＲＡＭセル１００に対応している列におけるゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３２５は、選択ＭＲＡＭセル１００のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動する。他の列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は第２論理レベル（Ｈ）に設定されて、選択ＭＲＡＭセル１００には第１論理レベル（０）が書き込まれる。
次に、データ入力信号３１５が決定される（ステップ５６０）。選択ＭＲＡＭセル１００に書き込まれるデータが第２論理レベル（１）の場合、第２ステップを実行する（ステップ５６５）。第２ステップにおいて、データ入力信号３１５は、選択ＭＲＡＭセル１００を第２論理レベル（１）に設定するために、選択ＭＲＡＭセル１００に対応している縦方向の列におけるゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３２５は、選択ＭＲＡＭセル１００のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、他の全てのものが活性化されない。また、列書き込み選択信号３２０は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。他の列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は第１論理レベル（Ｌ）に設定されて、ワード線３２５を活性化させるので、選択ＭＲＡＭセル１００には第２論理レベル（１）が書き込まれる。
ステップ５６０の判断の結果、選択ＭＲＡＭセル１００に書き込まれるデータが第１論理レベル（０）の場合、第２ステップが実行される（ステップ５７０）。第２ステップ（ステップ５７０）において、データ入力信号３１５は、選択ＭＲＡＭセル１００を第１論理レベル（０）に設定するために、選択ＭＲＡＭセル１００に対応している縦方向の列のゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３２５は、選択ＭＲＡＭセル１００のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を起動する。他の列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は第１論理レベル（Ｌ）に設定されるので、選択ＭＲＡＭセル１００には書き込みがされずに無変換となる。
次に、データ入力信号３１５とアドレス信号４３０によってデータが書き込まれる全ての選択ＭＲＡＭセル１００に対して、書き込みが行われたか否かの判定を行う（ステップ５７５）。選択ＭＲＡＭセル１００に全てが書き込まれない場合、アドレス信号４３０をデコードし（ステップ５５０）、ステップ５５５〜５７５のプロセスを繰り返す。選択ＭＲＡＭセル１００に全てが書き込まれている場合、書き込みプロセスは終了する。
次に、第３の書き込み方法として、図１０を参照しつつ、ＭＲＡＭセルアレイ４０５において、横方向に配列されたＭＲＡＭセル１００で形成される行の全体を限度として、複数のＭＲＡＭセル１００に書き込みする方法について説明する。書き込み対象となる選択ＭＲＡＭセル１００を含む縦方向の列と横方向の行を選ぶために、アドレス信号４３０をデコードする（ステップ６００）。第１ステップにおいて（ステップ６０５）、ワード線３２５（ＷＬ）は、選択ＭＲＡＭセル１００内のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。これ以外の非選択列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は、第２論理レベルに設定される。次に、データ信号３１５（Ｄｎ）を決定する（ステップ６１０）。選択ＭＡＲＭセル１００に書き込むデータが第２論理レベル（１）の場合、データ入力信号３１５は、選択ＭＡＲＭセル１００に第２論理レベル（１）を設定するために、選択ＭＲＡＭセル１００に対応している列におけるゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられ、第２論理レベル（１）が書き込まれる選択ＭＲＡＭセル１００のプログラミング状態は変化しない （ステップ６１５）。ステップ６１０における判断の結果、選択ＭＡＲＭセル１００に書き込むデータが第１論理レベル（０）の場合、データ入力信号３１５は、選択ＭＲＡＭセル１００を第１論理レベル（０）に設定するために、選択ＭＲＡＭセル１００に対応している列のゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられるので、第１論理レベル（０）が書き込まれる選択ＭＲＡＭセル１００は、第１論理レベル（０）のプログラミング状態を持つ（ステップ６２０）。
次に、第２ステップが実行される（ステップ６２５）。第２ステップにおいて（ステップ６２５）、ワード線３２５（ＷＬ）は、選択ＭＲＡＭセル１００内のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。他の列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０は、第２論理レベル（Ｈ）に設定される。次に、データ信号３１５（Ｄｎ）を決定する（ステップ６３０）。選択ＭＲＡＭセル１００に書き込まれるデータが第２論理レベル（１）の場合、データ入力信号３１５は、選択ＭＲＡＭセル１００を第２論理レベル（１）に設定するために、選択ＭＲＡＭセル１００に対応している列のゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられ、第２論理レベル（１）が書き込まれる選択ＭＲＡＭセル１００は、第２論理レベル（１）のプログラミング状態を持つ（ステップ６３５）。ステップ６３０にける判断の結果、選択ＭＲＡＭセル１００に書き込まれるデータが第１論理レベル（０）の場合、データ入力信号３１５は、第１論理レベル（０）に設定された選択ＭＲＡＭセル１００に対応している列のゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられ、第１論理レベル（０）に書き込まれる選択ＭＲＡＭセル１００には書き込みが行われず、プログラミング状態が無変換のままとなる（ステップ６４０）。
次に、データ入力信号３１５とアドレス信号４３０によってデータが書き込まれる全ての選択ＭＲＡＭセル１００に対して、書き込みが行われたか否かの判定を行う（ステップ６５０）。選択ＭＲＡＭセル１００に全てが書き込まれていない場合、アドレス信号４３０をデコードし（ステップ６００）、ステップ６０５〜６５０のプロセスを繰り返す。選択ＭＲＡＭセル１００に全てが書き込まれている場合、書き込みプロセスは終了する。
次に、第４の書き込み方法として、図１１を参照しつつ、ＭＲＡＭセルアレイ４０５において、横方向に配列されたＭＲＡＭセル１００で形成される行の全体を限度として、複数のＭＲＡＭセル１００に書き込みする方法について説明する。書き込み対象となる選択ＭＲＡＭセル１００を含む縦方向の列と横方向の行を選ぶために、アドレス信号４３０をデコードする（ステップ６６０）。第１ステップにおいて（ステップ６６５）、データ入力信号３１５（Ｄｎ）は、選択ＭＲＡＭセル１００を第１論理レベル（０）に設定するために、選択ＭＲＡＭセル１００に対応している列のゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３２５（ＷＬ）は、選択ＭＲＡＭセル１００のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのワード線３２５は活性化されない。また、列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。これ以外の他の列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０（Ｓｎｍ）は第２論理レベル（Ｈ）に設定され、全ての選択ＭＲＡＭセル１００のデータは、第１論理レベル（０）のプログラミング状態を持つ。
次に、データ入力信号３１５（Ｄｎ）を決定する（ステップ６７０）。書き込まれるデータが第２論理レベル（１）の場合、第２ステップを実行する（ステップ６７５）。第２ステップにおいて（ステップ６７５）、データ入力信号３１５は、選択ＭＲＡＭセル１００を第２論理レベル（１）に設定するために、第２論理レベル（１）が書き込まれる選択ＭＲＡＭセル１００に対応している列のゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３２５（ＷＬ）は、選択ＭＲＡＭセル１００のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化し、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０（ｙｍ）は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。他の列書き込み選択信号３２０（ｙｍ）は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０（Ｓｎｍ）は第１論理レベル（０）に設定され、選択ＭＲＡＭセル１００に第２論理状態（１）を書き込む。
ステップ６７０の判断の結果、書き込まれるデータが第１論理レベル（０）の場合、第２ステップを実行する（ステップ６８０）。第２ステップにおいて（ステップ６８０）、データ入力信号３１５（Ｄｎ）は、選択ＭＲＡＭセル１００を第１論理レベル（０）に設定するために、第１論理レベル（０）が書き込まれる選択ＭＲＡＭセル１００に対応している列のゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる。また、ワード線３２５（ＷＬ）は、選択ＭＲＡＭセル１００のＭＯＳトランジスタ８０のゲート端子に接続したものが活性化され、これ以外の他の全てのものが活性化されない。また、列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００に対応している列に設けられたゲーティングＭＯＳトランジスタ３１０を作動させる。他の列書き込み選択信号３２０（ｙｎ）は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる。さらに、ソース選択線３３０（Ｓｎｍ）は第１論理レベルに設定され、選択ＭＲＡＭセル１００には書き込みがされずに、プログラミング状態が無変換のままとなる。
次に、データ入力信号３１５とアドレス信号４３０によってデータが書き込まれる全ての選択ＭＲＡＭセル１００に対して、書き込みが行われたか否かの判定を行う（ステップ６８５）。選択ＭＲＡＭセル１００に全てが書き込まれていない場合、アドレス信号４３０をデコードし（ステップ６６０）、ステップ６６５〜６８５のプロセスを繰り返す。選択ＭＲＡＭセル１００に全てが書き込まれている場合、書き込みプロセスは終了する。
このようなＭＲＡＭセルアレイ４０５は、より大きな領域効率と、より小さなスピントルクＭＲＡＭセルアレイを提供する。２回のステップを経る書き込み（第１ステップにおいて第１論理レベル（０）を書き込み、第２ステップにおいて第２論理レベル（１）を書き込む）方法は、アレイのビット線３０５に直交するソース選択線３３０の操作を考慮したためである。２回のステップを経る書き込み方法は、書き込み時間が短くとても小さな負荷となり、同時に、スピントルクＭＲＡＭセルアレイの領域が最小化される。
以上、実施の形態を挙げて本発明を説明したが、本発明は上記の実施の形態に限定されるものではなく、種々変形が可能である。
［第２の実施の形態］
図１２は、本発明の第２の実施の形態に係るＭＲＡＭセル１００のアレイを表すものである。ビット線３０５は、ＭＲＡＭセル１００が縦方向に並べられた各列に沿って配置され、各ＭＲＡＭセル１００に接続している。ビット線３０５は、ビット線デコード回路に接続している側において互いに接続され、１つのデータ信号ビットを入力するようになっている。同様に、ソース選択線３３０は、横方向に並べられたＭＡＲＭセルによって形成される対に沿って配置されており、互いに接続されている。書き込み線３３５は、第１の実施の形態で説明したように、横方向に並べられたＭＲＡＭセル１００に沿って配置され、各ＭＲＡＭセル１００に接続されたゲーティングＭＯＳトランジスタ３１０のゲート端子に接続されている。共通に接続されたビット線３０５には、単一のビットデータ信号が供給され、共通に接続されたソース選択線３３０には、単一のビットデータ信号の反転信号が供給される。このようなＭＲＡＭセル１００のアレイ中の選択ＭＲＡＭセル１００に書き込みをするには、互いに接続されたビット線をデータ入力信号の論理レベルに設定し、互いに接続されたソース選択線を、反転データ入力信号の論理レベルに設定することにより、データ入力信号の論理レベルを書き込めばよい。
図１３はＭＲＡＭセルアレイに対して書き込みをするときのフローを表すものである。ＭＲＡＭセル１００のアレイの選択ＭＲＡＭセル１００に書き込みをする方法（第５の書き込み方法）を、以下に詳しく述べる。まず入力したアドレス信号４３０をデコードする（ステップ７００）。次に、選択ＭＲＡＭセル１００に設けられているＭＯＳトランジスタ８０のゲート端子に接続したワード線３２５を活性化し（ステップ７０５）、他のＭＲＡＭセル１００に設けられているＭＯＳトランジスタ８０のゲート端子に接続した他の全てのワード線３２５を活性化しない（ステップ７１０）。このとき活性化されるワード線３２５（ＷＬ）は、第２論理レベルに設定されるのでＷＬ＝１となり、活性化されないワード線３２５（ＷＬ）は、第１論理レベルに設定されＷＬ＝０となる。列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいる列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させる（ステップ７１５）。このとき列書き込み選択信号３２０（ｙｎ）は、第２論理レベルに設定されｙｎ＝１となる。また他の列書き込み選択信号３２０は、選択ＭＲＡＭセル１００を含んでいない列に設けられたゲーティングＭＯＳトランジスタ３１０に入力して、ゲーティングＭＯＳトランジスタ３１０を作動させないように状態を維持させる（ステップ７２０）。このとき他の列書き込み選択信号３２０（ｙｎ）は、第１論理レベルに設定されｙｎ＝０となる。データ入力信号３５０（Ｄ）は、ＭＲＡＭセルアレイ４０５の全ての列におけるゲーティングＭＯＳトランジスタ３１０のドレイン端子に加えられる（ステップ７２５）。反転データ信号３６０（／Ｄ）は、選択ＭＲＡＭセル１００を含んでいる行に接続されたソース選択線３３０に加えられる（ステップ７３０）。ここで／Ｄは、Ｄの反転を表すものである。このときソース選択線３３０（Ｓｎｍ）は、Ｓｎｍ＝／Ｄとなる。これにより選択ＭＲＡＭセル１００には、データ入力信号３５０（Ｄ）の論理状態が書き込まれる（ステップ７３５）。
この後、データ入力信号３５０とアドレス信号４３０は、書き込まれることになっている全て選択ＭＲＡＭセル１００に書き込みが行われたか決定するためにテストされる（ステップ７４０）。選択ＭＲＡＭセル１００に全て書き込まれていない場合、アドレス信号はデコードされ（ステップ７００）、ステップ７０５〜７４０のプロセスが繰り返される。選択ＭＲＡＭセル１００に書き込みが行われている場合、書き込みプロセスは終了する。
このようなＭＲＡＭセル１００のアレイは、より大きな領域効率と、より小さなスピントルクＭＲＡＭセルアレイを提供する。２回のステップを経る書き込み（第１ステップにおいて第１論理レベル（０）を書き込み、第２ステップにおいて第２論理レベル（１）を書き込む）方法は、アレイのビット線３０５に直交するソース選択線３３０の操作を考慮したためである。２回のステップを経る書き込み方法は、書き込み時間が短くとても小さな負荷となり、同時に、スピントルクＭＲＡＭセルアレイの領域が最小化される。
本発明は、最良の実施の形態を参照して特に表し説明したが、本発明の趣旨と範囲から外れることなく形態および細部の様々な変更をできるのを当業者によって理解される。
第１の実施の形態に係るスピントルクＭＲＡＭセルアレイの概要図である。 スピントルク磁気トンネル接合の図である。 本発明のスピントルク磁気トンネル接合メモリ装置のブロック図である。 ＭＲＡＭセルアレイ内の１つのＭＲＡＭセルにデータを書き込むときに設定される論理レベルの表である。 第２ステップの実行している間、既にデータが書き込まれている、ＭＲＡＭセルアレイ内の１つのＭＲＡＭセルにデータを書き込むときに設定される論理レベルの表である。 ＭＲＡＭセルアレイ内のワード線に沿った２以上のＭＲＡＭセルにデータを書き込むときに設定される論理レベルの表である。 第２ステップの実行している間、既にデータが書き込まれている、ワード線に沿った２以上のＭＲＡＭセルに対して、データを書き込むときに設定される論理レベルの表である。 図４に表した本発明のスピントルク磁気トンネル接合メモリセルアレイの第１の実施の形態について書き込むための第１方法のためのプロセス図である。 図４に表した本発明のスピントルク磁気トンネル接合メモリセルアレイの第１の実施の形態について書き込むための第２方法のためのプロセス図である。 図４に表される本発明のスピントルク磁気トンネル接合メモリセルアレイの第１の実施の形態について書き込むための第３方法のためのプロセス図である。 図４に表される本発明のスピントルク磁気トンネル接合メモリセルアレイの第１の実施の形態について書き込むための第４方法のためのプロセス図である。 第２の実施の形態に係るスピントルクＭＲＡＭセルアレイの概要図である。 図１２に表されるスピントルクＭＲＡＭセルアレイに対して書き込みをするときのフローである。 スピントルク磁気トンネル接合メモリセルとその周辺回路のブロック図である。 スピントルク磁気トンネル接合メモリセルアレイの概要図である。
符号の説明
１００…スピントルクＭＲＡＭセル、５…ＭＴＪ素子、８０…ＭＯＳトランジスタ、３０５…ビット線、３１０…ゲーティングＭＯＳトランジスタ、３１５…データ入力信号、３２０…列書き込み選択信号、３２５…ワード線、３３０…ソース選択線、３３５…書き込み線、４０５…スピントルクＭＲＡＭセルアレイ、４１０…ビット線デコード回路、４１５…ワード線デコード回路、４２０…ソース選択線デコード回路、４３０…アドレス信号、４７０…センスアンプ。

Claims (49)

  1. 磁気トンネル接合素子と、前記磁気トンネル接合素子の第１端子に接続されたドレイン端子を備える選択されたスイッチング素子とをそれぞれ有し、行と列に配列された複数のスピントルクＭＲＡＭセルと、
    前記複数のスピントルクＭＲＡＭセルを配列して形成された前記列のそれぞれに沿って配置され、前記磁気トンネル接合素子の第２端子に接続されたビット線と、
    前記複数のスピントルクＭＲＡＭセルを配列して形成された前記行のそれぞれに沿って配置され、前記行を構成する前記スピントルクＭＲＡＭセルに設けられた選択されたスイッチング素子の各々のゲート端子に接続され、前記選択されたスイッチング素子の動作および非動作を制御するワード線と、
    前記ビット線に対して直交すると共に、前記スピントルクＭＲＡＭセルの前記行を２つ１組にして形成された対に対応して配置され、前記対を構成している前記スピントルクＭＲＡＭセルに設けられた前記選択されたスイッチング素子の各ソース端子に接続されたソース選択線と、
    前記スピントルクＭＲＡＭセルの前記列毎に設けられ、前記ビット線に接続されたソース端子と、データ入力信号が入力されるドレイン端子と、列選択信号が入力されるゲート端子とを備えた各列書き込み選択素子と、
    前記ビット線、前記ワード線および前記ソース選択線を制御する制御部と、
    を含むことを特徴とするスピントルクＭＲＡＭセルアレイ。
  2. 前記データ入力信号は複数のビットを含み、各ビットが前記列書き込み選択素子の前記ドレイン端子の各々に個別に入力される
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  3. 前記データ入力信号は単一のビットであり、この単一のビットが前記複数の列書き込み選択素子の各ドレイン端子に共通に入力される
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  4. 前記複数のソース選択線の全ては共通に接続され、これにデータ入力信号の反転信号が共通に入力される
    ことを特徴とする請求項３に記載のスピントルクＭＲＡＭセルアレイ。
  5. 前記制御部は、第１ステップおよび第２ステップによって複数のスピントルクＭＲＡＭセルのうち選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記第１ステップの間、前記制御部は、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けられた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルの前記データ入力信号を加え、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第２論理レベルを加える
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  6. 前記選択されたスピントルクＭＲＡＭセルに対して前記第１論理レベルを書き込む間の前記第２ステップのときに、前記制御部は、前記選択されたスピントルクＭＲＡＭセルを書き換えない
    ことを特徴とする請求項５に記載のスピントルクＭＲＡＭセルアレイ。
  7. 前記制御部は、第１ステップおよび第２ステップによって複数のスピントルクＭＲＡＭセルのうち選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    第２論理レベルを書き込む間の前記第１ステップのときに、前記制御部は、前記選択されたスピントルクＭＲＡＭセルに対して書き込みを行わない
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  8. 前記第２ステップのときに、前記制御部は、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に接続した列書き込み選択信号を活性化し、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第２論理レベルの前記データ入力信号を加え、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第１論理レベルを加えて
    選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む
    ことを特徴とする請求項７に記載のスピントルクＭＲＡＭセルアレイ。
  9. 前記制御部は、第１ステップおよび第２ステップによって複数のスピントルクＭＲＡＭセルのうち選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記第１ステップのときに、前記制御部は、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルの前記データ入力信号を加え、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第２論理レベルを加えて、前記選択されたスピントルクＭＲＡＭセルに第１論理レベルに書き込む
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  10. 前記選択されたスピントルクＭＲＡＭセルに対して前記第１論理レベルを前記書き込む間の前記第２ステップのときに、前記制御部は、前記選択されたスピントルクＭＲＡＭセルを書き換えない
    ことを特徴とする請求項９に記載のスピントルクＭＲＡＭセルアレイ。
  11. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む間の前記第１ステップのときに、前記制御部は、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルの前記データ入力信号を加え、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第２論理レベルを加えて、前記選択されたスピントルクＭＲＡＭセルに第１論理レベルに書き込む
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  12. 前記第２ステップのときに、前記制御部は、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第２論理レベルの前記データ入力信号を加え、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第１論理レベルを加えて
    前記選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む
    ことを特徴とする請求項１１に記載のスピントルクＭＲＡＭセルアレイ。
  13. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記第１ステップのときに、前記制御部は、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる入力データを表す第１論理レベルおよび第２論理レベルの前記データ入力信号を加え、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加え、第１論理レベルが書き込まれる前記複数の選択されたスピントルクＭＲＭＡセルに対して第１論理レベルを書き込み、第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＲＭＡセルに対して書き込みを行わない
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  14. 前記複数の選択されたスピントルクＭＲＡＭセルに前記入力データを書き込む間、
    前記第２ステップのときに、前記制御部は、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第１論理レベルを加えて、第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルに対して第２論理レベルを書き込み、第１論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルを書き換えない
    ことを特徴とする請求項１３に記載のスピントルクＭＲＡＭセルアレイ。
  15. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記制御部は、
    前記第１ステップのときに、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記データ入力信号を表す第１論理レベルを加え、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加え、全ての前記選択されたスピントルクＭＲＡＭセルに第１論理レベルを書き込み、
    前記第２ステップのときに、
    前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記データ入力信号を表す第１論理レベルおよび第２論理レベルのデータ入力信号を加え、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第１論理レベルを加えて、第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルに対して第２論理レベルを書き込み、第１論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルを書き換えない
    ことを特徴とする請求項１に記載のスピントルクＭＲＡＭセルアレイ。
  16. 前記制御部は、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記選択されたスピントルクＭＲＡＭセルに書き込まれる入力データを表すデータ入力信号を加え、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して前記データ入力信号の反転信号を加えて、前記選択されたスピントルクＭＲＡＭセルに前記入力データを書き込む
    ことを特徴とする請求項４に記載のスピントルクＭＲＡＭセルアレイ。
  17. 磁気トンネル接合素子と、前記磁気トンネル接合素子の第１端子に接続されたドレイン端子を備える選択されたスイッチング素子とを有し、行と列に配列された複数のスピントルクＭＲＡＭセルと、
    前記複数のスピントルクＭＲＡＭセルを配列して形成された前記列のそれぞれに沿って配置され、前記磁気トンネル接合素子の第２端子に接続したビット線と、
    前記複数のスピントルクＭＲＡＭセルを配列して形成された前記行のそれぞれに沿って配置され、前記行を構成する前記スピントルクＭＲＡＭセルに設けられた前記選択されたスイッチング素子の各々のゲート端子に接続し、前記選択されたスイッチング素子の動作および非動作を制御するワード線と、
    前記ビット線に対して直交すると共に、前記スピントルクＭＲＡＭセルの前記行を２つ１組にして形成された対に合わせて配置され、前記対を構成している前記スピントルクＭＲＡＭセルに設けた前記選択されたスイッチング素子の各々のソース端子に接続したソース選択線と、
    前記スピントルクＭＲＡＭセルの前記列毎に設けられ、前記ビット線に接続したソース端子と、データ入力信号を入力するドレイン端子と、列選択信号を入力するゲート端子とを備えた列書き込み選択素子とを有する前記スピントルクＭＲＡＭセルを複数まとめてグループにして配置した複数のスピントルクＭＲＡＭセルアレイと、
    アドレス信号、入力データおよび読み出し／書き込み選択信号を入力し、前記アドレス信号、前記入力データおよび前記読み出し／書き込み選択信号をデコードし、前記複数のビット線と、前記複数の列書き込み選択素子の各々の前記ドレイン端子および前記ゲート端子とを介して通信することにより、書き込みおよび読み出しの対象となる前記選択されたスピントルクＭＲＡＭセルが属する各選択列におけるスピントルクＭＲＡＭセルの１つに対して書き込みおよび読み出しをするために活性化される前記ビット線のどれかを選択し、前記選択列の前記列書き込み選択素子を作動させ、前記入力データから引き出した前記データ入力信号を前記選択列における１つの選択されたスピントルクＭＲＭＡセルに伝達するビット線デコード回路と、
    前記アドレス信号を入力し、前記複数のワード線の各々と通信し、前記アドレス信号をデコードし、前記スピントルクＭＲＡＭセルアレイのうち１つの前記行における前記ワード線の１つを活性化するワード線デコード回路と、
    前記アドレス信号と前記読み出し／書き込み選択信号を入力し、前記アドレス信号をデコードし、前記複数のソース選択線の各々と通信し、デコードした前記アドレス信号から前記ソース選択線の１つを選択して、前記選択されたスピントルクＭＲＡＭセルを読み出しおよび書き込みするために第１論理レベルおよび第２論理レベルを供給する選択線デコード回路と、
    を含むことを特徴とするスピントルクＭＲＡＭ装置。
  18. 前記ビット線のそれぞれに接続され、前記選択されたスピントルクＭＲＡＭセルからデータ読み出し信号を入力して、前記データ読み出し信号を増幅および調整し、前記選択されたスピントルクＭＲＡＭセルから読み出した出力データを出力するセンスアンプをさらに含む
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  19. 前記データ入力信号は複数のビットを含み、各ビットが前記複数の列書き込み選択素子の前記ドレイン端子の各々に個別に入力される
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  20. 前記データ入力信号は単一のビットであり、この単一のビットが前記複数の列書き込み選択素子の各ドレイン端子ドレイン端子に共通に入力される
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  21. 複数の前記ソース選択線の全ては共通に接続され、これにデータ入力信号の反転信号が共通に入力される
    ことを特徴とする請求項２０に記載のスピントルクＭＲＡＭ装置。
  22. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち前記選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記第１ステップの間、第１論理レベルが書き込まれる前記選択されたスピントルクＭＲＡＭセルは、
    前記ワード線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記列に接続した前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルとして前記データ入力信号を加え、
    前記選択線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加える
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  23. 前記選択されたスピントルクＭＲＡＭセルに対して前記第１論理レベルを書き込む間、前記第２ステップでは、前記選択されたスピントルクＭＲＡＭセルを書き換えない
    ことを特徴とする請求項２２に記載のスピントルクＭＲＡＭセルアレイ。
  24. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち前記選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む間、前記第１ステップでは、前記選択されたスピントルクＭＲＡＭセルに書き込みをしない
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭセルアレイ。
  25. 前記第２ステップの間、前記選択されたスピントルクＭＲＡＭセルは、
    前記ワード線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記列に接続した列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第２論理レベルの前記データ入力信号を加え、
    前記選択線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第１論理レベルを加える
    ことを特徴とする請求項２４に記載のスピントルクＭＲＡＭ装置。
  26. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち前記選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記第１ステップの間、前記選択されたスピントルクＭＲＡＭセルは、
    前記ワード線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記列に接続した前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルの前記データ入力信号を加え、
    前記選択線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加えて、前記選択されたスピントルクＭＲＡＭセルに第１論理レベルを書き込む
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  27. 前記選択されたスピントルクＭＲＡＭセルに対して前記第１論理レベルを前記書き込む間、前記第２ステップでは、前記選択されたスピントルクＭＲＡＭセルを書き換えない
    ことを特徴とする請求項２６に記載のスピントルクＭＲＡＭ装置。
  28. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち前記選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む間、
    前記第１ステップにおける前記選択されたスピントルクＭＲＡＭセルは、
    前記ワード線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルとして前記データ入力信号を加え、
    前記選択線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第２論理レベルを加えて、前記選択されたスピントルクＭＲＡＭセルに第１論理レベルに書き込む
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  29. 前記第２ステップの間、第２論理レベルが書き込まれる前記選択されたスピントルクＭＲＡＭセルは、
    前記ワード線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記ビット線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第２論理レベルの前記データ入力信号を加え、
    前記選択線デコード回路が、前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第１論理レベルを加える
    ことを特徴とする請求項２８に記載のスピントルクＭＲＡＭ装置。
  30. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち前記選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記第１ステップの間、前記複数の選択されたスピントルクＭＲＡＭセルは、
    前記ワード線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記ビット線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記ビット線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す第１論理レベルおよび第２論理レベルの前記データ入力信号を加え、
    前記選択線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加え、第１論理レベルが書き込まれる複数の選択されたスピントルクＭＲＭＡセルに対して第１論理レベルを書き込み、第２論理レベルが書き込まれる複数の選択されたスピントルクＭＲＭＡセルに対して書き込みを行わない
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  31. 前記複数の選択されたスピントルクＭＲＡＭセルに前記入力データを書き込む間、
    前記第２ステップにおける複数の選択されたスピントルクＭＲＡＭセルは、前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第１論理レベルを加えて、第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルに対して前記第２論理レベルを書き込み、第１論理レベルが書き込まれる複数の選択されたスピントルクＭＡＲＭセルを書き換えない
    ことを特徴とする請求項３０に記載のスピントルクＭＲＡＭ装置。
  32. 前記制御部は、第１ステップおよび第２ステップによって前記複数のスピントルクＭＲＡＭセルのうち前記選択されたスピントルクＭＲＡＭセルに書き込む構成とされ、
    前記複数の選択されたスピントルクＭＲＡＭセルは、前記第１ステップで、
    前記ワード線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記ビット線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記ビット線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルに対応する複数の前記列に設けた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す第１論理レベルを加え、
    前記選択線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加え、全ての前記選択されたスピントルクＭＲＡＭセルに第１論理レベルを書き込み、
    前記第２ステップで、
    前記ビット線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルに対応した複数の前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す第１論理レベルおよび第２論理レベルの前記データ入力信号を加え、
    前記選択線デコード回路が、前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第１論理レベルを加えて、第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルに対して前記第２論理レベルを書き込み、第１論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルを書き換えない
    ことを特徴とする請求項１７に記載のスピントルクＭＲＡＭ装置。
  33. 前記複数のスピントルクＭＲＡＭセルは、前記入力データが書き込まれる選択されたスピントルクＭＡＲＭセルを備え、
    前記選択されたスピントルクＭＲＡＭセルは、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記ワード線を活性化し、
    前記選択されたスピントルクＭＲＡＭセルに対応した前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化し、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す前記データ入力信号を加え、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、前記データ入力信号の反転信号を加えて、前記選択されたスピントルクＭＲＡＭセルに前記入力データを書き込む
    ことを特徴とする請求項２１に記載のスピントルクＭＲＡＭ装置。
  34. 磁気トンネル接合素子と、前記磁気トンネル接合素子の第１端子に接続したドレイン端子を備える選択されたスイッチング素子とを備えるスピントルクＭＲＡＭセルの複数を行と列に配列し、
    前記複数のスピントルクＭＲＡＭセルを配列して形成された前記列のそれぞれに沿ってビット線を配置すると共に、前記磁気トンネル接合素子の第２端子と前記ビット線とを接続し、
    前記複数のスピントルクＭＲＡＭセルを配列して形成された前記行のそれぞれに沿ってワード線を配置すると共に、前記行を構成する前記スピントルクＭＲＡＭセルに設けた前記選択されたスイッチング素子の各々のゲート端子と前記ワード線とを接続して、前記選択されたスイッチング素子の動作および非動作を制御し、
    前記ビット線に対して直交し、且つ、前記スピントルクＭＲＡＭセルの前記行を２つ１組にして形成された対に合わせてソース選択線を配置し、前記対を構成している前記スピントルクＭＲＡＭセルに設けた前記選択されたスイッチング素子の各々のソース端子と前記ソース選択線とを接続し、
    前記複数のスピントルクＭＲＡＭセルが構成する前記列のそれぞれに対応して列書き込み選択素子を配置し、前記列書き込み選択素子のソース端子に前記ビット線を接続し、
    前記列書き込み選択素子のドレイン端子にデータ入力信号を入力し、前記列書き込み選択素子のゲート端子に列書き込み選択信号を入力する
    ことを特徴とするスピントルクＭＲＡＭセルアレイのプログラミング方法。
  35. 前記データ入力信号は複数のビットを含み、各ビットが前記列書き込み選択素子の前記ドレイン端子の各々に個別に入力する
    ことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  36. 前記データ入力信号は単一のビットであり、この単一のビットが前記複数の列書き込み選択素子の各ドレイン端子に共通に入力する
    ことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  37. 前記複数のソース選択線の全てを共通に接続し、これにデータ入力信号の反転信号を共通に入力する
    ことを特徴とする請求項３６に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  38. 前記複数のスピントルクＭＲＡＭセルのうち入力データが書き込まれる選択されたスピントルクＭＡＲＭセルには、第１ステップと、この後に行われる第２ステップとによって書き込みを行い、
    前記第１ステップでは、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルの前記データ入力信号を加えるステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第２論理レベルを加えるステップと
    を行うことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  39. 前記選択されたスピントルクＭＲＡＭセルに前記第１論理レベルを書き込む前記第２ステップでは、前記選択されたスピントルクＭＲＡＭセルを書き変えない
    ことを特徴とする請求項３８に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  40. 前記複数のスピントルクＭＲＡＭセルのうち入力データが書き込まれる選択されたスピントルクＭＡＲＭセルには、第１ステップと、この後に行われる第２ステップとによって書き込みを行い、
    前記選択されたスピントルクＭＲＡＭセルへ第２論理レベルに書き込む間の前記第１ステップでは、前記選択されたスピントルクＭＲＡＭセルへの書き込みを行わない
    ことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  41. 前記選択されたスピントルクＭＲＡＭセルに前記第２論理レベルに書き込む間の前記第２ステップでは、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に接続した列書き込み選択信号を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第２論理レベルの前記データ入力信号を加えるステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第１論理レベルを加えるステップと
    を行う、
    ことを特徴とする請求項４０に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  42. 前記複数のスピントルクＭＲＡＭセルのうち入力データが書き込まれる選択されたスピントルクＭＡＲＭセルには、第１ステップと、この後に行われる第２ステップとによって書き込みを行い、
    前記第１ステップでは、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルの前記データ入力信号を加えるステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加えて、前記選択されたスピントルクＭＲＡＭセルに第１論理レベルに書き込むステップと
    を行い、前記第１論理レベルを前記選択されたスピントルクＭＲＡＭセルに書き込む
    ことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  43. 前記選択されたスピントルクＭＲＡＭセルに対して前記第１論理レベルを書き込む間、前記第２ステップでは、前記選択されたスピントルクＭＲＡＭセルを書き換えない
    ことを特徴とする請求項４２に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  44. 前記複数のスピントルクＭＲＡＭセルのうち入力データが書き込まれる選択されたスピントルクＭＡＲＭセルには、第１ステップと、この後に行われる第２ステップとによって書き込みを行い、
    前記選択されたスピントルクＭＲＡＭセルに第２論理レベルを書き込む間の、前記第１ステップでは、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第１論理レベルとして前記データ入力信号を加えるステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加えて、前記選択されたスピントルクＭＲＡＭセルに第１論理レベルに書き込むステップと
    を行い、まず第１論理レベルを前記選択されたスピントルクＭＲＡＭセルに書き込む
    ことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  45. 前記選択されたスピントルクＭＲＡＭセルに前記第２論理レベルに書き込む間の、前記第２ステップでは、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、第２論理レベルとして前記データ入力信号を加えるステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して、第１論理レベルを加えるステップと
    を行うことを特徴とする請求項４４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  46. 前記複数のスピントルクＭＲＡＭセルのうち入力データが書き込まれる選択されたスピントルクＭＡＲＭセルには、第１ステップと、この後に行われる第２ステップとによって書き込みを行い、
    前記第１ステップでは、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化するステップと、
    前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す第１論理レベルおよび第２論理レベルの前記データ入力信号を加えるステップと、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加え、第１論理レベルが書き込まれる前記複数の選択されたスピントルクＭＲＭＡセルに対して前記第１論理レベルを書き込み、第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＲＭＡセルに対して書き込みを行わないステップと
    を行い、前記選択されたスピントルクＭＲＡＭセルにデータを書き込む
    ことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  47. 前記第２ステップでは、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第１論理レベルを加えて、前記第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルに対して前記第２論理レベルを書き込み、前記第１論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルを書き換えないことによって、
    前記複数の選択されたスピントルクＭＲＡＭセルに前記入力データを書き込む
    ことを特徴とする請求項４６に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  48. 前記複数のスピントルクＭＲＡＭセルのうち入力データが書き込まれる選択されたスピントルクＭＡＲＭセルには、第１ステップと、この後に行われる第２ステップとによって書き込みを行い、
    前記第１ステップでは、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記複数の選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化するステップと、
    前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す第１論理レベルを加えるステップと、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第２論理レベルを加え、全ての前記選択されたスピントルクＭＲＡＭセルに前記第１論理レベルを書き込むステップとを行い、
    前記第２ステップでは、
    前記複数の選択されたスピントルクＭＲＡＭセルが属するそれぞれの前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記複数の選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す第１論理レベルおよび第２論理レベルの前記データ入力信号を加えるステップと、
    前記複数の選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して第１論理レベルを加えて、第２論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルに対して前記第２論理レベルを書き込み、第１論理レベルが書き込まれる前記複数の選択されたスピントルクＭＡＲＭセルを書き換えないステップとを行う
    ことを特徴とする請求項３４に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
  49. 前記選択されたスピントルクＭＲＡＭセルは、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記ワード線を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記列に設けた前記列書き込み選択素子に供給される列書き込み選択信号を活性化するステップと、
    前記選択されたスピントルクＭＲＡＭセルの各々に対応する前記列に設けた前記列書き込み選択素子の前記ドレイン端子に対し、前記選択されたスピントルクＭＲＡＭセルに書き込まれる入力データを表す第１論理レベルを供給するステップと、
    前記選択されたスピントルクＭＲＡＭセルに対応する前記列に設けられた前記列書き込み選択素子の前記ドレイン端子に対して、前記選択されたスピントルクＭＲＡＭセルに書き込まれる前記入力データを表す前記データ入力信号を加えるステップと、
    前記選択されたスピントルクＭＲＡＭセルが属する一対の前記行に対応した前記ソース選択線に対して前記データ入力信号の反転信号を加えて、前記選択されたスピントルクＭＲＡＭセルに前記入力データを書き込むステップと
    を行うことを特徴とする請求項３７に記載のスピントルクＭＲＡＭセルアレイのプログラミング方法。
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