KR102271208B1 - 개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계 - Google Patents

개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계 Download PDF

Info

Publication number
KR102271208B1
KR102271208B1 KR1020160168318A KR20160168318A KR102271208B1 KR 102271208 B1 KR102271208 B1 KR 102271208B1 KR 1020160168318 A KR1020160168318 A KR 1020160168318A KR 20160168318 A KR20160168318 A KR 20160168318A KR 102271208 B1 KR102271208 B1 KR 102271208B1
Authority
KR
South Korea
Prior art keywords
layer
interconnect line
disposed
long axis
longitudinal axis
Prior art date
Application number
KR1020160168318A
Other languages
English (en)
Other versions
KR20170072138A (ko
Inventor
패트릭 엠 브라간카
Original Assignee
웨스턴 디지털 테크놀로지스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 웨스턴 디지털 테크놀로지스, 인코포레이티드 filed Critical 웨스턴 디지털 테크놀로지스, 인코포레이티드
Publication of KR20170072138A publication Critical patent/KR20170072138A/ko
Application granted granted Critical
Publication of KR102271208B1 publication Critical patent/KR102271208B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • H01L43/02—
    • H01L43/08—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Abstract

비휘발성 메모리 셀, 구체적으로는, 개별적인 비트들을 스위칭하기 위해 필요한 전류를 감소시키는 스핀 궤도 토크 MRAM(SOT-MRAM) 메모리 셀을 위한 방법이 개시된다. 메모리 셀은 제1 종축을 갖는 제1 상호연결 라인, 장축을 갖는 타원 형상의 MTJ 비트("비트"), 및 제1 상호연결 라인에 대해 수직한 제2 종축을 갖는 제2 상호연결 라인을 포함한다. 비트는 편광화된 자유층, 배리어층, 및 장축과는 상이한 각도로 고정된 자기 모멘트를 갖는 편광화된 기준층을 포함한다. 장축을 상술한 제1 종축, 제2 종축 및 기준층에 대한 각도로 배치시키고, 상호연결 라인에 전압을 인가함으로써, 자유층과 스핀 전류 또는 라쉬바 필드 사이에 비제로 평형 각도가 유도될 수 있어서 보다 코히어런트한 스위칭 역학을 초래시킬 수 있다.

Description

개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계{SPIN-ORBIT TORQUE BIT DESIGN FOR IMPROVED SWITCHING EFFICIENCY}
본 개시의 실시예들은 일반적으로, 비-휘발성 메모리에 관한 것이고, 더 상세하게는, 개선된 스핀 토크 효율을 갖는 자기저항 랜덤 액세스 메모리(MRAM)에 관한 것이다.
컴퓨터의 핵심은 회전 자기 매체 또는 고체 상태 매체 디바이스를 전형적으로 포함할 수 있는 자기 레코딩 디바이스이다. 컴퓨팅 시스템에서 사용하기 위한 정보를 저장하기 위한 다수의 상이한 메모리 기술들이 오늘날 존재한다. 이러한 상이한 메모리 기술들은, 일반적으로, 2개의 주요한 카테고리들: 휘발성 메모리 및 비-휘발성 메모리로 나눌 수 있다. 휘발성 메모리는 일반적으로, 저장된 데이터를 보유하기 위해 전력을 요구하는 컴퓨터 메모리의 타입들을 지칭할 수 있다. 다른 한편으로, 비-휘발성 메모리는 일반적으로, 저장된 데이터를 보유하기 위해 전력을 요구하지 않는 컴퓨터 메모리의 타입들을 지칭할 수 있다. 비-휘발성 메모리의 예들은 판독-전용 메모리(ROM), 자기저항 RAM(MRAM), 및 플래시 메모리, 예컨대 NOR 및 NAND 플래시 등을 포함할 수 있다.
최근에, MRAM이 차세대 비-휘발성 메모리로서 점점 더 많은 관심을 끌어 왔다. MRAM은 신속한 액세스 시간, 거의 무한한 판독/기록 내구성, 복사 경도(radiation hardness), 및 고 저장 밀도를 제공한다. 종래의 RAM 칩 기술들과 다르게, MRAM 데이터는 전하로서 저장되지 않고, 대신에, 자기 모멘트들을 사용하여 데이터 비트들이 저장된다. MRAM 디바이스들은 2개의 자기적으로 편극된 층들로 형성된 메모리 요소들을 포함할 수 있고, 그러한 2개의 자기적으로 편극된 층들 각각은, 자기 터널 접합(MTJ) 비트를 함께 형성하는 얇은 절연성 층에 의해 분리되어, 자기 편극 필드를 유지할 수 있다. 얇은 절연성 층은 배리어 층일 수 있다. MTJ 메모리 비트들은 막 표면에 대한 MTJ 비트 구조의 면-내 또는 수직 자화를 위해 설계될 수 있다. 2개의 자성 층들 중 하나는 특정한 극성으로 세팅된 영구 자석이고(즉, 고정된 자화를 가짐); 다른 층의 편극은 강한 자기장 또는 스핀 편극된 전류와 같은 외부 기록 메커니즘의 영향 하에서 변화될 것이다(즉, 자유(free) 자화를 가짐). 그에 따라, 셀들은 셀들이 비-휘발성 메모리 셀들의 역할을 하게 허용하는 2개의 안정적인 상태들을 갖는다.
MTJ 메모리 비트를 채용하는 MRAM의 하나의 타입은 스핀-토크-전달 MRAM(STT-MRAM)이고, 여기에서, 비트 상태는 스핀 편극된 전류를 사용하여 기록된다. 그러나, 전형적으로, 셀의 상태를 스위칭하기 위해 대량의 기록 전류가 요구된다. 시간이 지나면서, 배리어 층은 전류의 양으로 인해 파괴될 수 있고, 그에 따라, MTJ가 동작가능하지 않게 될 수 있다. 부가적으로, STT-MRAM 디바이스들에서, 이웃하는 MTJ 비트들을 방해하지 않으면서 기록하기 위해 단일 MTJ 비트를 격리시키는 것이 어려울 수 있고, 개별적인 MTJ 비트를 선택하기 위해 대형 트랜지스터가 필요할 수 있다.
따라서, 이웃하는 MTJ 비트들을 방해하지 않으면서 개별적인 MTJ 비트들을 선택할 수 있고, 또한, 배리어 층의 파괴를 방지하기 위해 기록 전류의 효율을 향상시킬 수 있는 개선된 MRAM 디바이스에 대한 필요성이 본 기술분야에 존재한다.
본 개시는 일반적으로, 비-휘발성 메모리 디바이스에 관한 것이고, 구체적으로, 개별적인 비트들을 스위칭하는데 요구되는 전류의 양에서의 감소, 뿐만 아니라, 스위칭 신뢰성에서의 향상을 제공하는 스핀 궤도 토크 MRAM(SOT-MRAM) 메모리 셀에 관한 것이다. SOT-MRAM 메모리 셀은 제 1 길이방향 축을 갖는 제 1 상호연결 라인, 긴 축을 갖는 타원형 형상 MTJ 비트, 및 제 1 상호연결 라인에 대해 수직으로 배향된 제 2 길이방향 축을 갖는 제 2 상호연결 라인을 포함한다. 타원형 형상 MTJ 비트의 긴 축은 제 1 길이방향 축 및 제 2 길이방향 축에 관하여 각도를 이루어 배치된다. MTJ 비트는 자기적으로 편극된 자유 층, 자성 층들을 디커플링하기 위해 사용되는 배리어 층, 및 MTJ 비트의 긴 축과 상이한 각도로 피닝된 자기 모멘트를 갖는 자기적으로 편극된 기준(reference) 층을 포함한다. 제 1 길이방향 축 및 제 2 길이방향 축에 관하여 각도를 이루어 MTJ 비트의 긴 축을 배향시키고, MTJ 비트의 긴 축과 상이한 각도로 MTJ 기준 층 모멘트를 배향시키도록 선택함으로써, MTJ 비트에 걸쳐 인가되는 전압 및 상호연결 라인을 따르는 전압의 어떤 조합에 의해 유도되는 스핀 전류들/라쉬바 필드들과 자유 층 모멘트 사이에 비-제로(non-zero) 평형 각도가 유도될 수 있고, 그에 따라, 스위칭 다이나믹스(switching dynamics)가 더 일관성 있게 되고(more coherent), 반전을 위한 인큐베이션 시간(incubation time)이 감소될 수 있다.
일 실시예에서, 메모리 셀은 제 1 길이방향 축을 갖는 제 1 상호연결 라인, 제 1 상호연결 라인에 대해 수직으로 배치된 제 2 길이방향 축을 갖는 제 2 상호연결 라인, 및 긴 축을 갖는 타원형 형상 비트를 포함한다. 타원형 형상 비트는 제 1 상호연결 라인과 제 2 상호연결 라인 사이에 배치되고, 여기에서, 긴 축은 제 1 길이방향 축 및 제 2 길이방향 축에 관하여 각도를 이루어 배치된다. 타원형 형상 비트는 자유 층, 자기 모멘트를 갖는 기준 층 ― 자기 모멘트는 긴 축과 상이한 각도로 배치됨 ―, 및 자유 층과 기준 층 사이에 배치된 배리어 층을 포함한다.
다른 실시예에서, 메모리 셀은 제 1 길이방향 축을 갖는 상호연결 라인, 상호연결 라인에 대해 수직으로 배치된 개별적인 콘택(contact), 상호연결 라인에 커플링된 타원형 형상 비트 ― 타원형 형상 비트는 긴 축을 갖고, 긴 축은 제 1 길이방향 축에 관하여 각도를 이루어 배치됨 ― 를 포함하며, 여기에서, 타원형 형상 비트는 자유 층, 긴 축과 상이한 각도로 배치된 자기 모멘트를 갖는 기준 층, 및 자유 층과 기준 층 사이에 배치된 배리어 층을 포함한다.
다른 실시예에서, 메모리 어레이는 제 1 길이방향 축을 갖는 제 1 상호연결 라인, 제 1 상호연결 라인에 대해 수직인 제 2 길이방향 축을 갖는 제 2 상호연결 라인, 제 1 상호연결 라인에 대해 평행한 제 3 길이방향 축을 갖는 제 3 상호연결 라인, 제 1 긴 축을 갖는 제 1 타원형 형상 비트, 및 제 2 긴 축을 갖는 제 2 타원형 형상 비트를 포함한다. 제 1 타원형 형상 비트는 제 1 상호연결 라인과 제 2 상호연결 라인 사이에 배치되고, 여기에서, 제 1 긴 축은 제 1 길이방향 축 및 제 2 길이방향 축에 관하여 각도를 이루어 배치된다. 제 1 타원형 형상 비트는 제 1 자유 층, 제 1 자기 모멘트를 갖는 제 1 기준 층 ― 제 1 자기 모멘트는 제 1 긴 축과 상이한 각도로 배치됨 ―, 및 제 1 자유 층과 제 1 기준 층 사이에 배치된 제 1 배리어 층을 포함한다. 제 2 타원형 형상 비트는 제 2 상호연결 라인과 제 3 상호연결 라인 사이에 배치되고, 여기에서, 제 2 긴 축은 제 2 길이방향 축 및 제 3 길이방향 축에 관하여 각도를 이루어 배치된다. 제 2 타원형 형상 비트는 제 2 자유 층, 제 2 자기 모멘트를 갖는 제 2 기준 층 ― 제 2 자기 모멘트는 제 2 긴 축과 상이한 각도로 배치됨 ―, 및 제 2 자유 층과 제 2 기준 층 사이에 배치된 제 2 배리어 층을 포함한다.
MTJ 비트에 걸쳐 인가되는 전압 및 상호연결 라인을 따르는 전압의 어떤 조합에 의해 유도되는 스핀 전류들/라쉬바 필드들과 자유 층 모멘트 사이에 비-제로 평형 각도가 유도될 수 있고, 그에 따라, 스위칭 다이나믹스가 더 일관성 있게 되고, 반전을 위한 인큐베이션 시간이 감소될 수 있다.
본 개시의 위에서 열거된 특징들이 상세히 이해될 수 있게 하도록, 위에서 간략하게 요약된 본 개시의 더 특정한 설명이 실시예들을 참조하여 이루어질 수 있는데, 그러한 실시예들의 일부는 첨부된 도면들에서 예시된다. 그러나, 첨부된 도면들이 본 개시의 단지 전형적인 실시예들만을 예시하고, 그에 따라, 본 개시의 범위를 제한하는 것으로 간주되지 않아야 하는 것이 유의되어야 하는데, 이는, 본 개시가 다른 동등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1a는 일 실시예에 따른 SOT-MRAM 메모리 셀의 개략적인 예시이다.
도 1b는 도 1a의 SOT-MRAM 메모리 셀의 개략적인 상면 평면도이다.
도 1c는 일 실시예에 따른 SOT-MRAM 메모리 셀의 자유 및 기준 층들의 개략도이다.
도 1d는 일 실시예에 따른 메모리 비트의 개략적인 측면도이다.
도 1e는 다른 실시예에 따른 메모리 비트의 개략적인 측면도이다.
도 1f는 일 실시예에 따른 SOT-MRAM 메모리 셀의 개략적인 측면도이다.
도 1g는 다른 실시예에 따른 SOT-MRAM 메모리 셀의 개략적인 측면도이다.
도 1h는 일 실시예에 따른 SOT-MRAM 메모리 셀의 상태의 개략도이다.
도 1i는 다른 실시예에 따른 SOT-MRAM 메모리 셀의 상태의 개략도이다.
도 2a는 일 실시예에 따른 메모리 어레이의 개략도이다.
도 2b는 일 실시예에 따른 SOT-MRAM 메모리 어레이의 개략적인 사시도이다.
도 3a는 SOT-MRAM 메모리 셀의 개략적인 평면도이다.
도 3b는 도 3a의 SOT-MRAM 메모리 셀의 기준 층 및 자유 층의 개략도이다.
도 3c는 일 실시예에 따른 SOT-MRAM 메모리 셀의 개략적인 측면도이다.
도 3d는 일 실시예에 따른 SOT-MRAM 메모리 셀의 개략적인 측면도이다.
도 3e는 다른 실시예에 따른 SOT-MRAM 메모리 어레이의 개략적인 예시이다.
이해를 용이하게 하기 위해, 도면들에 공통인 동일한 요소들을 지정하는데 가능한 한 동일한 참조 번호들이 사용되었다. 일 실시예에 개시된 요소들이 구체적으로 상술 없이 다른 실시예들에서 유익하게 활용될 수 있다는 점이 고려된다.
이하에서, 본 개시의 실시예들이 참조된다. 그러나, 본 개시가 설명하는 특정 실시예들에 제한되지 않는다는 점이 이해되어야 한다. 대신에, 상이한 실시예들에 관련되거나 또는 그렇지 않거나, 이하의 특징들 및 요소들의 임의의 조합이 본 개시를 구현하고 실시하기 위해 고려된다. 게다가, 본 개시의 실시예들이 다른 가능한 해결법들 및/또는 종래 기술을 능가하는 이점들을 달성할 수 있지만, 특정 이점이 주어진 실시예에 의해 달성되는지 아닌지 여부는 본 개시를 제한하지 않는다. 따라서, 이하의 양태들, 특징들, 실시예들 및 이점들은, 단지 예시적이고 청구항(들)에서 명확히 열거되는 경우를 제외하고 첨부된 청구항들의 요소들 또는 제한들인 것으로 고려되지 않는다. 마찬가지로, "본 개시"에 대한 언급은, 본원에서 개시되는 임의의 본 발명의 대상의 일반화로서 해석되지 않아야 하고, 청구항(들)에서 명시적으로 기재되는 경우를 제외하고, 첨부된 청구항들의 요소 또는 제한인 것으로 고려되지 않아야 한다.
본 개시는 일반적으로, 비-휘발성 메모리 디바이스에 관한 것이고, 구체적으로, 개별적인 비트들을 스위칭하는데 요구되는 전류의 양에서의 감소, 뿐만 아니라, 스위칭 신뢰성에서의 향상을 제공하는 스핀 궤도 토크 MRAM(SOT-MRAM) 메모리 셀에 관한 것이다. SOT-MRAM 메모리 셀은 제 1 길이방향 축을 갖는 제 1 상호연결 라인, 긴 축을 갖는 타원형 형상 MTJ 비트, 및 제 1 상호연결 라인에 대해 수직으로 배향된 제 2 길이방향 축을 갖는 제 2 상호연결 라인을 포함한다. 타원형 형상 MTJ 비트의 긴 축은 제 1 길이방향 축 및 제 2 길이방향 축에 관하여 각도를 이루어 배치된다. MTJ 비트는 자기적으로 편극된 자유 층, 자성 층들을 디커플링하기 위해 사용되는 배리어 층, 및 MTJ 비트의 긴 축과 상이한 각도로 피닝된 자기 모멘트를 갖는 자기적으로 편극된 기준 층을 포함한다. 제 1 길이방향 축 및 제 2 길이방향 축에 관하여 각도를 이루어 MTJ 비트의 긴 축을 배향시키고, MTJ 비트의 긴 축과 상이한 각도로 MTJ 기준 층 모멘트를 배향시킴으로써, MTJ 비트에 걸쳐 인가되는 전압 및 상호연결 라인을 따르는 전압의 어떤 조합에 의해 유도되는 스핀 전류들/라쉬바 필드들과 자유 층 모멘트 사이에 비-제로 평형 각도가 유도될 수 있고, 그에 따라, 스위칭 다이나믹스가 더 일관성 있게 되고, 반전을 위한 인큐베이션 시간이 감소될 수 있다.
도 1a는 일 실시예에 따른 SOT-MRAM 메모리 셀(100)의 개략적인 예시이다. 메모리 셀(100)은 스핀-홀-효과-기반 MRAM(SHE-MRAM) 또는 라쉬바 효과(Rashba effect) MRAM일 수 있다. 메모리 셀(100)은 제 1 길이방향 축(105a)을 갖는 제 1 상호연결 라인(105), 제 1 상호연결 라인(105)에 대해 수직인 제 2 길이방향 축(110a)을 갖는 제 2 상호연결 라인(110), 및 제 1 길이방향 축(105a) 및 제 2 길이방향 축(110a)에 관하여 각도를 이루어 배치된 긴 축(115a)을 갖는 타원형 형상 비트(115)를 갖는다. 자기 터널 접합 메모리 요소 또는 타원형 형상 비트(115)는 자유 자화를 갖는 자유 층(120), 고정된 또는 피닝된 자기 모멘트(125a)를 갖는 기준 층(125), 및 자유 층(120)과 기준 층(125) 사이에 배치된 자성 층들을 디커플링하기 위해 사용되는 배리어 층(130)을 포함한다. 기준 층(125)의 자기 모멘트(125a)는 긴 축(115a)과 상이한 각도로 배치된다. 부가적인 층들이 자유 층(120)과 각각의 상호연결 라인(105, 110) 사이에, 뿐만 아니라, 기준 층(125)과 각각의 상호연결 라인(105, 110) 사이에 존재할 수 있다는 것이 이해되어야 한다. 예컨대, 반강자성 층, 합성 반강자성 구조, 또는 캐핑(capping) 층이 존재할 수 있다.
타원형 형상 비트(115)는 높이, 긴 직경, 및 짧은 직경을 갖는 타원형 실린더이고, 여기에서, 긴 직경은 짧은 직경보다 더 크다. 타원형 형상 비트(115)의 긴 직경은 긴 축(115a)과 동등하다. 일 실시예에서, 긴 축(115a)은 제 1 상호연결 라인(105) 및 제 2 상호연결 라인(110) 양자 모두의 폭들과 동일하다. 일 실시예에서, 타원형 형상 비트(115)의 긴 축(115a)은 제 2 길이방향 축(110a)으로부터 5 내지 60 도로 배향된다. 일 실시예에서, 타원형 형상 비트(115)의 긴 축(115a)은 제 1 길이방향 축(105a)으로부터 30 도 내지 85 도로 배향된다. 일 실시예에서, 비트는 자유 층(120)이 제 2 길이방향 축(110a)으로부터 5 도 내지 60 도의 각도로 제 2 상호연결(110)과 접촉하도록 배향될 수 있다. 다른 실시예에서, 비트는 자유 층(120)이 제 1 길이방향 축(105a)으로부터 5 도 내지 60 도의 각도로 제 1 상호연결(105)과 접촉하도록 배향될 수 있다. 일 실시예에서, 긴 축(115a)은 제 1 길이방향 축(105a)으로부터 5 도 내지 60 도의 각도로 배치된다.
타원형 형상 비트(115)는 긴 축(115a)을 따르는 단축 이방성(uniaxial anisotropy)을 타원형 형상 비트(115)에 제공하도록 패터닝되어, 자유 층(120)이 긴 축(115a)을 따르는 2개의 방향들 중 하나의 방향으로만 포인팅(point)하게 될 것을 보장한다. 패터닝된 형상의 결과로서, 단축 이방성 에너지가 충분히 자연스럽게 형성되어, 자유 층(120)이 자발적으로 스위칭되는 것을 방지하기 위한 배리어가 생성되고, 그에 따라, 보유가 보장된다. 단축 이방성 에너지는 공식 1/2MsHkV에 의해 결정되고, 여기에서, Ms는 포화 자화이고, Hk는 이방성 필드이고, V는 체적이다. 기록은 자유 층(120)을 통해 스핀 편극된 전류를 통과시킴으로써 발생한다. 스핀 편극된 전류가 자유 층(120) 상에 토크를 가하여, 자유 층(120)이 이방성 에너지 배리어를 극복하고 배향을 스위칭하게 허용한다. 자유 층에 커플링된 상호연결(105)을 통해 전류를 통과시킴으로써 생성되는 스핀 홀 효과들 및/또는 라쉬바 효과들은 타원형 형상 비트(115)를 포함하는 개별적인 비트들의 기록성을 향상시키는 것을 도울 수 있다. 라쉬바 효과들, 단지 스핀 홀 효과들, 또는 라쉬바 효과들과 스핀 홀 효과들의 조합이 개별적인 비트들의 기록성을 향상시키기 위해 선택될 수 있다. 이웃하는 메모리 셀들을 방해하지 않으면서 개별적인 메모리 셀이 기록될 수 있다. 부가적으로, 선택된 메모리 셀만이 기록되는 것을 보장하기 위해, 이웃하는 메모리 셀들에서의 라쉬바 및/또는 스핀 홀 효과들이 억제될 수 있고, 이는 다르게, 반-선택 스킴(half-select scheme)이라고 알려져 있다. 반대의 경우가 또한 발생할 수 있고, 즉, 스핀 홀 효과들 및/또는 라쉬바 효과들이 주 기록 메커니즘일 수 있고, MTJ 비트를 통해 흐르는 스핀 편극된 전류가 기록성을 향상시키고 적절한 비트 선택을 보장하는 것을 도울 수 있다는 것이 이해된다.
도 1b는 제 1 상호연결 라인(105) 및 제 2 상호연결 라인(110)에 관하여 어떤 각도를 이루는 타원형 형상 비트(115)의 배치를 도시하는 도 1a의 SOT-MRAM 메모리 셀(100)의 개략적인 상면 평면도이다. 다른 시스템들에서, 기준 층(125)의 피닝(pinning)은, 자유 층(120)과 상호작용하는 전류의 스핀 편극이 자화에 대해 공선적이도록, 타원형 형상 비트(115)의 긴 축(115a)에 대해 평행하게 이루어진다. 자유 층(120)을 스위칭하기 위해 요구되는 스핀 토크의 세기가 자유 및 기준 층 모멘트들 사이의 각도의 사인에 대해 비례하기 때문에, 층들 사이의 각도가 0 도 또는 180 도인 자유 층(120) 및 기준 층(125)의 공선적인 배향은 사인을 발생시키고, 그에 따라, 스핀 토크가 제로가 된다. 따라서, 스위칭은 층들 사이의 작은 오정렬을 유도하기 위해 자기 모멘트들의 열적 변동(thermal fluctuation)들을 요구하고, 그에 따라, 전류가 자유 층(120)을 통해 흐르기 시작함에 따라, 진동이 이방성 에너지 배리어를 극복하여 자유 층(125)이 배향을 스위칭하게 허용할 정도로 충분히 크게 될 때까지, 자유 층(120)은 진동하여 진폭을 증가시키기 시작한다. 이러한 열적 변동들이 랜덤 프로세스이기 때문에, 프로세싱을 시작하기 위해 요구되는 초기 시간(인큐베이션 시간이라고 알려짐), 및 그에 따라, 개별적인 비트 뿐만 아니라 전체 비트 어레이에 대한 총 스위칭 시간이 하나의 기록 시도와 다음 기록 시도 간에 변화될 수 있다.
도 1c가 예시하는 바와 같이, 긴 축(115a)과 상이한 각도로 기준 층(125)의 자기 모멘트(125a)을 피닝함으로써, 자유 층(120) 상에 스핀 토크를 가하기 위한 초기 상태가 제로보다 더 큰 양으로부터 시작되고, 이는, 인큐베이션 시간을 제거하고, 스위칭 효율 및 일관성(coherency)을 크게 향상시킨다. 일 실시예에서, 기준 층(125)의 자기 모멘트(125a)은 타원형 형상 비트(115)의 긴 축(115a)으로부터 5 내지 60 도의 각도로 배치된다.
기준 층(125)은 IrMn, PtMn, NiMn, NiO, 또는 FeMn과 같은 반강자성 층을 사용함으로써 단순히 피닝될 수 있다. 일 실시예에서, 타원형 형상 비트(115)는 비자성 층을 통해 커플링된 2개의 자성 층들을 갖는 합성 반강자성체(SAF) 고정된 층을 사용할 수 있다. 특정한 실시예들에서, 고정된 강자성체 층은, Co와 Pt, Co와 팔라듐(Pd), Co와 Ni, 및/또는 이들의 조합들 및 혼합물들의 초격자들, 또는 B, Ge, 백금(Pt), 및/또는 Mn과 함께 Ni, Fe, Co, 또는 이들의 조합을 포함하는 합금을 포함하는 단일 강자성체일 수 있다. 특정한 실시예들에서, 비자성 층은 루테늄(Ru)을 포함한다. 특정한 실시예들에서, SAF는 제 1 강자성체 층, 제 2 강자성체 층, 및 제 1 강자성체 층과 제 2 강자성체 층 사이에 배치된 루테늄(Ru) 층을 포함한다.
특정한 실시예들에서, 타원형 형상 비트(115)는 하단 시딩 하층, 피닝 층, 및/또는 캐핑 층을 포함할 수 있다. 도 1d는 타원형 형상 비트(115)의 일 실시예의 측면도를 도시한다. 타원형 형상 비트(115)는 반강자성 층(135), 기준 층(125), 배리어 층(130), 및 자유 층(120)을 포함한다. 타원형 형상 비트(115)는 제 1 상호연결 라인(105)과 제 2 상호연결 라인(110) 사이에 배치되고, 이는 도시되지 않는다. 반강자성 층(135)은 기준 층(125)에 커플링되고, 제 1 상호연결 라인(105) 또는 제 2 상호연결 라인(110)에 커플링될 수 있다. 배리어 층(130)은 기준 층(125)과 자유 층(120) 사이에 배치된다.
도 1e는 타원형 형상 비트(115)의 다른 실시예의 측면도를 도시한다. 타원형 형상 비트(115)는 합성 반강자성 층(145), 배리어 층(130), 및 자유 층(120)을 포함한다. 합성 반강자성 층(145)은 기준 층(125)을 포함한다. 특정한 실시예들에서, SAF는 제 1 강자성체 층, 제 2 강자성체 층, 및 제 1 강자성체 층과 제 2 강자성체 층 사이에 배치된 루테늄(Ru) 층을 포함한다. 배리어 층(130)에 인접한 강자성체 층이 기준 층(125)이다. 타원형 형상 비트(115)는 제 1 상호연결 라인(105)과 제 2 상호연결 라인(110) 사이에 배치되고, 이는 도시되지 않는다. 합성 반강자성 층(145)은 제 1 상호연결 라인(105) 또는 제 2 상호연결 라인(110)에 커플링될 수 있다. 배리어 층(130)은 기준 층(125)과 자유 층(120) 사이에 배치된다.
도 1f는 SOT-MRAM 메모리 셀(100)의 일 실시예의 측면도를 도시한다. 타원형 형상 비트(115)는 제 1 상호연결 라인(105)에 커플링된 자유 층(120), 및 제 2 상호연결 라인(110) 상에 직접적으로 배치된 기준 층(125)을 포함한다. 자유 층(120) 및 기준 층(125)은 붕소 (B), 게르마늄 (Ge), 및/또는 망간 (Mn)과 함께 니켈(Ni), 철(Fe), 구리(Co), 또는 이들의 합금 조합을 포함할 수 있다. 자유 층(120)은 약 1 nm 내지 6 nm의 두께를 가질 수 있고, 기준 층(125)은 약 1 nm 내지 6 nm의 두께를 가질 수 있다. 배리어 층(130)은 자유 층(120)과 기준 층(125) 사이에 배치된다. 배리어 층(130)은 마그네슘 산화물(MgO), 하프늄 산화물(HfO), 또는 알루미늄 산화물(AlOx)과 같은 산화물로 구성될 수 있고, 약 0.7 nm 내지 3 nm의 두께를 가질 수 있다. 자유 층에 커플링된 상호연결 라인(도 1f에서의 제 1 상호연결(105))은 스핀 홀 및/또는 라쉬바 효과들을 생성하기 위해 약 4 내지 20 nm의 두께를 갖는 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 또는 AuW와 같은 강한 스핀 궤도 커플링을 갖는 재료로 구성될 수 있고, 기준 층(125)에 커플링된 제 2 상호연결 라인(110)은 구리 또는 알루미늄으로 구성될 수 있고, 약 20 nm 내지 100 nm의 두께를 가질 수 있다.
도 1g는 SOT-MRAM 메모리 셀(100)의 다른 실시예를 예시하고, 여기에서, 타원형 형상 비트(115)는 제 1 상호연결 라인(105)에 커플링된 기준 층(125),및 제 2 상호연결 라인(110) 상에 직접적으로 배치된 자유 층(120)을 포함한다. 제 1 상호연결 라인(105) 및 제 2 상호연결 라인(110)은 판독 동작들을 위한 워드 라인 및 비트 라인일 수 있다. 제 1 상호연결 라인(105) 및 제 2 상호연결 라인(110)은 기록 동작들을 위한 워드 라인 및 비트 라인일 수 있다. 배리어 층(130)은 자유 층(120)과 기준 층(125) 사이에 배치된다.
타원형 형상 비트(115)는 1 또는 0을 표현하는 상태에 있을 수 있고, 여기에서, 자유 층 모멘트(120)의 컴포넌트는, 각각, 기준 층 모멘트(125a)에 대해 실질적으로 역평행하거나 또는 평행하다. 비트(115)의 저항은 배리어 층(130)과 인터페이싱하는 기준 층(125) 및 자유 층(120)의 자기 모멘트들의 상대적인 배향에 따라 좌우된다. 자유 층(120)의 자기 모멘트가, 도 1h에서 보이는 바와 같이, 기준 모멘트(125a)와 실질적으로 평행한 구성에 있는 경우에, 타원형 형상 비트(115)는 0을 표현하는 상태에 있다. 자유 층 모멘트(120)의 컴포넌트가, 도 1i에서 보이는 바와 같이, 기준 모멘트(125a)와 실질적으로 역평행한 구성에 있는 경우에, 타원형 형상 비트(115)는 1을 표현하는 상태에 있다.
도 2a는 일 실시예에 따른 메모리 어레이(240)를 예시한다. 메모리 어레이(240)는 복수의 하단 상호연결 라인들, 하단 상호연결 라인들에 대해 수직으로 배치된 복수의 상단 상호연결 라인들, 및 복수의 하단 상호연결 라인들과 복수의 상단 상호연결 라인들 사이에 배치된 복수의 타원형 형상 비트들로 구성된다. 일 예에 따르면, 도 2b에서, 메모리 어레이(240)는 제 1 상호연결 라인(205), 제 1 상호연결 라인(205)에 대해 수직으로 배치된 제 2 상호연결 라인(210), 제 1 상호연결 라인(205)에 대해 평행하게 배치된 제 3 상호연결 라인(220), 제 1 긴 축을 갖는 제 1 타원형 형상 비트(215), 및 제 2 긴 축을 갖는 제 2 타원형 형상 비트(225)를 포함한다. 도시되지 않지만, 제 1 타원형 형상 비트(215)가 타원형 형상 비트(115)와 유사한 배치를 갖는다는 것이 이해될 수 있다. 제 1 타원형 형상 비트(215)는 제 1 상호연결 라인(205)과 제 2 상호연결 라인(210) 사이에 배치된다. 제 1 타원형 형상 비트(215)는 제 1 자유 층, 제 1 긴 축과 상이한 각도로 배치된 제 1 자기 모멘트를 갖는 제 1 기준 층, 및 제 1 자유 층과 제 1 기준 층 사이에 배치된 제 1 배리어 층을 포함한다. 제 2 타원형 형상 비트(225)는 제 2 상호연결 라인(210)과 제 3 상호연결 라인(220) 사이에 배치된다. 제 2 타원형 형상 비트(225)는 제 2 자유 층, 제 2 긴 축과 상이한 각도로 배치된 제 2 자기 모멘트를 갖는 제 2 기준 층, 및 제 2 자유 층과 제 2 기준 층 사이에 배치된 제 2 배리어 층을 포함한다. 제 2 타원형 형상 비트(225)의 제 2 긴 축은 제 1 타원형 형상 비트(215)의 제 1 긴 축에 대해 평행할 수 있다. 제 2 타원형 형상 비트(225)의 제 2 긴 축이 제 1 타원형 형상 비트(215)의 제 1 긴 축의 각도와 상이한 각도에 있는 가능한 대안이 존재한다. 메모리 어레이(240)가 메모리 어레이(240)에서의 각각의 개별적인 비트의 긴 축이 어레이의 나머지의 타원형 형상 비트들의 긴 축들에 대하여 상이한 각도로 배치된 복수의 타원형 형상 비트들을 포함할 수 있다는 것이 생각될 수 있다.
도 3a는 SOT-MRAM 메모리 셀(300)의 다른 실시예를 예시하고, 여기에서, 메모리 셀(300)은 제 1 길이방향 축(305a)을 갖는 상호연결 라인(305), 상호연결 라인(305)에 커플링된 긴 축(315a)을 갖는 타원형 형상 비트(315), 및 상호연결 라인(305)에 대해 수직으로 배치된 개별적인 콘택(310)을 포함한다. 개별적인 콘택(310)이 선택 트랜지스터, 비-선택 트랜지스터, 또는 이들 둘의 조합을 활용할 수 있다는 것이 이해될 수 있다. 타원형 형상 비트(315)는 상호연결 라인(305)과 개별적인 콘택(310) 사이에 배치될 수 있다. 긴 축(315a)은 제 1 길이방향 축(305a)에 관하여 각도를 이루어 배치된다. 개별적인 콘택(310)은 제 2 길이방향 축을 가질 수 있고, 이는 도시되지 않는다. 다른 실시예에서, 긴 축(315a)은 제 1 길이방향 축(305a) 및 제 2 길이방향 축에 관하여 각도를 이루어 배치된다.
기준 층(325)의 피닝은 기준 층(125)을 피닝하기 위해 활용된 동일한 기법들을 활용하는 것으로 이해될 수 있다. 도 3b가 예시하는 바와 같이, 기준 층(325)의 자기 모멘트(325a)는 자유 층(320)과 상이한 각도로 피닝된다.
도 3c는 SOT-MRAM 메모리 셀(300)의 일 실시예의 측면도를 예시한다. 타원형 형상 비트(315)는 상호연결 라인(305)에 커플링된 자유 층(320), 및 개별적인 콘택(310) 상에 직접적으로 배치된 기준 층(325)을 포함한다. 자유 층(320) 및 기준 층(325)은 붕소(B), 게르마늄(Ge), 및/또는 망간(Mn)과 함께 니켈(Ni), 철(Fe), 구리(Co), 또는 이들의 합금 조합을 포함할 수 있다. 자유 층(320)은 약 1 nm 내지 6 nm의 두께를 가질 수 있고, 기준 층(325)은 약 1 nm 내지 6 nm의 두께를 가질 수 있다. 배리어 층(330)은 자유 층(320)과 기준 층(325) 사이에 배치된다. 배리어 층(330)은 마그네슘 산화물(MgO), 하프늄 산화물(HfO), 또는 알루미늄 산화물(AlOx)과 같은 산화물로 구성될 수 있고, 약 0.7 nm 내지 3 nm의 두께를 가질 수 있다. 제 1 상호연결 라인(305)은 스핀 홀 및/또는 라쉬바 효과들을 생성하기 위해 약 4 내지 20 nm의 두께를 갖는 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 또는 AuW와 같은 강한 스핀 궤도 커플링을 갖는 재료로 구성될 수 있다.
도 3d는 SOT-MRAM 메모리 디바이스(300)의 다른 실시예를 예시하고, 여기에서, 타원형 형상 비트(315)는 상호연결 라인(305)에 커플링된 기준 층(325), 및 개별적인 콘택(310) 상에 직접적으로 배치된 자유 층(320)을 포함한다. 자유 층(320)에 커플링된 개별적인 콘택(310)은 스핀 홀 및/또는 라쉬바 효과들을 생성하기 위해 약 4 내지 20 nm의 두께를 갖는 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 또는 AuW와 같은 강한 스핀 궤도 커플링을 갖는 재료로 구성될 수 있고, 기준 층(325)에 커플링된 제 2 상호연결 라인(305)은 구리 또는 알루미늄으로 구성될 수 있고, 약 20 nm 내지 100 nm의 두께를 가질 수 있다. 배리어 층(330)은 자유 층(320)과 기준 층(325) 사이에 배치된다. 개별적인 콘택(310)은 비트(315)의 반대편 측들 상에 배치된 2개의 선택 트랜지스터들(335, 345)에 커플링될 수 있다. 상호연결 라인(305)은 비트들의 하나 이상의 행들과 접촉할 수 있다. 개별적인 콘택(310)은 단일 비트와 접촉할 수 있다. 그에 따라, 본 개시는, 도 3e에서 보이는 바와 같이, 독립적인 콘택들을 갖는 셀들의 어레이를 포함할 수 있다. 타원형 형상 비트(315)가 타원형 형상 비트(115)의 다양한 실시예들을 포함할 수 있다는 것이 이해될 수 있다. 예로서, 타원형 형상 비트(315)는 다음의 것: 캐핑 층, 하층, 및/또는 피닝 층 중 하나 이상을 포함할 수 있다.
도 3e는 일 실시예에 따른 메모리 어레이(340)를 예시한다. 메모리 어레이(340)는 복수의 상호연결 라인들, 복수의 상호연결 라인들에 대해 수직으로 배치된 복수의 독립적인 콘택들, 및 복수의 상호연결 라인들 및 복수의 개별적인 콘택들에 커플링된 복수의 타원형 형상 비트들로 구성된다. 일 예에 따르면, 메모리 어레이(340)는 상호연결 라인(305), 제 1 상호연결 라인(305)에 대해 수직으로 배치된 개별적인 콘택(310), 및 긴 축(315a)을 갖는 타원형 형상 비트(315)를 포함한다. 상호연결 라인(305)은 개별적인 콘택(310)을 도시하기 위해 부분적으로 제거되었다. 타원형 형상 비트(315)는 자유 층, 긴 축과 상이한 각도로 배치된 자기 모멘트를 갖는 기준 층, 및 자유 층과 기준 층 사이에 배치된 배리어 층을 포함한다. 타원형 형상 비트(315)가 도 1d 및 도 1e에서 설명된 바와 같은 타원형 형상 비트(115)와 유사할 수 있다는 것이 이해되어야 한다. 메모리 어레이(340)가 메모리 어레이(340)에서의 각각의 개별적인 비트의 긴 축이 어레이의 나머지의 타원형 형상 비트들의 긴 축들에 대하여 상이한 각도로 배치된 복수의 타원형 형상 비트들을 포함할 수 있다는 것이 생각될 수 있다.
따라서, 단축 이방성을 비트에 제공하도록 비트를 패터닝하여, 자유 층이 2개의 방향들 중 하나의 방향으로만 포인팅하게 될 것을 보장하고, 제 1 상호연결 및 제 2 상호연결에 관하여 각도를 이루어 타원형 형상 비트를 배치하고, 긴 축과 상이한 각도로 기준 층의 자기 모멘트를 배치함으로써, 자유 층의 스위칭이 강화될 수 있고, 그에 따라, 이웃하는 메모리 셀들을 방해하지 않으면서 선택 메모리 셀들의 더 신속하고 더 일관성 있는 기록 및 판독 시간들을 허용할 수 있다.
전술한 바가 본 개시의 실시예들에 관한 것이지만, 본 개시의 다른 그리고 추가적인 실시예들이 본 개시의 기본적인 범위로부터 벗어나지 않는 범위 내에서 고안될 수 있고, 본 개시의 범위는 다음의 청구항들에 의해 결정된다.

Claims (25)

  1. 제 1 길이방향 축을 갖는 제 1 상호연결 라인;
    상기 제 1 상호연결 라인에 대해 수직으로 배치된 제 2 길이방향 축을 갖는 제 2 상호연결 라인; 및
    상기 제 1 상호연결 라인과 상기 제 2 상호연결 라인 사이의 교차된 부분 내에 배치된 긴 축을 갖는 타원형 형상 비트 ― 상기 긴 축은 상기 제 1 길이방향 축 및 상기 제 2 길이방향 축에 관하여 각도를 이루어 배치됨 ―
    를 포함하며,
    상기 타원형 형상 비트는,
    상기 타원형 형상 비트의 긴 축에 실질적으로 정렬된 자기 모멘트를 갖는 자유(free) 층;
    자기 모멘트를 갖는 기준(reference) 층 ― 상기 기준 층의 자기 모멘트는 상기 긴 축과 상이한 각도로 배치됨 ―; 및
    상기 자유 층과 상기 기준 층 사이에 배치된 배리어 층
    을 포함하는, 메모리 셀.
  2. 제1항에 있어서,
    상기 배리어 층은 마그네슘 산화물(MgO), 하프늄 산화물(HfO), 및 알루미늄 산화물(AlOx)로 구성된 그룹로부터 선택되는 산화물을 포함하는, 메모리 셀.
  3. 제1항에 있어서,
    상기 타원형 형상 비트는 스핀-홀-효과-기반 자기저항 랜덤 액세스 메모리인, 메모리 셀.
  4. 제1항에 있어서,
    상기 타원형 형상 비트는 라쉬바-효과(Rashba-effect)-기반 자기저항 랜덤 액세스 메모리인, 메모리 셀.
  5. 제1항에 있어서,
    상기 자유 층은 상기 제 1 상호연결 라인에 커플링되는, 메모리 셀.
  6. 제1항에 있어서,
    상기 제 1 상호연결 라인은 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 및 AuW로 구성된 그룹으로부터 선택되는 재료를 포함하고, 상기 제 1 상호연결 라인은 4 내지 20 nm의 두께를 갖는, 메모리 셀.
  7. 제1항에 있어서,
    상기 제 1 상호연결 라인은 구리 및 알루미늄으로 구성된 그룹으로부터 선택되는 재료를 포함하고, 상기 제 1 상호연결 라인은 20 nm 내지 100 nm의 두께를 갖는, 메모리 셀.
  8. 제1항에 있어서,
    상기 기준 층은 상기 제 1 상호연결 라인에 커플링되는, 메모리 셀.
  9. 제1항에 있어서,
    상기 긴 축은 상기 제 1 길이방향 축으로부터 5 도 내지 60 도의 각도로 배치되는, 메모리 셀.
  10. 길이방향 축을 갖는 제 1 상호연결 라인;
    상기 제 1 상호연결 라인과 제 2 상호연결 라인 사이의 수직 교차된 부분 내에 형성된 긴 축을 갖는 타원형 형상 비트 ― 상기 긴 축은 상기 제 1 상호연결 라인의 상기 길이방향 축에 관하여 각도를 이루어 배치됨 ―; 및
    상기 제 1 상호연결 라인에 대해 수직으로 배치된 개별적인 콘택(contact)
    을 포함하며,
    상기 타원형 형상 비트는,
    상기 타원형 형상 비트의 긴 축에 실질적으로 정렬된 자기 모멘트를 갖는 자유 층;
    상기 긴 축과 상이한 각도로 배치된 자기 모멘트를 갖는 기준 층; 및
    상기 자유 층과 상기 기준 층 사이에 배치된 배리어 층
    을 포함하는, 메모리 셀.
  11. 제10항에 있어서,
    상기 타원형 형상 비트는 캐핑(capping) 층을 더 포함하는, 메모리 셀.
  12. 제10항에 있어서,
    상기 타원형 형상 비트는 피닝(pinning) 층을 더 포함하는, 메모리 셀.
  13. 제12항에 있어서,
    상기 피닝 층은 반강자성체(AFM)인, 메모리 셀.
  14. 제13항에 있어서,
    상기 피닝 층은 IrMn, PtMn, NiMn, NiO, 또는 FeMn을 포함하는, 메모리 셀.
  15. 제10항에 있어서,
    상기 기준 층은 합성 반강자성체 구조의 부분인, 메모리 셀.
  16. 제15항에 있어서,
    상기 합성 반강자성체 구조는 상기 배리어 층에 인접한 제 1 강자성체 층, 제 2 강자성체 층, 및 상기 제 1 강자성체 층과 상기 제 2 강자성체 층 사이에 배치된 루테늄 층을 포함하고, 상기 기준 층은 상기 제 1 강자성체 층인, 메모리 셀.
  17. 제10항에 있어서,
    상기 자유 층은 상기 제 1 상호연결 라인에 커플링되는, 메모리 셀.
  18. 제10항에 있어서,
    상기 자유 층은 상기 개별적인 콘택에 커플링되는, 메모리 셀.
  19. 제18항에 있어서,
    상기 개별적인 콘택은 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 및 AuW로 구성된 그룹으로부터 선택되는 재료이고, 상기 개별적인 콘택은 4 내지 20 nm의 두께를 갖는, 메모리 셀.
  20. 제10항에 있어서,
    상기 긴 축은 상기 제 2 상호연결 라인의 길이방향 축으로부터 5 도 내지 60 도의 각도로 배치되는, 메모리 셀.
  21. 제 1 길이방향 축을 갖는 제 1 상호연결 라인;
    상기 제 1 상호연결 라인에 대해 수직인 제 2 길이방향 축을 갖는 제 2 상호연결 라인;
    상기 제 1 상호연결 라인에 대해 평행한 제 3 길이방향 축을 갖는 제 3 상호연결 라인;
    상기 제 1 상호연결 라인과 상기 제 2 상호연결 라인 사이의 교차된 부분 내에 배치된 제 1 긴 축을 갖는 제 1 타원형 형상 비트 ― 상기 제 1 긴 축은 상기 제 1 길이방향 축 및 상기 제 2 길이방향 축에 관하여 각도를 이루어 배치됨 ―; 및
    상기 제 2 상호연결 라인과 상기 제 3 상호연결 라인 사이의 교차된 부분 내에 배치된 제 2 긴 축을 갖는 제 2 타원형 형상 비트 ― 상기 제 2 긴 축은 상기 제 2 길이방향 축 및 상기 제 3 길이방향 축에 관하여 각도를 이루어 배치됨 ―
    를 포함하며,
    상기 제 1 타원형 형상 비트는,
    상기 제 1 타원형 형상 비트의 제 1 긴 축에 실질적으로 정렬된 제1 자유 자기 모멘트를 갖는 제 1 자유 층;
    상기 제 1 긴 축과 상이한 각도로 배치된 제 1 기준 자기 모멘트를 갖는 제 1 기준 층; 및
    상기 제 1 자유 층과 상기 제 1 기준 층 사이에 배치된 제 1 배리어 층
    을 포함하고,
    상기 제 2 타원형 형상 비트는,
    상기 제 2 타원형 형상 비트의 제 2 긴 축에 실질적으로 정렬된 제 2 자유 자기 모멘트를 갖는 제 2 자유 층;
    상기 제 2 긴 축과 상이한 각도로 배치된 제 2 기준 자기 모멘트를 갖는 제 2 기준 층; 및
    상기 제 2 자유 층과 상기 제 2 기준 층 사이에 배치된 제 2 배리어 층
    을 포함하는, 메모리 어레이.
  22. 제21항에 있어서,
    상기 메모리 어레이는 스핀-홀-효과-기반 자기저항 랜덤 액세스 메모리 어레이인, 메모리 어레이.
  23. 제21항에 있어서,
    상기 메모리 어레이는 라쉬바-효과-기반 자기저항 랜덤 액세스 메모리 어레이인, 메모리 어레이.
  24. 제21항에 있어서,
    상기 제 1 자유 층은 상기 제 1 상호연결 라인에 커플링되는, 메모리 어레이.
  25. 제21항에 있어서,
    상기 제 1 상호연결 라인은 Pt, Ta, W, Hf, Ir, CuBi, CuIr, 및 AuW로 구성된 그룹으로부터 선택되는 재료를 포함하고, 상기 제 1 상호연결 라인은 4 내지 20 nm의 두께를 갖는, 메모리 어레이.
KR1020160168318A 2015-12-16 2016-12-12 개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계 KR102271208B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/971,911 2015-12-16
US14/971,911 US9837602B2 (en) 2015-12-16 2015-12-16 Spin-orbit torque bit design for improved switching efficiency

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200007155A Division KR20200009114A (ko) 2015-12-16 2020-01-20 개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계

Publications (2)

Publication Number Publication Date
KR20170072138A KR20170072138A (ko) 2017-06-26
KR102271208B1 true KR102271208B1 (ko) 2021-06-29

Family

ID=58993973

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160168318A KR102271208B1 (ko) 2015-12-16 2016-12-12 개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계
KR1020200007155A KR20200009114A (ko) 2015-12-16 2020-01-20 개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020200007155A KR20200009114A (ko) 2015-12-16 2020-01-20 개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계

Country Status (5)

Country Link
US (1) US9837602B2 (ko)
JP (1) JP6717735B2 (ko)
KR (2) KR102271208B1 (ko)
CN (1) CN106910820B (ko)
DE (1) DE102016014924A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6258452B1 (ja) * 2016-12-02 2018-01-10 株式会社東芝 磁気メモリ
US10431734B2 (en) * 2017-01-24 2019-10-01 Qualcomm Incorporated Engineered barrier layer interface for high speed spin-transfer torque magnetic random access memory
US10566521B2 (en) 2017-06-28 2020-02-18 Wisconsin Alumni Research Foundation Magnetic memory devices based on 4D and 5D transition metal perovskites
WO2019005158A1 (en) * 2017-06-30 2019-01-03 Intel Corporation SPIN ORBIT TORQUE MEMORY DEVICES WITH ENHANCED THERMAL STABILITY AND METHODS OF FORMING THE SAME
WO2019005149A1 (en) * 2017-06-30 2019-01-03 Intel Corporation MAGNETIC JUNCTION WITH SPIN ORBIT COUPLING LAYER WITH SELF-ALIGNED PATTERN
US10229723B1 (en) * 2017-09-12 2019-03-12 Sandisk Technologies Llc Spin orbit torque magnetoresistive random access memory containing composite spin hall effect layer including beta phase tungsten
JP6540786B1 (ja) * 2017-12-28 2019-07-10 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP7052448B2 (ja) * 2018-03-16 2022-04-12 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子、磁気メモリ及び発振器
US10381551B1 (en) 2018-06-29 2019-08-13 Sandisk Technologies Llc Spin orbit torque magnetoresistive random access memory containing shielding element and method of making thereof
US10553783B2 (en) 2018-06-29 2020-02-04 Sandisk Technologies Llc Spin orbit torque magnetoresistive random access memory containing shielding element and method of making thereof
CN109065705B (zh) * 2018-07-09 2020-10-20 北京航空航天大学 一种磁性隧道结
JP6850273B2 (ja) * 2018-07-10 2021-03-31 株式会社東芝 磁気記憶装置
KR102576209B1 (ko) * 2018-12-03 2023-09-07 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자
KR102650546B1 (ko) 2019-01-28 2024-03-27 삼성전자주식회사 자기 기억 소자
CN117425353A (zh) * 2019-05-09 2024-01-19 联华电子股份有限公司 磁阻式随机存取存储器
US10891999B1 (en) 2019-06-19 2021-01-12 Western Digital Technologies, Inc. Perpendicular SOT MRAM
CN110416406A (zh) * 2019-08-13 2019-11-05 上海新微技术研发中心有限公司 磁存储器件
US11075334B2 (en) 2019-11-22 2021-07-27 International Business Machines Corporation Spin-orbit-torque magneto-resistive random access memory with stepped bottom electrode
US11276817B2 (en) 2020-03-13 2022-03-15 International Business Machines Corporation Magnetic tunnel junction having tapered all-around structure
US11844287B2 (en) * 2020-05-20 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunneling junction with synthetic free layer for SOT-MRAM
US11355696B2 (en) 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
TWI751728B (zh) 2020-10-07 2022-01-01 財團法人工業技術研究院 平面式磁化自旋軌道磁性元件
CN116018048B (zh) * 2023-03-27 2023-06-02 珠海多创科技有限公司 磁阻元件、磁阻元件的制备方法以及磁传感装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030174530A1 (en) * 2002-03-14 2003-09-18 Tran Lung T. Memory device array having a pair of magnetic bits sharing a common conductor line
US20040150016A1 (en) * 2003-01-30 2004-08-05 Renesas Technology Corp. Thin film magnetic memory device and manufacturing method therefor
US20040256688A1 (en) * 2003-06-19 2004-12-23 Daniel Braun Combination of intrinsic and shape anisotropy for reduced switching field fluctuations
US20070278547A1 (en) * 2006-05-31 2007-12-06 Pietambaram Srinivas V MRAM synthetic anitferomagnet structure

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4042478B2 (ja) * 2002-06-19 2008-02-06 ソニー株式会社 磁気抵抗効果素子及び磁気メモリ装置
JP2004040028A (ja) * 2002-07-08 2004-02-05 Hitachi Ltd 磁気ランダムアクセスメモリおよび磁気メモリセル
US6828639B2 (en) * 2002-07-17 2004-12-07 Micron Technology, Inc. Process flow for building MRAM structures
US6654278B1 (en) * 2002-07-31 2003-11-25 Motorola, Inc. Magnetoresistance random access memory
US7064974B2 (en) * 2002-09-12 2006-06-20 Nec Corporation Magnetic random access memory and method for manufacturing the same
US6898112B2 (en) * 2002-12-18 2005-05-24 Freescale Semiconductor, Inc. Synthetic antiferromagnetic structure for magnetoelectronic devices
JP2005129801A (ja) * 2003-10-24 2005-05-19 Sony Corp 磁気記憶素子及び磁気メモリ
US7449345B2 (en) * 2004-06-15 2008-11-11 Headway Technologies, Inc. Capping structure for enhancing dR/R of the MTJ device
US7453720B2 (en) 2005-05-26 2008-11-18 Maglabs, Inc. Magnetic random access memory with stacked toggle memory cells having oppositely-directed easy-axis biasing
KR100619300B1 (ko) * 2005-09-14 2006-09-06 한국과학기술연구원 스핀-궤도 결합 유도 자장을 이용한 스핀 트랜지스터
JP2007087524A (ja) * 2005-09-22 2007-04-05 Renesas Technology Corp 不揮発性半導体記憶装置
US7368301B2 (en) 2006-01-27 2008-05-06 Magic Technologies, Inc. Magnetic random access memory with selective toggle memory cells
JP2007299931A (ja) * 2006-04-28 2007-11-15 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
US7903452B2 (en) 2006-06-23 2011-03-08 Qimonda Ag Magnetoresistive memory cell
US8497559B2 (en) * 2007-10-10 2013-07-30 Magic Technologies, Inc. MRAM with means of controlling magnetic anisotropy
JP5058236B2 (ja) * 2009-10-14 2012-10-24 株式会社東芝 スピンメモリ
FR2963152B1 (fr) * 2010-07-26 2013-03-29 Centre Nat Rech Scient Element de memoire magnetique
JP5768494B2 (ja) 2011-05-19 2015-08-26 ソニー株式会社 記憶素子、記憶装置
CN103890855B (zh) * 2011-08-18 2016-09-21 康奈尔大学 自旋霍尔效应磁性设备、方法及应用
KR101446338B1 (ko) * 2012-07-17 2014-10-01 삼성전자주식회사 자기 소자 및 그 제조 방법
CN103887425B (zh) * 2012-12-21 2019-01-29 三星电子株式会社 磁性结和磁存储器以及用于提供磁性结的方法
US8981505B2 (en) * 2013-01-11 2015-03-17 Headway Technologies, Inc. Mg discontinuous insertion layer for improving MTJ shunt
KR102023626B1 (ko) * 2013-01-25 2019-09-20 삼성전자 주식회사 스핀 홀 효과를 이용한 메모리 소자와 그 제조 및 동작방법
US9130155B2 (en) * 2013-03-15 2015-09-08 Samsung Electronics Co., Ltd. Magnetic junctions having insertion layers and magnetic memories using the magnetic junctions
US9082960B2 (en) * 2013-04-16 2015-07-14 Headway Technologies, Inc. Fully compensated synthetic antiferromagnet for spintronics applications
US9076954B2 (en) 2013-08-08 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing magnetic memories switchable using spin accumulation and selectable using magnetoelectric devices
US20150213867A1 (en) * 2014-01-28 2015-07-30 Qualcomm Incorporated Multi-level cell designs for high density low power gshe-stt mram
US9384812B2 (en) * 2014-01-28 2016-07-05 Qualcomm Incorporated Three-phase GSHE-MTJ non-volatile flip-flop
CN104393169B (zh) 2014-10-10 2017-01-25 北京航空航天大学 一种无需外部磁场的自旋轨道动量矩磁存储器
KR102466342B1 (ko) * 2015-06-11 2022-11-15 삼성전자주식회사 자기 메모리 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030174530A1 (en) * 2002-03-14 2003-09-18 Tran Lung T. Memory device array having a pair of magnetic bits sharing a common conductor line
US20040150016A1 (en) * 2003-01-30 2004-08-05 Renesas Technology Corp. Thin film magnetic memory device and manufacturing method therefor
US20040256688A1 (en) * 2003-06-19 2004-12-23 Daniel Braun Combination of intrinsic and shape anisotropy for reduced switching field fluctuations
US20070278547A1 (en) * 2006-05-31 2007-12-06 Pietambaram Srinivas V MRAM synthetic anitferomagnet structure

Also Published As

Publication number Publication date
US20170179372A1 (en) 2017-06-22
JP2017139446A (ja) 2017-08-10
DE102016014924A1 (de) 2017-06-22
JP6717735B2 (ja) 2020-07-01
US9837602B2 (en) 2017-12-05
KR20200009114A (ko) 2020-01-29
KR20170072138A (ko) 2017-06-26
CN106910820B (zh) 2020-09-15
CN106910820A (zh) 2017-06-30

Similar Documents

Publication Publication Date Title
KR102271208B1 (ko) 개선된 스위칭 효율을 위한 스핀-궤도 토크 비트 설계
JP5441881B2 (ja) 磁気トンネル接合を備えた磁気メモリ
EP1600977B1 (en) Multi-bit magnetic random acces memory device
EP2477227B1 (en) Magnetic tunnel junction comprising a polarizing layer
US7965543B2 (en) Method for reducing current density in a magnetoelectronic device
WO2016159017A1 (ja) 磁気抵抗効果素子、磁気メモリ装置、製造方法、動作方法、及び集積回路
JP5514059B2 (ja) 磁気抵抗効果素子及び磁気ランダムアクセスメモリ
US7881098B2 (en) Memory with separate read and write paths
JP6861996B2 (ja) 磁気抵抗効果素子及び磁気メモリ装置
US9490297B1 (en) Half select method and structure for gating rashba or spin hall MRAM
KR20120078631A (ko) 스핀 전달 토크 메모리에서의 사용을 위한 삽입층들을 갖는 자성층들을 제공하는 방법 및 시스템
JP7267623B2 (ja) 磁気抵抗効果素子及び磁気メモリ
JPWO2011078018A1 (ja) 磁気抵抗効果素子及びそれを用いた磁気ランダムアクセスメモリ
US10290338B2 (en) Tilted synthetic antiferromagnet polarizer/reference layer for STT-MRAM bits
EP2528060A1 (en) Multibit cell with synthetic storage layer
US8519495B2 (en) Single line MRAM
JP2005223086A (ja) 磁気記憶素子及びその駆動方法、磁気メモリ
JP4720081B2 (ja) 磁気メモリ
JP2005183825A (ja) 磁気メモリ
EP1890296B1 (en) Multi-bit magnetic random access memory device and methods of operating and sensing the same
Ju A Novel dual-bit MRAM cell
JP2013168667A (ja) 磁気抵抗効果素子及びｍｒａｍ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application
E801 Decision on dismissal of amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
A107 Divisional application of patent
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2020101000194; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20200120

Effective date: 20210419

GRNO Decision to grant (after opposition)
GRNT Written decision to grant