KR102576209B1 - 스핀-궤도 토크 라인을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판 상의 제1 메모리 셀 및 제2 메모리 셀을 포함한다. 상기 제1 메모리 셀은 제1 기준 층, 제1 저장 층, 상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층, 및 상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인(spin-orbit torque line)을 포함한다. 상기 제2 메모리 셀은 제2 기준 층, 제2 저장 층, 상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층, 상기 제2 저장 층에 인접한 제2 스핀-궤도 토크 라인, 및 상기 제2 저장 층 및 상기 제2 스핀-궤도 토크 라인 사이의 강화 층(enhancing layer)을 포함한다.

Description

스핀-궤도 토크 라인을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING SPIN-ORBIT TORQUE LINE}
스핀-궤도 토크 라인을 갖는 반도체 소자, 그 동작 방법, 및 그 형성 방법에 관한 것이다.
다수의 전자장치들은 데이터 보유 특성이 우수한 메모리 소자 및 동작 속도가 빠른 메모리 소자를 필요로 한다. 상기 데이터 보유 특성이 우수한 메모리 소자 및 상기 동작 속도가 빠른 메모리 소자를 서로 다른 칩들에 형성하여 하나의 전자장치 내에 탑재하는 것은 상기 전자장치의 경박단소화에 장애가 된다.
본 개시의 실시예들에 따른 과제는 서로 다른 특성을 갖는 메모리 소자들을 포함하는 반도체 소자, 그 동작 방법, 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 제1 메모리 셀을 포함한다. 상기 기판 상에 상기 제1 메모리 셀에 인접한 제2 메모리 셀이 배치된다. 상기 제1 메모리 셀은 제1 기준 층, 상기 제1 기준 층과 대향하는 제1 저장 층, 상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층, 및 상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)을 포함한다. 상기 제2 메모리 셀은 제2 기준 층, 상기 제2 기준 층과 대향하는 제2 저장 층, 상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층, 상기 제2 저장 층에 인접한 제2 스핀-궤도 토크 라인, 및 상기 제2 저장 층 및 상기 제2 스핀-궤도 토크 라인 사이의 강화 층(enhancing layer)을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 제1 메모리 셀을 포함한다. 상기 기판 상에 상기 제1 메모리 셀에 인접한 제2 메모리 셀이 배치된다. 상기 제1 메모리 셀은 제1 기준 층, 상기 제1 기준 층과 대향하는 제1 저장 층, 상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층, 및 상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인을 포함한다. 상기 제2 메모리 셀은 제2 기준 층, 상기 제2 기준 층과 대향하는 제2 저장 층, 상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층, 및 상기 제2 저장 층에 접촉된 제2 스핀-궤도 토크 라인을 포함한다. 상기 제2 스핀-궤도 토크 라인은 상기 제1 스핀-궤도 토크 라인보다 스핀 궤도 커플링(Spin Orbit Coupling), 스핀 홀 각도(Spin Hall Angle) 또는 스핀/전류 전도도(spin/electrical current conductivity)가 큰 물질을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 제1 영역 내에 제1 메모리 셀이 배치된다. 상기 기판 상의 상기 제2 영역 내에 제2 메모리 셀이 배치된다. 상기 제1 메모리 셀은 제1 기준 층, 상기 제1 기준 층과 대향하는 제1 저장 층, 상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층, 및 상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인을 포함한다. 상기 제2 메모리 셀은 제2 기준 층, 상기 제2 기준 층과 대향하는 제2 저장 층, 상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층, 상기 제2 저장 층에 인접한 제2 스핀-궤도 토크 라인, 및 상기 제2 저장 층 및 상기 제2 스핀-궤도 토크 라인 사이의 강화 층을 포함한다.
본 개시의 실시예들에 따르면, 기판 내에 상대적으로 긴 데이터 보유 시간(data retention time)을 갖는 제1 메모리 셀 및 상대적으로 빠른 쓰기 속도(write speed)를 갖는 제2 메모리 셀이 제공될 수 있다. 공정 단순화 및 고집적화에 유리하고, 서로 다른 특성을 갖는 메모리 소자들을 포함하는, 반도체 소자를 구현할 수 있다.
도 1 내지 도 12는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 13 내지 도 16은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 17은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이다.
도 18은 본 개시에 따른 실시예로서, 반도체 소자의 일 부분을 보여주는 사시도이다.
도 19 및 도 20은 반도체 소자의 동작 방법을 설명하기 위한 개략도들이다.
도 1 내지 도 12는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다. 본 개시의 실시예에 따른 반도체 소자는 MRAM(magnetoresistive random access memory), 또는 크로스포인트 메모리(X-point memory)와 같은 비-휘발성 메모리 소자를 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 eMRAM(embedded MRAM)을 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 iMTJ-MRAM(in-plane Magnetic Tunnel Junction - MRAM) 및/또는 pMTJ-MRAM(perpendicular Magnetic Tunnel Junction - MRAM)을 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(51) 상의 제1 영역(10) 내에 배치된 제1 메모리 셀(69) 및 제2 영역(20) 내에 배치된 제2 메모리 셀(79)을 포함할 수 있다. 상기 제2 메모리 셀(79)은 상기 제1 메모리 셀(69)과 인접하게 배치될 수 있다. 일 실시예에서, 상기 제1 메모리 셀(69)은 상기 제2 메모리 셀(79)보다 긴 데이터 보유 시간(data retention time)을 가질 수 있다. 상기 제2 메모리 셀(79)은 상기 제1 메모리 셀(69)보다 빠른 쓰기 속도(write speed)를 가질 수 있다.
상기 제1 메모리 셀(69)은 제1 스핀-궤도 토크 라인(spin-orbit torque line; SOT line; 61), 제1 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 67), 및 제1 전극(68)을 포함할 수 있다. 상기 제1 자기 터널 접합(Magnetic Tunnel Junction; MTJ; 67)은 제1 저장 층(63), 제1 터널 층(64), 및 제1 기준 층(65)을 포함할 수 있다. 상기 제2 메모리 셀(79)은 제2 스핀-궤도 토크 라인(71), 강화 층(enhancing layer; 72), 제2 자기 터널 접합(77), 및 제2 전극(78)을 포함할 수 있다. 상기 제2 자기 터널 접합(77)은 제2 저장 층(73), 제2 터널 층(74), 및 제2 기준 층(75)을 포함할 수 있다.
상기 기판(51)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 기판(51)의 내부 및/또는 상기 기판(51) 상에 트랜지스터들(transistors) 및 상호연결(interconnections)과 같은 다양한 종류의 능동/수동 소자들이 추가적으로 배치될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 기판(51) 상에 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)이 배치될 수 있다. 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)의 하면들은 실질적으로 동일한 평면 상에 배치될 수 있다. 상기 제2 스핀-궤도 토크 라인(71)은 상기 제1 스핀-궤도 토크 라인(61)보다 얇은 두께를 가질 수 있다. 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)의 각각은 전기 저항이 낮은 물질을 포함할 수 있다. 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)의 각각은 비자성 금속(normal metal)을 포함할 수 있다. 상기 제2 스핀-궤도 토크 라인(71)은 상기 제1 스핀-궤도 토크 라인(61)과 실질적으로 동일한 물질 층을 포함할 수 있다. 예를들면, 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)은 W을 포함할 수 있다.
상기 제2 스핀-궤도 토크 라인(71) 상에 상기 강화 층(72)이 배치될 수 있다. 상기 강화 층(72)의 일면은 상기 제2 스핀-궤도 토크 라인(71)에 직접적으로 접촉될 수 있다. 상기 강화 층(72)의 상면은 상기 제1 스핀-궤도 토크 라인(61)의 상면과 실질적으로 동일한 평면을 이룰 수 있다. 상기 강화 층(72)은 스핀 궤도 커플링 강화 표면 층(Spin Orbit Coupling enhancing surface layer)로 지칭될 수 있다. 상기 강화 층(72)은 스핀 궤도 커플링(Spin Orbit Coupling), 스핀 홀 각도(Spin Hall Angle), 또는 스핀/전류 전도도(spin/electrical current conductivity)가 큰 물질을 포함할 수 있다.
일 실시예에서, 상기 강화 층(72)의 두께는 상기 제2 스핀-궤도 토크 라인(71)보다 얇을 수 있다. 상기 강화 층(72)은 상기 제2 스핀-궤도 토크 라인(71)보다 스핀 궤도 커플링, 스핀 홀 각도, 또는 스핀/전류 전도도가 큰 물질을 포함할 수 있다. 상기 강화 층(72)은 W, Pt, Ta, TaO, PtO, WO, BiSb, BiSe, Hf, HfO, Au, CuAu, CuPb, CuPt, CuBi, CuIr, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 강화 층(72)은 BiSb을 포함할 수 있다.
상기 제1 스핀-궤도 토크 라인(61) 상에 상기 제1 자기 터널 접합(67)이 배치될 수 있다. 상기 제1 자기 터널 접합(67)상에 상기 제1 전극(68)이 배치될 수 있다. 상기 제1 저장 층(63), 상기 제1 터널 층(64), 및 상기 제1 기준 층(65)은 상기 제1 스핀-궤도 토크 라인(61) 상에 차례로 적층될 수 있다. 상기 강화 층(72) 상에 상기 제2 자기 터널 접합(77)이 배치될 수 있다. 상기 제2 자기 터널 접합(77) 상에 상기 제2 전극(78)이 배치될 수 있다. 상기 제2 저장 층(73), 상기 제2 터널 층(74), 및 상기 제2 기준 층(75)은 상기 강화 층(72) 상에 차례로 적층될 수 있다. 상기 제2 자기 터널 접합(77)은 상기 제1 자기 터널 접합(67)보다 좁은 폭을 보일 수 있다. 상기 제2 저장 층(73)은 상기 제1 저장 층(63) 보다 좁은 폭을 보일 수 있다.
상기 제1 기준 층(65), 상기 제2 기준 층(75), 상기 제1 저장 층(63), 및 상기 제2 저장 층(73)의 각각은 적어도 하나의 자성 층을 포함할 수 있다. 상기 제1 기준 층(65), 상기 제2 기준 층(75), 상기 제1 저장 층(63), 및 상기 제2 저장 층(73)의 각각은 하나 또는 다수의 에스에이에프(synthetic antiferromagnetic; SAF)구조를 포함할 수 있다. 상기 에스에이에프(SAF)구조는 두 개의 자성 층 및 상기 두 개의 자성 층 사이에 개재된 스페이서 층을 포함할 수 있다. 예를들면, 상기 에스에이에프(SAF)구조는 차례로 적층된 CoFeB 층, Ru 층, 및 CoFe 층을 포함할 수 있다.
상기 제1 저장 층(63) 및 상기 제2 저장 층(73)의 각각은 자유 층(free layer)을 포함할 수 있다. 일 실시예에서, 상기 제1 저장 층(63) 및 상기 제2 저장 층(73)의 각각은 CoFe, CoFeB, 또는 이들의 조합을 포함할 수 있다. 상기 제1 기준 층(65) 및 상기 제2 기준 층(75)의 각각은 핀드 층(pinned layer), 고정 층(fixed layer), 또는 이들의 조합을 포함할 수 있다.
상기 제1 터널 층(64) 및 상기 제2 터널 층(74)의 각각은 터널 배리어 층(tunnel barrier layer)에 해당될 수 있다. 상기 제1 터널 층(64) 및 상기 제2 터널 층(74)의 각각은 MgO, RuO, VO, WO, VdO, TaO, HfO, MoO, 또는 이들의 조합과 같은 금속 산화물을 포함할 수 있다. 예를들면, 상기 제1 터널 층(64) 및 상기 제2 터널 층(74)의 각각은 MgO 층 일 수 있다. 상기 제1 전극(68) 및 상기 제2 전극(78)의 각각은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 제1 저장 층(63)은 상기 제1 기준 층(65)과 대향할 수 있다. 상기 제1 터널 층(64)은 상기 제1 기준 층(65) 및 상기 제1 저장 층(63) 사이에 배치될 수 있다. 상기 제1 스핀-궤도 토크 라인(SOT line; 61)은 상기 제1 저장 층(63)에 접촉될 수 있다. 상기 제2 저장 층(73)은 상기 제2 기준 층(75)과 대향할 수 있다. 상기 제2 터널 층(74)은 상기 제2 기준 층(75) 및 상기 제2 저장 층(73) 사이에 배치될 수 있다. 상기 제2 스핀-궤도 토크 라인(71)은 상기 제2 저장 층(73)에 인접하게 배치될 수 있다. 상기 강화 층(enhancing layer; 72)은 상기 제2 저장 층(73) 및 상기 제2 스핀-궤도 토크 라인(71) 사이에 배치될 수 있다.
도 2를 참조하면, 제2 스핀-궤도 토크 라인(71)은 제1 스핀-궤도 토크 라인(61)과 실질적으로 동일한 두께를 가질 수 있다. 강화 층(72)의 상면은 상기 제1 스핀-궤도 토크 라인(61)의 상면보다 높은 레벨에 배치될 수 있다.
도 3을 참조하면, 강화 층(72)은 제2 자기 터널 접합(77)의 하부에 중첩될 수 있다. 상기 강화 층(72)의 측면들은 상기 제2 자기 터널 접합(77)의 측면들에 정렬될 수 있다. 상기 강화 층(72) 및 제2 저장 층(73)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 강화 층(72)은 제2 스핀-궤도 토크 라인(71) 내에 배치될 수 있다. 상기 강화 층(72) 및 상기 제2 스핀-궤도 토크 라인(71)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 강화 층(72) 및 상기 제2 스핀-궤도 토크 라인(71)의 상면들은 제1 스핀-궤도 토크 라인(61)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 4를 참조하면, 강화 층(72)은 제2 스핀-궤도 토크 라인(71) 상에 배치될 수 있다. 상기 제2 스핀-궤도 토크 라인(71)은 제1 스핀-궤도 토크 라인(61)과 실질적으로 동일한 두께를 가질 수 있다. 상기 강화 층(72)의 상면은 상기 제1 스핀-궤도 토크 라인(61)의 상면보다 높은 레벨에 돌출될 수 있다. 상기 강화 층(72) 및 제2 저장 층(73)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 5를 참조하면, 제2 메모리 셀(79)은 제2 기준 층(75), 상기 제2 기준 층(75)과 대향하는 제2 저장 층(73), 상기 제2 기준 층(75) 및 상기 제2 저장 층(73) 사이의 제2 터널 층(74), 및 상기 제2 저장 층(73)에 접촉된 강화 층(enhancing layer; 72A)을 포함할 수 있다. 상기 강화 층(72A)은 제2 스핀-궤도 토크 라인의 역할을 대신할 수 있다. 상기 강화 층(72A)은 상기 제1 스핀-궤도 토크 라인보다 스핀 궤도 커플링(Spin Orbit Coupling), 스핀 홀 각도(Spin Hall Angle) 또는 스핀/전류 전도도(spin/electrical current conductivity)가 큰 물질을 포함할 수 있다. 상기 강화 층(72A)은 제1 스핀-궤도 토크 라인(61)과 실질적으로 동일한 두께를 가질 수 있다.
도 6을 참조하면, 강화 층(enhancing layer; 72A)은 제2 스핀-궤도 토크 라인의 역할을 대신할 수 있다. 상기 강화 층(72A)은 제1 스핀-궤도 토크 라인(61)보다 두꺼울 수 있다. 상기 강화 층(72A)의 상면은 상기 제1 스핀-궤도 토크 라인(61)의 상면보다 높은 레벨에 배치될 수 있다.
도 7을 참조하면, 강화 층(enhancing layer; 72A)은 제2 스핀-궤도 토크 라인(71A) 내에 배치될 수 있다. 상기 강화 층(72A)은 상기 제2 스핀-궤도 토크 라인(71A)과 실질적으로 동일한 두께를 보일 수 있다. 상기 강화 층(72A)은 제2 자기 터널 접합(77)의 하부에 중첩될 수 있다. 상기 강화 층(72A) 및 상기 제2 스핀-궤도 토크 라인(71A)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 강화 층(72A) 및 제2 저장 층(73)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 8을 참조하면, 강화 층(enhancing layer; 72A)은 제2 스핀-궤도 토크 라인(71A)보다 두꺼울 수 있다. 상기 강화 층(72A)의 상면은 상기 제2 스핀-궤도 토크 라인(71A)의 상면보다 높은 레벨에 돌출될 수 있다.
도 9를 참조하면, 제2 스핀-궤도 토크 라인(71) 상에 제1 강화 층(72)이 배치될 수 있다. 일 실시예에서, 상기 제1 강화 층(72)은 강화 층으로 지칭될 수 있다. 제1 스핀-궤도 토크 라인(61) 상에 제2 강화 층(62)이 배치될 수 있다. 상기 제2 강화 층(62)은 상기 제1 스핀-궤도 토크 라인(61) 상을 덮을 수 있다. 상기 제2 강화 층(62)은 상기 제1 스핀-궤도 토크 라인(61) 및 제1 저장 층(63) 사이에 배치될 수 있다. 상기 제2 강화 층(62)은 상기 제1 강화 층(72)과 동일한 물질을 포함할 수 있다. 상기 제2 강화 층(62)은 상기 제1 강화 층(72)과 실질적으로 동일한 두께를 보일 수 있다.
도 10을 참조하면, 제2 강화 층(62)은 제1 스핀-궤도 토크 라인(61) 내에 배치될 수 있다. 상기 제2 강화 층(62) 및 상기 제1 스핀-궤도 토크 라인(61)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 강화 층(62)은 제1 저장 층(63)의 하부에 중첩될 수 있다. 상기 제2 강화 층(62) 및 상기 제1 저장 층(63)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 11을 참조하면, 제2 강화 층(62)은 제1 스핀-궤도 토크 라인(61) 상에 배치될 수 있다. 상기 제2 강화 층(62)은 제1 저장 층(63)의 하부에 중첩될 수 있다. 상기 제2 강화 층(62) 및 상기 제1 저장 층(63)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 12를 참조하면, 기판(51) 상의 제1 영역(10) 내에 제1 전극(68), 제1 기준 층(65), 제1 터널 층(64), 및 제1 저장 층(63)이 차례로 적층될 수 있다. 상기 제1 저장 층(63) 상에 제1 스핀-궤도 토크 라인(61)이 배치될 수 있다. 상기 기판(51) 상의 제2 영역(20) 내에 제2 전극(78), 제2 기준 층(75), 제2 터널 층(74), 및 제2 저장 층(73)이 차례로 적층될 수 있다. 상기 제2 저장 층(23) 상에 강화 층(72)이 배치될 수 있다. 상기 강화 층(72) 상에 제2 스핀-궤도 토크 라인(71)이 배치될 수 있다.
도 13 내지 도 16은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 13을 참조하면, 제1 영역(10) 및 상기 제1 영역(10)에 인접한 제2 영역(20)을 갖는 기판(51)이 제공될 수 있다. 상기 기판(51) 상의 상기 제1 영역(10) 내에 도 1 내지 도 12를 참조하여 설명된 것과 유사한 상기 제1 메모리 셀(69)이 행 방향 및 열 방향으로 반복하여 여러 개 배치될 수 있다. 상기 기판(51) 상의 상기 제2 영역(20) 내에 도 1 내지 도 12를 참조하여 설명된 것과 유사한 상기 제2 메모리 셀(79)이 행 방향 및 열 방향으로 반복하여 여러 개 배치될 수 있다. 상기 제2 영역(20)은 상기 제1 영역(10)의 외측에 배치될 수 있다. 상기 제2 영역(20)은 상기 제1 영역(10)보다 상기 기판(51)의 가장자리에 가깝게 배치될 수 있다.
상기 기판(51)의 가장자리는 외부의 물리적/화학적 변화가 상대적으로 큰 영향을 미칠 수 있다. 상기 제1 메모리 셀(69)은 상기 제2 메모리 셀(79)보다 긴 데이터 보유 시간(data retention time)을 가질 수 있다. 상기 제2 메모리 셀(79)은 상기 제1 메모리 셀(69)보다 빠른 쓰기 속도(write speed)를 가질 수 있다. 상기 제2 메모리 셀(79)은 상기 제1 메모리 셀(69)보다 상기 기판(51)의 가장자리에 인접하게 배치될 수 있다. 상기 제1 메모리 셀(69)은 상기 제2 메모리 셀(79)보다 상기 기판(51)의 중심에 인접하게 배치될 수 있다.
도 14를 참조하면, 제1 영역(10), 제2 영역(20), 및 제3 영역(30)을 갖는 기판(51)이 제공될 수 있다. 상기 제3 영역(30)은 상기 제1 메모리 셀(69) 및 상기 제2 메모리 셀(79)에 접속된 제어 회로들을 포함할 수 있다. 상기 제2 영역(20) 및 상기 제3 영역(30)은 상기 제1 영역(10)의 외측에 배치될 수 있다.
도 15를 참조하면, 한 쌍의 제3 영역(30)은 제1 영역(10)의 외측에 서로 대향하게 배치될 수 있다. 한 쌍의 제2 영역(20)은 상기 한 쌍의 제3 영역(30) 사이에 배치될 수 있다. 상기 한 쌍의 제2 영역(20)은 상기 제1 영역(10)의 외측에 서로 대향하게 배치될 수 있다. 상기 제1 영역(10)은 상기 한 쌍의 제3 영역(30) 및 상기 한 쌍의 제2 영역(20)에 의하여 둘러싸일 수 있다.
도 16을 참조하면, 한 쌍의 제3 영역(30)은 서로 대향하게 배치될 수 있다. 상기 한 쌍의 제3 영역(30) 사이에 다수의 제1 영역(10) 및 다수의 제2 영역(20)이 번갈아 가며 배치될 수 있다. 상기 다수의 제1 영역(10)의 각각은 상기 한 쌍의 제3 영역(30) 및 상기 다수의 제2 영역(20)에 의하여 둘러싸일 수 있다.
도 17은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 사시도이다.
도 17을 참조하면, 제1 스핀-궤도 토크 라인(61) 상에 제1 자기 터널 접합(67)이 배치될 수 있다. 제1 저장 층(63), 제1 터널 층(64), 및 제1 기준 층(65)은 상기 제1 스핀-궤도 토크 라인(61) 상에 차례로 적층될 수 있다. 제2 스핀-궤도 토크 라인(71) 상에 강화 층(72)이 배치될 수 있다. 상기 강화 층(72) 상에 제2 자기 터널 접합(77)이 배치될 수 있다. 제2 저장 층(73), 제2 터널 층(74), 및 제2 기준 층(75)은 상기 강화 층(72) 상에 차례로 적층될 수 있다. 상기 제2 자기 터널 접합(77)은 상기 제1 자기 터널 접합(67)보다 좁은 폭을 보일 수 있다. 상기 제2 저장 층(73)은 상기 제1 저장 층(63) 보다 좁은 폭을 보일 수 있다. 상기 제2 스핀-궤도 토크 라인(71) 및 상기 강화 층(72) 각각의 폭은 상기 제1 스핀-궤도 토크 라인(61)의 폭보다 좁을 수 있다.
도 18은 본 개시에 따른 실시예로서, 반도체 소자의 일 부분을 보여주는 사시도이다.
도 18을 참조하면, 상기 제2 저장 층(73)은 상기 제1 저장 층(63)보다 작은 부피를 가질 수 있다. 상기 제2 저장 층(73)은 상기 제1 저장 층(63)보다 단축에 대한 장축의 비율이 작은 크기를 가질 수 있다.
일 실시예에서, 상기 제1 저장 층(63)의 장축은 제1 길이(L1)을 가질 수 있다. 상기 제1 저장 층(63)의 단축은 제1 폭(W1)을 가질 수 있다. 상기 제2 저장 층(73)의 장축은 제2 길이(L2)을 가질 수 있다. 상기 제2 저장 층(73)의 단축은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2) 대비 상기 제2 길이(L2)의 비율은 상기 제1 폭(W1) 대비 상기 제1 길이(L1)의 비율보다 작을 수 있다.
도 19 및 도 20은 반도체 소자의 동작 방법을 설명하기 위한 개략도들이다.
도 19를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 다수의 단자(T11, T12, T13, T21, T22, T23), 제1 회로(91), 제2 회로(92), 제3 회로(93), 제4 회로(94), 제어 장치(95), 제1 메모리 셀(69), 및 제2 메모리 셀(79)을 포함할 수 있다. 상기 제1 메모리 셀(69) 및 제2 메모리 셀(79)의 각각은 도 1 내지 도 18을 참조하여 설명된 것과 유사한 다양한 구성을 포함할 수 있다. 상기 다수의 단자(T11, T12, T13, T21, T22, T23)의 각각은 전기 단자(electrical terminal)를 포함할 수 있다. 상기 다수의 단자(T11, T12, T13, T21, T22, T23)는 제1 전극(68)에 접속된 제1 단자(T11), 제1 스핀-궤도 토크 라인(61)의 제1 단에 접속된 제2 단자(T12), 상기 제1 스핀-궤도 토크 라인(61)의 제2 단에 접속된 제3 단자(T13), 제2 전극(78)에 접속된 제4 단자(T21), 제2 스핀-궤도 토크 라인(71)의 제1 단에 접속된 제5 단자(T22), 및 상기 제2 스핀-궤도 토크 라인(71)의 제2 단에 접속된 제6 단자(T23)를 포함할 수 있다.
상기 제1 회로(91)는 상기 제1 단자(T11) 및 상기 제3 단자(T13)에 접속될 수 있다. 상기 제2 회로(92)는 상기 제4 단자(T21) 및 상기 제6 단자(T23)에 접속될 수 있다. 상기 제1 회로(91) 및 상기 제2 회로(92)의 각각은 자기 터널 접합 회로(Magnetic Tunnel Junction circuit; MTJ circuit)에 해당될 수 있다. 상기 제3 회로(93)는 상기 제2 단자(T12) 및 상기 제3 단자(T13)에 접속될 수 있다. 상기 제4 회로(94)는 상기 제5 단자(T22) 및 상기 제6 단자(T23)에 접속될 수 있다. 상기 제3 회로(93) 및 상기 제4 회로(94)의 각각은 스핀 홀 효과 회로(Spin Hall Effect circuit; SHE circuit)에 해당될 수 있다. 상기 제1 회로(91), 상기 제2 회로(92), 상기 제3 회로(93), 및 상기 제4 회로(94)의 각각은 상기 제어 장치(95)에 접속될 수 있다.
도 17 내지 도 19를 다시 한번 참조하면, 상기 제1 기준 층(65) 및 상기 제1 저장 층(63)이 평행 자기 분극(parallel magnetic polarization)을 갖는 경우에 상기 제1 자기 터널 접합(67)은 저-저항 상태를 보일 수 있다. 상기 저-저항 상태는 데이터 "0"에 해당될 수 있다. 상기 제1 기준 층(65) 및 상기 제1 저장 층(63)이 반-평행 자기 분극(anti-parallel magnetic polarization)을 갖는 경우에 상기 제1 자기 터널 접합(67)은 고-저항 상태를 보일 수 있다. 상기 고-저항 상태는 데이터 "1"에 해당될 수 있다. 상기 제2 자기 터널 접합(77)은 상기 제2 기준 층(75) 및 상기 제2 저장 층(73)의 자기 분극(magnetic polarization)에 따라 저-저항 상태 또는 고-저항 상태를 보일 수 있다. 상기 제1 자기 터널 접합(67) 및 상기 제2 자기 터널 접합(77) 각각의 스핀 분극 전류(spin polarized current)를 이용하여 비-휘발성 메모리 소자(non-volatile memory device)를 구현할 수 있다.
상기 제1 기준 층(65) 및 상기 제2 기준 층(75) 각각의 자기 분극(magnetic polarization)은 고정될 수 있다. 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)의 각각에 전류가 흐르면 스핀 홀 효과(spin hall effect; SHE)에 의하여 격자(lattice)의 스핀과 상호작용하여 전류 방향에 수직하게 스핀 분극 현상이 나타날 수 있다. 상기 제1 저장 층(63) 및 상기 제2 저장 층(73) 각각의 자기 분극은 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71) 중 대응하는 하나의 스핀 홀 효과(spin hall effect)에 의하여 바뀔 수 있다.
일 실시예에서, 상기 제1 회로(91)를 이용하여 상기 제1 단자(T11)의 전기 접속을 차단하고, 상기 제3 회로(93)를 이용하여 제2 단자(T12) 및 제3 단자(T13) 사이에 제1 방향으로 제1 쓰기 전류가 흐르게 하면, 상기 제1 저장 층(63)은 스핀 홀 효과에 의하여 제2 방향의 스핀 토크(spin torque)를 받게 되며, 상기 제1 저장 층(63)의 자기 분극은 상기 제2 방향으로 바뀔 수 있다. 상기 제2 방향은 상기 제1 방향과 교차할 수 있다. 상기 제2 방향은 상기 제1 방향과 직교할 수 있다. 상기 제3 회로(93)를 이용하여 상기 제2 단자(T12) 및 상기 제3 단자(T13) 사이에 상기 제1 방향과 반대 방향으로 상기 제1 쓰기 전류가 흐르게 하면, 상기 제1 저장 층(63)의 자기 분극은 상기 제2 방향과 반대 방향으로 바뀔 수 있다. 상기 제1 회로(91)를 이용하여 상기 제1 단자(T11) 및 상기 제3 단자(T13) 사이에 읽기 전류를 인가하여 상기 제1 자기 터널 접합(67)의 데이터를 판독할 수 있다.
상기 제1 자기 터널 접합(67)은 상기 제2 자기 터널 접합(77)보다 큰 부피를 가질 수 있다. 상기 제1 저장 층(63)은 상기 제2 저장 층(73)보다 큰 부피를 가질 수 있다. 상기 제1 저장 층(63)은 상기 제2 저장 층(73)보다 단축에 대한 장축의 비율이 큰 크기를 가질 수 있다. 상기 제1 메모리 셀(69)은 상기 제2 메모리 셀(79)보다 긴 데이터 보유 시간(data retention time)을 가질 수 있다.
일 실시예에서, 상기 제2 회로(92)를 이용하여 상기 제4 단자(T21)의 전기 접속을 차단하고, 상기 제4 회로(94)를 이용하여 상기 제5 단자(T22) 및 상기 제6 단자(T23) 사이에 제3 방향으로 제2 쓰기 전류가 흐르게 하면, 상기 제2 저장 층(73)은 스핀 홀 효과에 의하여 제4 방향의 스핀 토크(spin torque)를 받게 되며, 상기 제2 저장 층(73)의 자기 분극은 상기 제4 방향으로 바뀔 수 있다. 상기 제4 방향은 상기 제3 방향과 교차할 수 있다. 상기 제4 방향은 상기 제3 방향과 직교할 수 있다. 상기 제4 회로(94)를 이용하여 상기 제5 단자(T22) 및 상기 제6 단자(T23) 사이에 상기 제3 방향과 반대 방향으로 상기 제2 쓰기 전류가 흐르게 하면, 상기 제2 저장 층(73)의 자기 분극은 상기 제4 방향과 반대 방향으로 바뀔 수 있다. 상기 제2 회로(92)를 이용하여 상기 제4 단자(T21) 및 상기 제6 단자(T23) 사이에 읽기 전류를 인가하여 상기 제2 자기 터널 접합(77)의 데이터를 판독할 수 있다.
상기 제2 스핀-궤도 토크 라인(71)을 통하여 상기 제2 쓰기 전류가 흐르는 동안, 상기 강화 층(72)은 스핀 홀 효과를 강화하는 역할을 할 수 있다. 상기 제2 자기 터널 접합(77)은 상기 제1 자기 터널 접합(67)보다 작은 부피를 가질 수 있다. 상기 제2 저장 층(73)은 상기 제1 저장 층(63)보다 작은 부피를 가질 수 있다. 상기 제2 저장 층(73)은 상기 제1 저장 층(63)보다 단축에 대한 장축의 비율이 작은 크기를 가질 수 있다. 상기 제2 메모리 셀(79)은 상기 제1 메모리 셀(69)보다 빠른 쓰기 속도(write speed)를 가질 수 있다. 상기 제2 쓰기 전류는 상기 제1 쓰기 전류보다 작을 수 있다.
일 실시예에서, 상기 제1 회로(91), 상기 제2 회로(92), 상기 제3 회로(93), 상기 제4 회로(94), 및 상기 제어 장치(95)의 일부 또는 전부는 제3 영역(도 14 내지 도 16의 30)내에 배치될 수 있다. 상기 제어 장치(95)는 상기 제1 회로(91), 상기 제2 회로(92), 상기 제3 회로(93), 및 상기 제4 회로(94)를 독립적으로 제어하는 역할을 할 수 있다. 상기 기판(51) 내에 상대적으로 긴 데이터 보유 시간(data retention time)을 갖는 상기 제1 메모리 셀(69) 및 상대적으로 빠른 쓰기 속도(write speed)를 갖는 상기 제2 메모리 셀(79)이 제공될 수 있다.
일 실시예에서, 상기 제1 자기 터널 접합(67) 및 상기 제2 자기 터널 접합(77)의 각각이 평면 자기 터널 접합(in-plane Magnetic Tunnel Junction; iMTJ)인 경우를 상정하여 설명하였으나, 상기 제1 자기 터널 접합(67) 및 상기 제2 자기 터널 접합(77)의 각각이 수직 자기 터널 접합(perpendicular Magnetic Tunnel Junction; pMTJ)을 포함하는 경우에도 유사하게 적용될 수 있다.
도 20을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 다수의 단자(T11, T12, T13, T21, T22, T23), 제1 회로(96), 제2 회로(97), 제어 장치(98), 제1 메모리 셀(69), 및 제2 메모리 셀(79)을 포함할 수 있다. 상기 제1 회로(96)는 제1 단자(T11), 제2 단자(T12), 및 제3 단자(T13)에 접속될 수 있다. 상기 제2 회로(97)는 제4 단자(T21), 제5 단자(T22), 및 제6 단자(T23)에 접속될 수 있다. 상기 제1 회로(96) 및 상기 제2 회로(97)의 각각은 3-단자 제어 회로(3-terminal control circuit)에 해당될 수 있다. 상기 제1 회로(96) 및 상기 제2 회로(97)를 이용하여, 상기 제1 저장 층(63) 및 상기 제2 저장 층(73)의 자기 분극을 바꿀 수 있으며, 상기 제1 자기 터널 접합(67) 및 상기 제2 자기 터널 접합(77)의 데이터를 판독할 수 있다.
도 1 내지 도 4를 다시 한번 참조하여 본 개시의 실시예에 따른 반도체 소자 형성방법을 설명하기로 한다.
상기 기판(51) 상에 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)이 형성될 수 있다. 상기 제1 스핀-궤도 토크 라인(61) 및 상기 제2 스핀-궤도 토크 라인(71)을 형성하는 것은 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 제2 스핀-궤도 토크 라인(71) 상에 상기 강화 층(72)이 형성될 수 있다.
일 실시예에서, 상기 강화 층(72)을 형성하는 것은 상기 제2 스핀-궤도 토크 라인(71) 내에 이온 주입 공정을 포함할 수 있다. 상기 강화 층(72)은 상기 제2 스핀-궤도 토크 라인(71) 내에 상기 제2 스핀-궤도 토크 라인(71)의 표면을 따라 형성될 수 있다. 상기 강화 층(72)의 상면은 상기 제1 스핀-궤도 토크 라인(61)의 상면과 실질적으로 동일한 레벨에 형성될 수 있다.
일 실시예에서, 상기 강화 층(72)을 형성하는 것은 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 강화 층(72)의 상면은 상기 제1 스핀-궤도 토크 라인(61)의 상면보다 높은 레벨에 형성될 수 있다.
일 실시예에서, 상기 강화 층(72)을 형성하는 것은 선택적 증착 공정을 포함할 수 있다.
상기 제1 스핀-궤도 토크 라인(61) 상에 상기 제1 자기 터널 접합(67) 및 상기 제1 전극(68)이 형성될 수 있으며, 상기 강화 층(72) 상에 상기 제2 자기 터널 접합(77) 및 상기 제2 전극(78)이 형성될 수 있다. 상기 제1 자기 터널 접합(67), 상기 제2 자기 터널 접합(77), 상기 제1 전극(68), 및 상기 제2 전극(78)을 형성하는 것은 다수의 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 일 실시예에서, 상기 강화 층(72)은 상기 제2 자기 터널 접합(77)의 하부에 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 제1 영역
20: 제2 영역
30: 제3 영역
51: 기판
61: 제1 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)
63: 제1 저장 층
64: 제1 터널 층
65: 제1 기준 층
67: 제1 자기 터널 접합(Magnetic Tunnel Junction; MTJ)
68: 제1 전극
69: 제1 메모리 셀
71: 제2 스핀-궤도 토크 라인
72: 강화 층(enhancing layer)
73: 제2 저장 층
74: 제2 터널 층
75: 제2 기준 층
77: 제2 자기 터널 접합
78: 제2 전극
79: 제2 메모리 셀
91, 96: 제1 회로
92, 97: 제2 회로
93: 제3 회로
94: 제4 회로
95, 98: 제어 장치
T11, T12, T13, T21, T22, T23: 단자

Claims (20)

  1. 기판 상의 제1 메모리 셀; 및
    상기 기판 상에 상기 제1 메모리 셀에 인접한 제2 메모리 셀을 포함하되,
    상기 제1 메모리 셀은
    제1 기준 층;
    상기 제1 기준 층과 대향하는 제1 저장 층;
    상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층; 및
    상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)을 포함하고,
    상기 제2 메모리 셀은
    제2 기준 층;
    상기 제2 기준 층과 대향하는 제2 저장 층;
    상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층;
    상기 제2 저장 층에 인접한 제2 스핀-궤도 토크 라인; 및
    상기 제2 저장 층 및 상기 제2 스핀-궤도 토크 라인 사이의 강화 층(enhancing layer)을 포함하고,
    상기 제2 스핀-궤도 토크 라인은 상기 제1 스핀-궤도 토크 라인보다 얇은 두께를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 강화 층은 스핀 궤도 커플링(Spin Orbit Coupling), 스핀 홀 각도(Spin Hall Angle), 또는 스핀/전류 전도도(spin/electrical current conductivity)가 큰 물질을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 강화 층은 상기 제2 스핀-궤도 토크 라인보다 스핀 궤도 커플링, 스핀 홀 각도, 또는 스핀/전류 전도도가 큰 물질을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 강화 층은 W, Pt, Ta, TaO, PtO, WO, BiSb, BiSe, Hf, HfO, Au, CuAu, CuPb, CuPt, CuBi, CuIr, 또는 이들의 조합을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 스핀-궤도 토크 라인은 상기 제1 스핀-궤도 토크 라인과 동일한 물질 층을 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 스핀-궤도 토크 라인은 상기 제1 스핀-궤도 토크 라인과 동일한 두께를 갖는 반도체 소자.
  7. 제6 항에 있어서,
    상기 강화 층의 상면은 상기 제1 스핀-궤도 토크 라인의 상면보다 높은 레벨에 배치된 반도체 소자.
  8. 삭제
  9. 제1 항에 있어서,
    상기 강화 층의 상면은 상기 제1 스핀-궤도 토크 라인의 상면과 동일한 평면을 이루는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제2 메모리 셀은 상기 제1 메모리 셀보다 상기 기판의 가장자리에 인접한 반도체 소자.
  11. 제1 항에 있어서,
    상기 제2 저장 층은 상기 제1 저장 층보다 작은 부피를 갖는 반도체 소자.
  12. 제1 항에 있어서,
    상기 제2 저장 층은 상기 제1 저장 층보다 단축에 대한 장축의 비율이 작은 크기를 갖는 반도체 소자.
  13. 제1 항에 있어서,
    상기 제1 기준 층, 상기 제2 기준 층, 상기 제1 저장 층, 및 상기 제2 저장 층의 각각은 적어도 하나의 자성 층을 포함하는 반도체 소자.
  14. 기판 상의 제1 메모리 셀; 및
    상기 기판 상에 상기 제1 메모리 셀에 인접한 제2 메모리 셀을 포함하되,
    상기 제1 메모리 셀은
    제1 기준 층;
    상기 제1 기준 층과 대향하는 제1 저장 층;
    상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층; 및
    상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)을 포함하고,
    상기 제2 메모리 셀은
    제2 기준 층;
    상기 제2 기준 층과 대향하는 제2 저장 층;
    상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층;
    상기 제2 저장 층에 인접한 제2 스핀-궤도 토크 라인; 및
    상기 제2 저장 층 및 상기 제2 스핀-궤도 토크 라인 사이의 강화 층(enhancing layer)을 포함하고,
    상기 제1 스핀-궤도 토크 라인 및 상기 제2 스핀-궤도 토크 라인은 W을 포함하며,
    상기 강화 층은 BiSb을 포함하는 반도체 소자.
  15. 제14 항에 있어서,
    상기 제1 저장 층 및 상기 제2 저장 층의 각각은 CoFe, CoFeB, 또는 이들의 조합을 포함하는 반도체 소자.
  16. 제1 항에 있어서,
    상기 제1 메모리 셀은 상기 제2 메모리 셀보다 긴 데이터 보유 시간(data retention time)을 가지며,
    상기 제2 메모리 셀은 상기 제1 메모리 셀보다 빠른 쓰기 속도(write speed)를 갖는 반도체 소자.
  17. 기판 상의 제1 메모리 셀; 및
    상기 기판 상에 상기 제1 메모리 셀에 인접한 제2 메모리 셀을 포함하되,
    상기 제1 메모리 셀은
    제1 기준 층;
    상기 제1 기준 층과 대향하는 제1 저장 층;
    상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층; 및
    상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)을 포함하고,
    상기 제2 메모리 셀은
    제2 기준 층;
    상기 제2 기준 층과 대향하는 제2 저장 층;
    상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층; 및
    상기 제2 저장 층에 접촉된 제2 스핀-궤도 토크 라인을 포함하되,
    상기 제2 스핀-궤도 토크 라인은 상기 제1 스핀-궤도 토크 라인보다 스핀 궤도 커플링(Spin Orbit Coupling), 스핀 홀 각도(Spin Hall Angle) 또는 스핀/전류 전도도(spin/electrical current conductivity)가 큰 물질을 포함하고,
    상기 제2 스핀-궤도 토크 라인은 상기 제1 스핀-궤도 토크 라인보다 두꺼운 두께를 갖는 반도체 소자.
  18. 삭제
  19. 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 갖는 기판;
    상기 기판 상의 상기 제1 영역 내에 배치된 제1 메모리 셀; 및
    상기 기판 상의 상기 제2 영역 내에 배치된 제2 메모리 셀을 포함하되,
    상기 제1 메모리 셀은
    제1 기준 층;
    상기 제1 기준 층과 대향하는 제1 저장 층;
    상기 제1 기준 층 및 상기 제1 저장 층 사이의 제1 터널 층; 및
    상기 제1 저장 층에 접촉된 제1 스핀-궤도 토크 라인(spin-orbit torque line; SOT line)을 포함하고,
    상기 제2 메모리 셀은
    제2 기준 층;
    상기 제2 기준 층과 대향하는 제2 저장 층;
    상기 제2 기준 층 및 상기 제2 저장 층 사이의 제2 터널 층;
    상기 제2 저장 층에 인접한 제2 스핀-궤도 토크 라인; 및
    상기 제2 저장 층 및 상기 제2 스핀-궤도 토크 라인 사이의 강화 층(enhancing layer)을 포함하고,
    상기 강화 층은
    상기 제2 저장 층과 접촉하는 제1 면;
    상기 제1 면에 대향하는 제2 면; 및
    상기 제1 면과 상기 제2 면 사이의 측면을 포함하고,
    상기 제2 스핀-궤도 토크 라인은 상기 측면 및 상기 제2 면과 접촉하고,
    상기 강화 층은 상기 제2 스핀-궤도 토크 라인 내에 존재하고,
    상기 제2 스핀-궤도 토크 라인은 상기 강화 층의 상기 측면 중 서로 대향하는 측면과 접촉하는 반도체 소자.
  20. 제19 항에 있어서,
    상기 제2 영역은 상기 제1 영역보다 상기 기판의 가장자리에 가까운 반도체 소자.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626451B2 (en) * 2019-06-17 2023-04-11 Intel Corporation Magnetic memory device with ruthenium diffusion barrier
KR20210080672A (ko) * 2019-12-20 2021-07-01 삼성디스플레이 주식회사 양자점 조성물의 제조 방법 및 이를 포함하는 발광 소자의 제조 방법
US11094338B1 (en) 2020-07-09 2021-08-17 Western Digital Technologies, Inc. SOT film stack for differential reader
KR102560822B1 (ko) 2020-11-20 2023-07-31 고려대학교 산학협력단 스핀궤도 토크(spin-orbit torque, SOT) 기반 자기 터널 접합 및 이의 제조 방법
US20220165943A1 (en) 2020-11-20 2022-05-26 Korea University Research And Business Foundation Spin-orbit torque (sot)-based magnetic tunnel junction and method of fabricating the same
US20220302207A1 (en) * 2021-03-18 2022-09-22 International Business Machines Corporation Same level mram stacks having different configurations
US11763973B2 (en) * 2021-08-13 2023-09-19 Western Digital Technologies, Inc. Buffer layers and interlayers that promote BiSbx (012) alloy orientation for SOT and MRAM devices
US11532323B1 (en) 2021-08-18 2022-12-20 Western Digital Technologies, Inc. BiSbX (012) layers having increased operating temperatures for SOT and MRAM devices
US11875827B2 (en) 2022-03-25 2024-01-16 Western Digital Technologies, Inc. SOT reader using BiSb topological insulator
US11783853B1 (en) 2022-05-31 2023-10-10 Western Digital Technologies, Inc. Topological insulator based spin torque oscillator reader
KR20240045803A (ko) 2022-09-30 2024-04-08 포항공과대학교 산학협력단 외부 열을 이용하는 이중층 구조의 자기 메모리 디바이스

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017059594A (ja) * 2015-09-14 2017-03-23 株式会社東芝 磁気メモリ
JP2018022805A (ja) * 2016-08-04 2018-02-08 株式会社東芝 磁気記憶装置及びその製造方法
JP2018513517A (ja) * 2015-03-11 2018-05-24 クアルコム，インコーポレイテッド サブアレイを有するマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101739952B1 (ko) * 2011-02-25 2017-05-26 삼성전자주식회사 자기 메모리 장치
US9076537B2 (en) * 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
CN107004440B (zh) * 2014-07-17 2021-04-16 康奈尔大学 基于用于有效自旋转移矩的增强自旋霍尔效应的电路和装置
US9830966B2 (en) * 2015-10-29 2017-11-28 Western Digital Technologies, Inc. Three terminal SOT memory cell with anomalous Hall effect
US9837602B2 (en) * 2015-12-16 2017-12-05 Western Digital Technologies, Inc. Spin-orbit torque bit design for improved switching efficiency
US10381552B2 (en) * 2016-06-17 2019-08-13 Western Digital Technologies, Inc. SOT MRAM cell with perpendicular free layer and its cross-point array realization
KR101998268B1 (ko) * 2016-10-21 2019-07-11 한국과학기술원 반도체 소자
CN107732005B (zh) * 2017-10-11 2020-08-18 华中科技大学 一种自旋多数门器件及逻辑电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018513517A (ja) * 2015-03-11 2018-05-24 クアルコム，インコーポレイテッド サブアレイを有するマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ
JP2017059594A (ja) * 2015-09-14 2017-03-23 株式会社東芝 磁気メモリ
JP2018022805A (ja) * 2016-08-04 2018-02-08 株式会社東芝 磁気記憶装置及びその製造方法

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