CN111261771A - 包括自旋轨道转矩线的半导体器件 - Google Patents
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Abstract
半导体器件可以包括在衬底上的第一存储单元和在衬底上并且邻近第一存储单元的第二存储单元。第一存储单元可以包括：第一参考层；第一存储层；在第一参考层和第一存储层之间的第一隧道层；以及与第一存储层接触的第一自旋轨道转矩(SOT)线。第二存储单元可以包括：第二参考层；第二存储层；在第二参考层和第二存储层之间的第二隧道层；邻近第二存储层的第二SOT线；以及在第二存储层和第二SOT线之间的增强层。
Description
技术领域
本公开总地涉及电子技术领域，更具体地，涉及包括自旋轨道转矩(SOT)线的半导体器件、操作该半导体器件的方法和形成半导体器件的方法。
背景技术
在单个电子设备中既包括具有优异数据保持特性的存储器件又包括具有高操作速度的存储器件可能是有益的。当具有优异数据保持特性的存储器件和具有高操作速度的存储器件形成在不同芯片中然后被安装在单个电子设备中时，可能不容易使电子设备轻、薄和小。
发明内容
本发明构思的示例实施方式针对一种包括具有不同特性的存储器件的半导体器件、操作该半导体器件的方法以及形成该半导体器件的方法。
根据示例实施方式，半导体器件可以包括在衬底上的第一存储单元和在衬底上并且邻近第一存储单元的第二存储单元。第一存储单元可以包括：第一参考层；第一存储层；在第一参考层和第一存储层之间的第一隧道层；以及与第一存储层接触的第一自旋轨道转矩(SOT)线。第二存储单元可以包括：第二参考层；第二存储层；在第二参考层和第二存储层之间的第二隧道层；邻近第二存储层的第二SOT线；和在第二存储层和第二SOT线之间的增强层。
根据示例实施方式，半导体器件可以包括：在衬底上的第一存储单元以及在衬底上并且邻近第一存储单元的第二存储单元。第一存储单元可以包括：第一参考层；第一存储层；在第一参考层和第一存储层之间的第一隧道层；以及与第一存储层接触的第一自旋轨道转矩(SOT)线。第二存储单元可以包括：第二参考层；第二存储层；在第二参考层和第二存储层之间的第二隧道层；以及与第二存储层接触的第二SOT线。第二SOT线可以包括具有比第一SOT线更高的自旋轨道耦合、更大的自旋霍尔角或更高的自旋/电流传导率的材料。
根据示例实施方式，半导体器件可以包括：衬底，包括第一区域和邻近第一区域的第二区域；在衬底上的第一区域中的第一存储单元；以及在衬底上的第二区域中的第二存储单元。第一存储单元可以包括：第一参考层；第一存储层；在第一参考层和第一存储层之间的第一隧道层；以及与第一存储层接触的第一自旋轨道转矩(SOT)线。第二存储单元可以包括：第二参考层；第二存储层；在第二参考层和第二存储层之间的第二隧道层；邻近第二存储层的第二SOT线；以及在第二存储层和第二SOT线之间的增强层。
附图说明
图1至图12是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
图13至图16是示出根据本发明构思的一些实施方式的半导体器件的布局图。
图17是示出根据本发明构思的一些实施方式的半导体器件的透视图。
图18是根据本发明构思的一些实施方式的半导体器件的一部分的透视图。
图19和图20是示出根据本发明构思的一些实施方式的操作半导体器件的方法的示意图。
具体实施方式
图1至图12是示出根据本发明构思的一些实施方式的半导体器件的剖视图。根据本发明构思的一些实施方式的半导体器件可以包括非易失性存储器件，诸如磁阻随机存取存储器(MRAM)或交叉点(X点)存储器。在一些实施方式中，半导体器件可以包括嵌入式MRAM(eMRAM)。在一些实施方式中，半导体器件可以包括面内磁隧道结-MRAM(iMTJ-MRAM)和/或垂直MTJ-MRAM(pMTJ-MRAM)。
参考图1，根据本发明构思的一些实施方式的半导体器件可以包括设置在衬底51上的第一区域10中的第一存储单元69和设置在衬底51上的第二区域20中的第二存储单元79。第二存储单元79可以邻近第一存储单元69设置。在一些实施方式中，第一存储单元69可以具有比第二存储单元79长的数据保持时间。第二存储单元79可以具有比第一存储单元69高的写入速度。
第一存储单元69可以包括第一自旋轨道转矩(SOT)线61、第一MTJ 67和第一电极68。第一MTJ 67可以包括第一存储层63、第一隧道层64和第一参考层65。第二存储单元79可以包括第二SOT线71、增强层72、第二MTJ 77和第二电极78。第二MTJ 77可以包括第二存储层73、第二隧道层74和第二参考层75。
衬底51可以包括半导体衬底诸如晶片(例如，硅晶片、绝缘体上硅(SOI)晶片)。各种类型的有源/无源元件，诸如晶体管和互连，可以进一步设置在衬底51中和/或在衬底51上，但是为了简便起见，其描述将被省略。
在一些实施方式中，包括第一区域10和第二区域20的衬底51可以是单个晶片(例如，单晶半导体材料的单个晶片)的一部分，更具体而言，包括第一区域10和第二区域20的衬底51可以是单个晶片的在由划线围绕的单个芯片内的一部分。因此，衬底51可以具有整体的或单片式结构，并且可以具有连续的晶体结构。第一区域10和第二区域20可以彼此连接，在一些实施方式中，可以彼此直接连接而没有任何居间元件，并且第一区域10和第二区域20之间可以不存在晶体结构的不连续性。
第一SOT线61和第二SOT线71可以设置在衬底51上。第一SOT线61和第二SOT线71的底表面可以基本上彼此共面。第二SOT线71可以具有比第一SOT线61小的厚度。在一些实施方式中，第二SOT线71可以比第一SOT线61薄，如图1所示。第一SOT线61和第二SOT线71中的每一个可以包括具有低电阻的材料。第一SOT线61和第二SOT线71中的每一个可以包括正常金属。第二SOT线71可以包括与第一SOT线61基本上相同的材料层。例如，第一SOT线61和第二SOT线71可以包括钨(W)。
增强层72可以设置在第二SOT线71上。增强层72的一个表面可以与第二SOT线71直接接触。增强层72的顶表面(即，增强层72的面对第二MTJ 77的表面)和第一SOT线61的顶表面(即，第一SOT线61的面对第一MTJ 67的表面)可以基本上彼此共面。增强层72可以被称为自旋轨道耦合增强表面层。增强层72可以包括具有高自旋轨道耦合、大自旋霍耳角或高自旋/电流传导率的材料。
在一些实施方式中，增强层72的厚度可以小于第二SOT线71的厚度，如图1所示。增强层72可以包括具有比第二SOT线71更高的自旋轨道耦合、更大的自旋霍耳角或更高的自旋/电流传导率的材料。增强层72可以包括钨(W)、铂(Pt)、钽(Ta)、钽氧化物(TaO)、铂氧化物(PtO)、钨氧化物(WO)、铋锑化物(BiSb)、铋硒化物(BiSe)、铪(Hf)、铪氧化物(HfO)、金(Au)、铜金(CuAu)、铜铅(CuPb)、铜铂(CuPt)、铜铋(CuBi)、铜铱(CuIr)或其组合。例如，增强层72可以包括铋锑化物。
第一MTJ 67可以设置在第一SOT线61上。第一电极68可以设置在第一MTJ 67上。第一存储层63、第一隧道层64和第一参考层65可以顺序堆叠在第一SOT线61上。第二MTJ 77可以设置在增强层72上。第二电极78可以设置在第二MTJ 77上。第二存储层73、第二隧道层74和第二参考层75可以顺序堆叠在增强层72上。第二MTJ 77可以具有比第一MTJ 67小的宽度。第二存储层73可以具有比第一存储层63小的宽度。
第一参考层65、第二参考层75、第一存储层63和第二存储层73中的每一个可以包括至少一个磁性层。第一参考层65、第二参考层75、第一存储层63和第二存储层73中的每一个可以包括至少一个合成反铁磁(SAF)结构。SAF结构可以包括两个磁性层和插置在这两个磁性层之间的间隔物层。例如，SAF结构可以包括顺序堆叠的钴铁硼(CoFeB)层、钌(Ru)层和钴铁(CoFe)层。
第一存储层63和第二存储层73中的每一个可以包括自由层。在一些实施方式中，第一存储层63和第二存储层73中的每一个可以包括钴铁(CoFe)、钴铁硼(CoFeB)或其组合。第一参考层65和第二参考层75中的每一个可以包括被钉扎层、固定层或其组合。
第一隧道层64和第二隧道层74中的每一个可以对应于隧道势垒层。第一隧道层64和第二隧道层74中的每一个可以包括金属氧化物，诸如镁氧化物(MgO)、钌氧化物(RuO)、钒氧化物(VO)、钨氧化物(WO)、钽氧化物(TaO)、铪氧化物(HfO)、钼氧化物(MoO)或其组合。例如，第一隧道层64和第二隧道层74中的每一个可以是MgO层。第一电极68和第二电极78中的每一个可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)或其组合。
在一些实施方式中，第一存储层63可以与第一参考层65相反地设置。在一些实施方式中，第一存储层63和第一参考层65分别在第一隧道层64的相反两侧，如图1所示。第一隧道层64可以设置在第一参考层65和第一存储层63之间。第一SOT线61可以与第一存储层63接触。第二存储层73可以与第二参考层75相反地设置。在一些实施方式中，第二存储层73和第二参考层75分别在第二隧道层74的相反两侧，如图1所示。第二隧道层74可以设置在第二参考层75和第二存储层73之间。第二SOT线71可以邻近第二存储层73设置。增强层72可以设置在第二存储层73和第二SOT线71之间。
参考图2，第二SOT线71可以具有与第一SOT线61基本上相同的厚度。增强层72的顶表面(即，增强层72的面对第二MTJ 77的表面)可以设置在比第一SOT线61的顶表面(即，第一SOT线61的面对第一MTJ 67的表面)高的水平。在一些实施方式中，相对于衬底51，增强层72的面对第二MTJ 77的表面可以在比第一SOT线61的面对第一MTJ 67的表面高的水平，如图2所示。
参考图3，增强层72可以设置在第二MTJ 77下面并且可以重叠第二MTJ 77。增强层72的侧表面可以分别与第二MTJ 77的侧表面对准。增强层72的侧表面和第二存储层73的侧表面可以基本上彼此共面。增强层72可以设置在第二SOT线71中。增强层72的顶表面和第二SOT线71的顶表面可以基本上彼此共面。增强层72和第二SOT线71的顶表面可以在与第一SOT线61的顶表面基本上相同的水平处。
参考图4，增强层72可以设置在第二SOT线71上。第二SOT线71可以具有与第一SOT线61基本上相同的厚度。增强层72的顶表面可以在比第一SOT线61的顶表面高的水平。增强层72的侧表面和第二存储层73的侧表面可以基本上彼此共面。
参考图5，第二存储单元79可以包括第二参考层75、与第二参考层75相反设置的第二存储层73、设置在第二参考层75和第二存储层73之间的第二隧道层74、以及与第二存储层73接触的增强层72A。增强层72A可以代替第二SOT线71。因此，将理解，增强层72A可以被称为“第二SOT线”。增强层72A可以包括具有比第一SOT线61更高的自旋轨道耦合、更大的自旋霍耳角或更高的自旋/电流传导率的材料。增强层72A可以具有与第一SOT线61基本相同的厚度。
参考图6，增强层72A可以代替第二SOT线71。增强层72A可以比第一SOT线61厚。增强层72A的顶表面可以设置在比第一SOT线61的顶表面高的水平。在一些实施方式中，相对于衬底51，增强层72A的面对第二MTJ 77的表面可以在比第一SOT线61的面对第一MTJ 67的表面高的水平，如图6所示。
参考图7，增强层72A可以设置在第二SOT线71A中。增强层72A可以具有与第二SOT线71A基本相同的厚度。增强层72A可以设置在第二MTJ 77下面并且可以重叠第二MTJ 77。增强层72A的顶表面和第二SOT线71A的顶表面可以基本上彼此共面。增强层72A的侧表面和第二存储层73的侧表面可以基本上彼此共面。
参考图8，增强层72A可以比第二SOT线71A厚。增强层72A的顶表面可以在比第二SOT线71A的顶表面高的水平。在一些实施方式中，增强层72A可以朝第二MTJ 77突出超过第二SOT线71A的顶表面，如图8所示。
参考图9，第一增强层72可以设置在第二SOT线71上。在一些实施方式中，第一增强层72可以被称为增强层。第二增强层62可以设置在第一SOT线61上。第二增强层62可以覆盖第一SOT线61。第二增强层62可以设置在第一SOT线61和第一存储层63之间。第二增强层62可以包括与第一增强层72相同的材料。第二增强层62可以具有与第一增强层72基本相同的厚度。将理解，“元件A覆盖元件B”(或类似语言)意指元件A在元件B上但是未必意指元件A完全覆盖元件B。
参考图10，第二增强层62可以设置在第一SOT线61中。第二增强层62的顶表面和第一SOT线61的顶表面可以基本上彼此共面。第二增强层62可以设置在第一存储层63下面并且可以重叠第一存储层63。第二增强层62的侧表面和第一存储层63的侧表面可以基本上彼此共面。
参考图11，第二增强层62可以设置在第一SOT线61上。第二增强层62可以设置在第一存储层63下面并且可以重叠第一存储层63。第二增强层62的侧表面和第一存储层63的侧表面可以基本上彼此共面。
参考图12，第一电极68、第一参考层65、第一隧道层64和第一存储层63可以顺序堆叠在衬底51上的第一区域10中。第一SOT线61可以设置在第一存储层63上。第二电极78、第二参考层75、第二隧道层74和第二存储层73可以顺序堆叠在衬底51上的第二区域20中。增强层72可以设置在第二存储层73上。第二SOT线71可以设置在增强层72上。
图13至图16是示出根据本发明构思的一些实施方式的半导体器件的布局图。
参考图13，可以提供包括第一区域10和邻近第一区域10的第二区域20的衬底51。可以在衬底51上的第一区域10中在行和列方向上重复地布置多个第一存储单元69，其中每个第一存储单元69与参考图1至图12描述的类似。可以在衬底51上的第二区域20中在行和列方向上重复地布置多个第二存储单元79，其中每个第二存储单元79与参考图1至图12描述的类似。第二区域20可以设置在第一区域10外部。第二区域20可以比第一区域10更靠近衬底51的边缘设置。
外部的物理/化学变化可以对衬底51的边缘具有相对大的影响。第一存储单元69可以具有比第二存储单元79长的数据保持时间。第二存储单元79可以具有比第一存储单元69高的写入速度。第二存储单元79可以比第一存储单元69更靠近衬底51的边缘设置。第一存储单元69可以比第二存储单元79更靠近衬底51的中心设置。
参考图14，可以提供包括第一区域10、第二区域20和第三区域30的衬底51。第三区域30可以包括连接到第一存储单元69和第二存储单元79的控制电路。第二区域20和第三区域30可以设置在第一区域10外部。
参考图15，一对第三区域30可以设置在第一区域10的相反两侧。一对第二区域20可以设置在该对第三区域30之间。该对第二区域20可以相对于第一区域10相反地设置。第一区域10可以由该对第三区域30和该对第二区域20围绕。
参考图16，一对第三区域30可以设置在一个第一区域10的相反两侧。多个第一区域10和多个第二区域20可以在该对第三区域30之间交替地设置。多个第一区域10中的每一个可以由该对第三区域30和多个第二区域20中的两个第二区域20围绕。
图17是示出根据本发明构思的一些实施方式的半导体器件的透视图。
参考图17，第一MTJ 67可以设置在第一SOT线61上。第一存储层63、第一隧道层64和第一参考层65可以顺序堆叠在第一SOT线61上。在一些实施方式中，第一存储层63、第一隧道层64和第一参考层65沿垂直方向(例如，方向Z)堆叠，如图17所示。增强层72可以设置在第二SOT线71上。第二MTJ 77可以设置在增强层72上。第二存储层73、第二隧道层74和第二参考层75可以顺序堆叠在增强层72上。第二MTJ 77可以具有比第一MTJ 67小的宽度。第二存储层73可以具有比第一存储层63小的宽度。第二SOT线71和增强层72中的每一个的宽度可以小于第一SOT线61的宽度。在一些实施方式中，第二MTJ 77在水平方向上(例如，方向X或方向Y)上的宽度可以比第一MTJ 67在水平方向上的宽度窄，如图17所示。在一些实施方式中，第二SOT线71和增强层72中的每一个在水平方向上(例如，方向X或方向Y)的宽度可以比第一SOT线61在水平方向上的宽度窄，如图17所示。垂直方向垂直于水平方向。
图18是根据本发明构思的一些实施方式的半导体器件的一部分的透视图。
参考图18，第二存储层73可以具有比第一存储层63小的体积。第二存储层73可以具有比第一存储层63低的长轴与短轴的比值。
在一些实施方式中，第一存储层63的长轴可以具有第一长度L1。第一存储层63的短轴可以具有第一宽度W1。第二存储层73的长轴可以具有第二长度L2。第二存储层73的短轴可以具有第二宽度W2。第二长度L2与第二宽度W2的比值可以比第一长度L1与第一宽度W1的比值低。虽然图18显示了第一存储层63和第二存储层73中的每一个具有椭圆形形状，但是将理解，第一存储层63和第二存储层73中的每一个可以具有各种各样的形状(例如，矩形形状)。
图19和图20是示出根据本发明构思的一些实施方式的操作半导体器件的方法的示意图。
参考图19，根据本发明构思的一些实施方式的半导体器件可以包括多个端子T11、T12、T13、T21、T22和T23、第一电路91、第二电路92、第三电路93、第四电路94、控制器件95、第一存储单元69和第二存储单元79。第一存储单元69和第二存储单元79中的每一个可以具有与参考图1至图18描述的类似的各种各样的构造。多个端子T11、T12、T13、T21、T22和T23中的每一个可以包括电端子。多个端子T11、T12、T13、T21、T22和T23可以包括连接到第一电极68的第一端子T11、连接到第一SOT线61的第一端的第二端子T12、连接到第一SOT线61的第二端的第三端子T13、连接到第二电极78的第四端子T21、连接到第二SOT线71的第一端的第五端子T22和连接到第二SOT线71的第二端的第六端子T23。
第一电路91可以连接到第一端子T11和第三端子T13。第二电路92可以连接到第四端子T21和第六端子T23。第一电路91和第二电路92中的每一个可以对应于MTJ电路。第三电路93可以连接到第二端子T12和第三端子T13。第四电路94可以连接到第五端子T22和第六端子T23。第三电路93和第四电路94中的每一个可以对应于自旋霍耳效应(SHE)电路。第一电路91、第二电路92、第三电路93和第四电路94中的每一个可以连接到控制器件95。
返回参考图17，当第一参考层65和第一存储层63具有平行磁性极化时，第一MTJ67可以表现出低阻态。低阻态可以对应于数据“0”。当第一参考层65和第一存储层63具有反平行磁性极化时，第一MTJ 67可以表现出高阻态。高阻态可以对应于数据“1”。第二MTJ 77可以根据第二参考层75和第二存储层73的磁性极化而表现出低阻态或高阻态。非易失性存储器件可以使用第一MTJ 67和第二MTJ 77中的每一个的自旋极化电流实现。
第一参考层65和第二参考层75中的每一个的磁性极化可以被固定。当电流被供给到第一SOT线61和第二SOT线71中的每一个时，第一SOT线61和第二SOT线71中的每一个可以由于自旋霍耳效应而与晶格的自旋相互作用，因而，自旋极化现象可以发生在与电流的方向垂直的方向上。第一存储层63和第二存储层73中的每一个的磁性极化可以由于第一SOT线61和第二SOT线71中的对应一个的自旋霍耳效应而切换。
在一些实施方式中，当第一端子T11的电连接使用第一电路91中断并且第一写电流使用第二端子T12和第三端子T13之间的第三电路93沿第一方向被供给时，第一存储层63可以由于自旋霍耳效应而接收在第二方向上的自旋转矩，并且第一存储层63的磁性极化可以被切换到第二方向。第二方向可以与第一方向交叉。第二方向可以与第一方向垂直。当第一写电流使用第二端子T12和第三端子T13之间的第三电路93沿与第一方向相反的方向被供给时，第一存储层63的磁性极化可以被切换到与第二方向相反的方向。第一MTJ 67的数据可以通过使用第一电路91在第一端子T11和第三端子T13之间施加读电流而被读取。
第一MTJ 67可以具有比第二MTJ 77大的体积。第一存储层63可以具有比第二存储层73大的体积。第一存储层63可以具有比第二存储层73高的长轴与短轴的比值。第一存储单元69可以具有比第二存储单元79长的数据保持时间。
在一些实施方式中，当第四端子T21的电连接使用第二电路92中断并且第二写电流使用第五端子T22和第六端子T23之间的第四电路94沿第三方向被供给时，第二存储层73可以由于自旋霍耳效应而接收在第四方向上的自旋转矩，并且第二存储层73的磁性极化可以被切换到第四方向。第四方向可以与第三方向交叉。第四方向可以与第三方向垂直。当第二写电流使用第五端子T22和第六端子T23之间的第四电路94沿与第三方向相反的方向被供给时，第二存储层73的磁性极化可以被切换到与第四方向相反的方向。第二MTJ 77的数据可以通过使用第二电路92在第四端子T21和第六端子T23之间施加读电流而被读取。
在第二写电流流过第二SOT线71的同时，增强层72可以增强自旋霍耳效应。第二MTJ 77可以具有比第一MTJ 67小的体积。第二存储层73可以具有比第一存储层63小的体积。第二存储层73可以具有比第一存储层63低的长轴与短轴的比值。第二存储单元79可以具有比第一存储单元69高的写入速度。第二写电流可以小于第一写电流。
在一些实施方式中，第一电路91、第二电路92、第三电路93、第四电路94和控制器件95中的一些或全部可以设置在第三区域30中(见图14至图16)。控制器件95可以独立地控制第一电路91、第二电路92、第三电路93和第四电路94。具有相对长的数据保持时间的第一存储单元69和具有相对高的写入速度的第二存储单元79可以被提供在衬底51中。
在一些实施方式中，虽然假设第一MTJ 67和第二MTJ 77中的每一个是面内MTJ(iMTJ)，但是本发明构思可以类似地应用于其中第一MTJ 67和第二MTJ 77中的每一个是pMTJ的情形。
参考图20，根据本发明构思的一些实施方式的半导体器件可以包括多个端子T11、T12、T13、T21、T22和T23、第一电路96、第二电路97、控制器件98、第一存储单元69和第二存储单元79。第一电路96可以连接到第一端子T11、第二端子T12和第三端子T13。第二电路97可以连接到第四端子T21、第五端子T22和第六端子T23。第一电路96和第二电路97中的每一个可以对应于3端控制电路。通过使用第一电路96和第二电路97，可以切换第一存储层63和第二存储层73的磁性极化，并且可以读取第一MTJ 67和第二MTJ 77的数据。
将返回参考图1至图4描述根据本发明构思的一些实施方式的形成半导体器件的方法。
可以在衬底51上形成第一SOT线61和第二SOT线71。第一SOT线61和第二SOT线71的形成可以包括薄膜形成工艺和图案化工艺。可以在第二SOT线71上形成增强层72。
在一些实施方式中，增强层72的形成可以包括将离子注入到第二SOT线71中。增强层72可以沿第二SOT线71的表面形成在第二SOT线71中。增强层72的顶表面可以形成在与第一SOT线61的顶表面基本相同的水平处。
在一些实施方式中，增强层72的形成可以包括薄膜形成工艺和图案化工艺。增强层72的顶表面可以形成在比第一SOT线61的顶表面高的水平。
在一些实施方式中，增强层72的形成可以包括选择性沉积工艺。
可以在第一SOT线61上形成第一MTJ 67和第一电极68，并且可以在增强层72上形成第二MTJ 77和第二电极78。第一MTJ 67、第二MTJ 77、第一电极68和第二电极78的形成可以包括多个薄膜形成工艺和多个图案化工艺。在一些实施方式中，增强层72可以形成在第二MTJ 77下面。
根据本发明构思的示例实施方式，可以在衬底(例如，单个晶片)中提供具有相对长的数据保持时间的第一存储单元和具有相对高的写入速度的第二存储单元。在一些实施方式中，可以在单个晶片的由划线围绕的单个芯片中形成具有相对长的数据保持时间的第一存储单元和具有相对高的写入速度的第二存储单元。可以实现有利于工艺简化和集成密度提高并且包括具有不同特性的存储器件的半导体器件。
虽然已经参考附图描述了本发明构思的一些实施方式，但是本领域的技术人员应理解，可以在不脱离本发明构思的范围且在不改变其基本特征的情况下进行各种修改。因此，上述实施方式应该仅以说明性含义被理解，而不用于限制。因而，所述范围将由所附权利要求书及其等效物的最宽可允许解释确定至法律允许的最大程度，而不会受前述详细描述约束或限制。
本申请要求享有2018年12月3日在韩国知识产权局(KIPO)提交的第10-2018-0153469号韩国专利申请的优先权，其公开通过引用被整体合并于此。
Claims (20)
1.一种半导体器件，包括：
在衬底上的第一存储单元；和
在所述衬底上并且邻近所述第一存储单元的第二存储单元，
其中所述第一存储单元包括：
第一参考层；
第一存储层；
在所述第一参考层和所述第一存储层之间的第一隧道层；和
与所述第一存储层接触的第一自旋轨道转矩(SOT)线，并且
其中所述第二存储单元包括：
第二参考层；
第二存储层；
在所述第二参考层和所述第二存储层之间的第二隧道层；
邻近所述第二存储层的第二自旋轨道转矩线；和
在所述第二存储层和所述第二自旋轨道转矩线之间的增强层。
2.根据权利要求1所述的半导体器件，其中所述第一存储层、所述第一隧道层和所述第一参考层沿垂直方向堆叠，和
其中所述第一存储层在水平方向上的宽度大于所述第二存储层在所述水平方向上的宽度，所述水平方向垂直于所述垂直方向。
3.根据权利要求1所述的半导体器件，其中所述增强层包括具有比所述第二自旋轨道转矩线更高的自旋轨道耦合、更大的自旋霍耳角或更高的自旋/电流传导率的材料。
4.根据权利要求1所述的半导体器件，其中所述增强层包括钨、铂、钽、钽氧化物、铂氧化物、钨氧化物、铋锑化物、铋硒化物、铪、铪氧化物、金、铜金、铜铅、铜铂、铜铋、铜铱或其组合。
5.根据权利要求1所述的半导体器件，其中所述第二自旋轨道转矩线包括与所述第一自旋轨道转矩线基本相同的材料层。
6.根据权利要求1所述的半导体器件，其中所述第一存储层、所述第一隧道层和所述第一参考层沿垂直方向堆叠，以及
其中所述第二自旋轨道转矩线和所述第一自旋轨道转矩线在所述垂直方向上具有相等的厚度。
7.根据权利要求6所述的半导体器件，其中相对于所述衬底，所述增强层的面对所述第二存储层的表面在比所述第一自旋轨道转矩线的面对所述第一存储层的表面高的水平。
8.根据权利要求1所述的半导体器件，其中所述第一存储层、所述第一隧道层和所述第一参考层沿垂直方向堆叠，以及
其中所述第二自旋轨道转矩线在所述垂直方向上的厚度小于所述第一自旋轨道转矩线在所述垂直方向上的厚度。
9.根据权利要求8所述的半导体器件，其中所述增强层的面对所述第二存储层的表面与所述第一自旋轨道转矩线的面对所述第一存储层的表面基本上共面。
10.根据权利要求1所述的半导体器件，其中所述第二存储单元比所述第一存储单元更靠近所述衬底的边缘。
11.根据权利要求1所述的半导体器件，其中所述第二存储层具有比所述第一存储层小的体积。
12.根据权利要求1所述的半导体器件，其中所述第二存储层具有长轴与短轴的第二比值，所述第一存储层具有长轴与短轴的第一比值，并且所述第二比值低于所述第一比值。
13.根据权利要求1所述的半导体器件，其中所述第一参考层、所述第二参考层、所述第一存储层和所述第二存储层中的每一个包括至少一个磁性层。
14.根据权利要求1所述的半导体器件，其中所述第一自旋轨道转矩线和所述第二自旋轨道转矩线包括钨，以及
其中所述增强层包含铋锑化物。
15.根据权利要求14所述的半导体器件，其中所述第一存储层和所述第二存储层中的每一个包括钴铁层、钴铁硼层或其组合。
16.根据权利要求1所述的半导体器件，其中所述第一存储单元具有比所述第二存储单元长的数据保持时间，以及
其中所述第二存储单元具有比所述第一存储单元高的写入速度。
17.一种半导体器件，包括：
在衬底上的第一存储单元；以及
在所述衬底上并且邻近所述第一存储单元的第二存储单元，
其中所述第一存储单元包括：
第一参考层；
第一存储层；
在所述第一参考层和所述第一存储层之间的第一隧道层；以及
与所述第一存储层接触的第一自旋轨道转矩(SOT)线，并且
其中所述第二存储单元包括：
第二参考层；
第二存储层；
在所述第二参考层和所述第二存储层之间的第二隧道层；以及
与所述第二存储层接触的第二自旋轨道转矩线，
其中所述第二自旋轨道转矩线包括具有比所述第一自旋轨道转矩线更高的自旋轨道耦合、更大的自旋霍尔角或更高的自旋/电流传导率的材料。
18.根据权利要求17所述的半导体器件，其中所述第一存储层、所述第一隧道层和所述第一参考层沿垂直方向堆叠，以及
其中所述第二自旋轨道转矩线在垂直方向上的厚度大于所述第一自旋轨道转矩线在所述垂直方向上的厚度。
19.一种半导体器件，包括：
衬底，包括第一区域和邻近所述第一区域的第二区域；
在所述衬底上的所述第一区域中的第一存储单元；以及
在所述衬底上的所述第二区域中的第二存储单元，并且
其中所述第一存储单元包括：
第一参考层；
第一存储层；
在所述第一参考层和所述第一存储层之间的第一隧道层；以及
与所述第一存储层接触的第一自旋轨道转矩(SOT)线，并且
其中所述第二存储单元包括：
第二参考层；
第二存储层；
在所述第二参考层和所述第二存储层之间的第二隧道层；
邻近所述第二存储层的第二自旋轨道转矩线；和
在所述第二存储层和所述第二自旋轨道转矩线之间的增强层。
20.根据权利要求19所述的半导体器件，其中所述第二区域比所述第一区域更靠近所述衬底的边缘。
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