JP2008004199A - 半導体記憶装置 - Google Patents

Abstract

【課題】セル占有率を向上させる。
【解決手段】半導体記憶装置は、書き込み電流を生成する書き込み電源回路１５と、論理が転送される書き込み配線と、書き込み電源回路１５と書き込み配線との間に接続された第１のパストランジスタ１２と、書き込み配線に接続され、かつ入力状態において書き込み配線の論理を取り込み、記憶状態において取り込んだ論理を記憶し、かつ記憶した論理に基づいて第１のパストランジスタ１２のオン／オフを制御するレジスタ１３とを含む。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、例えば書き込み配線に書き込み電流を供給することで発生する磁場により情報を記録する磁気メモリに関する。

ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの半導体記憶装置では、情報を記憶する単位であるメモリセルが行列状に配置されてメモリセルアレイが構成される。このメモリセルアレイの列に対応するビット線と、行に対応するワード線とで、特定のアドレスに対応するメモリセルが選択される。

アドレス信号は、デコーダ回路により、特定のビット線或いは特定のワード線の選択信号に変換される。この選択信号は、ビット線或いはワード線の一端と、電源回路との間に接続されたパストランジスタを制御する。パストランジスタは、制御信号に基づいて、２つの端子をオン状態で電気的に接続し、オフ状態で電気的に分離するものである。メモリセルへの書き込み或いは読み出しは、ビット線及びワード線を電源回路に電気的に接続することで行われる。

半導体記憶装置は、シリコンウェハ上に回路等が形成されたものである。この装置全体の面積に対して、メモリセルの総面積が占める割合は、セル占有率と呼ばれている。この指標が高いほど、コストパフォーマンスの良いものとなり、半導体記憶装置として望ましい。１チップのメモリセルアレイは、アクセスに対する寄生容量及び寄生抵抗の影響を軽減するため、複数のメモリセルアレイに分割され、それに対応してデコーダ回路が用意される。しかし、メモリセルアレイの分割数が多くなると、デコーダ回路の面積も大きくなってしまい、セル占有率が低下してしまうという問題がある。

半導体記憶装置の１つである、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、不揮発性、高速性、高信頼性、大容量化の点で期待されている。代表的なＭＲＡＭのメモリセルは、１つの磁気抵抗素子と１つの選択トランジスタとから構成される（特許文献１参照）。磁気抵抗素子は、磁化自由層と、磁化固定層と、それらの間に挟まれた非磁性層とからなり、磁化自由層の磁化の方向により抵抗状態が異なるため、これを情報の記録に用いるものである。

メモリセルへの情報の書き込みは、直交交差する、書き込みビット線、書き込みワード線を流れる電流によって発生させた磁場で、磁気抵抗素子の磁化を制御することで行う。ビット線電流は、容易磁化方向の発生磁場の向きにより磁化の向きを制御し、特定の情報を書き込むために、双方向の電流となる。ワード線電流は、困難磁化方向の発生磁場により書き込みを補助し、メモリセルを選択するものなので、単方向の電流となる。代表的な配線構成では、書き込み用の配線として、書き込みビット線及び書き込みワード線を備え、読み出し用の配線として、読み出しビット線及び読み出しワード線を備える（特許文献２参照）。

ＭＲＡＭは、書き込み電流を駆動するため、メモリセルアレイの両端に電源回路が必要となる。特に双方向の電流を高速に駆動するためには、ビット線の両端にパストランジスタが必要である。従って、デコーダ回路もメモリセルアレイの両端に必要となり、セル占有率が低下してしまうという問題がある。
米国特許第６，０９７，６２５号明細書 特開２００２−１７０３７６号公報

本発明は、特定のメモリセルを選択するデコーダ回路を複数の書き込み回路で共用することにより、セル占有率を向上させることが可能な半導体記憶装置を提供する。

本発明の第１の視点に係る半導体記憶装置は、書き込み電流を生成する書き込み電源回路と、論理が転送される書き込み配線と、前記書き込み電源回路と書き込み配線との間に接続された第１のパストランジスタと、前記書き込み配線に接続され、かつ入力状態において前記書き込み配線の論理を取り込み、記憶状態において前記取り込んだ論理を記憶し、かつ前記記憶した論理に基づいて前記第１のパストランジスタのオン／オフを制御するレジスタとを具備する。

本発明の第２の視点に係る半導体記憶装置は、書き込み電流を生成する書き込み電源回路と、論理が転送される書き込み配線と、前記書き込み電源回路と書き込み配線との間に接続された第１のパストランジスタと、前記書き込み配線と前記第１のパストランジスタのゲート端子との間に接続された第２のパストランジスタとを具備し、前記第１のパストランジスタは、ゲート容量を有し、このゲート容量により前記書き込み配線の論理を記憶する。

本発明によれば、特定のメモリセルを選択するデコーダ回路を複数の書き込み回路で共用することにより、セル占有率を向上させることが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
始めに、本実施形態の原理について説明する。図１は、本発明の第１の実施形態に係る書き込み回路１１を説明する回路ブロック図である。

書き込み配線には、書き込み回路１１が接続されている。書き込み回路１１は、パストランジスタ１２、レジスタ１３、制御回路１４及び書き込み電源回路１５を備えている。

パストランジスタ１２は、例えば、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成される。パストランジスタ１２のドレイン端子は、書き込み配線に接続されている。パストランジスタ１２のソース端子は、書き込み電源回路１５に接続されている。書き込み電源回路１５は、例えば、書き込み配線に供給する書き込み電流を生成する電流源と、書き込み電流を接地電位に引き抜く電流シンク（電流ドレイン）とを備えている。

パストランジスタ１２のゲート端子には、レジスタ１３が接続されている。レジスタ１３は、書き込み配線にも接続されている。レジスタ１３は、入力状態及び記憶状態を有する。レジスタ１３は、入力状態において、書き込み配線の電位（例えば、電源電位と接地電位）で決まる論理（ハイレベルとローレベル）を取り込む。また、レジスタ１３は、記憶状態において、書き込み配線の電位にかかわらず、取り込んだ論理を一時的に記憶（保持）する。

制御回路１４は、レジスタ１３の入力状態、記憶状態及び初期化を制御する。また、制御回路１４は、書き込み電源回路１５に含まれる電流源及び電流シンクの接続状態を制御する。

図２は、書き込み回路１１の動作を説明するフローチャートである。第１のステップにおいて、制御回路１４は、レジスタ１３を入力状態に設定する。これにより、レジスタ１３は、書き込み配線の論理（ハイレベル或いはローレベル）を取り込む。なお、書き込み配線は、デコーダ回路によって選択されているか、選択されていないかで異なる電位（例えば、電源電位と接地電位）に設定される。つまり、書き込み配線の選択／非選択の論理を、レジスタ１３に転送することができる。

次に、第２のステップにおいて、制御回路１４は、レジスタ１３を記憶状態に設定する。これにより、レジスタ１３は、書き込み配線の電位にかかわらず、第１のステップにおいて取り込んだ論理を一時的に記憶する。レジスタ１３の出力は、パストランジスタ１２のゲート端子に供給される。パストランジスタ１２は、レジスタ１３に記憶された論理に基づいて、書き込み配線と書き込み電源回路１５との接続／非接続を切り替える。

具体的には、レジスタ１３の論理がハイレベルの場合、パストランジスタ１２は、書き込み配線と書き込み電源回路１５とを電気的に接続する。レジスタ１３の論理がローレベルの場合、パストランジスタ１２は、書き込み配線と書き込み電源回路１５とを電気的に非接続にする。

次に、第３のステップにおいて、制御回路１４は、レジスタ１３を初期化する。これにより、パストランジスタ１２は、書き込み配線と書き込み電源回路１５とを電気的に非接続にする。

なお、論理が転送される書き込み配線と、書き込み電源回路１５により書き込み電流が供給される書き込み配線とが異なっていてもよい。図３は、書き込み回路１１の他の例を説明する回路ブロック図である。

書き込み回路１１は、パストランジスタ１２−１，１２−２、レジスタ１３−１，１３−２、制御回路１４及び書き込み電源回路１５を備えている。

レジスタ１３−１は、第１の書き込み配線に接続されている。従って、レジスタ１３−１は、入力状態において、第１の書き込み配線の論理を取り込む。そして、レジスタ１３−１は、記憶状態において、第１の書き込み配線の論理を一時的に記憶する。

レジスタ１３−２は、第２の書き込み配線に接続されている。従って、レジスタ１３−２は、入力状態において、第２の書き込み配線の論理を取り込む。そして、レジスタ１３−２は、記憶状態において、第２の書き込み配線の論理を一時的に記憶する。

パストランジスタ１２−１のゲート端子には、レジスタ１３−１が接続されている。パストランジスタ１２−１のドレイン端子は、第２の書き込み配線に接続されている。パストランジスタ１２−１のソース端子は、書き込み電源回路１５に接続されている。

パストランジスタ１２−２のゲート端子には、レジスタ１３−２が接続されている。パストランジスタ１２−２のドレイン端子は、第１の書き込み配線に接続されている。パストランジスタ１２−２のソース端子は、書き込み電源回路１５に接続されている。

パストランジスタ１２−１は、レジスタ１３−１に記憶された論理に基づいて、第２の書き込み配線と書き込み電源回路１５との接続／非接続を切り替える。一方、パストランジスタ１２−２は、レジスタ１３−２に記憶された論理に基づいて、第１の書き込み配線と書き込み電源回路１５との接続／非接続を切り替える。

このように構成することで、書き込み回路１１は、特定の書き込み配線の論理に基づいて、上記特定の書き込み配線以外の書き込み配線に書き込み電源回路１５を接続することが可能となる。

次に、書き込み回路１１をＭＲＡＭに適用した構成例について説明する。図４は、本発明の第１の実施形態に係るＭＲＡＭを説明する回路ブロック図である。ＭＲＡＭは、メモリセルアレイ２１、カラムデコーダ２２、第１の書き込み回路１１及び第２の書き込み回路１６を備えている。

メモリセルアレイ２１は、複数のメモリセルＭＣがｎ行×ｍ列に行列状に配置されて構成されている。メモリセルＭＣとしては、ＭＲＡＭセルが用いられる。図５は、メモリセルアレイ２１を説明する回路図である。

メモリセルアレイ２１には、メモリセルＭＣの行にそれぞれ対応して複数の書き込みワード線ＷＷＬ１〜ＷＷＬｎ、及び複数の読み出しワード線ＲＷＬ１〜ＲＷＬｎが配設されている。また、メモリセルアレイ２１には、メモリセルＭＣの列にそれぞれ対応して複数の書き込みビット線ＷＢＬ１〜ＷＢＬｍ、及び複数の読み出しビット線ＲＢＬ１〜ＲＢＬｍが配設されている。メモリセルアレイ２１の行の選択は、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬにより行われる。メモリセルアレイ２１の列の選択は、書き込みビット線ＷＢＬ及び読み出しビット線ＲＢＬにより行われる。

メモリセルＭＣは、磁気抵抗素子２３及び選択トランジスタ２４により構成されている。選択トランジスタ２４は、例えばｎチャネルＭＯＳトランジスタにより構成される。磁気抵抗素子２３の一端は、書き込みビット線ＷＢＬに接続されている。磁気抵抗素子２３の他端は、選択トランジスタ２４のドレイン端子に接続されている。選択トランジスタ２４のゲート端子は、読み出しワード線ＲＷＬに接続されている。選択トランジスタ２４のソース端子は、読み出しビット線ＲＢＬに接続されている。メモリセルＭＣの近傍には、行方向に延在するように、書き込みワード線ＷＷＬが配設されている。

図６は、メモリセルＭＣを説明する断面図である。なお、図６は、ビット線の延在方向に沿って切断した断面図である。

ｐ型半導体基板３１内には、ソース領域３２及びドレイン領域３３が設けられている。半導体基板３１としては、例えばＳｉ（シリコン）が用いられる。ソース領域３２及びドレイン領域３３はそれぞれ、シリコン内に高濃度のｎ^＋型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を導入して形成されたｎ^＋型拡散領域により構成される。

ｐ型半導体基板３１上でソース領域３２及びドレイン領域３３間には、ゲート絶縁膜３４を介してゲート電極３５が設けられている。ゲート電極３５は、読み出しワード線ＲＷＬに対応する。ゲート絶縁膜３４としては、例えばシリコン酸化膜が用いられる。ゲート電極３５としては、例えば多結晶シリコンが用いられる。

ソース領域３２上には、ビアプラグ３６を介して、読み出しビット線ＲＢＬが設けられている。ドレイン領域３３上には、ビアプラグ３７を介して引き出し電極３８が設けられている。引き出し電極３８上には、磁気抵抗素子２３が設けられている。

磁気抵抗素子２３上には、書き込みビット線ＷＢＬが設けられている。磁気抵抗素子２３の下方には、書き込みワード線ＷＷＬが設けられている。ビアプラグ及び配線層としては、例えばＣｕ（銅）が用いられる。ｐ型半導体基板３１と書き込みビット線ＷＢＬとの間は、例えばシリコン酸化膜からなる層間絶縁層３９で満たされている。

磁気抵抗素子２３は、磁化固定層（ピン層）２３Ａ、トンネルバリア層２３Ｂ、磁化自由層（フリー層）２３Ｃが順に積層された積層構造を有している。ピン層２３Ａは、磁化（或いはスピン）の方向が固定されている。フリー層２３Ｃは、磁化の方向が変化（反転）する。ピン層２３Ａ及びフリー層２３Ｃの容易磁化方向は、膜面（或いは積層面）に対して例えば平行に設定されている。

ピン層２３Ａ及びフリー層２３Ｃには、強磁性体が用いられる。トンネルバリア層２３Ｂには、非磁性体が用いられ、例えば絶縁体が用いられる。この絶縁体としては、ＭｇＯ（酸化マグネシウム）、ＡｌＯ_ｘ（酸化アルミニウム）等があげられる。

磁気抵抗素子２３は、ピン層２３Ａとフリー層２３Ｃとの磁化の方向によって抵抗値が変化する磁気抵抗効果を有する。すなわち、ピン層２３Ａとフリー層２３Ｃとの磁化の方向が反平行（反対方向）のときは、磁気抵抗素子２３の抵抗値は最も大きくなる。この場合を例えばデータ“１”と規定する。一方、ピン層２３Ａとフリー層２３Ｃとの磁化の方向が平行（同じ方向）のときは、磁気抵抗素子２３の抵抗値は最も小さくなる。この場合を例えばデータ“０”と規定する。

メモリセルＭＣへの情報の書き込み（記録）は、書き込みビット線ＷＢＬ及び書き込みワード線ＷＷＬを用いて行われる。書き込みビット線ＷＢＬは、磁気抵抗素子２３に対して、容易磁化方向の磁場を印加するために用いられる。書き込みワード線ＷＷＬは、磁気抵抗素子２３に対して、困難磁化方向の磁場を印加するために用いられる。

また、書き込みビット線ＷＢＬから発生する磁場は、フリー層２３Ｃの磁化の方向を制御する。このため、この書き込みビット線ＷＢＬには双方向の書き込み電流が供給される。一方、書き込みワード線ＷＷＬは、困難磁化方向の磁場を発生することにより書き込みを補助し、メモリセルを選択する。このため、書き込みワード線ＷＷＬには、単方向の書き込み電流が供給される。

メモリセルＭＣからの情報の読み出しは、読み出しワード線ＲＷＬ及び読み出しビット線ＲＢＬを用いて行われる。読み出しワード線ＲＷＬは、読み出し時に、選択トランジスタ２４のオン／オフを切り替える。読み出しビット線ＲＢＬは、読み出し時に、磁気抵抗素子２３に読み出し電流を供給する。

図４に示すように、書き込みビット線ＷＢＬの一端には、第１の書き込み回路１１が接続されている。メモリセルアレイ２１を介して書き込みビット線ＷＢＬの他端には、第２の書き込み回路１６が接続されている。なお、本実施形態では、第１の書き込み回路１１及び第２の書き込み回路１６が接続される配線として書き込みビット線ＷＢＬを一例として説明する。しかし、これに限定されるものではなく、書き込み回路１１，１６が接続される配線として、書き込みワード線ＷＷＬ及び読み出しビット線ＲＢＬ等を用いてもよい。

第１の書き込み回路１１は、制御回路１４と、書き込み電源回路１５と、書き込みビット線ＷＢＬ１〜ＷＢＬｍに対応した複数のレジスタ１３及び複数のパストランジスタ１２とを備えている。レジスタ１３、パストランジスタ１２、制御回路１４、及び書き込み電源回路１５の接続関係は、図１と同じである。

第２の書き込み回路１６は、制御回路１９と、書き込み電源回路２０と、書き込みビット線ＷＢＬ１〜ＷＢＬｍに対応した複数のレジスタ１８及び複数のパストランジスタ１７とを備えている。レジスタ１８、パストランジスタ１７、制御回路１９、及び書き込み電源回路２０の接続関係は、図１と同じである。書き込み電源回路２０は、書き込みビット線ＷＢＬに供給する書き込み電流を生成する電流源と、書き込み電流を接地電位に引き抜く電流シンク（電流ドレイン）とを備えている。

書き込みビット線ＷＢＬには、カラムデコーダ２２が接続されている。カラムデコーダ２２は、外部から供給されるカラムアドレス信号をデコードし、書き込みビット線ＷＢＬの対応する１つを選択する。

このように構成されたＭＲＡＭの動作を説明する。始めに、書き込み電流が、第１の書き込み回路１１から書き込みビット線ＷＢＬを介して第２の書き込み回路１６へ流れる場合の動作について説明する。

メモリセルアレイ２１の任意のメモリセルＭＣに情報を書き込むために、カラムデコーダ２２が書き込みビット線ＷＢＬ１を活性化（電源電位）したとする。書き込み動作が開始されると、制御回路１４は、各レジスタ１３を入力状態に設定する。同様に、制御回路１９は、各レジスタ１８を入力状態に設定する。これにより、書き込みビット線ＷＢＬ１に対応するレジスタ１３，１８は、ハイレベルの論理を取り込む。一方、他の書き込みビット線ＷＢＬ２〜ＷＢＬｍに対応するレジスタ１３，１８は、ローレベルの論理を取り込む。

次に、制御回路１４は、各レジスタ１３を記憶状態に設定する。同様に、制御回路１９は、各レジスタ１８を記憶状態に設定する。これにより、レジスタ１３，１８は、入力状態において取り込んだ論理を一時的に記憶する。この状態では、レジスタ１３，１８は、書き込みビット線ＷＢＬの電位にかかわらず、入力状態において取り込んだ論理を記憶している。この結果、書き込みビット線ＷＢＬ１に対応するレジスタ１３は、これに対応するパストランジスタ１２をオンさせる。同様に、書き込みビット線ＷＢＬ１に対応するレジスタ１８は、これに対応するパストランジスタ１７をオンさせる。

次に、制御回路１４は、パストランジスタ１２のソース端子と、書き込み電流を供給する電流源とが接続されるように、書き込み電源回路１５内の接続状態を制御する。また、制御回路１９は、パストランジスタ１７のソース端子と、書き込み電流を引き抜く電流シンクとが接続されるように、書き込み電源回路２０内の接続状態を制御する。これにより、第１の書き込み回路１１から第２の書き込み回路１６へ向かう書き込み電流が、書き込みビット線ＷＢＬ１のみに流れる。

次に、制御回路１４は、パストランジスタ１２のソース端子と、書き込み電流を供給する電流源とが電気的に分離されるように、書き込み電源回路１５内の接続状態を制御する。また、制御回路１９は、パストランジスタ１７のソース端子と、書き込み電流を引き抜く電流シンクとが電気的に分離されるように、書き込み電源回路２０内の接続状態を制御する。これにより、書き込み動作が終了する。

次に、制御回路１４は、各レジスタ１３を初期化する。すると、パストランジスタ１２がオフし、書き込みビット線ＷＢＬ１と書き込み電源回路１５とが電気的に非接続にされる。また、制御回路１９は、各レジスタ１８を初期化する。すると、パストランジスタ１７がオフし、書き込みビット線ＷＢＬ１と書き込み電源回路２０とが電気的に非接続にされる。

次に、書き込み電流が、第２の書き込み回路１６から書き込みビット線ＷＢＬを介して第１の書き込み回路１１へ流れる場合の動作について説明する。書き込みビット線ＷＢＬ１に対応するパストランジスタ１２，１７がオンするまでの動作は、前述した逆方向の書き込み電流の場合と同じである。

次に、制御回路１４は、パストランジスタ１２のソース端子と、書き込み電流を引き抜く電流シンクとが接続されるように、書き込み電源回路１５内の接続状態を制御する。また、制御回路１９は、パストランジスタ１７のソース端子と、書き込み電流を供給する電流源とが接続されるように、書き込み電源回路２０内の接続状態を制御する。これにより、第２の書き込み回路１６から第１の書き込み回路１１へ向かう書き込み電流が、書き込みビット線ＷＢＬ１のみに流れる。その後、制御回路１４、１９は、レジスタ１３、１８を初期化する。

以上詳述したように第１の実施形態によれば、書き込みビット線ＷＢＬに書き込み電流を供給する書き込み回路１１と書き込み回路１６とで、１つのデコーダ回路（カラムデコーダ２２）を共用することができる。これにより、半導体記憶装置のセル占有率を向上させることができる。

また、レジスタ１３，１８は、書き込みビット線ＷＢＬの電位にかかわらず、入力状態において取り込んだ論理を記憶することができる。すなわち、レジスタ１３，１８が記憶状態では、書き込みビット線ＷＢＬを書き込み動作以外の動作を制御する信号線として使用することが可能となる。具体的には、書き込みビット線ＷＢＬをカラム選択線等に使用することが可能となる。これにより、半導体記憶装置の配線層を減らすことができる。この結果、製造コストを低減することが可能となる。

また、書き込み回路が接続される配線は、書き込みビット線ＷＢＬに限定されない。すなわち、書き込み電流が供給される配線全般に適用可能である。

（第２の実施形態）
第２の実施形態は、書き込みビット線ＷＢＬの論理を一時的に記憶する素子として、ＭＯＳトランジスタ（パストランジスタ１２、１７）のゲート容量を用いて書き込み回路１１，１６を構成している。

図７は、本発明の第２の実施形態に係るＭＲＡＭを説明する回路ブロック図である。第１の書き込み回路１１は、制御回路１４と、書き込み電源回路１５と、書き込みビット線ＷＢＬ１〜ＷＢＬｍに対応した複数のパストランジスタ２５及び複数のパストランジスタ１２とを備えている。パストランジスタ２５としては、例えばｎチャネルＭＯＳトランジスタが用いられる。パストランジスタ１２のゲート容量は、書き込みビット線ＷＢＬの論理を一時的に記憶する記憶素子として機能する。

各パストランジスタ２５のドレイン端子は、これに対応する書き込みビット線ＷＢＬに接続されている。各パストランジスタ２５のソース端子は、これに対応するパストランジスタ１２のゲート端子に接続されている。各パストランジスタ２５のゲート端子は、制御回路１４に接続されている。

第２の書き込み回路１６は、制御回路１９と、書き込み電源回路２０と、書き込みビット線ＷＢＬ１〜ＷＢＬｍに対応した複数のパストランジスタ２６及び複数のパストランジスタ１７とを備えている。パストランジスタ１７のゲート容量は、書き込みビット線ＷＢＬの論理を一時的に記憶する記憶素子として機能する。

各パストランジスタ２６のドレイン端子は、これに対応する書き込みビット線ＷＢＬに接続されている。各パストランジスタ２６のソース端子は、これに対応するパストランジスタ１７のゲート端子に接続されている。各パストランジスタ２６のゲート端子は、制御回路１９に接続されている。

このように構成されたＭＲＡＭの動作を説明する。メモリセルアレイ２１の任意のメモリセルＭＣに情報を書き込むために、カラムデコーダ２２が書き込みビット線ＷＢＬ１を活性化（電源電位）したとする。書き込み動作が開始されると、制御回路１４は、各パストランジスタ２５のゲート端子にハイレベルの信号を供給し、各パストランジスタ２５をオンさせる。また、制御回路１９は、各パストランジスタ２６のゲート端子にハイレベルの信号を供給し、各パストランジスタ２６をオンさせる。

これにより、書き込みビット線ＷＢＬ１に対応するパストランジスタ１２，１７のゲート端子には、ハイレベル電位が印加される。一方、他の書き込みビット線ＷＢＬ２〜ＷＢＬｍに対応するパストランジスタ１２，１７のゲート端子には、ローレベル電位が印加される。この結果、書き込みビット線ＷＢＬ１に対応するパストランジスタ１２，１７のみがオンする。

次に、制御回路１４は、各パストランジスタ２５のゲート端子にローレベルの信号を供給し、各パストランジスタ２５をオフさせる。また、制御回路１９は、各パストランジスタ２６のゲート端子にローレベルの信号を供給し、各パストランジスタ２６をオフさせる。

この結果、書き込みビット線ＷＢＬ１に対応するパストランジスタ１２，１７のゲート容量により、当該パストランジスタ１２，１７のゲート端子は、ハイレベル電位のままであり、当該パストランジスタ１２，１７はオン状態のままである。一方、他の書き込みビット線ＷＢＬ２〜ＷＢＬｍに対応するパストランジスタ１２，１７のゲート端子は、ローレベル電位のままであり、当該パストランジスタ１２，１７はオフ状態のままである。すなわち、パストランジスタ１２，１７に書き込みビット線ＷＢＬの論理を記憶させることができる。

次に、制御回路１４は、各パストランジスタ２５のゲート端子にハイレベルの信号を供給し、各パストランジスタ２５をオンさせる。また、制御回路１９は、各パストランジスタ２６のゲート端子にハイレベルの信号を供給し、各パストランジスタ２６をオンさせる。ここで、書き込み動作を終了させるために、カラムデコーダ２２は、全ての書き込みビット線ＷＢＬを非活性化する。これにより、パストランジスタ１２，１７がオフし、書き込みビット線ＷＢＬと書き込み電源回路１５，２０とがそれぞれ電気的に非接続にされる。

以上詳述したように第２の実施形態によれば、パストランジスタ１２のゲート容量を用いて書き込みビット線ＷＢＬの論理を記憶することができる。また、パストランジスタ１２のゲート端子と書き込みビット線ＷＢＬとの間にパストランジスタ２５を挿入することで、パストランジスタ１２のゲート端子を入力状態或いは記憶状態に設定することができる。すなわち、２つのパストランジスタ１２，２５を用いることで、書き込みビット線ＷＢＬの論理を一時的に記憶することができる。この結果、書き込み回路の構成を簡略化することができる。その他の効果は、上記第１の実施形態と同じである。

（第３の実施形態）
第３の実施形態は、書き込み電源回路１５の具体的な構成の一例について示している。図８は、本発明の第３の実施形態に係るＭＲＡＭを説明する回路ブロック図である。

書き込み電源回路１５は、電流源１５Ａ、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１５Ｂ、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１５Ｃ、及び接地電位が印加される接地端子１５Ｄを備えている。

ｐＭＯＳトランジスタ１５Ｂのソース端子は、電流源１５Ａに接続されている。ｐＭＯＳトランジスタ１５Ｂのドレイン端子は、各パストランジスタ１２のソース端子に接続されている。また、ｐＭＯＳトランジスタ１５Ｂのドレイン端子は、ｎＭＯＳトランジスタ１５Ｃのドレイン端子に接続されている。ｎＭＯＳトランジスタ１５Ｃのソース端子は、接地端子１５Ｄに接続されている。ｐＭＯＳトランジスタ１５Ｂ及びｎＭＯＳトランジスタ１５Ｃのゲート端子はそれぞれ、制御回路１４に接続されている。

電流源１５Ａは、書き込み電流を供給する。書き込み回路１１が書き込み電流を供給する場合、制御回路１４は、ローレベルの信号をｐＭＯＳトランジスタ１５Ｂに供給する。これにより、パストランジスタ１２は、電流源１５Ａに接続される。

一方、書き込み回路１１が書き込み電流を引き抜く場合、制御回路１４は、ハイレベルの信号をｎＭＯＳトランジスタ１５Ｃに供給する。これにより、パストランジスタ１２は、接地端子１５Ｄに接続される。

同様に、書き込み電源回路２０は、電流源２０Ａ、ｐＭＯＳトランジスタ２０Ｂ、ｎＭＯＳトランジスタ２０Ｃ、及び接地電位が印加される接地端子２０Ｄを備えている。接続関係は、前述した書き込み電源回路１５と同様である。

このように書き込み電源回路を構成することで、書き込みビット線ＷＢＬに双方向の書き込み電流を供給することができる。

（第４の実施形態）
第４の実施形態は、複数のメモリセルアレイを有するＭＲＡＭに本発明を適用した例であり、複数のメモリセルアレイ間で書き込みビット線ＷＢＬを共用するようにしている。

図９は、本発明の第４の実施形態に係るＭＲＡＭを説明する回路ブロック図である。ＭＲＡＭは、２つのメモリセルアレイ２１−１、２１−２を備えている。メモリセルアレイ２１−１，２１−２の構成は、図５に示したメモリセルアレイと同じである。２つのメモリセルアレイ２１−１，２１−２は、書き込みビット線ＷＢＬ１〜ＷＢＬｍを共用している。書き込みビット線ＷＢＬ１〜ＷＢＬｍには、１つのカラムデコーダ２２が接続されている。

ＭＲＡＭは、３つの書き込み回路１１−１、１１−２、１１−３を備えている。書き込み回路１１−１，１１−２，１１−３の構成は、例えば図７に示した書き込み回路１１と同じである。書き込み回路１１−１，１１−２，１１−３はそれぞれ、書き込みビット線ＷＢＬ１〜ＷＢＬｍに接続されている。

また、書き込み回路１１−１は、書き込みビット線ＷＢＬの一端に接続されている。書き込み回路１１−２は、メモリセルアレイ２１−１とメモリセルアレイ２１−２との間に配置され、書き込みビット線ＷＢＬの中間部に接続されている。書き込み回路１１−３は、書き込みビット線ＷＢＬの他端に接続されている。換言すると、書き込み回路１１−１と書き込み回路１１−２との間には、メモリセルアレイ２１−１が配置されている。書き込み回路１１−２と書き込み回路１１−３との間には、メモリセルアレイ２１−２が配置されている。

書き込み回路１１−１及び書き込み回路１１−２は、メモリセルアレイ２１−１に双方向の書き込み電流を供給する。また、書き込み回路１１−２及び書き込み回路１１−３は、メモリセルアレイ２１−２に双方向の書き込み電流を供給する。この書き込み電流の制御動作は、上記第２の実施形態と同じである。

以上詳述したように第４の実施形態では、複数のメモリセルアレイで書き込みビット線ＷＢＬを共用することができる。さらに、複数のメモリセルアレイに対してカラムデコーダ２２を１つ用意するだけで、各メモリセルアレイに正常に情報を書き込むことができる。

（第５の実施形態）
第５の実施形態は、書き込み回路に含まれる書き込み電源回路として、電流源と電流シンクとを交互に配置するようにしている。

図１０は、本発明の第５の実施形態に係るＭＲＡＭを説明する回路ブロック図である。前述したように、書き込み電流を供給するための電流源と電流シンクとは、メモリセルアレイを介して交互に配置される。従って、書き込み回路１１に接続される配線は、単方向に書き込み電流が供給される配線にのみ適用可能である。本実施形態では、書き込み回路１１に接続される配線として書き込みワード線ＷＷＬが用いられる。

書き込みワード線ＷＷＬには、ロウデコーダ２７が接続されている。ロウデコーダ２７は、外部から供給されるロウアドレス信号をデコードし、書き込みワード線ＷＷＬの対応する１つを選択する。

書き込みワード線ＷＷＬには、書き込み回路１１−１，１１−２，１２−３が接続されている。書き込み回路１１−１，１１−２，１２−３の間には、メモリセルアレイ２１−１，２１−２が配置されている。

各パストランジスタ２５のドレイン端子は、これに対応する書き込みワード線ＷＷＬに接続されている。各パストランジスタ１２のドレイン端子は、これに対応する書き込みワード線ＷＷＬに接続されている。

書き込み回路１１−１は、制御回路１４−１及び書き込み電源回路１５−１を備えている。書き込み電源回路１５−１は、電流源１５Ａ及びｐＭＯＳトランジスタ１５Ｂから構成されている。ｐＭＯＳトランジスタ１５Ｂのソース端子は、電流源１５Ａに接続されている。ｐＭＯＳトランジスタ１５Ｂのドレイン端子は、各パストランジスタ１２のソース端子に接続されている。ｐＭＯＳトランジスタ１５Ｂのゲート端子は、制御回路１４−１に接続されている。

書き込み回路１１−２は、制御回路１４−２及び書き込み電源回路１５−２を備えている。書き込み電源回路１５−２は、接地端子１５Ｄ及びｎＭＯＳトランジスタ１５Ｃから構成されている。ｎＭＯＳトランジスタ１５Ｃのドレイン端子は、各パストランジスタ１２のソース端子に接続されている。ｎＭＯＳトランジスタ１５Ｃのソース端子は、接地端子１５Ｄに接続されている。ｎＭＯＳトランジスタ１５Ｃのゲート端子は、制御回路１４−２に接続されている。

書き込み回路１１−３は、制御回路１４−３及び書き込み電源回路１５−３を備えている。書き込み電源回路１５−３は、電流源１５Ａ及びｐＭＯＳトランジスタ１５Ｂから構成されている。

このように構成されたＭＲＡＭの動作を説明する。メモリセルアレイ２１−１の任意のメモリセルＭＣに情報を書き込むために、ロウデコーダ２７が書き込みワード線ＷＷＬ１を活性化（電源電位）したとする。書き込み動作が開始されると、制御回路１４−１は、各パストランジスタ２５のゲート端子にハイレベルの信号を供給し、各パストランジスタ２５をオンさせる。また、制御回路１４−２は、各パストランジスタ２５のゲート端子にハイレベルの信号を供給し、各パストランジスタ２５をオンさせる。

これにより、書き込みワード線ＷＷＬ１に対応するパストランジスタ１２のゲート端子には、ハイレベル電位が印加される。一方、他の書き込みワード線ＷＷＬ２〜ＷＷＬｎに対応するパストランジスタ１２のゲート端子には、ローレベル電位が印加される。この結果、書き込みワード線ＷＷＬ１に対応するパストランジスタ１２のみがオンする。

次に、制御回路１４−１は、各パストランジスタ２５のゲート端子にローレベルの信号を供給し、各パストランジスタ２５をオフさせる。また、制御回路１４−２は、各パストランジスタ２５のゲート端子にローレベルの信号を供給し、各パストランジスタ２５をオフさせる。

これにより、書き込みワード線ＷＷＬ１に対応するパストランジスタ１２のゲート容量により、当該パストランジスタ１２のゲート端子は、ハイレベル電位のままであり、当該パストランジスタ１２はオン状態のままである。一方、他の書き込みワード線ＷＷＬ２〜ＷＷＬｎに対応するパストランジスタ１２のゲート端子は、ローレベル電位のままであり、当該パストランジスタ１２はオフ状態のままである。すなわち、パストランジスタ１２に書き込みワード線ＷＷＬの論理を記憶させることができる。

次に、制御回路１４−１は、ｐＭＯＳトランジスタ１５Ｂのゲート端子にローレベルの信号を供給し、ｐＭＯＳトランジスタ１５Ｂをオンさせる。また、制御回路１４−２は、ｎＭＯＳトランジスタ１５Ｃのゲート端子にハイレベルの信号を供給し、ｎＭＯＳトランジスタ１５Ｃをオンさせる。これにより、書き込みワード線ＷＷＬ１のみに、書き込み回路１１−１から書き込み回路１１−２へ流れる書き込み電流を供給することができる。

書き込み動作が終了すると、制御回路１４−１，１４−２は、パストランジスタ１２のゲート容量を初期化する。

一方、メモリセルアレイ２１−２に配設された書き込みワード線ＷＷＬには、書き込み回路１１−３から書き込み回路１１−２へ流れる書き込み電流が供給される。この場合の制御回路１４−３の動作は、前述した制御回路１４−１の動作と同じである。

以上詳述したように第５の実施形態では、単方向に書き込み電流を流す書き込みワード線ＷＷＬに本発明を適用することができる。さらに、この場合、書き込み回路に含まれる書き込み電源回路を簡略化することができる。すなわち、各書き込み回路のサイズを縮小することができる。

（第６の実施形態）
第６の実施形態は、書き込みビット線ＷＢＬの論理を一時的に記憶するレジスタを、ループ状に接続された２つのインバータ回路により構成した例である。

図１１は、本発明の第６の実施形態に係るＭＲＡＭを説明する回路ブロック図である。書き込み回路１１は、書き込みビット線ＷＢＬ１〜ＷＢＬｍに対応した複数のレジスタ４１を備えている。

各レジスタ４１は、２つのインバータ回路４１Ａ，４１Ｂにより構成されている。インバータ回路４１Ａの出力は、インバータ回路４１Ｂの入力に接続されている。インバータ回路４１Ｂの出力は、インバータ回路４１Ａの入力に接続されている。また、インバータ回路４１Ａの入力は、これに対応するパストランジスタ２５のソース端子に接続されている。インバータ回路４１Ｂの出力は、これに対応するパストランジスタ１２のゲート端子に接続されている。

書き込み回路１６は、書き込みビット線ＷＢＬ１〜ＷＢＬｍに対応した複数のレジスタ４２を備えている。各レジスタ４２は、２つのインバータ回路４２Ａ，４２Ｂにより構成されている。インバータ回路４２Ａの出力は、インバータ回路４２Ｂの入力に接続されている。インバータ回路４２Ｂの出力は、インバータ回路４２Ａの入力に接続されている。また、インバータ回路４２Ａの入力は、これに対応するパストランジスタ２６のソース端子に接続されている。インバータ回路４２Ｂの出力は、これに対応するパストランジスタ１７のゲート端子に接続されている。

このように構成されたＭＲＡＭの動作を説明する。メモリセルアレイ２１の任意のメモリセルＭＣに情報を書き込むために、カラムデコーダ２２が書き込みビット線ＷＢＬ１を活性化（電源電位）したとする。書き込み動作が開始されると、制御回路１４は、各パストランジスタ２５のゲート端子にハイレベルの信号を供給し、各パストランジスタ２５をオンさせる。また、制御回路１９は、各パストランジスタ２６のゲート端子にハイレベルの信号を供給し、各パストランジスタ２６をオンさせる。

これにより、書き込みビット線ＷＢＬ１に対応するインバータ回路４１Ａの入力には、ハイレベル電位が印加される。２つのインバータ回路４１Ａ，４１Ｂは、ラッチ回路として機能する。従って、レジスタ４１は、書き込みビット線ＷＢＬ１の論理を一時的に記憶する。

同様に、書き込みビット線ＷＢＬ１に対応するインバータ回路４２Ａの入力には、ハイレベル電位が印加される。これにより、レジスタ４２は、書き込みビット線ＷＢＬ１の論理を一時的に記憶する。その後、制御回路１４はそれぞれ、各パストランジスタ２５のゲート端子にローレベルの信号を供給し、各パストランジスタ２５をオフさせる。また、制御回路１９はそれぞれ、各パストランジスタ２６のゲート端子にローレベルの信号を供給し、各パストランジスタ２６をオフさせる。

この結果、書き込みビット線ＷＢＬ１に対応するパストランジスタ１２，１７がオンする。そして、書き込みビット線ＷＢＬ１には、書き込み情報に応じた方向に書き込み電流が供給される。

次に、書き込み動作を終了させるために、カラムデコーダ２２は、全ての書き込みビット線ＷＢＬを非活性化する。制御回路１４は、各パストランジスタ２５のゲート端子にハイレベルの信号を供給し、各パストランジスタ２５をオンさせる。また、制御回路１９は、各パストランジスタ２６のゲート端子にハイレベルの信号を供給し、各パストランジスタ２６をオンさせる。これにより、各レジスタ４１，４２は、書き込みビット線ＷＢＬの論理（ローレベル）を一時的に記憶する。これにより、各パストランジスタ１２，１７がオフし、書き込みビット線ＷＢＬと書き込み電源回路１５，２０とがそれぞれ電気的に非接続にされる。

以上詳述したように第６の実施形態によれば、２つのインバータ回路により書き込みビット線ＷＢＬの論理を記憶することができる。これにより、レジスタの電流リークを低減することができるため、記憶した論理レベルを一定に保つことが可能となる。すなわち、書き込みビット線ＷＢＬの論理を記憶する素子のデータ保持特性を向上させることができる。

なお、第６の実施形態は、複数のメモリセルアレイを有するＭＲＡＭにも適用することが可能である。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る書き込み回路１１を説明する回路ブロック図。 図１に示した書き込み回路１１の動作を説明するフローチャート。 書き込み回路１１の他の例を説明する回路ブロック図。 第１の実施形態に係るＭＲＡＭを説明する回路ブロック図。 図４に示したメモリセルアレイ２１を説明する回路図。 メモリセルＭＣを説明する断面図。 本発明の第２の実施形態に係るＭＲＡＭを説明する回路ブロック図。 本発明の第３の実施形態に係るＭＲＡＭを説明する回路ブロック図。 本発明の第４の実施形態に係るＭＲＡＭを説明する回路ブロック図。 本発明の第５の実施形態に係るＭＲＡＭを説明する回路ブロック図。 本発明の第６の実施形態に係るＭＲＡＭを説明する回路ブロック図。

符号の説明

ＭＣ…メモリセル、ＷＷＬ…書き込みワード線、ＷＢＬ…書き込みビット線、ＲＷＬ…読み出しワード線、ＲＢＬ…読み出しビット線、１１，１６…書き込み回路、１２，１７…パストランジスタ、１３，１８…レジスタ、１４，１９…制御回路、１５，２０…書き込み電源回路、１５Ａ，２０Ａ…電流源、１５Ｂ，２０Ｂ…ｐＭＯＳトランジスタ、１５Ｃ，２０Ｃ…ｎＭＯＳトランジスタ、１５Ｄ，２０Ｄ…接地端子、２１…メモリセルアレイ、２２…カラムデコーダ、２３…磁気抵抗素子、２３Ａ…磁化固定層、２３Ｂ…トンネルバリア層、２３Ｃ…磁化自由層、２４…選択トランジスタ、２５，２６…パストランジスタ、２７…ロウデコーダ、３１…ｐ型半導体基板、３２…ソース領域、３３…ドレイン領域、３４…ゲート絶縁膜、３５…ゲート電極（ＲＷＬ）、３６，３７…ビアプラグ、３８…引き出し電極、３９…層間絶縁層、４１，４２…レジスタ、４１Ａ，４１Ｂ，４２Ａ，４２Ｂ…インバータ回路。

Claims (5)

1. 書き込み電流を生成する書き込み電源回路と、
   論理が転送される書き込み配線と、
   前記書き込み電源回路と書き込み配線との間に接続された第１のパストランジスタと、
   前記書き込み配線に接続され、かつ入力状態において前記書き込み配線の論理を取り込み、記憶状態において前記取り込んだ論理を記憶し、かつ前記記憶した論理に基づいて前記第１のパストランジスタのオン／オフを制御するレジスタと
   を具備することを特徴とする半導体記憶装置。
2. 前記書き込み配線と前記レジスタとの間に接続された第２のパストランジスタをさらに具備し、
   前記レジスタは、互いの入力端子が互いの出力端子に接続された第１及び第２のインバータ回路を含み、前記第１のインバータ回路の入力端子は、前記第２のパストランジスタに接続され、前記第２のインバータ回路の出力端子は、前記第１のパストランジスタのゲート端子に接続されることを特徴とする請求項１に記載の半導体記憶装置。
3. 書き込み電流を生成する書き込み電源回路と、
   論理が転送される書き込み配線と、
   前記書き込み電源回路と書き込み配線との間に接続された第１のパストランジスタと、
   前記書き込み配線と前記第１のパストランジスタのゲート端子との間に接続された第２のパストランジスタと
   を具備し、
   前記第１のパストランジスタは、ゲート容量を有し、このゲート容量により前記書き込み配線の論理を記憶することを特徴とする半導体記憶装置。
4. 複数のメモリセルを含み、前記メモリセルは、前記書き込み電流により情報が記録される複数のメモリセルアレイをさらに具備し、
   前記書き込み配線は、前記複数のメモリセルアレイで共用されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記書き込み配線に接続され、かつ前記論理を転送するデコード回路をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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