JP5159116B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、メモリセルに抵抗性記憶素子を利用し、抵抗性記憶素子を流れる電流によって情報の書き込みを行う半導体記憶装置に係り、特にメモリセルの両端に接続されるビット線対が同一配線層で形成されたメモリセルの構造および配置構成に関する。
近年、ＰＲＡＭ（Phase change Random Access Memory)やＭＲＡＭ（Magnetoresistive Random Access Memory）などの記憶素子に抵抗性素子を利用した半導体メモリが注目され開発が行われている。前者は、抵抗性記憶素子に書き込み電流を流して素子の結晶構造を相変化させることで抵抗値が変化することを利用して情報を記憶する半導体メモリである。後者は、ＭＴＪ（Magnetic Tunnel Junction）と呼ばれる二枚の強磁性体の間に絶縁膜を挟み一方の強磁性層（固定層）の磁化方向を固定し且つ他方の強磁性層（記録層）の磁化方向を自由に反転可能とさせた構造の磁気抵抗素子を記憶素子に用い、記録層と固定層の相対的な磁化方向に応じて抵抗値が変化する所謂磁気抵抗効果を利用して情報を記憶する半導体メモリである。特に、ＭＲＡＭは、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭなどを置き換え可能なメモリデバイスとして期待され開発が進められている。
従来、ＭＲＡＭの書き込み方式としては、所謂電流誘導磁場書き込み方式が一般的であった（例えば非特許文献１参照）。これは、書き込み配線を流れる電流によって誘起された磁場により記録層の磁化方向を反転させる書き込み方式である。一方、本方式は、間接的な書き込み方式であるために書き込み電流が大きい、ＭＴＪ素子を微細化した際に記録層の磁化反転に必要な反転磁界が増大して書き込み電流が増大してしまう、などの問題点があった。
これを解決するものとして、偏極スピン電流注入による磁化反転を利用した、所謂スピン注入ＭＲＡＭが注目され開発が進められている（例えば特許文献１参照）。本方式では、スピン注入磁化反転に必要な電流量（反転閾値電流）は磁気抵抗素子を流れる電流密度で規定されるため、磁気抵抗素子の面積を縮小するに従って反転閾値電流は減少する。つまり、反転閾値電流もスケーリングされるため、大容量の半導体メモリを実現可能な技術として期待されている。
スピン注入ＭＲＡＭの書き込み動作は、磁気抵抗素子に反転閾値電流以上の書き込み電流を流すことで行われ、そのデータ極性は磁気抵抗素子を流れる書き込み電流の方向によって決定される。例えば一般的な１Ｔｒ＋１ＭＴＪ型のメモリセルでは、ＭＴＪ素子の一端が第１のビット線に接続され，ＭＴＪ素子の他端がトランジスタの一方のソース／ドレイン電極に接続され、トランジスタの他方のソース／ドレイン電極は第２のビット線に接続される、という接続構成をとる。ここで、従来は、セルの両端に繋がる第１及び第２のビット線は異なる配線層で形成されているため、ＤＲＡＭなどの他の半導体メモリと比べてビット線を形成する配線層が多く、プロセスコストが大きい、チップ作成に要する工期が長い、などの問題点があった。
2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.454-457, 2003 IEDM Proceedings, pp.995-997 米国特許第5,695,864号明細書
本発明は、メモリセル面積を増大することなく、ビット線を一層のみで形成できるメモリセル構造及びメモリセル構成をとることで、プロセスコストの低減とチップ作成工期の短縮が可能な半導体記憶装置を提供する。
本発明の第１の視点による半導体記憶装置は、同一の配線層で形成され、同一の方向に延在され、互いに隣り合う第１及び第２のビット線と、前記第１及び第２のビット線と交差し、互いに隣り合う第１及び第２のワード線と、第１のゲート電極と第１のソース／ドレイン拡散層と第２のソース／ドレイン拡散層とを有し、前記第１のゲート電極は前記第１のワード線に接続され、前記第１及び第２のソース／ドレイン拡散層は前記第１のワード線を挟んで前記第２のビット線下に配置され、前記第２のソース／ドレイン拡散層は前記第１及び第２のワード線間に配置されて前記第１のビット線に接続された第１のトランジスタと、前記第１のトランジスタと共有する前記第２のソース／ドレイン拡散層と第２のゲート電極と第３のソース／ドレイン拡散層とを有し、前記第２のゲート電極は前記第２のワード線に接続され、前記第２及び第３のソース／ドレイン拡散層は前記第２のワード線を挟んで前記第２のビット線下に配置された第２のトランジスタと、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第１のソース／ドレイン拡散層に接続された他端とを有する第１の抵抗性記憶素子と、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第３のソース／ドレイン拡散層に接続された他端とを有する第２の抵抗性記憶素子と、前記第１及び第２のビット線と交差し、互いに隣り合う第３及び第４のワード線と、第３のゲート電極と第４のソース／ドレイン拡散層と第５のソース／ドレイン拡散層とを有し、前記第３のゲート電極は前記第３のワード線に接続され、前記第４及び第５のソース／ドレイン拡散層は前記第３のワード線を挟んで前記第１のビット線下に配置され、前記第５のソース／ドレイン拡散層は前記第３及び第４のワード線間に配置されて前記第２のビット線に接続された第３のトランジスタと、前記第３のトランジスタと共有する前記第５のソース／ドレイン拡散層と第４のゲート電極と第６のソース／ドレイン拡散層とを有し、前記第４のゲート電極は前記第４のワード線に接続され、前記第５及び第６のソース／ドレイン拡散層は前記第４のワード線を挟んで前記第１のビット線下に配置された第４のトランジスタと、前記第４のソース／ドレイン拡散層の上方の前記第１のビット線下に配置され、前記第１のビット線に接続された一端と前記第４のソース／ドレイン拡散層に接続された他端とを有する第３の抵抗性記憶素子と、前記第６のソース／ドレイン拡散層の上方の前記第１のビット線下に配置され、前記第１のビット線に接続された一端と前記第６のソース／ドレイン拡散層に接続された他端とを有する第４の抵抗性記憶素子と、前記第１及び第２のワード線間の前記第１のビット線下に配置され、前記第１のビット線に接続されたコンタクトとを具備し、前記第２のソース／ドレイン拡散層は、前記第２のビット線下から前記第１のビット線下まで前記第１及び第２のワード線の延在方向に延長し、前記コンタクトに接続されており、前記第１乃至第３のソース／ドレイン拡散層を有する素子領域は、凸型の平面形状であり、前記第１乃至第４の抵抗性記憶素子のそれぞれは、磁化方向が固定された固定層と磁化方向が可変な記録層と前記固定層及び前記記録層の間に設けられた絶縁層とを有するトンネル磁気抵抗素子であり、前記第１乃至第４の抵抗性記憶素子のそれぞれの両端に電位差を印加して磁化反転閾値電流以上の書き込み電流を流すことで前記記録層の前記磁化方向を反転させ、前記書き込み電流の流れる向きに応じて前記固定層及び前記記録層の磁化方向を平行又は反平行にし、前記第１乃至第４の抵抗性記憶素子の抵抗値を変化させる。
本発明の第２の視点による半導体記憶装置は、同一の配線層で形成され、同一の方向に延在され、互いに隣り合う第１及び第２のビット線と、前記第１及び第２のビット線と交差し、互いに隣り合う第１及び第２のワード線と、第１のゲート電極と第１のソース／ドレイン拡散層と第２のソース／ドレイン拡散層とを有し、前記第１のゲート電極は前記第１のワード線に接続され、前記第１及び第２のソース／ドレイン拡散層は前記第１のワード線を挟んで前記第２のビット線下に配置され、前記第２のソース／ドレイン拡散層は前記第１及び第２のワード線間に配置されて前記第１のビット線に接続された第１のトランジスタと、前記第１のトランジスタと共有する前記第２のソース／ドレイン拡散層と第２のゲート電極と第３のソース／ドレイン拡散層とを有し、前記第２のゲート電極は前記第２のワード線に接続され、前記第２及び第３のソース／ドレイン拡散層は前記第２のワード線を挟んで前記第２のビット線下に配置された第２のトランジスタと、前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第１のソース／ドレイン拡散層に接続された他端とを有する第１の抵抗性記憶素子と、前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第３のソース／ドレイン拡散層に接続された他端とを有する第２の抵抗性記憶素子と、前記第１及び第２のビット線と同一の配線層で形成され、前記第１及び第２のビット線と同一の方向に延在され、前記第２のビット線と隣り合う第３のビット線と、前記第１乃至第３のビット線と交差し、互いに隣り合う第３及び第４のワード線と、第３のゲート電極と第４のソース／ドレイン拡散層と第５のソース／ドレイン拡散層とを有し、前記第３のゲート電極は前記第３のワード線に接続され、前記第４及び第５のソース／ドレイン拡散層は前記第３のワード線を挟んで前記第３のビット線下に配置され、前記第５のソース／ドレイン拡散層は前記第３及び第４のワード線間に配置されて前記第２のビット線に接続された第３のトランジスタと、前記第３のトランジスタと共有する前記第５のソース／ドレイン拡散層と第４のゲート電極と第６のソース／ドレイン拡散層とを有し、前記第４のゲート電極は前記第４のワード線に接続され、前記第５及び第６のソース／ドレイン拡散層は前記第４のワード線を挟んで前記第３のビット線下に配置された第４のトランジスタと、前記第４のソース／ドレイン拡散層の上方の前記第３のビット線下に配置され、前記第３のビット線に接続された一端と前記第４のソース／ドレイン拡散層に接続された他端とを有する第３の抵抗性記憶素子と、前記第６のソース／ドレイン拡散層の上方の前記第３のビット線下に配置され、前記第３のビット線に接続された一端と前記第６のソース／ドレイン拡散層に接続された他端とを有する第４の抵抗性記憶素子とを具備し、前記第１乃至第４の抵抗性記憶素子のそれぞれは、磁化方向が固定された固定層と磁化方向が可変な記録層と前記固定層及び前記記録層の間に設けられた絶縁層とを有するトンネル磁気抵抗素子であり、前記第１乃至第４の抵抗性記憶素子のそれぞれの両端に電位差を印加して磁化反転閾値電流以上の書き込み電流を流すことで前記記録層の前記磁化方向を反転させ、前記書き込み電流の流れる向きに応じて前記固定層及び前記記録層の磁化方向を平行又は反平行にし、前記第１乃至第４の抵抗性記憶素子の抵抗値を変化させる。
本発明によれば、メモリセル面積を増大することなく、プロセスコストの低減とチップ作成工期の短縮が可能な半導体記憶装置を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
尚、以下の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリを例にあげ、抵抗性記憶素子としてＭＴＪ素子（磁気抵抗効果素子）を用いる。
［１］回路構成
［１−１］１セル群の構成
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリの１セル群の等価回路図を示す。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリの１セル群の回路構成について説明する。
図１に示すように、メモリセルＭＣは、１つのトランジスタと１つのＭＴＪ素子とからなる、いわゆる１Ｔｒ＋１ＭＴＪ型で構成されている。そして、隣り合う２つのメモリセルＭＣで１つのセル群Ｇ１が構成されている。
セル群Ｇ１の具体的な回路構成は、次の通りである。第１のＭＴＪ素子ＭＴＪ１の一端は第１のトランジスタＴｒ１の電流経路の一端に接続され、第１のＭＴＪ素子ＭＴＪ１の他端は第２のビット線ＢＬ２に接続されている。第１のトランジスタＴｒ１の電流経路の他端はノードｎ１に接続され、第１のトランジスタＴｒ１のゲートは第１のワード線ＷＬ１に繋がる。第２のＭＴＪ素子ＭＴＪ２の一端は第２のトランジスタＴｒ２の電流経路の一端に接続され、第２のＭＴＪ素子ＭＴＪ２の他端は第２のビット線ＢＬ２に接続されている。第２のトランジスタＴｒ２の電流経路の他端はノードｎ１に接続され、第２のトランジスタＴｒ１のゲートは第２のワード線ＷＬ２に繋がる。そして、第１及び第２のトランジスタＴｒ１、Ｔｒ２が繋がるノードｎ１は第１のビット線ＢＬ１に接続されている。
［１−２］タイプＡのメモリセルアレイ
図２は、本発明の一実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイの等価回路図を示す。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイの回路構成について説明する。尚、本図のセル群Ｇ１は、図１のセル群Ｇ１と同様であるため回路構成の説明は省略する。
図２に示すように、タイプＡのメモリセルアレイは、Ｘ方向に隣り合うセル群が鏡像関係を成し、Ｙ方向に隣り合うセル群が並進関係を成している。ここで、鏡像関係とは、隣り合うセル群がビット線ＢＬの延在方向（Ｘ方向）に対して線対称な関係や、隣り合うセル群がＹ方向に反転した関係であることを意味する。並進関係とは、並進対称である関係を意味する。
セル群Ｇ１とＸ方向において隣り合うセル群Ｇ２は、次のような回路構成となる。第３のＭＴＪ素子ＭＴＪ３の一端は第３のトランジスタＴｒ３の電流経路の一端に接続され、第３のＭＴＪ素子ＭＴＪ３の他端は第１のビット線ＢＬ１に接続されている。第３のトランジスタＴｒ３の電流経路の他端はノードｎ２に接続され、第３のトランジスタＴｒ３のゲートは第３のワード線ＷＬ３に繋がる。第４のＭＴＪ素子ＭＴＪ４の一端は第４のトランジスタＴｒ４の電流経路の一端に接続され、第４のＭＴＪ素子ＭＴＪ４の他端は第１のビット線ＢＬ１に接続されている。第４のトランジスタＴｒ４の電流経路の他端はノードｎ２に接続され、第４のトランジスタＴｒ４のゲートは第４のワード線ＷＬ４に繋がる。そして、第３及び第４のトランジスタＴｒ３、Ｔｒ４が繋がるノードｎ２は第２のビット線ＢＬ２に接続されている。
従って、Ｘ方向に隣り合うセル群Ｇ１、Ｇ２は、互いに同じビット線対ＢＬ１、ＢＬ２に接続されるが、このビット線対ＢＬ１、ＢＬ２との接続関係が互いに逆になっている。すなわち、セル群Ｇ１では、共有ノードｎ１が第１のビット線ＢＬ１に接続されるのに対し、セル群Ｇ２では、共有ノードｎ２が第２のビット線ＢＬ２に接続される。このように、Ｘ方向に隣り合うセル群Ｇ１、Ｇ２は、鏡像関係を成している。
尚、セル群Ｇ２に隣り合うセル群Ｇ３は、セル群Ｇ２と鏡像関係を成し、セル群Ｇ１と同様の構成となっている。さらに、セル群Ｇ３に隣り合うセル群Ｇ４は、セル群Ｇ３と鏡像関係を成し、セル群Ｇ２と同様の構成となっている。従って、メモリセルアレイのＸ方向においては、セル群Ｇ１と同様の構成のセル群とセル群Ｇ２と同様の構成のセル群とが交互に配置された構成となる。
セル群Ｇ１とＹ方向において隣り合うセル群Ｇ５は、次のような回路構成となる。第９のＭＴＪ素子ＭＴＪ９の一端は第９のトランジスタＴｒ９の電流経路の一端に接続され、第９のＭＴＪ素子ＭＴＪ９の他端は第４のビット線ＢＬ４に接続されている。第９のトランジスタＴｒ９の電流経路の他端はノードｎ５に接続され、第９のトランジスタＴｒ９のゲートは第１のワード線ＷＬ１に繋がる。第１０のＭＴＪ素子ＭＴＪ１０の一端は第１０のトランジスタＴｒ１０の電流経路の一端に接続され、第１０のＭＴＪ素子ＭＴＪ１０の他端は第４のビット線ＢＬ４に接続されている。第１０のトランジスタＴｒ１０の電流経路の他端はノードｎ５に接続され、第１０のトランジスタＴｒ１０のゲートは第２のワード線ＷＬ２に繋がる。そして、第９及び第１０のトランジスタＴｒ９、Ｔｒ１０が繋がるノードｎ５は第３のビット線ＢＬ３に接続されている。
従って、Ｙ方向に隣り合うセル群Ｇ１、Ｇ５は、同じワード線ＷＬ１、ＷＬ２を共有し、ビット線対ＢＬ１、ＢＬ２間のセル群Ｇ１とビット線対ＢＬ３、ＢＬ４間のセル群Ｇ５とが同一方向に配置されている。このため、メモリセルアレイのＹ方向において、共有ノードｎ１が接続されたビット線ＢＬ１、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２が接続されたビット線ＢＬ２、共有ノードｎ５が接続されたビット線ＢＬ３、ＭＴＪ素子ＭＴＪ９、ＭＴＪ１０が接続されたビット線ＢＬ４が順に配置されている。つまり、メモリセルアレイのＹ方向においては、共有ノードが接続されたビット線とＭＴＪ素子が接続されたビット線とが交互に配置された構成となる。このように、Ｙ方向に隣り合うセル群Ｇ１、Ｇ５は、並進関係を成している。
［１−３］タイプＢのメモリセルアレイ
図３は、本発明の一実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイの等価回路図を示す。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイの回路構成について説明する。尚、本図のセル群Ｇ１は、図１のセル群Ｇ１と同様であるため回路構成の説明は省略する。
図３に示すように、タイプＢのメモリセルアレイは、Ｘ方向に隣り合うセル群、Ｙ方向に隣り合うセル群、斜め方向に隣り合うセル群のいずれもが並進関係を成している。
セル群Ｇ１とＸ方向において隣り合うセル群Ｇ３は、次のような回路構成となる。第５のＭＴＪ素子ＭＴＪ５の一端は第５のトランジスタＴｒ５の電流経路の一端に接続され、第５のＭＴＪ素子ＭＴＪ５の他端は第２のビット線ＢＬ２に接続されている。第５のトランジスタＴｒ５の電流経路の他端はノードｎ３に接続され、第５のトランジスタＴｒ５のゲートは第５のワード線ＷＬ５に繋がる。第６のＭＴＪ素子ＭＴＪ６の一端は第６のトランジスタＴｒ６の電流経路の一端に接続され、第６のＭＴＪ素子ＭＴＪ６の他端は第２のビット線ＢＬ２に接続されている。第６のトランジスタＴｒ６の電流経路の他端はノードｎ３に接続され、第６のトランジスタＴｒ６のゲートは第６のワード線ＷＬ６に繋がる。そして、第５及び第６のトランジスタＴｒ５、Ｔｒ６が繋がるノードｎ３は第１のビット線ＢＬ１に接続されている。
従って、Ｘ方向に隣り合うセル群Ｇ１、Ｇ３は、互いに同じビット線対ＢＬ１、ＢＬ２に接続されるが、このビット線対ＢＬ１、ＢＬ２との接続関係が同じになっている。すなわち、セル群Ｇ１における共有ノードｎ１及びセル群Ｇ３における共有ノードｎ３はともに第１のビット線ＢＬ１に接続されている。このように、Ｘ方向に隣り合うセル群Ｇ１、Ｇ３は、並進関係を成している。
セル群Ｇ１とＹ方向において隣り合うセル群Ｇ５は、次のような回路構成となる。第９のＭＴＪ素子ＭＴＪ９の一端は第９のトランジスタＴｒ９の電流経路の一端に接続され、第９のＭＴＪ素子ＭＴＪ９の他端は第４のビット線ＢＬ４に接続されている。第９のトランジスタＴｒ９の電流経路の他端はノードｎ５に接続され、第９のトランジスタＴｒ９のゲートは第１のワード線ＷＬ１に繋がる。第１０のＭＴＪ素子ＭＴＪ１０の一端は第１０のトランジスタＴｒ１０の電流経路の一端に接続され、第１０のＭＴＪ素子ＭＴＪ１０の他端は第４のビット線ＢＬ４に接続されている。第１０のトランジスタＴｒ１０の電流経路の他端はノードｎ５に接続され、第１０のトランジスタＴｒ１０のゲートは第２のワード線ＷＬ２に繋がる。そして、第９及び第１０のトランジスタＴｒ９、Ｔｒ１０が繋がるノードｎ５は第３のビット線ＢＬ３に接続されている。
従って、Ｙ方向に隣り合うセル群Ｇ１、Ｇ５は、同じワード線ＷＬ１、ＷＬ２を共有し、ビット線対ＢＬ１、ＢＬ２間のセル群Ｇ１とビット線対ＢＬ３、ＢＬ４間のセル群Ｇ５とが同一方向に配置されている。このため、メモリセルアレイのＹ方向において、共有ノードｎ１が接続されたビット線ＢＬ１、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２が接続されたビット線ＢＬ２、共有ノードｎ５が接続されたビット線ＢＬ３、ＭＴＪ素子ＭＴＪ９、ＭＴＪ１０が接続されたビット線ＢＬ４が順に配置されている。このように、Ｙ方向に隣り合うセル群Ｇ１、Ｇ５は、並進関係を成している。
セル群Ｇ１と斜め方向において隣り合うセル群Ｇ２は、次のような回路構成となる。第３のＭＴＪ素子ＭＴＪ３の一端は第３のトランジスタＴｒ３の電流経路の一端に接続され、第３のＭＴＪ素子ＭＴＪ３の他端は第３のビット線ＢＬ３に接続されている。第３のトランジスタＴｒ３の電流経路の他端はノードｎ２に接続され、第３のトランジスタＴｒ３のゲートは第３のワード線ＷＬ３に繋がる。第４のＭＴＪ素子ＭＴＪ４の一端は第４のトランジスタＴｒ４の電流経路の一端に接続され、第４のＭＴＪ素子ＭＴＪ４の他端は第３のビット線ＢＬ３に接続されている。第４のトランジスタＴｒ４の電流経路の他端はノードｎ２に接続され、第４のトランジスタＴｒ４のゲートは第４のワード線ＷＬ４に繋がる。そして、第３及び第４のトランジスタＴｒ３、Ｔｒ４が繋がるノードｎ２は第２のビット線ＢＬ２に接続されている。
従って、斜め方向に隣り合うセル群Ｇ１、Ｇ２は、ビット線対ＢＬ１、ＢＬ２間のセル群Ｇ１とビット線対ＢＬ２、ＢＬ３間のセル群Ｇ２とが同一方向に配置されている。ここで、セル群Ｇ１、Ｇ２はビット線ＢＬ２を互いに共有し、このビット線ＢＬ２にはセル群Ｇ１のＭＴＪ素子ＭＴＪ１、ＭＴＪ２及びセル群Ｇ２の共有ノードｎ２が接続されている。このように、斜め方向に隣り合うセル群Ｇ１、Ｇ２は、並進関係を成している。
尚、斜め方向に隣り合うセル群Ｇ１、Ｇ２やセル群Ｇ２、Ｇ３では、ワード線は互いに共有しない。このため、セル群Ｇ２で用いるワード線ＷＬ３、ＷＬ４は、セル群Ｇ１、Ｇ３間を通過しているだけであって、セル群Ｇ１、Ｇ３のいずれにも繋がらない。
［２］第１の実施形態
第１の実施形態は、トランジスタの共有ノードとなるソース／ドレイン拡散層を隣接するビット線まで引き出して接続する例である。
［２−１］レイアウト
図４は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイのレイアウト図を示す。図５は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイのレイアウト図を示す。以下に、本発明の第１の実施形態に係るメモリセルアレイのレイアウトについて、セル群Ｇ１を例に挙げて説明する。
図４及び図５に示すように、互いに隣り合う第１及び第２のビット線ＢＬ１、ＢＬ２は、同一の配線層で形成され、同一の方向（ここではＸ方向）に延在されている。互いに隣り合う第１及び第２のワード線ＷＬ１、ＷＬ２は、同一の配線層で形成され、第１及び第２のビット線ＢＬ１、ＢＬ２と交差する方向（ここではＹ方向）に延在されている。
第２のビット線ＢＬ２下には、第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２が配置されている。第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２間には、第１及び第２のワード線ＷＬ１、ＷＬ２が存在する。第１及び第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２下には、下部電極層１４−１、１４−２が配置されている。
第２のビット線ＢＬ２下には、第１のトランジスタＴｒ１が配置されている。この第１のトランジスタＴｒ１は、第１のゲート電極と第１のソース／ドレイン拡散層Ｓ／Ｄ１と第２のソース／ドレイン拡散層Ｓ／Ｄ２とを有する。第１のゲート電極は、第１のワード線ＷＬ１からなる。第１及び第２のソース／ドレイン拡散層Ｓ／Ｄ１、Ｓ／Ｄ２は、第１のワード線ＷＬ１を挟んで第２のビット線ＢＬ２下に形成されている。
第２のビット線ＢＬ２下には、第２のトランジスタＴｒ２が配置されている。この第２のトランジスタＴｒ２は、第２のゲート電極と第２のソース／ドレイン拡散層Ｓ／Ｄ２と第３のソース／ドレイン拡散層Ｓ／Ｄ３とを有する。第２のゲート電極は、第２のワード線ＷＬ２からなる。第２及び第３のソース／ドレイン拡散層Ｓ／Ｄ２、Ｓ／Ｄ３は、第２のワード線ＷＬ３を挟んで第２のビット線ＢＬ２下に形成されている。
第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第１及び第２のワード線ＷＬ１、ＷＬ２間に配置され、第１及び第２のトランジスタＴｒ１、Ｔｒ２で共有している。そして、第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで第１及び第２のワード線ＷＬ１、ＷＬ２の延在方向（ここではＹ方向）に延長している。
このため、第１乃至第３のソース／ドレイン拡散層Ｓ／Ｄ１、Ｓ／Ｄ２、Ｓ／Ｄ３からなる素子領域は、斜線で図示するように、凸型の平面形状を有している。凸型の素子領域は、ビット線ＢＬと平行な第１の部分とワード線ＷＬと平行な第２の部分とを有する。第１の部分は、第２のビット線ＢＬ２下に位置する。第２の部分は、第１及び第２のワード線ＷＬ１、ＷＬ２間に位置する。
第１のソース／ドレイン拡散層Ｓ／Ｄ１上には、コンタクトＣ１が配置されている。このコンタクトＣ１により、第１のＭＴＪ素子ＭＴＪ１と第１のソース／ドレイン拡散層Ｓ／Ｄ１とが接続されている。
第３のソース／ドレイン拡散層Ｓ／Ｄ３上には、コンタクトＣ２が配置されている。このコンタクトＣ２により、第２のＭＴＪ素子ＭＴＪ２と第３のソース／ドレイン拡散層Ｓ／Ｄ３とが接続されている。
第１及び第２のワード線ＷＬ１、ＷＬ２間の第１のビット線ＢＬ１下には、コンタクトＣ３が配置されている。このコンタクトＣ３により、第１のビット線ＢＬ１と第２のソース／ドレイン拡散層Ｓ／Ｄ２とが接続されている。
図４は、タイプＡのメモリセルアレイのレイアウトであり、セル群Ｇ２は次のようなレイアウトとなる。
互いに隣り合う第３及び第４のワード線ＷＬ３、ＷＬ４は、第１及び第２のワード線ＷＬ１、ＷＬ２と同一の配線層で形成され、第１及び第２のビット線ＢＬ１、ＢＬ２と交差する方向（ここではＹ方向）に延在されている。
第１のビット線ＢＬ１下には、第３及び第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４が配置されている。第３及び第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４間には、第３及び第４のワード線ＷＬ３、ＷＬ４が存在する。第３及び第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４下には、下部電極層１４−３、１４−４が配置されている。
第１のビット線ＢＬ１下には、第３のトランジスタＴｒ３が配置されている。この第３のトランジスタＴｒ３は、第３のゲート電極と第４のソース／ドレイン拡散層Ｓ／Ｄ４と第５のソース／ドレイン拡散層Ｓ／Ｄ５とを有する。第３のゲート電極は、第３のワード線ＷＬ３からなる。第４及び第５のソース／ドレイン拡散層Ｓ／Ｄ４、Ｓ／Ｄ５は、第３のワード線ＷＬ３を挟んで第１のビット線ＢＬ１下に形成されている。
第１のビット線ＢＬ１下には、第４のトランジスタＴｒ４が配置されている。この第４のトランジスタＴｒ４は、第４のゲート電極と第５のソース／ドレイン拡散層Ｓ／Ｄ５と第６のソース／ドレイン拡散層Ｓ／Ｄ６とを有する。第４のゲート電極は、第４のワード線ＷＬ４からなる。第５及び第６のソース／ドレイン拡散層Ｓ／Ｄ５、Ｓ／Ｄ６は、第４のワード線ＷＬ４を挟んで第１のビット線ＢＬ１下に形成されている。
第５のソース／ドレイン拡散層Ｓ／Ｄ５は、第３及び第４のワード線ＷＬ３、ＷＬ４間に配置され、第３及び第４のトランジスタＴｒ３、Ｔｒ４で共有している。そして、第５のソース／ドレイン拡散層Ｓ／Ｄ５は、第１のビット線ＢＬ１下から第２のビット線ＢＬ２下まで第３及び第４のワード線ＷＬ３、ＷＬ４の延在方向（ここではＹ方向）に延長している。このため、第４乃至第６のソース／ドレイン拡散層Ｓ／Ｄ４、Ｓ／Ｄ５、Ｓ／Ｄ６からなる素子領域は、斜線で図示するように、凸型の平面形状を有している。
第４のソース／ドレイン拡散層Ｓ／Ｄ４上には、コンタクトＣ４が配置されている。このコンタクトＣ４により、第３のＭＴＪ素子ＭＴＪ３と第４のソース／ドレイン拡散層Ｓ／Ｄ４とが接続されている。
第６のソース／ドレイン拡散層Ｓ／Ｄ６上には、コンタクトＣ５が配置されている。このコンタクトＣ５により、第４のＭＴＪ素子ＭＴＪ４と第６のソース／ドレイン拡散層Ｓ／Ｄ６とが接続されている。
第３及び第４のワード線ＷＬ３、ＷＬ４間の第２のビット線ＢＬ２下には、コンタクトＣ６が配置されている。このコンタクトＣ６により、第２のビット線ＢＬ２と第５のソース／ドレイン拡散層Ｓ／Ｄ５とが接続されている。
ここで、第２のワード線ＷＬ２と第３のワード線ＷＬ３とは隣り合う。第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３、第３及び第４のソース／ドレイン拡散層Ｓ／Ｄ３、Ｓ／Ｄ４は、第２及び第３のワード線ＷＬ２、ＷＬ３間に位置されている。
尚、セル群Ｇ２のコンタクトＣ６は、セル群Ｇ１のＭＴＪ素子ＭＴＪ２とセル群Ｇ３のＭＴＪ素子ＭＴＪ５との間に配置されている。
図５は、タイプＢのメモリセルアレイのレイアウトであり、セル群Ｇ２は次のようなレイアウトとなる。
第２のビット線ＢＬ２に隣り合う第３のビット線ＢＬ３は、第１及び第２のビット線ＢＬ１、ＢＬ２と同一の配線層で形成され、第１及び第２のビット線ＢＬ１、ＢＬ２と同一の方向（ここではＸ方向）に延在されている。互いに隣り合う第３及び第４のワード線ＷＬ３、ＷＬ４は、第１及び第２のワード線ＷＬ１、ＷＬ２と同一の配線層で形成され、第１及び第２のビット線ＢＬ１、ＢＬ２と交差する方向（ここではＹ方向）に延在されている。
第３のビット線ＢＬ３下には、第３及び第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４が配置されている。第３及び第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４間には、第３及び第４のワード線ＷＬ３、ＷＬ４が存在する。第３及び第４のＭＴＪ素子ＭＴＪ３、ＭＴＪ４下には、下部電極層１４−３、１４−４が配置されている。
第３のビット線ＢＬ３下には、第３のトランジスタＴｒ３が配置されている。この第３のトランジスタＴｒ３は、第３のゲート電極と第４のソース／ドレイン拡散層Ｓ／Ｄ４と第５のソース／ドレイン拡散層Ｓ／Ｄ５とを有する。第３のゲート電極は、第３のワード線ＷＬ３からなる。第４及び第５のソース／ドレイン拡散層Ｓ／Ｄ４、Ｓ／Ｄ５は、第３のワード線ＷＬ３を挟んで第３のビット線ＢＬ３下に形成されている。
第３のビット線ＢＬ３下には、第４のトランジスタＴｒ４が配置されている。この第４のトランジスタＴｒ４は、第４のゲート電極と第５のソース／ドレイン拡散層Ｓ／Ｄ５と第６のソース／ドレイン拡散層Ｓ／Ｄ６とを有する。第４のゲート電極は、第４のワード線ＷＬ４からなる。第５及び第６のソース／ドレイン拡散層Ｓ／Ｄ５、Ｓ／Ｄ６は、第４のワード線ＷＬ４を挟んで第３のビット線ＢＬ３下に形成されている。
第５のソース／ドレイン拡散層Ｓ／Ｄ５は、第３及び第４のワード線ＷＬ３、ＷＬ４間に配置され、第３及び第４のトランジスタＴｒ３、Ｔｒ４で共有している。そして、第５のソース／ドレイン拡散層Ｓ／Ｄ５は、第３のビット線ＢＬ３下から第２のビット線ＢＬ２下まで第３及び第４のワード線ＷＬ３、ＷＬ４の延在方向（ここではＹ方向）に延長している。このため、第４乃至第６のソース／ドレイン拡散層Ｓ／Ｄ４、Ｓ／Ｄ５、Ｓ／Ｄ６からなる素子領域は、斜線で図示するように、凸型の平面形状を有している。
第４のソース／ドレイン拡散層Ｓ／Ｄ４上には、コンタクトＣ４が配置されている。このコンタクトＣ４により、第３のＭＴＪ素子ＭＴＪ３と第４のソース／ドレイン拡散層Ｓ／Ｄ４とが接続されている。
第６のソース／ドレイン拡散層Ｓ／Ｄ６上には、コンタクトＣ５が配置されている。このコンタクトＣ５により、第４のＭＴＪ素子ＭＴＪ４と第６のソース／ドレイン拡散層Ｓ／Ｄ６とが接続されている。
第３及び第４のワード線ＷＬ３、ＷＬ４間の第２のビット線ＢＬ２下には、コンタクトＣ６が配置されている。このコンタクトＣ６により、第２のビット線ＢＬ２と第５のソース／ドレイン拡散層Ｓ／Ｄ５とが接続されている。
ここで、第２のワード線ＷＬ２と第３のワード線ＷＬ３とは隣り合う。第２及び第３のＭＴＪ素子ＭＴＪ２、ＭＴＪ３、第３及び第４のソース／ドレイン拡散層Ｓ／Ｄ３、Ｓ／Ｄ４は、第２及び第３のワード線ＷＬ２、ＷＬ３間に位置されている。
［２−２］断面構造例１
図６（ａ）は、図４及び図５のＡ−Ａ線に沿った断面構造例１の断面図を示す。図６（ｂ）は、図４及び図５のＢ−Ｂ線に沿った断面構造例１の断面図を示す。以下に、断面構造例１について、セル群Ｇ１を例に挙げて説明する。
図６（ａ）に示すように、半導体基板１１内にはＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層１２が形成されている。従って、凸型の平面形状を有する素子領域１３の周囲は、素子分離絶縁層１２で埋め込まれている。
半導体基板１１上には、第１及び第２のトランジスタＴｒ１、Ｔｒ２のゲート電極を構成する第１及び第２のワード線ＷＬ１、ＷＬ２が同一配線層で形成されている。第１のワード線ＷＬ１はコンタクトＣ１とコンタクトＣ２との間に位置し、第２のワード線ＷＬ２はコンタクトＣ２とコンタクトＣ３との間に位置する。
尚、コンタクトＣｎ（ｎ＝１、２、３、…）は、ワード線ＷＬｎ（ｎ＝１、２、３、…）と電気的に絶縁されている。
図６（ｂ）に示すように、第１及び第２のビット線ＢＬ１、ＢＬ２は、同一配線層で形成されている。第１及び第２のトランジスタＴｒ１、Ｔｒ２で共有する第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで延長している。そして、第１のビット線ＢＬ１下に位置するコンタクトＣ３によって、第２のソース／ドレイン拡散層Ｓ／Ｄ２と第１のビット線ＢＬ１とが接続されている。
［２−３］断面構造例２
図７（ａ）及び図８（ａ）は、図４及び図５のＡ−Ａ線に沿った断面構造例２の断面図を示す。図７（ｂ）及び図８（ｂ）は、図４及び図５のＢ−Ｂ線に沿った断面構造例２の断面図を示す。以下に、断面構造例２について、セル群Ｇ１を例に挙げて説明する。
図７（ａ）及び（ｂ）に示すように、断面構造例２において、断面構造例１と異なる点は、コンタクトＣ３の構成である。すなわち、コンタクトＣ３が、上部コンタクト部Ｃ３ａと下部コンタクト部Ｃ３ｂとからなる２層構造となっている。ここで、下部コンタクト部Ｃ３ｂは、コンタクトＣ１、Ｃ３と同一の高さを有する。
尚、図８（ａ）及び（ｂ）に示すように、上部コンタクト部Ｃ３ａと下部コンタクト部Ｃ３ｂとの間にＭＴＪ素子の下部電極層１４−３を設けてもよい。
［３］第２の実施形態
第２の実施形態は、ＭＴＪ素子下の下部電極層を隣接するビット線間で延在させ、この下部電極層を用いてトランジスタの共有ノードと隣接ビット線とを接続する例である。
図９は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイのレイアウト図を示す。図１０は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイのレイアウト図を示す。図１１（ａ）は、図９及び図１０のＡ−Ａ線に沿った断面図を示す。図１１（ｂ）は、図９及び図１０のＢ−Ｂ線に沿った断面図を示す。以下に、本発明の第２の実施形態に係るメモリセルアレイのレイアウト及び断面構造について、セル群Ｇ１を例に挙げて説明する。
図９、図１０、図１１（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、第１及び第２のトランジスタＴｒ１、Ｔｒ２で共有する第２のソース／ドレイン拡散層Ｓ／Ｄ２と第１のビット線ＢＬ１との接続方法である。すなわち、第２のソース／ドレイン拡散層Ｓ／Ｄ２と第１のビット線ＢＬ１とを接続するにあたり、第１の実施形態では第２のソース／ドレイン拡散層Ｓ／Ｄ２を第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで引き出したのに対し、第２の実施形態では下部電極層１４−３を第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで延在させる。
第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第１及び第２のワード線ＷＬ１、ＷＬ２間の第２のビット線ＢＬ２下にのみ存在する。このため、第１乃至第３のソース／ドレイン拡散層Ｓ／Ｄ１、Ｓ／Ｄ２、Ｓ／Ｄ３からなる素子領域は、斜線で図示するように、長方形型の平面形状を有している。
第１及び第２のワード線ＷＬ１、ＷＬ２間には、下部電極層１４−１、１４−２と同一配線層の下部電極層１４−３が形成されている。この下部電極層１４−３を引き出し配線として使用する。下部電極層１４−３は、第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで第１及び第２のワード線ＷＬ１、ＷＬ２の延在方向（ここではＹ方向）に延長されている。
第１及び第２のワード線ＷＬ１、ＷＬ２間の第２のビット線ＢＬ２下には、コンタクトＣ３−１が配置されている。このコンタクトＣ３−１により、下部電極層１４−３と第２のソース／ドレイン拡散層Ｓ／Ｄ２とが接続されている。
第１及び第２のワード線ＷＬ１、ＷＬ２間の第１のビット線ＢＬ１下には、コンタクトＣ３−２が配置されている。このコンタクトＣ３−２により、下部電極層１４−３と第１のビット線ＢＬ１とが接続されている。
［４］第３の実施形態
第３の実施形態は、トランジスタの共有ノードを配線層に接続し、この配線層を半導体基板上に這うように引き出して隣接するビット線に接続する例である。
図１２は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイのレイアウト図を示す。図１３は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイのレイアウト図を示す。図１４（ａ）及び図１５（ａ）は、図１２及び図１３のＡ−Ａ線に沿った断面図を示す。図１４（ｂ）及び図１５（ｂ）は、図１２及び図１３のＢ−Ｂ線に沿った断面図を示す。以下に、本発明の第３の実施形態に係るメモリセルアレイのレイアウト及び断面構造について、セル群Ｇ１を例に挙げて説明する。
図１２、図１３、図１４（ａ）及び（ｂ）に示すように、第３の実施形態において、第１の実施形態と異なる点は、第１及び第２のトランジスタＴｒ１、Ｔｒ２で共有する第２のソース／ドレイン拡散層Ｓ／Ｄ２と第１のビット線ＢＬ１との接続方法である。すなわち、第２のソース／ドレイン拡散層Ｓ／Ｄ２と第１のビット線ＢＬ１とを接続するにあたり、第１の実施形態では第２のソース／ドレイン拡散層Ｓ／Ｄ２を第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで引き出したのに対し、第３の実施形態では半導体基板上を這う配線層１５−１を第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで延在させる。
従って、第２のソース／ドレイン拡散層Ｓ／Ｄ２は、第１及び第２のワード線ＷＬ１、ＷＬ２間の第２のビット線ＢＬ２下にのみ存在する。このため、第１乃至第３のソース／ドレイン拡散層Ｓ／Ｄ１、Ｓ／Ｄ２、Ｓ／Ｄ３からなる素子領域は、斜線で図示するように、長方形型の平面形状を有している。
第１及び第２のワード線ＷＬ１、ＷＬ２間には、例えばポリシリコン等からなる配線層１５−１が形成されている。この配線層１５−１は、第２のビット線ＢＬ２下から第１のビット線ＢＬ１下まで第１及び第２のワード線ＷＬ１、ＷＬ２の延在方向（ここではＹ方向）に延長されている。ここで、配線層１５−１は、半導体基板１１上及びこの半導体基板１１上に形成された素子分離絶縁層１２上を這っており、第２のソース／ドレイン拡散層Ｓ／Ｄ２及び素子分離絶縁層１２に接している。
第１及び第２のワード線ＷＬ１、ＷＬ２間の第１のビット線ＢＬ１下には、コンタクトＣ３が配置されている。このコンタクトＣ３により、配線層１５−１と第１のビット線ＢＬ１とが接続されている。
尚、図１５（ａ）及び（ｂ）に示すように、コンタクトＣ３と配線層１５−１との間にＭＴＪ素子の下部電極層１４−３を設けてもよい。
［５］第４の実施形態
上記各実施形態では、セルの両端につながるビット線対を同一配線層で形成するため、配線層が少なくなっている。そこで、第４の実施形態では、ワード線の裏打ち（ｓｈｕｎｔ）配線を設けている。このワード線の裏打ち配線層Ｌは、各実施形態に適用することが可能である。
図１６は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの断面図を示す。以下に、本発明の第４の実施形態に係るメモリセルアレイの断面構造について、セル群Ｇ１を例に挙げて説明する。
図１６に示すように、第４の実施形態において、第１の実施形態と異なる点は、ビット線ＢＬ１、ＢＬ２の下方に配線層Ｌ１、Ｌ２が設けられている点である。
配線層Ｌ１はビット線ＢＬ１、ＢＬ２とワード線ＷＬ１との間に配置され、配線層Ｌ２はビット線ＢＬ１、ＢＬ２とワード線ＷＬ２との間に配置されている。配線層Ｌ１、Ｌ２は、ワード線ＷＬ１、ＷＬ２と同一方向（ここではＹ方向）に延在している。配線層Ｌ１、Ｌ２は、メモリセルアレイの所定領域（例えばメモリセルアレイの区切り等）においてワード線ＷＬ１、ＷＬ２に接続される。これにより、ワード線の配線抵抗を低減でき、ワード線の高速動作を実現できる。
［６］ＭＴＪ素子
上述するＭＴＪ素子は、磁化方向が固定された固定層（ピン層）と磁化方向が可変な記録層（フリー層）と固定層及び記録層間に設けられた非磁性層（例えば絶縁層）とを含んで構成されている。
ＭＴＪ素子は、非磁性層を１層有するシングルジャンクション構造でもよいし、非磁性層を２層有するダブルジャンクション構造でもよい。このダブルジャンクション構造のＭＴＪ素子は、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層と、第２の固定層及び記録層間に設けられた第２の非磁性層とを有する。
ＭＴＪ素子の平面形状は、図示する正方形に限定されない。例えば、ＭＴＪ素子の平面形状は、長方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等種々変更可能である。
ＭＴＪ素子における固定層及び記録層の磁化方向は、膜面に対して垂直方向に向く垂直磁化型でもよいし、膜面に対して平行方向に向く平行磁化型でもよい。
［７］書き込み／読み出し方法
書き込み方法は、特許文献１にあるような、スピン注入磁化反転技術を採用する。スピン注入による磁化反転は、固定層の磁気モーメントによってスピン偏極された電子（スピン偏極電子）を記録層に注入し、そのスピン偏極電子と記録層内の電子との交換相互作用によるスピン角運動量の移動によって記録層を磁化反転させることで行われる。
すなわち、書き込み電流を固定層から記録層へ流す（スピン偏極電子を記録層から固定層へ流す）ことで、記録層の磁化方向と固定層の磁化方向が反平行となり、“１”データが書き込まれる。一方、書き込み電流を記録層から固定層へ流す（スピン偏極電子を固定層から記録層へ流す）ことで、記録層の磁化方向と固定層の磁化方向が平行となり、“０”データが書き込まれる。
このように、ＭＴＪ素子の両端に電位差を印加して磁化反転閾値電流以上の書き込み電流を流すことで記録層の磁化方向を反転させ、書き込み電流の流れる向きに応じて固定層及び記録層の磁化方向を平行又は反平行にし、ＭＴＪ素子の抵抗値を変化させることで“１”、“０”データの書き込みが行われる。
読み出し方法は、トンネル磁気抵抗効果（Tunneling Magneto Resistive Effect）を利用する。トンネル磁気抵抗効果とは、ＭＴＪ素子の固定層及び記録層の磁化の方向が平行になった場合と反平行になった場合とでトンネル電流の大きさが変わることをいう。磁化の方向が平行になった場合はトンネル電流が大きくなるためにＭＴＪ素子の抵抗値は低くなり、磁化の方向が反平行になった場合はトンネル電流が小さくなるためにＭＴＪ素子の抵抗値は高くなる。そこで、磁気ランダムアクセスメモリでは、このＭＴＪ素子の抵抗値が低い場合を例えば“０”データ、抵抗値が高い場合を例えば“１”データと規定する。そして、ＭＴＪ素子に読み出し電流を流すことで、ＭＴＪ素子の抵抗値を読み出し、“１”、“０”データの判別が行われる。
［８］効果
従来は、メモリセルＭＣの両端に接続されるビット線対を異なる配線層で形成していた。このため、メモリセルＭＣを構成するために必要な配線層が、ゲート電極を除いて最低でも２層必要であった。これに対して、本発明の一実施形態は、メモリセルＭＣの両端に接続されるビット線対の両方が、同一配線層で形成されている。このため、ゲート電極を除いて配線層が１層のみしか必要でなく、従来に比べて配線層を１層削減することが可能である。このため、メモリセル面積を増大することなく、プロセスコストの低減とチップ作成工期の短縮を図ることができる。このような本発明の一実施形態のセルサイズは８Ｆ２（Ｆは最小加工寸法）となる。
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、磁気抵抗素子（ＭＴＪ素子）の代わりに他の抵抗性記憶素子、例えば結晶相変化を利用した記憶素子を用いることでＰＲＡＭ（Phase change Random Access Memory）にも適用可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の一実施形態に係る磁気ランダムアクセスメモリの１セル群の等価回路図。 本発明の一実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイの等価回路図。 本発明の一実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイの等価回路図。 本発明の第１の実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイのレイアウト図。 本発明の第１の実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイのレイアウト図。 図６（ａ）は、図４及び図５のＡ−Ａ線に沿った断面構造例１の断面図、図６（ｂ）は、図４及び図５のＢ−Ｂ線に沿った断面構造例１の断面図。 図７（ａ）は、図４及び図５のＡ−Ａ線に沿った断面構造例２の断面図、図７（ｂ）は、図４及び図５のＢ−Ｂ線に沿った断面構造例２の断面図。 図８（ａ）は、図４及び図５のＡ−Ａ線に沿った断面構造例２の断面図、図８（ｂ）は、図４及び図５のＢ−Ｂ線に沿った断面構造例２の断面図。 本発明の第２の実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイのレイアウト図。 本発明の第２の実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイのレイアウト図。 図１１（ａ）は、図９及び図１０のＡ−Ａ線に沿った断面図、図１１（ｂ）は、図９及び図１０のＢ−Ｂ線に沿った断面図。 本発明の第３の実施形態に係る磁気ランダムアクセスメモリのタイプＡのメモリセルアレイのレイアウト図。 本発明の第３の実施形態に係る磁気ランダムアクセスメモリのタイプＢのメモリセルアレイのレイアウト図。 図１４（ａ）は、図１２及び図１３のＡ−Ａ線に沿った断面図、図１４（ｂ）は、図１２及び図１３のＢ−Ｂ線に沿った断面図。 図１５（ａ）は、図１２及び図１３のＡ−Ａ線に沿った断面図、図１５（ｂ）は、図１２及び図１３のＢ−Ｂ線に沿った断面図。 本発明の第４の実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの断面図。
符号の説明
１１…半導体基板、１２…素子分離絶縁層、１３…素子領域、１４−ｎ（ｎ＝１，２，３…）…下部電極層、１５ｎ（ｎ＝１，２，３…）…配線層、ＭＣ…メモリセル、Ｇｎ（ｎ＝１，２，３…）…セル群、ＭＴＪｎ（ｎ＝１，２，３…）…ＭＴＪ素子、ＢＬｎ（ｎ＝１，２，３…）…ビット線、ＷＬｎ（ｎ＝１，２，３…）…ワード線、Ｃｎ（ｎ＝１，２，３…）…コンタクト、Ｔｒｎ（ｎ＝１，２，３…）…トランジスタ、Ｓ／Ｄｎ（ｎ＝１，２，３…）…ソース／ドレイン拡散層、Ｌｎ（ｎ＝１，２，３…）…配線層。

Claims (5)

  1. 同一の配線層で形成され、同一の方向に延在され、互いに隣り合う第１及び第２のビット線と、
    前記第１及び第２のビット線と交差し、互いに隣り合う第１及び第２のワード線と、
    第１のゲート電極と第１のソース／ドレイン拡散層と第２のソース／ドレイン拡散層とを有し、前記第１のゲート電極は前記第１のワード線に接続され、前記第１及び第２のソース／ドレイン拡散層は前記第１のワード線を挟んで前記第２のビット線下に配置され、前記第２のソース／ドレイン拡散層は前記第１及び第２のワード線間に配置されて前記第１のビット線に接続された第１のトランジスタと、
    前記第１のトランジスタと共有する前記第２のソース／ドレイン拡散層と第２のゲート電極と第３のソース／ドレイン拡散層とを有し、前記第２のゲート電極は前記第２のワード線に接続され、前記第２及び第３のソース／ドレイン拡散層は前記第２のワード線を挟んで前記第２のビット線下に配置された第２のトランジスタと、
    前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第１のソース／ドレイン拡散層に接続された他端とを有する第１の抵抗性記憶素子と、
    前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第３のソース／ドレイン拡散層に接続された他端とを有する第２の抵抗性記憶素子と、
    前記第１及び第２のビット線と交差し、互いに隣り合う第３及び第４のワード線と、
    第３のゲート電極と第４のソース／ドレイン拡散層と第５のソース／ドレイン拡散層とを有し、前記第３のゲート電極は前記第３のワード線に接続され、前記第４及び第５のソース／ドレイン拡散層は前記第３のワード線を挟んで前記第１のビット線下に配置され、前記第５のソース／ドレイン拡散層は前記第３及び第４のワード線間に配置されて前記第２のビット線に接続された第３のトランジスタと、
    前記第３のトランジスタと共有する前記第５のソース／ドレイン拡散層と第４のゲート電極と第６のソース／ドレイン拡散層とを有し、前記第４のゲート電極は前記第４のワード線に接続され、前記第５及び第６のソース／ドレイン拡散層は前記第４のワード線を挟んで前記第１のビット線下に配置された第４のトランジスタと、
    前記第４のソース／ドレイン拡散層の上方の前記第１のビット線下に配置され、前記第１のビット線に接続された一端と前記第４のソース／ドレイン拡散層に接続された他端とを有する第３の抵抗性記憶素子と、
    前記第６のソース／ドレイン拡散層の上方の前記第１のビット線下に配置され、前記第１のビット線に接続された一端と前記第６のソース／ドレイン拡散層に接続された他端とを有する第４の抵抗性記憶素子と、
    前記第１及び第２のワード線間の前記第１のビット線下に配置され、前記第１のビット線に接続されたコンタクトと
    を具備し、
    前記第２のソース／ドレイン拡散層は、前記第２のビット線下から前記第１のビット線下まで前記第１及び第２のワード線の延在方向に延長し、前記コンタクトに接続されており、
    前記第１乃至第３のソース／ドレイン拡散層を有する素子領域は、凸型の平面形状であり、
    前記第１乃至第４の抵抗性記憶素子のそれぞれは、磁化方向が固定された固定層と磁化方向が可変な記録層と前記固定層及び前記記録層の間に設けられた絶縁層とを有するトンネル磁気抵抗素子であり、
    前記第１乃至第４の抵抗性記憶素子のそれぞれの両端に電位差を印加して磁化反転閾値電流以上の書き込み電流を流すことで前記記録層の前記磁化方向を反転させ、前記書き込み電流の流れる向きに応じて前記固定層及び前記記録層の磁化方向を平行又は反平行にし、前記第１乃至第４の抵抗性記憶素子の抵抗値を変化させることを特徴とする半導体記憶装置。
  2. 同一の配線層で形成され、同一の方向に延在され、互いに隣り合う第１及び第２のビット線と、
    前記第１及び第２のビット線と交差し、互いに隣り合う第１及び第２のワード線と、
    第１のゲート電極と第１のソース／ドレイン拡散層と第２のソース／ドレイン拡散層とを有し、前記第１のゲート電極は前記第１のワード線に接続され、前記第１及び第２のソース／ドレイン拡散層は前記第１のワード線を挟んで前記第２のビット線下に配置され、前記第２のソース／ドレイン拡散層は前記第１及び第２のワード線間に配置されて前記第１のビット線に接続された第１のトランジスタと、
    前記第１のトランジスタと共有する前記第２のソース／ドレイン拡散層と第２のゲート電極と第３のソース／ドレイン拡散層とを有し、前記第２のゲート電極は前記第２のワード線に接続され、前記第２及び第３のソース／ドレイン拡散層は前記第２のワード線を挟んで前記第２のビット線下に配置された第２のトランジスタと、
    前記第１のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第１のソース／ドレイン拡散層に接続された他端とを有する第１の抵抗性記憶素子と、
    前記第３のソース／ドレイン拡散層の上方の前記第２のビット線下に配置され、前記第２のビット線に接続された一端と前記第３のソース／ドレイン拡散層に接続された他端とを有する第２の抵抗性記憶素子と、
    前記第１及び第２のビット線と同一の配線層で形成され、前記第１及び第２のビット線と同一の方向に延在され、前記第２のビット線と隣り合う第３のビット線と、
    前記第１乃至第３のビット線と交差し、互いに隣り合う第３及び第４のワード線と、
    第３のゲート電極と第４のソース／ドレイン拡散層と第５のソース／ドレイン拡散層とを有し、前記第３のゲート電極は前記第３のワード線に接続され、前記第４及び第５のソース／ドレイン拡散層は前記第３のワード線を挟んで前記第３のビット線下に配置され、前記第５のソース／ドレイン拡散層は前記第３及び第４のワード線間に配置されて前記第２のビット線に接続された第３のトランジスタと、
    前記第３のトランジスタと共有する前記第５のソース／ドレイン拡散層と第４のゲート電極と第６のソース／ドレイン拡散層とを有し、前記第４のゲート電極は前記第４のワード線に接続され、前記第５及び第６のソース／ドレイン拡散層は前記第４のワード線を挟んで前記第３のビット線下に配置された第４のトランジスタと、
    前記第４のソース／ドレイン拡散層の上方の前記第３のビット線下に配置され、前記第３のビット線に接続された一端と前記第４のソース／ドレイン拡散層に接続された他端とを有する第３の抵抗性記憶素子と、
    前記第６のソース／ドレイン拡散層の上方の前記第３のビット線下に配置され、前記第３のビット線に接続された一端と前記第６のソース／ドレイン拡散層に接続された他端とを有する第４の抵抗性記憶素子と
    を具備し、
    前記第１乃至第４の抵抗性記憶素子のそれぞれは、磁化方向が固定された固定層と磁化方向が可変な記録層と前記固定層及び前記記録層の間に設けられた絶縁層とを有するトンネル磁気抵抗素子であり、
    前記第１乃至第４の抵抗性記憶素子のそれぞれの両端に電位差を印加して磁化反転閾値電流以上の書き込み電流を流すことで前記記録層の前記磁化方向を反転させ、前記書き込み電流の流れる向きに応じて前記固定層及び前記記録層の磁化方向を平行又は反平行にし、前記第１乃至第４の抵抗性記憶素子の抵抗値を変化させることを特徴とする半導体記憶装置。
  3. 前記第１及び第２のワード線間の前記第１のビット線下に配置され、前記第１のビット線に接続されたコンタクトをさらに具備し、
    前記第２のソース／ドレイン拡散層は、前記第２のビット線下から前記第１のビット線下まで前記第１及び第２のワード線の延在方向に延長し、前記コンタクトに接続されており、
    前記第１乃至第３のソース／ドレイン拡散層を有する素子領域は、凸型の平面形状であることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記第１の抵抗性記憶素子下に配置され、前記第１の抵抗性記憶素子に接続された第１の下部電極層と、
    前記第２の抵抗性記憶素子下に配置され、前記第２の抵抗性記憶素子に接続された第２の下部電極層と、
    前記第１及び第２のワード線間に配置され、前記第１のビット線下から前記第２のビット線下まで前記第１及び第２のワード線の延在方向に延長された第３の下部電極層と、
    前記第１の抵抗性記憶素子下に配置され、前記第１の下部電極層と前記第１のソース／ドレイン拡散層とを接続する第１のコンタクトと、
    前記第２の抵抗性記憶素子下に配置され、前記第２の下部電極層と前記第３のソース／ドレイン拡散層とを接続する第２のコンタクトと、
    前記第１及び第２のワード線間の前記第２のビット線下に配置され、前記第３の下部電極層と前記第２のソース／ドレイン拡散層とを接続する第３のコンタクトと、
    前記第１及び第２のワード線間の前記第１のビット線下に配置され、前記第３の下部電極層と前記第１のビット線とを接続する第４のコンタクトと
    をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
  5. 前記第１及び第２のワード線間に配置され、前記第２のビット線下から前記第１のビット線下まで前記第１及び第２のワード線の延在方向に延長され、前記第２のソース／ドレイン拡散層に接して半導体基板上及び前記半導体基板上に形成された絶縁層上を這う配線層と、
    前記第１及び第２のワード線間の前記第１のビット線下に配置され、前記配線層と前記第１のビット線とを接続するコンタクトと
    をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
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