JP2010529651A - １つのアクセス素子につき複数のメモリセルを備える抵抗変化を利用したメモリのアーキテクチャ - Google Patents

１つのアクセス素子につき複数のメモリセルを備える抵抗変化を利用したメモリのアーキテクチャ Download PDF

Info

Publication number
JP2010529651A
JP2010529651A JP2010510389A JP2010510389A JP2010529651A JP 2010529651 A JP2010529651 A JP 2010529651A JP 2010510389 A JP2010510389 A JP 2010510389A JP 2010510389 A JP2010510389 A JP 2010510389A JP 2010529651 A JP2010529651 A JP 2010529651A
Authority
JP
Japan
Prior art keywords
memory
memory cells
access
cell
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010510389A
Other languages
English (en)
Other versions
JP5553285B2 (ja
Inventor
リゥ，ジュン
ヴァイオレット，マイク
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2010529651A publication Critical patent/JP2010529651A/ja
Application granted granted Critical
Publication of JP5553285B2 publication Critical patent/JP5553285B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

例えば相変化メモリの構造（７００）といった、抵抗変化を利用したメモリ（resistive memory）の構造は、１つのアクセス素子（３５０）ならびに２つ以上の抵抗変化を利用したメモリセル（１０ａ、１０ｂ）を含む。選択されていないメモリセルに流れることに由来する並列のリーク電流を阻止するために、各々のメモリセルは、整流素子（６６０ａ、６６０ｂ）に連結される。抵抗変化を利用したメモリビット構造のアレイでは、異なるメモリビット構造に由来する抵抗変化を利用したメモリセルは積層され、かつ、それらのメモリセルは、整流素子を共有する。

Description

発明の実施形態は、概して半導体デバイスの分野に関し、より詳細には、例えば相変化メモリデバイスといった抵抗変化を利用したメモリデバイス（resistive memory device）に関する。
マイクロプロセッサがアクセス可能なメモリデバイスは、不揮発性もしくは揮発性のメモリデバイスのいずれかに伝統的には分類されている。不揮発性メモリデバイスは、そのメモリデバイスへの電力が停止した場合であっても、記憶した情報を保有することができる。しかしながら、従来、不揮発性メモリデバイスは、広範な空間を占有し、また、多量の電力を消費し、これらのことは、携帯機器への使用に対して、あるいは高頻度にアクセスされる揮発性メモリデバイスの代用品として、不揮発性メモリデバイスを不適当にさせる。その一方で、揮発性メモリデバイスは、不揮発性メモリデバイスと比較して、より大きな記憶能力とプログラムの選択肢を備える傾向がある。揮発性メモリデバイスは、不揮発性メモリデバイスと比較して、一般的に低消費電力でもある。しかしながら、揮発性メモリデバイスは、記憶したメモリ内容を保有するために継続的な電力供給が必要である。
ランダムにアクセスされ、比較的低消費電力であり、かつ不揮発性であるような、商業的に実現可能なメモリデバイスの研究および開発が進行している。ある進行中の研究の分野は、抵抗状態をプログラム可能に変化させ得る抵抗変化を利用したメモリセルの分野である。ある研究手段は、印加したプログラミング電圧に応じてメモリセルの物理的特性を構造的もしくは化学的に変化させることによって、メモリセル中にデータを記憶するデバイスに関わるが、それら印加したプログラミング電圧は、セルの抵抗を次々に変化させる。研究されている可変抵抗のメモリデバイスの例としては、特に、可変抵抗のポリマー、ペロブスカイト、ドープされた非結晶質 シリコン、相変化するガラス、ならびにドープされたカルコゲニドガラスを用いたメモリを含む。
図１は、基板１２の上方に 構築された相変化メモリセル１０などの典型的な可変抵抗のメモリセルの基本構成を示すが、そのメモリセルは可変抵抗材料を有し、例えば、それは、下部の電極１４と上部の電極１８の間に形成された相変化材料１６である。可変抵抗材料の１つの種類としては、Rose他の米国特許第５，５４１，８６９号に開示されるような、V、Co、Ni、Pd、Fe、およびMnをドープした非結晶質シリコンであってよい。可変抵抗材料の別の種類としては、Ignatiev他の米国特許第６，４７３，３３２号に開示されるような、Pr(1-x)CaxMnO3（PCMO）、La(1-x)CaxMnO3（LCMO）、LaSrMnO3（LSMO）、GdBaCoxOy（GBCO）などのペロブスカイト材料を含んでよい。可変抵抗材料のまた別の種類としては、Campbell他の米国特許第６，８８１，６２３号およびCampbellの米国特許第６，８８８，１５５号にそれぞれ開示されるような、化学式AxByのドープされたカルコゲニドガラスであってよく、ここで、「B」は、S、Se、Te、およびそれらの混合物から選択され、ならびに「A」は、周期表のIII-A族（B、Al、Ga、In、Tl）、IV-A族（C、Si、Ge、Sn、Pb）、V-A族（N、P、As、Sb、Bi）、またはVII-A族（F、Cl、Br、I、At）からの少なくとも１つの元素を含み、またドーパントとしては、Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn、もしくはNiを含む貴金属および遷移金属の中から選択される。可変抵抗材料のさらに別の種類としては、Jacobson他の米国特許第６，０７２，７１６号に開示されるような、例えばプラスチックポリマーに混合した、カーボンブラック粒子またはグラファイトを含んでいる炭素重合体膜を含む。電極１４、１８を形成するために使用される材料は、様々な導電性材料から選択し得、とりわけ、タングステン、ニッケル、タンタル、チタン、窒化チタン、アルミニウム、白金 、または銀などから選択し得る。
多くの研究は、カルコゲニドから構成されるメモリ素子を使用したメモリデバイスに注目している。カルコゲニドは、TeやSeなどの周期表のVI族元素の合金である。書き換え可能なコンパクトディスク（「ＣＤ‐ＲＷ」）に現在使用される具体的なカルコゲニドは、Ge2Sb2Te5である。ＣＤ‐ＲＷディスクに利用される有益な光学的特性を有することに加えて、Ge2Sb2Te5は、可変抵抗材料として望ましい物理的特性をも有する。Ge、Sb、およびTeの様々な組み合わせが可変抵抗材料として使用され得、それらは本明細書ではＧＳＴ材料と総称される。具体的には、ＧＳＴは、１つの非結晶相と２つの結晶相との間の構造相を変化させ得る。非結晶相（「ａ‐ＧＳＴ」）の抵抗と、立方晶系および六方晶系の結晶相（各々、「ｃ‐ＧＳＴ」および「ｈ‐ＧＳＴ」）の抵抗は、著しく異なる。非結晶質ＧＳＴの抵抗は、立方晶系ＧＳＴおよび六方晶系ＧＳＴのいずれの抵抗よりも大きく、立方晶系ＧＳＴおよび六方晶系ＧＳＴの抵抗は、互いに類似する。したがって、ＧＳＴの様々な相の抵抗を比較すると、ＧＳＴは、対応する２進状態と同一視され得る異なる抵抗を各々の状態が有する、２つの状態の材料（非結晶質ＧＳＴおよび結晶質ＧＳＴ）とみなされ得る。抵抗がその材料の相に従い変化するＧＳＴなどの可変抵抗材料は、相変化材料と称される。
ＧＳＴのある相から別の相への転移は、そのＧＳＴ材料の温度変化に応じて発生する。温度変化、すなわち加熱および冷却は、ＧＳＴ材料に異なる量の電流を流すことにより発生し得る。ＧＳＴ材料に結晶化させる電流を流し、それによって、結晶構造が成長し得る温度にまでそのＧＳＴ材料を温めることにより、そのＧＳＴ材料は結晶状態に置かれる。これに続く非結晶状態への冷却に対しては、ＧＳＴ材料を融解するためにより強い融解電流が使用される。典型的な相変化メモリセルが、例えば「１」という２値の１つの論理状態を表すために結晶状態を使用し、ならびに、例えば「０」という２値の別の論理状態を表すために非結晶状態を使用する場合、結晶化させる電流は、セット電流ISETと称され、ならびに融解電流は、消去電流もしくはリセット電流IRSTと称される。しかしながら、ＧＳＴの状態の２値への割り当ては必要に応じて入れ替わってもよいことを、当業者は理解するだろう。セット電流ISETならびに消去電流もしくはリセット電流IRSTは、典型的には大きく、しばしば数百マイクロアンペア程度である。
相変化メモリセル１０を組み込んだ相変化メモリビット構造３１５などの、典型的な抵抗変化を利用したメモリビット構造が、図２Ａに概略的に示されている。図２Ａにおいて、メモリセル１０は、そのセルの上部の電極もしくは下部の電極のいずれかを介してセル選択線３２０に接続される。その電極とは反対の電極は、アクセストランジスタなどのアクセス素子３５０に接続される。アクセス素子３５０は、ワード線３３０によりゲートを制御される。アクセス素子３５０がワード線３３０により活性化されると、ビット線３４０は、アクセス素子３５０にソースを与え、ならびにメモリセル１０に接続される。アクセス素子３５０は、前記の 大きな相変化電流ISETおよびIRSTをメモリセル１０に流すために十分な大きさである必要がある。
図２Ｂに示したように、図２Ａのメモリビット構造３１５は、メモリビット構造のアレイに配置され得る。図２Ｂでは、従来型の抵抗変化を利用したメモリデバイス４００は、メモリビット構造３１５ａ‐３１５ｈのアレイを含んでいる。メモリビット構造３１５ａ‐３１５ｈは、行および列に配置される。行および列は、図２Ｂのように部分的に互い違い（staggered）になっていてもよいし、あるいは並んで（parallel）配置してもよい。任意の所定のセル選択線３２０ａ‐３２０ｄに沿う（複数の）メモリビット構造３１５ａ‐３１５ｈは、１本の共通のワード線３３０ａ‐３３０ｄを共有しない。さらに、任意の所定のワード線３３０ａ‐３３０ｄに沿う（複数の）メモリビット３１５ａ‐３１５ｈは、１本の共通のビット線３４０ａ‐３４０ｄを共有しない。このように、メモリセルのアクセス素子３５０ａ‐３５０ｈのゲートが接続されるワード線、ならびにそのメモリセルが接続されるセル選択線を組み合わせた選択によって、メモリビット構造の各々は、一意的に識別される。
ワード線３３０ａ‐３３０ｄの各々は、アクセス操作に対して各々のワード線を選択するための行デコーダ４６０の形式をとるワード線ドライバに接続される。同様に、セル選択線３２０ａ‐３２０ｄの各々は、列デコーダの形式をとるドライバに連結される。
図２Ｂには、単純化するために、４本のセル選択線３２０ａ‐３２０ｄ上のメモリビット構造３１５の４本の行だけ、ならびに４本のワード線３３０ａ‐３３０ｄ上のメモリビット構造３１５の４本の列だけを有するメモリアレイを示す。しかしながら、実際の利用においては、メモリデバイス４００は、１つのアレイ中に著しく多くのメモリビット構造を有すると理解されるべきである。例えば、実際のメモリデバイスは、複数のサブアレイ中に配置された数百万のメモリビット構造３１５を含み得る。
図２Ａおよび図２Ｂは、メモリセル１０の各々が別々の個別のアクセス素子３５０に接続される方法を有意的に示している。上述したように、相変化メモリセル１０などの抵抗変化を利用したメモリセルにおいては、相変化材料１６の少なくとも一部を非結晶状態に変化させるために必要な電流量は、比較的大きい（一般的には、数百マイクロアンペア）。結果として、メモリセル１０の各々に対するアクセス素子３５０は、これに対応して大きくなる。メモリセルとアクセス素子が１対１の対応を有する従来型の相変化メモリビット構造においては、典型的なメモリビットの面積は、16F2であり、この16F2は、Fが最小加工寸法（fabrication resolution）である16F2に相当する面積を意味する。（複数の） メモリビット構造全体の占有面積を削減するべき継続的な要望があることから、例えば相変化メモリビット構造といった抵抗変化を利用したメモリビット構造の占有面積を削減する必要がある。
典型的な相変化メモリセルを図示する。 相変化メモリビット構造の配置図である。 相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造の配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造中の整流素子の形成についての代表的な略図である。 開示の実施形態に従った相変化メモリビット構造中の整流素子の形成についての代表的な略図およびフローチャートである。 開示の実施形態に従った相変化メモリビット構造中の整流素子の形成についての代表的な略図である。 開示の実施形態に従った相変化メモリビット構造中の整流素子の形成についての代表的な略図およびフローチャートである。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造の配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造の配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従ったメモリデバイスを含むプロセッサシステムを図示する。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの配置図である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。 開示の実施形態に従った相変化メモリビット構造およびそれに対応するメモリデバイスの物理的表現である。
可変抵抗のメモリセルに大きな電流を必要とすることは、大きなアクセス素子をもたらす。アクセス素子に対して１対１の対になるメモリセルを可変抵抗のメモリビット構造が有する場合、そのメモリビット構造は広い占有面積を有する。メモリセル対アクセス素子の１対１の対の物理的構造の例は、メモリデバイス４００（図２Ｂ）の一部に関連する、図２Ｃに示されている。図２Ｃには、２つの従来型のメモリビット構造３１５ｃ、３１５ｅの物理的編成の断面図が描写されている。メモリビット構造３１５ｃ、３１５ｅは、同じセル選択線３２０ｂおよび同じビット線３４０ｂを共有する。図２Ｃのメモリビット構造３１５ｃ、３１５ｅの各々は、メモリセル１０ａ、１０ｂを各々含み、それらメモリセルは、上部の電極１８、下部の電極１４、ならびに電極１４、１８の間に位置付けられた相変化領域１６を各々含む。１０ａ、１０ｂの両メモリセルの上部の電極１８は、セル選択線３２０ｂに接続される。１０ａ、１０ｂの両メモリセルの下部の電極１４は、別々の個別のアクセス素子３５０ｃ、３５０ｅのドレインに接続される。アクセス素子３５０ｃ、３５０ｅの反対側のソースは、共有されたビット線３４０ｂに接続される。アクセス素子３５０ｃ、３５０ｅは、別々のワード線３３０ｂ、３３０ｃによりゲートが制御され、それらのワード線は、アクセス素子３５０ｃ、３５０ｅのゲートを形成する。
一般的に、２つのアクセス素子３５０ｃ、３５０ｅは、メモリデバイス４００のただ１つの活性領域（active area）５５２に位置する。アクセス素子の他の対は、周辺の活性領域５５２に位置する。活性領域５５２は、トランジスタなどの１つ以上のアクセス素子３５０の形成を可能にするようにドープされているデバイス４００の部分である。抵抗変化を利用したメモリセル１０の電流要求が比較的大きいことから、アクセス素子３５０の寸法、それ故、活性領域５５２の寸法は、これに応じて大きくなる。
図２Ｂに示したように、大きなアクセス素子と広大な活性領域は、メモリビット構造の広い占有面積と、密度の低いメモリデバイスをもたらす可能性がある。メモリビット構造の占有面積の削減を伴う、改善された抵抗変化を利用したメモリビット構造は、より密度の高い、抵抗変化を利用したメモリデバイスの製造を可能にし得る。
抵抗変化を利用したメモリビット構造の占有面積を削減する様々な方法を提供する発明の実施形態が、以下に開示されている。相変化メモリビット構造に必要とされる面積を削減し、かつ、相変化メモリセルに使用される相変化させる電流に対して十分な大きさのアクセス素子を依然として利用する方法は、１つのアクセス素子につき１つより多くのメモリセルを使用することである。例えば、図３は、２つの相変化メモリセル１０ａ、１０ｂを組み込んだ相変化メモリビット構造６１５を図示する。メモリセル１０ａ、１０ｂは、トランジスタなどの１つのアクセス素子３５０に共に連結される。メモリセル１０ａ、１０ｂの各々は、別々のセル選択線３２０ａ、３２０ｂにも接続される。図２Ａの典型的な相変化メモリビット構造３１５においてみられるように、アクセス素子３５０は、ワード線３３０によりゲートが制御される。アクセス素子３５０がワード線３３０により活性化され、かつ、メモリセル１０ａ、１０ｂの１つがそれに対応するセル選択線３２０ａ、３２０ｂにより各々選択されると、ビット線３４０は、アクセス素子３５０にソースを与え、かつ、メモリセル１０ａ、１０ｂに接続される。
メモリビット構造６１５は、例えばダイオードなどの２つの整流素子６６０ａ、６６０ｂをも含む。整流素子６６０ａ、６６０ｂは、それらに対応するメモリセル１０ａ、１０ｂとアクセス素子３５０の間に各々直列に接続される。整流素子６６０ａ、６６０ｂは、メモリセル１０ａ、１０ｂ間の並列のリーク電流を阻止する。すなわち、メモリセル１０ａが、セル選択線３２０ａおよびワード線３３０の両方の活性化により選択された場合に、その結果として生じたメモリセル１０ａを流れる電流がメモリセル１０ｂに流れることは、整流素子６６０ｂにより阻止される。以下で説明されるように、整流素子６６０ａ、６６０ｂは、アクセス素子３５０がトランジスタの場合にはアクセス素子３５０のドレイン領域に組み入れてもよく、あるいは別個の素子であってもよい。
複数のメモリビット構造６１５は、１つのアレイとして編成されてよい。図４Ａは、メモリビット構造６１５ａ‐６１５ｌが（図２Ｂに示した互い違いの配置とは対照的に）並列の構造として編成されているメモリデバイス７００を図示する。図２Ｂに描写したメモリデバイスにおいてみられるように、デバイス７００は、ワード線３３０ａ‐３３０ｄを含み、ならびに、それらのワード線は、アクセス操作に対して各々のワード線を選択するための行デコーダ４６０の形式のワード線ドライバに各々接続される。同様に、デバイス７００は、列デコーダ４５０の形式のドライバに各々連結されるセル選択線３２０ａ‐３２０ｆを含む。各々のメモリビット構造は２つのメモリセルを含むので、各々のメモリビット構造に対して、２つのセル選択線および１つのワード線が必要とされる。例えば、図４Ａにおいては、メモリビット構造６１５ｄは、セル選択線３２０ａおよび３２０ｂの両方、ならびにワード線３３０ｂに接続される。メモリセル１０ｃを選択するためには、例えば、セル選択線３２０ａおよびワード線３３０ｂが、共に活性化されなければならない。読み出し操作の場合には、選択されたメモリセル１０ｃを流れる電流は、センスアンプ（図示せず）によりそのとき測定され得る。書き込み操作の場合には、より強いプログラミング電流がメモリセルに印加される。メモリセル１０ｃに対する書き込み操作は、セル選択線３２０ａおよびワード線３３０ｂの両方の活性化を通じてメモリセル１０ｃを選択することにより行われる。メモリセル１０ｃをプログラムするための電流を発生させるのに十分な、セル選択線３２０ａとビット線３４０の電圧差が作り出される。その電圧差は、セル選択線３２０ａもしくはビット線３４０ａのいずれかの電圧を変化させることにより、あるいはいくつかの組み合わせを通じて、作り出されてもよい。ビット線３４０ａ‐３４０ｃは個別に取り扱われてよいが、一般的には、それらはグランドもしくは一定電圧のいずれかにつながれる。
図４Ｂおよび図４Ｃには、デバイス７００中の２つのメモリビット構造６１５ａ、６１５ｄ（図４Ａ）の物理的編成の断面図が示されている。図４Ｂおよび図４Ｃは、図４Ｄの上面図に示すように、ただ１つの活性領域８５２に渡る異なる２つの断面図を表す。断面図は類似して見えるが、各々の断面図は、異なるセル選択線３２０ａ（図４Ｂ）、３２０ｂ（図４Ｃ）、異なるメモリセル１０ａ、１０ｃ（図４Ｂ）、１０ｂ、１０ｄ（図４Ｃ）、ならびに異なる整流素子６６０ａ、６６０ｃ（図４Ｂ）、６６０ｂ、６６０ｄ（図４Ｃ）を含む。単一のメモリビット構造６１５ａ、６１５ｄ（図４Ａ）が、図４Ｂおよび図４Ｃの両方の要素を含む。メモリビット構造６１５ａ（図４Ａ）は、アクセス素子３５０ａを活性化するためのワード線３３０ａを含む。アクセス素子３５０ａが活性化されると、ビット線３４０ａは、下部の金属層１を介してメモリセル１０ａ（図４Ｂ）および１０ｂ（図４Ｃ）の両方に連結される。メモリセル１０ａの上部の電極は、セル選択線３２０ａ（図４Ｂ）に接続される。しかしながら、メモリセル１０ｂの上部の電極は、セル選択線３２０ｂ（図４Ｃ）に連結される。すなわち、メモリセル１０ａおよび１０ｂは、同じワード線３３０ａ、同じビット線３４０ａ、および同じアクセス素子３５０ａを共有するが、異なるセル選択線３２０ａ、３２０ｂに連結される。同様に、メモリビット構造６１５ｄ（図４Ａ）は、アクセス素子３５０ｄを活性化するためのワード線３３０ｂを含む。アクセス素子３５０ｄが活性化されると、ビット線３４０ａは、下部の金属層１を介してメモリセル１０ｃ（図４Ｂ）および１０ｄ（図４Ｃ）の両方に連結 される。メモリセル１０ｄは、セル選択線３２０ｂ（図４Ｃ）に連結され、ならびに、メモリセル１０ｃはセル選択線３２０ａ（図４Ｂ）に連結される。
メモリセル１０ａ‐１０ｄの各々は、各々の整流素子６６０ａ‐６６０ｄを介して、１つのアクセス素子３５０ａ、３５０ｄに連結される。整流素子６６０ａ‐６６０ｄは、アクセス素子３５０のドレイン中に形成されるｐ‐ｎダイオードもしくはショットキーダイオードであってよい。複数の整流素子が、ただ１つのアクセス素子のドレイン内に位置する。例えば、１０ａ、１０ｂの両メモリセルは、アクセス素子３５０ａのドレイン内に位置する整流素子６６０ａ、６６０ｂに連結される。図４Ｄに示すように、整流素子６６０ａ、６６０ｂは、互いに物理的に分離したドープ領域を含んでよく、あるいはドープ領域を共有してよい。しかしながら、いずれの場合にも、整流素子６６０ａ、６６０ｂは、２つの別個の素子として機能する。同様に、整流素子６６０ｃ、６６０ｄは、アクセス素子３５０ｄのドレイン内に位置し、ならびに、それらの整流素子は、互いに物理的に分離したドープ領域を含んでよく、あるいは共有されるドープ領域を含んでよい。
図４Ｄは、活性領域８５２の上面概略図である。図４Ｄは、図４Ｂおよび図４Ｃの断面図の相互の位置関係を示す。両断面図は、同じ活性領域８５２に渡ってとられている。図５Ａおよび図５Ｂに関連して以下で説明するように、各々の断面図は、整流素子６６０ａ‐６６０ｄの一部である２つのドープ領域に渡り位置する。活性領域８５２は、２つのアクセス素子３５０ａ、３５０ｄのホスト である。アクセス素子３５０ａは、活性領域８５２の上方部分を含むように図示され、ならびにワード線３３０ａにより分割されている。アクセス素子３５０ｄは、活性領域８５２の下方部分を含むように図示され、ならびにワード線３３０ｂにより分割されている。３５０ａ、３５０ｄの両アクセス素子は、ソースとしてのビット線３４０ａを共有する。
上述のように、整流素子６６０ａ‐６６０ｄは、アクセス素子３５０ａ、３５０ｄのドレイン内に形成され得る。例えば、図５Ａは、ワード線３３０によりゲートを制御されたアクセス素子３５０のドレイン中に、ｐ‐ｎダイオードとして形成された整流素子６６０を図示する。方法５１０（図５Ｂ）は、図５Ａに示されたｐ‐ｎダイオードを形成するために使用される。アクセス素子３５０の構成要素としては、ゲート５８４およびソース（図５Ｂに図示せず）などが形成される（ｓｔｅｐ５０３）。アクセス素子のドレイン５８２もまた形成され、その形成後に、そのドレイン５８２は、例えばヒ素もしくはリンで高濃度にドープされる（ｓｔｅｐ５０３）。アクセス素子３５０が形成された後、金属配線の堆積に備えて、二酸化シリコンなどの層間誘電体（inter-level dielectric、ＩＬＤ）５８６が堆積させられ、また、その層間誘電体５８６の余分な堆積物は、化学機械研磨（ＣＭＰ）を通じて除去される（ｓｔｅｐ５０４）。ビア５８８は、堆積した誘電体５８６を貫いてその後エッチングされ、そのビア５８８は、アクセス素子のドレイン５８２に伸びる（ｓｔｅｐ５０６）。ビア５８８の底部をｐ型にドープするために、ホウ素注入が使用される（ｓｔｅｐ５２０）。ｐ型のドープをビア５８８の底部全体を覆うように横に拡散させるために、アニーリング工程が使用される（ｓｔｅｐ５２０）。その後ビア５８８は、チタンの薄い堆積層５９０、続いて窒化チタンの薄い堆積層５９１、その次にタングステン５９２によって充填される（ｓｔｅｐ５２２）。今度はビア５８８の底部に最初に堆積したチタンの層５９０からチタンシリサイド（TiSi2）５９３を形成するために、アニーリング工程が再度使用され、その結果、このアニーリング工程は、接触抵抗を削減する（ｓｔｅｐ５２４）。最後に、タングステンの接点５９４を形成するために、タングステンの化学機械研磨が使用される（ｓｔｅｐ５２４）。
図５Ｃならびに図５Ｄの方法５１２に示したように、整流素子６６０は、ショットキーダイオードであってもよい。ショットキーダイオードの形成方法は、ｐ‐ｎダイオードの形成と同様である。アクセス素子３５０のドレイン５８２内にショットキーダイオードを形成するために、アクセス素子３５０の一部が形成され、ならびに、アクセス素子のドレイン５８２は、例えばヒ素もしくはリンで高濃度にドープされる（ｓｔｅｐ５０３）。アクセス素子３５０が形成された後、金属配線の堆積に備えて、二酸化シリコンなどの層間誘電体（ＩＬＤ）５８６が堆積させられ、また、その層間誘電体５８６の余分な堆積物は、化学機械研磨（ＣＭＰ）を通じて除去される（ｓｔｅｐ５０４）。その後ビア５８８は、堆積した誘電材料５８６を貫いてエッチングされ、そのビア５８８は、アクセス素子のドレイン５８２に伸びる（ｓｔｅｐ５０６）。ビア５８８の底部をｎ型にドーパントが低濃度となる逆方向へドープ （antidope）するために、ホウ素注入が使用される（ｓｔｅｐ５３０）。ｎ型のドープをビア５８８の底部全体を覆うように横に拡散させるために、アニーリング工程が使用される（ｓｔｅｐ５３０）。ビア５８８は、堆積したプラチナ５９５によってその後充填される（ｓｔｅｐ５３２）。ショットキーダイオードを形成するために、今度はビア５８８の底部にプラチナシリサイド （PtSi）を形成するために、アニーリング工程が再度使用される（ｓｔｅｐ５３２）。最後に、プラチナの接点５９７を形成するために、ドライエッチバック工程もしくは化学機械研磨が使用される（ｓｔｅｐ５０８ ）。
以上の通り、メモリデバイス７００は、メモリアレイ中にメモリビット構造６１５（図３）を実装するための１つの方法である。しかしながら、メモリビットの面積を削減するより効果的な配置が使用されてよい。例えば、図６Ａは、メモリビット構造６１５ａ‐６１５ｆを組織してアレイを編成するさらなる方法を図示する。メモリデバイス８００では、異なるメモリビット構造に由来する（複数の）メモリセルは、背中合わせに（back-to-back）配置され、セル選択線３２０ａ‐３２０ｄはその背中合わせの（複数の）メモリセルと交差する。図６Ｂに示され、下記で述べるように、背中合わせのメモリセルは、物理的には、積層された２つのメモリセルを表し、その積層された２つのメモリセルの上部のメモリセルは、上下逆さに配置される。背中合わせの積層されたメモリセルの一例が、メモリセル１０ａ、１０ｅである。上述したメモリデバイスにおいてみられるように、デバイス８００は、ワード線３３０ａ‐３３０ｄ、ならびにセル選択線３２０ａ‐３２０ｄを含む。メモリビット構造６１５ａ‐６１５ｆの各々は、２つのメモリセルを含むため、メモリビット構造６１５ａ‐６１５ｆの各々に対して、２つのセル選択線と１つのワード線が必要とされる。例えば、図６Ａでは、メモリビット構造６１５ａは、セル選択線３２０ａおよび３２０ｂの両方、ならびにワード線３３０ｂに接続される。メモリセル１０ａを選択するために、セル選択線３２０ａおよびワード線３３０ｂが共に活性化されなければならない。読み出し操作の場合には、選択されたメモリセル１０ａを流れる電流は、センスアンプ（図示せず）によりそのとき測定される。書き込み操作の場合には、より強いプログラミング電流がメモリセルに印加される。メモリセル１０ａに対する書込み操作は、セル選択線３２０ａおよびワード線３３０ｂの両方の活性化を通じてメモリセル１０ａを選択することにより行われる。メモリセル１０ａをプログラムするための電流を生成するのに十分な、セル選択線３２０ａとビット線３４０ｂの電圧差が作り出される。その電圧差は、セル選択線３２０ａもしくはビット線３４０ｂのいずれかの電圧を変化させることにより、あるいはいくつかの組み合わせを通じて、作り出されてもよい。ビット線３４０ａ‐３４０ｄは、グランドもしくは一定電圧につながれてよく、あるいは、個別に取り扱われてよい。
図６Ｂには、デバイス８００中の２つのメモリビット構造６１５ａ、６１５ｄ（図６Ａ）の物理的編成の断面図が、その他のメモリビット構造の一部の描写に加えて、表されている。図６Ｃにも描写されるように、点線で表された図６Ｂの部分は、実線で表された図６Ｂの部分とは同じ断面の面内にはない。メモリビット構造６１５ａ（図６Ａ）は、アクセス素子３５０ａを活性化するためのワード線３３０ｂを含む。アクセス素子３５０ａが活性化されると、ビット線３４０ｂは、上部の金属２および下部の金属１を各々介して、１０ａ、１０ｂの両メモリセルに連結される。メモリセル１０ａは、別のメモリビット構造に由来するメモリセル１０ｅの上部に積層された上下逆さのメモリセルである。それら２つのメモリセルは、同じ上部の電極１８ａを共有し、その電極１８ａは、さらに積層された別の２つのメモリセルにも共有される。セル選択線３２０ａは、共有された上部の電極１８ａを介してメモリセル１０ａと接続する。メモリセル１０ｂは、積層された２つのメモリセル１０ｆ、１０ｂのうちの下の方であり、メモリセル１０ｂは、上部の電極１８ｂを介してセル選択線３２０ｂに連結される。同様に、メモリビット構造６１５ｄ（図６Ａ）は、アクセス素子３５０ｄを活性化するためのワード線３３０ｃを含む。アクセス素子３５０ｄが活性化されると、ビット線３４０ｂは、下部の金属１および上部の金属２を各々介して、１０ｃ、１０ｄの両メモリセルに連結される。メモリセル１０ｄは、別のメモリビット構造に由来するメモリセル１０ｈの上部に積層された上下逆さのメモリセルであり、２つのメモリセル１０ｄ、１０ｈは、上部の電極１８ｃを共有する。セル選択線３２０ａは、共有された上部の電極１８ｃを介してメモリセル１０ｄと接続する。メモリセル１０ｃは、積層された２つのメモリセル１０ｇ、１０ｃのうちの下の方であり、メモリセル１０ｃは、その上部の電極１８ｂを介して、セル選択線３２０ｂに連結される。
図６Ａおよび図６Ｂ中のメモリビット構造６１５の配置では、メモリセル１０ａ‐１０ｄの各々は、上部の電極１８ａ‐１８ｃ、ならびに接続するセル選択線３２０ａ、３２０ｂを他の３つのメモリセルと共有する。具体的な実施例としては、メモリセル１０ｂ、１０ｃ、１０ｆ、１０ｇは、上部の電極１８ｂを共有し、ならびに、セル選択線３２０ｂに全て接続される。しかしながら、４つのメモリセルの各々は、異なるワード線（例えば、３３０ａ‐３３０ｄ）により活性化される。アクセス素子３５０ａ、３５０ｄの各々は、異なる活性領域８５２ａ‐８５２ｃの上方に位置する異なる２つのメモリセル１０ａ‐１０ｄを電流が流れるようにはたらく。例えば、アクセス素子３５０ａは、活性領域８５２ａの上方に位置するメモリセル１０ａ、ならびに活性領域８５２ｂの上方に位置するメモリセル１０ｂへのアクセスを制御する。このように、２つのメモリセルを使用可能にするただ１つのアクセストランジスタ、ならびにメモリセルの相互を上下に積層することの両方を通じて、メモリビットの全体の面積が削減される。
メモリビット構造６１５ａ、６１５ｄの各々は、整流素子６６０ａ‐６６０ｄをも有し、それらの整流素子は、本実施形態では、アクセス素子３５０ａ、３５０ｄのドレイン内に形成されている。図４Ａ‐図４Ｄのデバイス７００においてみられたように、整流素子６６０ａ‐６６０ｄは、図５Ａおよび図５Ｂに関連して説明したような、例えば、ｐ‐ｎダイオードもしくはショットキーダイオードを使用して形成されてよい。
図６Ｃは、メモリデバイス８００の一部の上面図を表す。図６Ｃでは、活性領域８５２ａ‐８５２ｃの各々は、２つのアクセス素子を含む。例えば、アクセス素子３５０ａおよび３５０ｄは、活性領域８５２ｂ中にある。活性領域８５２ｂ内では、アクセス素子３５０ａはワード線３３０ｂによりゲートを制御され、また、アクセス素子３５０ａが活性化されると、アクセス素子３５０ａは、活性領域８５２ａの上方に位置するメモリセル１０ａ（図６Ｂ）、ならびに活性領域８５２ｂの上方に位置するメモリセル１０ｂ（図６Ｂ）にビット線３４０ｂを連結する。同様に、アクセス素子３５０ｄはワード線３３０ｃによりゲートを制御され、また、アクセス素子３５０ｄが活性化されると、アクセス素子３５０ｄは、活性領域８５２ｂ、８５２ｃの上方に各々位置するメモリセル１０ｃ、１０ｄにビット線３４０ｂを連結する。いずれの場合にも、制御しているアクセス素子３５０ａ、３５０ｄは、隣接するが互い違いの２つの活性領域（例えば、８５２ａ、８５２ｃ）の上方に位置する（複数の）メモリセルへのアクセスを制御する。その制御しているアクセス素子が位置する活性領域に隣接する活性領域の上方に位置する（複数の）メモリセルは、金属２配線および整流素子６６０ａ‐６６０ｄを介して、それらのメモリセルの制御しているアクセス素子に連結される。整流素子６６０ａ‐６６０ｄは、制御しているアクセス素子３５０ａ、３５０ｄのドレイン内に形成され、また、ドープ領域６６０ａ‐６６０ｄとして図６Ｃに表されている。
アレイ中にメモリビット構造６１５を編成するためのさらなる方法が、図７Ａに示されている。図７Ａでは、メモリデバイス９００は、背中合わせに配置された、異なるメモリビット構造６１５ａ‐６１５ｄに由来する（複数の）メモリセルを含み、セル選択線３２０ａ‐３２０ｃはその背中合わせの（複数の）メモリセルと交差している。メモリデバイス８００およびメモリデバイス９００の編成の主要な違いは、デバイス９００中のメモリビット構造６１５ａ‐６１５ｄは並列の形式に配置され、デバイス８００におけるような互い違いではないことである。並列の構造は、アクセス素子３５０ａ‐３５０ｄのより緊密なレイアウトをもたらす。並列のレイアウトを得るために、図７Ｃに示すように、各々のメモリビット構造中の２つのメモリセルは、斜め方向に隣接する活性領域８５２ａ‐８５２ｄの上方に配置される。
図７Ｂは、メモリデバイス９００中の２つのメモリビット構造６１５ａ、６１５ｃの物理的編成の断面図を表す。点線で表された図７Ｂの部分は、実線で表された図７Ｂの部分とは同じ断面の面内にはない。メモリビット構造６１５ａ（図７Ａ）は、アクセス素子３５０ａを活性化するためのワード線３３０ｃを含む。アクセス素子３５０ａが活性化されると、ビット線３４０ｂは、上部の金属２および下部の金属１を各々介して、１０ａ、１０ｂの両メモリセルに連結される。メモリセル１０ａは、別のメモリビット構造に由来するメモリセル１０ｅの上部に積層された上下逆さのメモリセルである。２つのメモリセル１０ａ、１０ｅは、同じ上部の電極１８ａを共有し、その電極１８ａは、さらに積層された２つのメモリセル１０ｃ、１０ｇにも共有される。セル選択線３２０ａは、共有された上部の電極１８ａを介してメモリセル１０ａと接続する。メモリセル１０ｂは、積層された２つのメモリセル１０ｆ、１０ｂのうちの下の方であり、上部の電極１８ｂを介してセル選択線３２０ｂに連結される。同様に、メモリビット構造６１５ｃ（図７Ａ）は、アクセス素子３５０ｃを活性化するためのワード線３３０ｄを含む。アクセス素子３５０ｃが活性化されると、ビット線３４０ｂは、下部の金属１および上部の金属２を各々介して、１０ｃ、１０ｄの両メモリセルに連結される。メモリセル１０ｃは、別のメモリビット構造に由来するメモリセル１０ｇの上部に積層された上下逆さのメモリセルであり、２つのメモリセル１０ｃ、１０ｇは、上部の電極１８ａを共有する。セル選択線３２０ａは、共有された上部の電極１８ａを介してメモリセル１０ｄと接続する。メモリセル１０ｄは、積層された２つのメモリセル１０ｈ、１０ｄのうちの下の方であり、メモリセル１０ｄは、その上部の電極１８ｂを介してセル選択線３２０ｂに連結される。ビット線３４０ａ‐３４０ｃは、個別に取り扱われる。
図７Ｂに描写した２つのメモリビット構造６１５ａ、６１５ｃが、２つの活性領域８５２ａ、８５２ｄのみの上方に位置するという点において、デバイス９００中のメモリビット構造６１５ａ‐６１５ｄの配置は、デバイス８００中のメモリビット構造の物理的な配置とは異なる。デバイス８００では、３つの活性領域がメモリビット構造の任意の対を実装するために使用される。デバイス９００中のメモリビット構造６１５ａ‐６１５ｄに使用される活性領域の数が削減されることにより、活性領域８５２ａ‐８５２ｄを（図６Ｃに描写したような互い違いの方向とは対照的に）並列の方向に配置させることが可能になる。
図７Ｃの上面図では、活性領域８５２ａ‐８５２ｄの各々は、２つのアクセス素子を含む。メモリビット構造６１５ａおよび６１５ｃへのアクセスを制御するアクセス素子３５０ａおよび３５０ｃは、活性領域８５２ｄに共に位置する。活性領域８５２ｄ内では、アクセス素子３５０ａは、ワード線３３０ｃによりゲートを制御され、また、アクセス素子３５０ａが活性化されると、アクセス素子３５０ａは、活性領域８５２ａの上方に位置するメモリセル１０ａ（図７Ｂ）、ならびに活性領域８５２ｄの上方に位置するメモリセル１０ｂ（図７Ｂ）にビット線３４０ｂを連結する。同様に、アクセス素子３５０ｃは、ワード線３３０ｄによりゲートを制御され、また、アクセス素子３５０ｃが活性化されると、アクセス素子３５０ｃは、活性領域８５２ｄおよび８５２ａの上方に各々位置する、メモリセル１０ｃ、１０ｄにビット線３４０ｂを連結する。いずれの場合にも、アクセス素子３５０ａ、３５０ｃは、異なる２つの活性領域８５２ａ、８５２ｄに位置する（複数の）メモリセルへのアクセスを制御する。
図１３Ａ‐図１３Ｃは、図７Ａ‐図７Ｃに示したものと類似した回路（図１３Ａ中のメモリデバイス２３００）、編成ならびに配置を表す。しかしながら、図１３Ａ‐１３Ｃにおいては、１つより多いメモリセルが同じセル選択線および同じワード線を共有している。例えば、図１３Ａでは、メモリビット構造６１５ａおよび６１５ｂは、メモリセル１０ｂ、１０ｃを各々含む。１０ｂ、１０ｃの両メモリセルは、セル選択線３２０ｂおよびワード線３３０ａを用いることにより活性化される。結果として、メモリセルの選択には、ビット線３４０ｂ、３４０ｃが個別に取り扱われることが必要である。例えば、メモリセル１０ｂは、ワード線３３０ａおよびセル選択線３２０ｂを活性化すること、ならびにビット線３４０ｂに適切にバイアスをかけることにより選択される。同様に、メモリセル１０ｃは、ワード線３３０ａおよびセル選択線３２０ｂを活性化すること、ならびにビット線３４０ｃに適切にバイアスをかけることにより選択される。
図８Ａには、メモリビット面積の削減をもたらす改善された別のメモリビット構造が示されている。図８Ａは、メモリビット構造１０１５を表すが、そのメモリビット構造１０１５は、メモリセル１０ａ、１０ｂとセル選択線３２０ａ、３２０ｂの間に位置するように整流素子６６０ａ、６６０ｂが移動させられていることを除いて、図３のメモリビット構造６１５に類似する。整流素子６６０ａ、６６０ｂは、望ましくはシリコン ｐ‐ｎダイオードもしくはショットキーダイオードであるが、本実施形態においては、それらの整流素子はアクセス素子３５０のドレイン内に形成されない。メモリビット構造１０１５では、１つの整流素子は２つのメモリセルを使用可能にし得るが、その２つのメモリセルの各々は、異なるメモリビット構造１０１５に由来するものである。したがって、構成部品の削減がメモリビットの面積全体の削減をもたらす。
図８Ｂは、メモリビット構造１０１５ａ‐１０１５ｆの互い違いの配置を含んだメモリデバイス１０００を示す。メモリデバイス８００、９００においてみられるように、デバイス１０００中のメモリセルは積層される。しかしながら、今回は、セル選択線３２０ａ‐３２０ｄは、整流素子（例えば、６６０ａ‐６６０ｄ）にまず接続し、次に、積層されたメモリセル１０ａ‐１０ｈの上部の電極に接続する。
図８Ｃは、デバイス１０００中の２つのメモリビット構造１０１５ｂ、１０１５ｄの物理的編成の断面図を、その他のメモリビット構造の部分的な描写に加えて示している。図８Ｃ中の点線は、実線を使用して描写した構造体とは同じ観察面内にはない構造体を表す。しかしながら、ある「実線の」構造体が他の描写された「実線の」構造体とは異なる面内にあることは、図８Ｄの上面図を参照することにより明白である。同様のことは、「点線の」構造体に関しても言える。すなわち、図８Ｃに描写された構造体は、多重の観察面内に位置し；したがって、図８Ｃは、図８Ｄと合わせて観察されるべきである。
図８Ｃに示したメモリデバイス１０００の断面図と図６Ｂのメモリデバイス８００の断面図との重要な違いの１つは、アクセス素子のドレイン中に整流素子６６０ａ‐６６０ｄが存在せず、かつ、セル選択線３２０ａ、３２０ｂに接続された整流素子６６０ａ‐６６０ｄが存在することである。整流素子６６０ａ‐６６０ｄは、材料層６６１、６６２の接合点付近に形成される。材料層６６１は、セル選択線３２０ａ、３２０ｂをメモリセル１０ａ‐１０ｈに接続するビア内に形成される。材料層６６２は、セル選択線３２０ａ、３２０ｂの真下の層として形成される。材料層６６１と６６２との間の接合点は、互いに反対にドープされた２つの領域の接合点である。２つの層の接合点がｐ‐ｎダイオードもしくはショットキーダイオードなどの整流素子６６０ａ‐６６０ｄを形成するのであれば、材料層６６１、６６２は、ドープされたポリシリコンおよびチタン、あるいはプラチナなどの様々な材料から形成されてよい。
図６Ｂと共に前述したのと同様に、メモリビット構造１０１５ｂ（図８Ｂ）は、アクセス素子３５０ｂを活性化するためのワード線３３０ｂを含む。アクセス素子３５０ｂが活性化されると、ビット線３４０ｂは、１０ａ、１０ｂの両メモリセルに連結される。メモリセル１０ａは、別のメモリビット構造に由来するメモリセル１０ｅの上部に積層された上下逆さのメモリセルである。セル選択線３２０ａは、整流素子６６０ａを介してメモリセル１０ａと接続する。メモリセル１０ｂは、積層された２つのメモリセル１０ｆ、１０ｂのうちの下の方であり、整流素子６６０ｂを介してセル選択線３２０ｂに連結される。同様に、メモリビット構造１０１５ｄ（図８Ｂ）は、アクセス素子３５０ｄを活性化するためのワード線３３０ｃを含む。アクセス素子３５０ｄが活性化されると、ビット線３４０ｂは、１０ｃ、１０ｄの両メモリセルに連結される。メモリセル１０ｄは、別のメモリビット構造に由来するメモリセル１０ｈの上部に積層された上下逆さのメモリセルである。セル選択線３２０ａは、整流素子６６０ｄを介してメモリセル１０ｄと接続する。メモリセル１０ｃは、積層された２つのメモリセル１０ｇ、１０ｃのうちの下の方であり、整流素子６６０ｃを介してセル選択線３２０ｂに連結される。
図８Ｄは、図８Ｃに描写したメモリビット構造１０１５ｂおよび１０１５ｄの上面図を表す。デバイス７００、８００、および９００において見られるように、活性領域１０５２ａ‐１０５２ｃの各々は、２つのアクセス素子を含む。しかしながら、活性領域１０５２ａ‐１０５２ｃが１つ以上の整流素子を含まないという点において、活性領域１０５２ａ‐１０５２ｃは、デバイス７００、８００、および９００に用いられた活性領域とは異なる。図８Ｄでは、アクセス素子３５０ｂおよび３５０ｄは、活性領域１０５２ｂ中にある。活性領域１０５２ｂ内では、アクセス素子３５０ｂは、ワード線３３０ｂによりゲートを制御され、また、アクセス素子３５０ｂが活性化されると、活性領域１０５２ａの上方に位置するメモリセル１０ａ（図８Ｃ）、ならびに活性領域１０５２ｂの上方に位置するメモリセル１０ｂ（図８Ｃ）にビット線３４０ｂを連結する。同様に、アクセス素子３５０ｄは、ワード線３３０ｃによりゲートを制御され、また、アクセス素子３５０ｄが活性化されると、活性領域１０５２ｂの上方に位置するメモリセル１０ｃ（図８Ｃ）、ならびに活性領域１０５２ｃの上方に位置するメモリセル１０ｄ（図８Ｃ）にビット線３４０ｂを連結する。ここで留意すべきは、隣接するが互い違いではない２つの活性領域１０５２ａ、１０５２ｃに位置する（複数の）メモリセルへのアクセスをアクセス素子３５０ｂ、３５０ｄが制御することである。
メモリデバイス９００および２３００と同様に、デバイス１０００中のビット線３４０ａ‐３４０ｄは、メモリセルを選択するために適切にバイアスされなければならない。すなわち、メモリセルの選択には、そのメモリセルに対応するワード線、セル選択線、およびビット線を選択することを必要とする。また、整流素子６６０ｂおよび６６０ｃは、メモリデバイス９００と同様の共通の上部の電極を接続する１つの整流素子にまとめられてもよい。
図９Ａには、デバイス１０００に改良を加えたものが描かれている。図９Ａでは、メモリデバイス１１００は、メモリビット構造１０１５ａ‐１０１５ｉの並列の配置を含む。メモリビット構造１０１５ａ‐１０１５ｉの各々は、ただ１つのアクセス素子３５０ａ‐３５０ｉ、および２つのメモリセル（例えば、１０ａ‐１０ｄ）を含む。図９Ｂに描写するように、それらのメモリセルは、隣接するメモリビット構造に由来するメモリセルと積層される。例えば、メモリセル１０ａ、１０ｅが積層され；メモリセル１０ｃ、１０ｇも同様に積層される。整流素子（例えば、６６０ａ‐６６０ｃ）は、各々のメモリセルとその各々のメモリセルに対応するセル選択線３２０ａ‐３２０ｄの間に接続される。重要な点としては、デバイス１１００では、たった１つの整流素子が最大４つのメモリセルに使用される。同じ整流素子に接続された４つのメモリセルの各々は、異なるメモリビット構造に由来するものである。図８Ｃに関連して記述したように、整流素子６６０ａ‐６６０ｃは、材料層６６１および６６２の接合点により形成され、その接合点は、互いが反対にドープされた２つの領域の境界を表す。例えば、材料層６６１の上部はｎ型にドープされてよく、ならびに接合点付近の材料層６６２の部分はｐ型にドープされてよく、その結果、ｐ‐ｎダイオードが形成される。上述したように、ショットキーダイオードも同様に形成されてよい。
図９Ｂは、デバイス１１００中の２つのメモリビット構造１０１５ａ、１０１５ｄの物理的編成の断面図を、その他のメモリビット構造の部分的描写に加えて図示している。図９Ｂ中の点線は、実線を用いて描写した構造体とは同じ観察面内にない構造体を表す。また、図９Ｂ中の活性領域１０５２ｂに渡って示された構造体は、表示目的で移動させられているが、実際には、その構造体は、活性領域１０５２ａに渡って位置する構造体の背後に位置する（さらに明確にするための図９Ｃを参照）。
図９Ｂでは、セル選択線３２０ａ、３２０ｂは、整流素子６６０ａ、６６０ｃを介してメモリセルの上部の電極１８ａ‐１８ｃに接続される。整流素子６６０ａ‐６６０ｃの各々は、セル選択線３２０ａ、３２０ｂを４つのメモリセルに連結する。例えば、活性領域１０５２ａの上方の構造体 としては、整流素子６６０ａを介してメモリセル１０ａ、１０ｅ、１０ｃ、１０ｇに連結されたセル選択線３２０ａが描かれている。このように、各々のメモリビット構造ごとの物理的な構成部品もしくは構造体の数が削減され、ならびに、デバイス１１００全体の構造が簡素化される。構造体の削減は、メモリビット構造１０１５ａ‐１０１５ｉ（図９Ａ）をより密集させて加工することをも可能にする。
図９Ｂには、メモリビット構造１０１５ａおよび１０１５ｄが描かれている。メモリビット構造１０１５ａにおいては、ワード線３３０ｂは、アクセス素子３５０ａを活性化するために使用され得る。アクセス素子３５０ａが活性化されると、ビット線３４０ｂは、１０ａ、１０ｂの両メモリセルに連結される。メモリセル１０ａは、別のメモリビット構造に由来するメモリセル１０ｅの上部に積層された上下逆さのメモリセルである。セル選択線３２０ａは、整流素子６６０ａを介してメモリセル１０ａと接続する。メモリセル１０ｂは、積層された２つのメモリセル１０ｆ、１０ｂのうちの下の方であり、整流素子６６０ｂを介してセル選択線３２０ｂに連結される。同様に、メモリビット構造１０１５ｄ（図９Ａ）は、アクセス素子３５０ｄを活性化するためのワード線３３０ｃを含む。アクセス素子３５０ｄが活性化されると、ビット線３４０ｂは、１０ｃ、１０ｄの両メモリセルに連結される。メモリセル１０ｃは、別のメモリビット構造に由来するメモリセル１０ｇの上部に積層された上下逆さのメモリセルである。セル選択線３２０ａは、整流素子６６０ａを介してメモリセル１０ｃと接続する。メモリセル１０ｄは、積層された２つのメモリセル１０ｈ、１０ｄのうちの下の方であり、整流素子６６０ｃを介してセル選択線３２０ｂに連結される。
図９Ｃは、図９Ｂに描写したメモリビット構造１０１５ａ、１０１５ｄの上面図を表す。活性領域１０５２ａ‐１０５２ｄの各々は、２つのアクセス素子を含む。図９Ｃにおいては、アクセス素子３５０ａは、活性領域１０５２ｂ中にある。アクセス素子３５０ｄは、活性領域１０５２ｄ中にある。活性領域１０５２ｂ内では、アクセス素子３５０ａは、ワード線３３０ｂによりゲートを制御され、また、アクセス素子３５０ａが活性化されると、アクセス素子３５０ａは、活性領域１０５２ａの上方に位置するメモリセル１０ａ（図９Ｂ）、ならびに活性領域１０５２ｂの上方に位置するメモリセル１０ｂ（図９Ｂ）にビット線３４０ｂを連結する。同様に、アクセス素子３５０ｄは、ワード線３３０ｃによりゲートを制御され、また、アクセス素子３５０ｄが活性化されると、アクセス素子３５０ｄは、活性領域１０５２ａの上方に位置するメモリセル１０ｃ（図９Ｂ）、ならびに活性領域１０５２ｄの上方に位置するメモリセル１０ｄ（図９Ｂ）にビット線３４０ｂを連結する。活性領域１０５２ａ‐１０５２ｄの並列の配置は、活性領域が互い違いであるデバイスと比較して、より密度が高く、面積効率の良いデバイス１１００をもたらす。
図１４Ａ‐図１４Ｃは、図９Ａ‐図９Ｃに示したものと類似した回路（図１４Ａのメモリデバイス２４００）、編成、ならびに配置を表す。しかしながら、図１４Ａ‐１４Ｃにおいては、１つより多いメモリセルが同じセル選択線および同じワード線を共有する。例えば、図１４Ａでは、メモリビット構造１０１５ａおよび１０１５ｂは、（数ある中でも特に）メモリセル１０ｃ、１０ｄを各々含む。１０ｃ、１０ｄの両メモリセルは、セル選択線３２０ｂおよびワード線３３０ａを用いることにより活性化される。結果として、メモリセルの選択には、ビット線３４０ｂ、３４０ｃが個別に取り扱われることが必要である。例えば、メモリセル１０ｃは、ワード線３３０ａおよびセル選択線３２０ｂを活性化すること、ならびにビット線３４０ｂに適切にバイアスをかけることにより選択される。同様に、メモリセル１０ｄは、ワード線３３０ａおよびセル選択線３２０ｂを活性化すること、ならびにビット線３４０ｃに適切にバイアスをかけることにより選択される。
図１０Ａは、メモリビット構造１０１５ａ‐１０１５ｆの並列の配置を含んだメモリデバイス１２００を描写するが、それらのメモリビット構造は、２つのメモリセルしか１つの整流素子に連結されない形式で編成される。図１０Ａおよび図１０Ｃに示したように、デバイス１２００は、同じアクセス素子により制御される２つのメモリセルを、少なくとも２つのアクセス素子に別々に間隔をあけて配置することによって、これを可能にする。図１０Ｂは、デバイス１２００に由来する２つのメモリビット構造１０１５ａ、１０１５ｄの物理的構造の断面図を描写する。図１０Ｃは、図１０Ｂの構造体の上面図を描写する。これらの図の各々では、メモリセル１０ａ‐１０ｄは、１つの整流素子６６０ａ‐６６０ｄをもう１つのメモリセルと共有する。例えば、メモリセル１０ａは、メモリセル１０ａがその上に積層されている別のメモリセル１０ｅと整流素子６６０ａを共有する。メモリセル１０ｃも同様に、アクセス素子３５０ｄをメモリセル１０ｄと共有する。細長い金属相互接続部（金属１および２）は、離れたメモリセル１０ａおよび１０ｃを、アクセス素子３５０ａおよび３５０ｄに各々接続する。金属相互接続部（金属１および２）は、離れた活性領域（例えば、１０５２ａ）にメモリビット構造１０１５ａ、１０１５ｄの一部を割り当てることを可能にする。デバイス１２００は、活性領域の互い違いのレイアウトの利便性を、活性領域の並列のレイアウトの緊密性に効果的に組み合わせている。デバイス１２００では、個々のビット線３４０ａ‐３４０ｄは、選択されるべきセルに従って個別に取り扱われ得る。
図１５Ａは、図１０Ａのメモリデバイス１２００に類似するメモリデバイス２５００を表す。図１５Ｂおよび１５Ｃは、図１５Ａに対応するメモリデバイス２５００の編成および配置を示す。メモリデバイス２５００では、１つより多いメモリセルが同じセル選択線および同じワード線を共有する。例えば、図１５Ａでは、メモリビット構造１０１５ａおよび１０１５ｂは、（数ある中でも特に）メモリセル１０ｂ、１０ｃを各々含む。１０ｂ、１０ｃの両メモリセルは、セル選択線３２０ｂおよびワード線３３０ａを用いることにより活性化される。結果として、メモリセルの選択には、ビット線３４０ｂ、３４０ｃが個別に取り扱われることが必要である。例えば、メモリセル１０ｂは、ワード線３３０ａおよびセル選択線３２０ｂを活性化すること、ならびにビット線３４０ｂに適切にバイアスをかけることにより選択される。同様に、メモリセル１０ｃは、ワード線３３０ａおよびセル選択線３２０ｂを活性化すること、ならびにビット線３４０ｃに適切にバイアスをかけることにより選択される。
上述した基本概念は、より複雑なメモリビット構造に適用し得る。例えば、図１１Ａでは、メモリビット構造６１５（図３）および１０１５（図８Ａ）の概念が、１つのアクセス素子／３つのメモリセルの構成であるメモリビット構造１３１５に拡大適用されている。構造１３１５では、整流素子６６０ａ‐６６０ｃは、メモリセル１０ａ‐１０ｃとその各々のセル選択線３２０ａ‐３２０ｃの間に接続される。このように、ただ１つのアクセス素子３５０が、３つのメモリセル１０ａ‐１０ｃを制御し得る。すなわち、図１１Ａに示したものと同じ基本レイアウトを使用すれば、要望通りの数のメモリセルへのアクセスを、ただ１つのアクセス素子３５０が制御することが可能である。図１１Ｂに表したように、メモリビット構造１３１５は、メモリデバイス１３００中に配置されてよい。図１１Ｂでは、セル選択線３２０ａ‐３２０ｉは、メモリビット構造１３１５ａ‐１３１５ｌ中の各々のメモリセルに対して存在する。デバイス１３００中のメモリビット構造１３１５ａ‐１３１５ｌの各々は、３つのメモリセルしか描写していないが、要望通りの数のメモリセルが、そのメモリセルに対応するセル選択線と共に追加されてよい。
図１１Ｃは、メモリビット構造１３１５ａ、１３１５ｄを物理的に配置する実現可能な１つの方法を描写する。例えば、図１１Ｃでは，ワード線３３０ａは、アクセス素子３５０ａを活性化するために使用され、それによって、ワード線３３０ａは、ビット線３４０ａをメモリセル１０ａから１０ｘの下部の電極に連結する（ｘはアルファベットの任意の文字を表す）。各々のメモリセルの上部の電極も同様に、整流素子（例えば、６６０ａ‐６６０ｘ）を介してセル選択線（例えば、３２０ａ‐３２０ｘ）に連結される。メモリセル１０ａは、セル選択線３２０ａに接続される。メモリセル１０ｘは、セル選択線３２０ｘに接続される。図１１Ｃに示したメモリビット構造１３１５ａ、１３１５ｄは、図１１Ｄの上面図中にも示されている。図１１Ｄにおいては、１対のメモリビット構造（例えば、１３１５ａ、１３１５ｄ）が、ただ１つの活性領域１０５２の上に互い違いにあることは明白である。このように、要望通りの数のメモリセルが、ただ１つの活性領域１０５２ならびにアクセス素子３５０ａ、３５０ｄの上方に位置し得る。
改良した相変化メモリデバイス７００‐１３００の各々は、複数のメモリセルに対してたった１つのアクセス素子を用いることにより、相変化メモリビット構造の空間効率を改善する。空間効率は、メモリセルの相互を上下に積層することによって、ならびにメモリセル間で整流素子を共有することによっても改善される。メモリビット構造の並列の配置もまた、改善された空間効率をもたらす。
改良した相変化メモリデバイス７００‐１３００が集積回路の一部として加工され得ることは当然である。これに相当する集積回路は、標準的なプロセッサシステムに利用され得る。例えば、図１２は、簡易化したプロセッサシステム１５００を示すが、そのプロセッサシステム１５００は、上述した実施形態に従って改良した、構造６１５、１０１５などの相変化メモリビット構造を使用するメモリデバイス１４００を含む。一般的にコンピュータシステムなどのプロセッサシステムは、マイクロプロセッサ、デジタル信号プロセッサ、もしくはその他のプログラマブル・デジタル・ロジック・デバイスなどの中央処理装置（ＣＰＵ）１５１０を含み、そのＣＰＵ１５１０は、バス１５９０を経由して入力／出力（Ｉ／Ｏ）デバイス１５２０と通信する。メモリデバイス１４００は、典型的にはメモリコントローラを通じて、バス１５９０を経由してＣＰＵ１５１０と通信する。
コンピュータシステムに関して言及すると、プロセッサシステム１５００は、バス１５９０を経由してＣＰＵ１５１０と通信するリムーバブルメディア装置（例えば、ＣＤ‐ＲＯＭドライブもしくはＤＶＤドライブ）などの周辺装置を含んでよい。メモリデバイス１４００は、望ましくは集積回路として構成され、その集積回路は、１つ以上の相変化メモリデバイスを含む。メモリデバイス１４００は、ただ１つの集積回路として、例えばＣＰＵ１５１０といったプロセッサと必要に応じて組み合わせられてよい。
各種の実施形態は、相変化材料を例示的な抵抗変化型の材料として使用するものとして記述されていると理解されるべきである。どのような抵抗変化型の材料が使用されるにせよ、その材料を流れる電流を改善するために、本発明は、抵抗変化を利用したその他の種類のメモリにも使用され得る。
上記の記述および図は、本明細書で記述した特徴および利点を得る例示的な実施形態を説明したものにすぎないとみなされるべきである。個別のプロセス条件および構造に、変更ならびに置換を行ってもよい。したがって、本発明は、前記の記述および図に制限されるものとみなされるべきではないが、添付の請求項の範囲に唯一制限される。

Claims (61)

1つのアクセス素子と、
抵抗変化を利用した少なくとも２つのメモリセルであって、前記少なくとも２つのメモリセルの各々は、前記アクセス素子およびセル選択信号線に連結され、ならびに、前記セル選択信号線上のセル選択信号を介し、かつ、前記アクセス素子の活性化により選択されると、電流を通すように各々が設定されている、前記少なくとも２つのメモリセルと、
前記少なくとも２つのメモリセルの各１つと各々接続した少なくとも２つの整流素子と、
を含む、抵抗変化を利用したメモリ構造。
前記整流素子は、選択されたメモリセルと選択されなかったメモリセルとの間の並列のリーク電流を阻止することを特徴とする、請求項１の構造。
前記整流素子は、前記メモリセルと前記アクセス素子との間に連結されることを特徴とする、請求項１の構造。
前記メモリセルは、各々のセル選択線に各々連結されることを特徴とする、請求項３の構造。
前記メモリセルは、前記アクセス素子の上方のただ１つの面内にあることを特徴とする、請求項３の構造。
前記整流素子は、前記アクセス素子内に少なくとも一部が形成されることを特徴とする、請求項３の構造。
前記整流素子は、ｐ‐ｎダイオードであることを特徴とする、請求項６の構造。
前記整流素子は、ショットキーダイオードであることを特徴とする、請求項６の構造。
前記メモリセルは、隣接する他のメモリ構造に由来するメモリセルと対になって積層されることを特徴とする、請求項３の構造。
前記積層されたメモリセルの対は、1つの共通の電極を共有することを特徴とする、請求項９の構造。
前記積層されたメモリセルの対は、前記共通の電極を介して前記セル選択線に連結されることを特徴とする、請求項１０の構造。
前記構造は、前記隣接する他のメモリ構造と互い違い に編成されることを特徴とする、請求項９の構造。
前記隣接する他のメモリ構造は、各自のアクセス素子の上方に編成されることを特徴とする、請求項１２の構造。
前記構造は、前記隣接する他のメモリ構造と並列に編成されることを特徴とする、請求項９の構造。
前記隣接する他のメモリ構造は、共有されたアクセス素子の上方に編成されることを特徴とする、請求項１４の構造。
前記メモリセルは、前記整流素子と前記アクセス素子との間に連結されることを特徴とする、請求項１の構造。
前記メモリセルは、各々のセル選択線と各々連結されることを特徴とする、請求項１６の構造。
前記メモリセルの各々は、少なくとも１つの他のメモリセルと1つの整流素子を共有することを特徴とし、ならびに、前記同じ１つの整流素子を共有するメモリセルは、異なる1つのアクセス素子に各々連結されることを特徴とする、請求項１７の構造。
前記メモリセルは、隣接する他のメモリ構造に由来するメモリセルと対になって積層されることを特徴とする、請求項１７の構造。
４つのメモリセルが同じ1つの整流素子を共有することを特徴とする、請求項１７の構造。
前記異なるアクセス素子は、並列に編成されることを特徴とする、請求項２０の構造。
前記整流素子は、ｐ‐ｎ接合ダイオードおよびショットキーダイオードを含むグループから選択されることを特徴とする、請求項１の構造。
前記整流素子は、前記アクセス素子内に形成されることを特徴とする、請求項１の構造。
前記メモリセルは、前記アクセス素子および相互に対して垂直に配置されることを特徴とする、請求項１の構造。
前記メモリセルは、前記アクセス素子の上方のただ１つの面内にあることを特徴とする、請求項１の構造。
前記メモリセルは、相変化メモリセルであることを特徴とする、請求項１の構造。
複数のアクセス素子の１つのアレイと、
前記複数のアクセス素子の各々に連結された少なくとも２つの相変化メモリセルであって、前記少なくとも２つの相変化メモリセル の各々は、連結されたセル選択線からのセル選択信号を介し、かつ、連結された関連する1つのアクセス素子の活性化により選択されると、電流を通すように設定されている、前記少なくとも２つの相変化メモリセルと、
選択されたメモリセルと選択されなかったメモリセルとの間の並列のリーク電流を阻止するように各々が設定されている、前記少なくとも２つの相変化メモリセル の各々に接続された1つの整流素子と、
を含む、相変化メモリデバイス。
前記セルの各々に対する前記1つの整流素子は、前記各々のメモリセルと前記1つのアクセス素子との間に連結されることを特徴とする、請求項２７のデバイス。
前記メモリセルは、各々のセル選択線に各々連結されることを特徴とする、請求項２８のデバイス。
前記セルの各々に対する前記1つの整流素子は、各々の前記１つのアクセス素子内にあることを特徴とする、請求項２８のデバイス。
前記セルの各々に対する前記1つの整流素子は、ｐ‐ｎ接合ダイオードおよびショットキーダイオードを含むグループの中から選択されることを特徴とする、請求項３０のデバイス。
前記メモリセルは、前記複数のアクセス素子の１つのアレイの上方のただ１つの面内にあることを特徴とする、請求項２８のデバイス。
前記メモリセルの各々は、そのセルに対応する前記1つのアクセス素子と前記1つの整流素子との間に連結されることを特徴とする、請求項２７のデバイス。
前記メモリセルの各々は、少なくとも１つの他のメモリセルと1つの整流素子を共有することを特徴とし、ならびに、前記同じ１つの整流素子を共有するメモリセルは、異なる1つのアクセス素子に各々連結されることを特徴とする、請求項３３のデバイス。
４つのメモリセルが同じ1つの整流素子を共有することを特徴とする、請求項３４のデバイス。
前記同じ1つの整流素子を共有するメモリセルは、下部のメモリセルおよび上下逆さになった上部のメモリセルから成る対となって積層されることを特徴とする、請求項３４のデバイス。
前記積層された対の各々について、前記下部のメモリセルおよび前記上部のメモリセルは、前記共有された1つの整流素子に連結された第１の電極を共有することを特徴とする、請求項３６のデバイス。
2組の前記メモリセルの積層された対は、前記共有された1つの整流素子に連結された第１の電極を共有することを特徴とする、請求項３６のデバイス。
前記同じ1つのアクセス素子に連結されたメモリセルは、異なる複数のアクセス素子の上方に位置付けられることを特徴とする、請求項３６のデバイス。
前記複数のアクセス素子は、互い違いのアレイとして配置されることを特徴とする、請求項３６のデバイス。
前記複数のアクセス素子は、並列のアレイとして配置されることを特徴とする、請求項３６のデバイス。
前記整流素子は、ｐ‐ｎ接合ダイオードおよびショットキーダイオードを含むグループから選択されることを特徴とする、請求項３３のデバイス。
前記メモリセルは、前記1つのアクセス素子および相互に対して垂直に配置されることを特徴とする、請求項２７のデバイス。
少なくとも２つのメモリセルは、アクセス素子の各々に連結されることを特徴とする、請求項４３のデバイス。
前記メモリセルの各々は、そのメモリセルに対応する前記アクセス素子と前記整流素子との間に連結されることを特徴とする、請求項４３のデバイス。
複数のアクセス素子の１つアレイと、
前記複数のアクセス素子の各々に連結された第１および第２の相変化メモリセルであって、前記セルの各々は、連結されたセル選択線からのセル選択信号を介し、かつ、連結された関連する1つのアクセス素子の活性化により選択されると、電流を通すように設定され、ならびに、前記第１のセルは積層されたメモリセルの第１の対の下部のセルであり、前記第２のセルは積層されたメモリセルの第２の対の上部のセルである、前記第１および第２の相変化メモリセルと、
選択されたメモリセルと選択されなかったメモリセルとの間の並列のリーク電流を阻止するように各々が設定されている、前記メモリセルの各々に接続された1つの整流素子と、
を含む、相変化メモリデバイス。
前記第１の対は、前記1つのアクセス素子の上方に位置付けられ、ならびに、前記第２の対は、異なる1つのアクセス素子の上方に位置付けられることを特徴とする、請求項４６のデバイス。
2組の前記積層されたメモリセルの対は、前記第１の対は含むが前記第２の対は含まない前記1つのアクセス素子の上方に位置付けられることを特徴とする、請求項４６のデバイス。
前記第１の対および前記第２の対は、同じワード線により活性化される複数のアクセス素子の上方に位置付けられることを特徴とする、請求項４６のデバイス。
前記第１の対および前記第２の対は、異なるワード線により活性化される複数のアクセス素子の上方に位置付けられることを特徴とする、請求項４６のデバイス。
プロセッサと、
前記プロセッサに連結された抵抗変化を利用したメモリであって、
前記抵抗変化を利用したメモリは、
複数のアクセス素子の少なくとも１つのアレイと、
前記複数のアクセス素子の各々に連結された少なくとも２つの、抵抗変化を利用したメモリセルであって、前記少なくとも２つの、抵抗変化を利用したメモリセルの各々は、セル選択信号を介し、かつ、連結された関連する1つのアクセス素子の活性化により選択されると、電流を通すように設定されている、前記少なくとも２つの、抵抗変化を利用したメモリセルと、
選択されたメモリセルと選択されなかったメモリセルとの間の並列のリーク電流を阻止するように各々が設定されている、前記メモリセルの各々に接続された1つの整流素子と、
を含む、前記プロセッサに連結された抵抗変化を利用したメモリと、
を含む、処理システム。
前記セルの各々に対する前記1つの整流素子は、前記各々のメモリセルと前記関連する1つのアクセス素子との間に連結されることを特徴とする、請求項５１のシステム。
前記メモリセルの各々は、そのメモリセルに対応する前記1つのアクセス素子と前記1つの整流素子との間に連結されることを特徴とする、請求項５１のシステム。
前記メモリセルの各々は、少なくとも１つの他のメモリセルと1つの整流素子を共有すること、ならびに、前記同じ１つの整流素子を共有するメモリセルは、異なる1つのアクセス素子に各々連結されることを特徴とする、請求項５３のシステム。
前記メモリセルの各々は、少なくとも１つの他のメモリセルと積層されることを特徴とする、請求項５１のシステム。
前記メモリセルの積層された対の各々は、1つの共通の整流素子を共有することを特徴とする、請求項５５のシステム。
前記メモリセルの積層された対の各々は、1つの共通の電極を共有することを特徴とする、請求項５５のシステム。
抵抗変化を利用したメモリ構造の加工方法であって、
ソースおよびドレインが第１のドーパント型にドープされる、前記ソース、前記ドレイン、ならびにゲートを備えるアクセス素子を形成するステップと、
前記アクセス素子の上部に層間誘電体を堆積させるステップと、
前記ドープされたソースもしくはドレインのいずれかに、前記層間誘電体を貫いてビアをエッチングするステップと、
前記ビアの底部に整流素子を形成するために、第２のドーパント型を用いて前記ビアの前記底部をドープするステップと、
前記ビアを充填するステップと、
前記ビアおよび前記整流素子を通じて前記アクセス素子に電気的にそのセルが連結されるように、前記ビアの上方に 抵抗変化を利用したメモリセルを形成するステップと、
を含む、方法。
１つより多くの整流素子が、前記アクセス素子の前記ソースもしくは前記ドレイン内に形成されることを特徴とする、請求項５８の方法。
前記ビアの各々の前記底部をドープするステップは、１つより多くのビアにより共有されたドープ領域をもたらすことを特徴とする、請求項５９の方法。
形成された前記整流素子は、ｐ‐ｎ接合ダイオードもしくはショットキーダイオードのいずれかであることを特徴とする、請求項５８の方法。
JP2010510389A 2007-05-31 2008-04-17 １つのアクセス素子につき複数のメモリセルを備える抵抗変化を利用したメモリのアーキテクチャ Expired - Fee Related JP5553285B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/806,495 US7684227B2 (en) 2007-05-31 2007-05-31 Resistive memory architectures with multiple memory cells per access device
US11/806,495 2007-05-31
PCT/US2008/060592 WO2008150583A2 (en) 2007-05-31 2008-04-17 Resistive memory architectures with multiple memory cells per access device

Publications (2)

Publication Number Publication Date
JP2010529651A true JP2010529651A (ja) 2010-08-26
JP5553285B2 JP5553285B2 (ja) 2014-07-16

Family

ID=39930695

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010510389A Expired - Fee Related JP5553285B2 (ja) 2007-05-31 2008-04-17 １つのアクセス素子につき複数のメモリセルを備える抵抗変化を利用したメモリのアーキテクチャ

Country Status (6)

Country Link
US (9) US7684227B2 (ja)
JP (1) JP5553285B2 (ja)
KR (1) KR101083854B1 (ja)
CN (1) CN101689403B (ja)
TW (1) TWI369010B (ja)
WO (1) WO2008150583A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004000A (ja) * 2007-06-19 2009-01-08 Elpida Memory Inc 相変化メモリ装置
JP2013544419A (ja) * 2010-10-07 2013-12-12 クロスバー， インコーポレイテッド 同時読み出し動作のための回路及びその方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745231B2 (en) 2007-04-17 2010-06-29 Micron Technology, Inc. Resistive memory cell fabrication methods and devices
KR20090020938A (ko) * 2007-08-24 2009-02-27 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US7961506B2 (en) 2008-02-05 2011-06-14 Micron Technology, Inc. Multiple memory cells with rectifying device
US8320181B2 (en) * 2009-08-25 2012-11-27 Micron Technology, Inc. 3D memory devices decoding and routing systems and methods
US8315081B2 (en) * 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
CN101968973B (zh) * 2010-09-21 2013-11-20 中国科学院上海微系统与信息技术研究所 能抑制位线间漏电流的相变存储器电路
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
KR101802905B1 (ko) * 2011-05-31 2017-12-01 에스케이하이닉스 주식회사 쇼트키 다이오드, 그것을 포함하는 저항성 메모리 장치 및 제조방법
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
EP2761656A4 (en) 2011-09-27 2015-06-24 Hewlett Packard Development Co CIRCUIT SELECTING MEMORIES EPROM INDIVIDUALLY AND IN PARALLEL
US8854872B2 (en) 2011-12-22 2014-10-07 International Business Machines Corporation Drift mitigation for multi-bits phase change memory
US8605497B2 (en) 2011-12-22 2013-12-10 International Business Machines Corporation Parallel programming scheme in multi-bit phase change memory
US8614911B2 (en) 2011-12-22 2013-12-24 International Business Machines Corporation Energy-efficient row driver for programming phase change memory
US8711597B2 (en) 2012-01-26 2014-04-29 HGST Netherlands B.V. 3D solid-state arrangement for solid state memory
US8767431B2 (en) 2012-01-26 2014-07-01 HGST Netherlands B.V. High current capable access device for three-dimensional solid-state memory
US9029829B1 (en) * 2012-05-02 2015-05-12 Adesto Technologies Corporation Resistive switching memories
KR101986335B1 (ko) 2012-10-08 2019-06-05 삼성전자주식회사 보상 저항성 소자를 포함하는 저항성 메모리 장치
US9230641B2 (en) 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
US11984163B2 (en) 2013-03-15 2024-05-14 Hefei Reliance Memory Limited Processing unit with fast read speed memory device
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
US9563371B2 (en) 2013-07-26 2017-02-07 Globalfoundreis Inc. Self-adjusting phase change memory storage module
CN103871463B (zh) * 2014-03-26 2017-02-08 中国科学院上海微系统与信息技术研究所 相变存储器阵列堆叠结构及其操作方法
TWI514392B (zh) * 2014-06-24 2015-12-21 Winbond Electronics Corp 電阻式記憶體及其控制方法與記憶胞
US9118006B1 (en) * 2014-08-12 2015-08-25 Boise State University Carbon-chalcogenide variable resistance memory device
KR20160122531A (ko) 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 전자 장치
US9558800B2 (en) * 2015-06-30 2017-01-31 Nxp Usa, Inc. Non-volatile random access memory (NVRAM)
WO2017111844A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Memory devices including integrated tunnel diode in contact and techniques for forming same
EP3549167B1 (en) * 2016-12-09 2022-10-19 Nokia of America Corporation Reconfigurable integrated circuit and operating principle
US9941331B1 (en) * 2017-01-25 2018-04-10 Sandisk Technologies Llc Device with sub-minimum pitch and method of making
US11133044B2 (en) * 2018-06-01 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interleaved routing for MRAM cell selection
CN111029363B (zh) * 2019-12-24 2021-05-11 厦门半导体工业技术研发有限公司 一种电阻式存储器及其制备方法
US11443825B2 (en) * 2020-12-02 2022-09-13 Winbond Electronics Corp. Failure mode analysis method for memory device
US11996144B2 (en) 2021-06-15 2024-05-28 Seagate Technology Llc Non-volatile memory cell with multiple ferroelectric memory elements (FMEs)
US11868621B2 (en) 2021-06-22 2024-01-09 Seagate Technology Llc Data storage with multi-level read destructive memory

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996041381A1 (en) * 1995-06-07 1996-12-19 Micron Technology, Inc. A stack/trench diode for use with a multi-state material in a non-volatile memory cell
JP2002170374A (ja) * 2000-11-28 2002-06-14 Canon Inc 強磁性体不揮発性記憶素子およびその情報再生方法ならびにそれを用いたメモリチップおよび携帯型情報処理装置
EP1306852A2 (en) * 2001-10-24 2003-05-02 STMicroelectronics S.r.l. A memory device
WO2005098952A1 (ja) * 2004-04-08 2005-10-20 Renesas Technology Corp. 半導体記憶装置
US20060050547A1 (en) * 2004-08-30 2006-03-09 Corvin Liaw Resistive memory arrangement
WO2006046579A1 (ja) * 2004-10-26 2006-05-04 Elpida Memory Inc. 不揮発性半導体記憶装置及び相変化メモリ
JP2006351779A (ja) * 2005-06-15 2006-12-28 Sony Corp メモリセル及び記憶装置
JP2007073176A (ja) * 2005-09-08 2007-03-22 Samsung Electronics Co Ltd 相変化メモリ装置
US20070103963A1 (en) * 2005-11-09 2007-05-10 Samsung Electronics Co., Ltd. Non-volatile memory devices and method thereof
US20070103972A1 (en) * 2005-11-07 2007-05-10 Yu-Hwan Ro Non-volatile phase-change memory device and method of reading the same

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663901A (en) * 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
JP3280803B2 (ja) * 1994-08-18 2002-05-13 沖電気工業株式会社 半導体装置及びその製造方法
US6225222B1 (en) * 1995-12-29 2001-05-01 United Microelectronics Corporation Diffusion barrier enhancement for sub-micron aluminum-silicon contacts
US5641710A (en) * 1996-06-10 1997-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Post tungsten etch back anneal, to improve aluminum step coverage
CN1516275A (zh) * 1998-07-03 2004-07-28 ���µ�����ҵ��ʽ���� 半导体装置及其制造方法
US6456524B1 (en) * 2001-10-31 2002-09-24 Hewlett-Packard Company Hybrid resistive cross point memory cell arrays and methods of making the same
US6521956B1 (en) * 2002-01-04 2003-02-18 Promos Technologies Inc. Semiconductor device having contact of Si-Ge combined with cobalt silicide
JP4660095B2 (ja) * 2002-04-04 2011-03-30 株式会社東芝 相変化メモリ装置
US6754123B2 (en) * 2002-10-01 2004-06-22 Hewlett-Packard Development Company, Lp. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having diode isolation
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4541651B2 (ja) * 2003-03-13 2010-09-08 シャープ株式会社 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
JP4377816B2 (ja) * 2003-03-18 2009-12-02 株式会社東芝 相変化メモリ装置
US7291878B2 (en) * 2003-06-03 2007-11-06 Hitachi Global Storage Technologies Netherlands B.V. Ultra low-cost solid-state memory
KR100504700B1 (ko) * 2003-06-04 2005-08-03 삼성전자주식회사 고집적 상변환 램
US8125003B2 (en) * 2003-07-02 2012-02-28 Micron Technology, Inc. High-performance one-transistor memory cell
KR100583115B1 (ko) * 2003-12-13 2006-05-23 주식회사 하이닉스반도체 상 변화 저항 셀, 이를 이용한 불휘발성 메모리 장치 및그 제어 방법
KR100569550B1 (ko) * 2003-12-13 2006-04-10 주식회사 하이닉스반도체 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치
KR100620658B1 (ko) * 2004-05-17 2006-09-14 주식회사 하이닉스반도체 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로
US7068533B2 (en) * 2004-09-30 2006-06-27 Infineon Technologies Ag Resistive memory cell configuration and method for sensing resistance values
KR100564637B1 (ko) * 2004-10-26 2006-03-29 삼성전자주식회사 반도체 메모리 장치와 그 프로그래밍 방법
DE102004061548A1 (de) * 2004-12-21 2006-06-29 Infineon Technologies Ag Integration von 1T1R-CBRAM-Speicherzellen
TWI261356B (en) * 2005-01-03 2006-09-01 Macronix Int Co Ltd Phase-change multi-level cell and operating method thereof
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
CN100365599C (zh) * 2005-07-15 2008-01-30 中国船舶重工集团公司第七○九研究所 用于数字信号处理机实时数据记录的闪存阵列存储方法及其装置
KR100655443B1 (ko) * 2005-09-05 2006-12-08 삼성전자주식회사 상변화 메모리 장치 및 그 동작 방법
KR100665227B1 (ko) * 2005-10-18 2007-01-09 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR100735525B1 (ko) * 2006-01-04 2007-07-04 삼성전자주식회사 상변화 메모리 장치
US7447062B2 (en) * 2007-03-15 2008-11-04 International Business Machines Corproation Method and structure for increasing effective transistor width in memory arrays with dual bitlines
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
US7869257B2 (en) * 2007-12-17 2011-01-11 Qimonda Ag Integrated circuit including diode memory cells
KR101033468B1 (ko) * 2009-06-30 2011-05-09 주식회사 하이닉스반도체 워드 라인의 저항을 개선할 수 있는 상변화 메모리 장치, 그것의 배열 구조, 및 그것의 제조방법
KR20110093309A (ko) * 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2011192333A (ja) * 2010-03-12 2011-09-29 Elpida Memory Inc 半導体装置
US9029829B1 (en) * 2012-05-02 2015-05-12 Adesto Technologies Corporation Resistive switching memories

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996041381A1 (en) * 1995-06-07 1996-12-19 Micron Technology, Inc. A stack/trench diode for use with a multi-state material in a non-volatile memory cell
JP2002170374A (ja) * 2000-11-28 2002-06-14 Canon Inc 強磁性体不揮発性記憶素子およびその情報再生方法ならびにそれを用いたメモリチップおよび携帯型情報処理装置
EP1306852A2 (en) * 2001-10-24 2003-05-02 STMicroelectronics S.r.l. A memory device
WO2005098952A1 (ja) * 2004-04-08 2005-10-20 Renesas Technology Corp. 半導体記憶装置
US20060050547A1 (en) * 2004-08-30 2006-03-09 Corvin Liaw Resistive memory arrangement
WO2006046579A1 (ja) * 2004-10-26 2006-05-04 Elpida Memory Inc. 不揮発性半導体記憶装置及び相変化メモリ
JP2006351779A (ja) * 2005-06-15 2006-12-28 Sony Corp メモリセル及び記憶装置
JP2007073176A (ja) * 2005-09-08 2007-03-22 Samsung Electronics Co Ltd 相変化メモリ装置
US20070103972A1 (en) * 2005-11-07 2007-05-10 Yu-Hwan Ro Non-volatile phase-change memory device and method of reading the same
US20070103963A1 (en) * 2005-11-09 2007-05-10 Samsung Electronics Co., Ltd. Non-volatile memory devices and method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004000A (ja) * 2007-06-19 2009-01-08 Elpida Memory Inc 相変化メモリ装置
JP2013544419A (ja) * 2010-10-07 2013-12-12 クロスバー， インコーポレイテッド 同時読み出し動作のための回路及びその方法

Also Published As

Publication number Publication date
CN101689403B (zh) 2015-01-07
JP5553285B2 (ja) 2014-07-16
US20100151637A1 (en) 2010-06-17
US20210005811A1 (en) 2021-01-07
CN101689403A (zh) 2010-03-31
US20170069838A1 (en) 2017-03-09
US20180337330A1 (en) 2018-11-22
US20120056146A1 (en) 2012-03-08
US8076195B2 (en) 2011-12-13
WO2008150583A2 (en) 2008-12-11
US20080298113A1 (en) 2008-12-04
TW200903873A (en) 2009-01-16
KR20100027184A (ko) 2010-03-10
US11349072B2 (en) 2022-05-31
US8976562B2 (en) 2015-03-10
US20150179931A1 (en) 2015-06-25
WO2008150583A3 (en) 2009-04-30
US10797237B2 (en) 2020-10-06
US7684227B2 (en) 2010-03-23
US20200044151A1 (en) 2020-02-06
US9997701B2 (en) 2018-06-12
US20220271224A1 (en) 2022-08-25
US9472755B2 (en) 2016-10-18
TWI369010B (en) 2012-07-21
KR101083854B1 (ko) 2011-11-15
US10424729B2 (en) 2019-09-24

Similar Documents

Publication Publication Date Title
JP5553285B2 (ja) １つのアクセス素子につき複数のメモリセルを備える抵抗変化を利用したメモリのアーキテクチャ
US9991315B2 (en) Memory device including ovonic threshold switch adjusting threshold voltage thereof
US10644069B2 (en) Memory devices having crosspoint memory arrays therein with multi-level word line and bit line structures
US8741728B2 (en) Circuit, biasing scheme and fabrication method for diode accessed cross-point resistive memory array
US20180175109A1 (en) Variable resistance memory device
US8173990B2 (en) Memory array with a selector connected to multiple resistive cells
US7492033B2 (en) Semiconductor memory device
CN100595930C (zh) 电可重写非易失存储元件
JP2011199035A (ja) 半導体記憶装置
JP5558085B2 (ja) 抵抗変化メモリ
US20080106922A1 (en) Semiconductor memory device and layout structure of word line contacts
US7964935B2 (en) Phase change random access memory and semiconductor device

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120910

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130621

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20131021

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140519

R150 Certificate of patent or registration of utility model

Ref document number: 5553285

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees