WO2004081943A1 - 磁気メモリデバイスおよびその読出方法 - Google Patents

磁気メモリデバイスおよびその読出方法 Download PDF

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WO2004081943A1
WO2004081943A1 PCT/JP2004/003362 JP2004003362W WO2004081943A1 WO 2004081943 A1 WO2004081943 A1 WO 2004081943A1 JP 2004003362 W JP2004003362 W JP 2004003362W WO 2004081943 A1 WO2004081943 A1 WO 2004081943A1
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WO
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pair
read
current
memory device
magnetoresistive elements
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Application number
PCT/JP2004/003362
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English (en)
French (fr)
Inventor
Joichiro Ezaki
Yuji Kakinuma
Keiji Koga
Shigekazu Sumita
Original Assignee
Tdk Corporation
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
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    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors

Definitions

  • the present invention relates to a magnetic memory device including a magnetoresistive element and a reading method thereof.
  • volatile memories such as DRAM (Dynamic Random Access Memory) and SRAM (Static RAM) have been used as general-purpose memories used in information processing devices such as computers and mobile communication devices. These volatile memories lose all information unless they are constantly powered. Therefore, it is necessary to provide a means for storing information, that is, a nonvolatile memory, and a flash EEPROM or a hard disk device is used. In these non-volatile memories, speeding up access has become an important issue as data processing speeds up. Furthermore, with the rapid spread of portable information devices and the advancement of their performance, the development of information devices aiming at so-called “upikitas computing”, which enables information processing to be performed at any time and at any place, is rapidly progressing. As a key device in the development of such equipment, the development of high-speed nonvolatile memory is strongly required.
  • MRAM Magnetic Random Access Memory
  • MRAM Magnetic Random Access Memory
  • individual memory cells arranged in a matrix are composed of magnetic elements with two ferromagnetic layers.
  • the information is stored by making the magnetization of the ferromagnetic layer of the element parallel or anti-parallel along the easy axis, corresponding to the binary information of “0” and “1”.
  • the resistance of a magnetic element in a specific direction differs depending on whether the magnetization direction of the ferromagnetic layer is parallel or antiparallel. Therefore, information is read from the memory cell by detecting a difference in resistance corresponding to the information as a change in current or voltage.
  • MRAM requires a resistance change in order to perform stable writing and reading. It is important that the rate be as large as possible.
  • GMR giant magneto-resistive
  • GMR—MRAM is available in two types: coercive force difference type (Pseudo Spin Valve type) and exchange bias type (Spin Valve type).
  • a Pseudo Spin Valve type MRAM is composed of a GMR element composed of two ferromagnetic layers and a non-magnetic layer sandwiched between them, and uses the difference in coercive force between the two ferromagnetic layers to store information. This is for writing / reading.
  • two ferromagnetic layers are composed of a fixed layer having a fixed magnetization direction and a free layer whose magnetization direction can be changed by an external magnetic field.
  • the magnetization of the fixed layer is stably fixed by antiferromagnetic coupling with the antiferromagnetic layer with the nonmagnetic layer interposed therebetween.
  • the resistance change rate of each type of GMR element is about 6 to 8% for a Pseudo Spin Valve type element with a (NiFe / Cu / Co) laminated structure, and (PtMn / Co It is about 10% even for SpinValve-type devices with a multilayer structure of FeCu / CoFe). For this reason, readouts that use the difference in resistance as the difference between current and voltage have not yet been obtained, and it is said that it is difficult to improve storage capacity and access speed.
  • TMR-MRAM tunneling magneto-resistive
  • TMR-MRAM tunneling magneto-resistive
  • TMR-MRAM since the resistance of the TMR element is high, it is said that it is easy to achieve matching when combined with a semiconductor device such as a metal oxide semiconductor field effect transistor (MOSFET). From the above advantages, TMR-MRAM is easier to achieve higher output than GMR-MRAM, and is expected to improve storage capacity and access speed.
  • a semiconductor device such as a metal oxide semiconductor field effect transistor (MOSFET).
  • MOSFET metal oxide semiconductor field effect transistor
  • TMR-MRAM information is written by changing the magnetization direction of the ferromagnetic layer using a current magnetic field induced by a current flowing through a conductor.
  • the binary information is stored corresponding to the relative magnetization direction (parallel or antiparallel) between the ferromagnetic layers.
  • a method is adopted in which a current is applied to the insulating layer in a direction perpendicular to the layer surface to detect a tunnel current value or a tunnel resistance. This difference in the relative magnetization direction (parallel or antiparallel) between the ferromagnetic layers appears as a difference in the output current value or cell resistance value.
  • the cell array structure it is proposed to connect multiple TMR elements in parallel on the data line and arrange semiconductor elements for selection corresponding to each TMR element, or to arrange each semiconductor element for each data line.
  • semiconductor element a MOS FET, a diode formed by short-circuiting the gate and drain of the FET, a pn junction diode, a Schottky diode, and the like are used.
  • TMR elements are arranged in a matrix using row data lines and column data lines, and a selection transistor is arranged for each data line.
  • the structure that has the best characteristics in terms of power consumption efficiency during readout is the structure in which a semiconductor device for selection is arranged for each TMR device.
  • the noise caused by the variation cannot be ignored.
  • the S / N ratio of the output voltage of the memory cell is only a few dB. there is a possibility.
  • a commonly used method is to compare the output voltage V of one selected memory cell with a reference voltage Vref and differentially amplify the difference voltage Vsig.
  • the purpose of differential amplification is, firstly, to remove noise generated in the data line pair to which the storage cell is connected, and secondly, due to the characteristic variation of the semiconductor element for driving the sense line or for selecting the cell. It is to remove the offset of the force voltage.
  • the circuit for generating the reference voltage Vrei is realized by a circuit using a dummy cell or a semiconductor element.Since there is a variation in element characteristics between this circuit and the storage cell, the offset of the output voltage is completely removed. It is impossible in principle.
  • a storage cell is constituted by a pair of TMR elements and the outputs from the elements forming the pair are differentially amplified.
  • writing is performed such that the magnetization directions of the magneto-sensitive layers of the paired TMR elements are always antiparallel to each other. That is, in one element, writing is performed complementarily so that the magnetization of the free layer and the magnetization of the fixed layer are parallel to each other, and the magnetization of both layers is antiparallel to each other, and the output of the two elements is compared.
  • dynamic amplification and reading common-mode noise is removed and the SZN ratio is improved.
  • Such a differential amplification type circuit configuration is disclosed in Japanese Patent Application Laid-Open Nos. 2001-236781, 2001-266567 and ISSCC 2000 Digest paper TA7.2.
  • the first TMR constituting a memory cell is disclosed.
  • the element and the second TMR element are individually connected at one end to a pair of first and second data lines, and at the other end to the bit line via the same cell selection semiconductor element. It has become.
  • the word line is connected to the cell selection semiconductor element.
  • Information is read by applying a potential difference between the bit line and the first and second data lines while maintaining the first data line and the second data line at the same potential. This is done by outputting the difference value of the amount of current flowing through the data line.
  • the second TMR element has one end connected separately to the pair of first and second data lines, and the other end connected to the bit line via the same cell selection semiconductor element. Despite this configuration, the reduction in the SZN ratio of the output signal due to the variation in resistance has not yet been resolved.
  • a large number of TMR elements are connected to the first and second data lines, and a number of cell selection semiconductor elements in the bit column direction are connected to the third bit line, so that the number of memory cells is reduced. Since a matrix is configured, in order to obtain a stable read signal output, the resistance variation between the TMR elements connected to each data line and the selection semiconductor element connected to the same bit line It is necessary to sufficiently suppress the variation in characteristics between them. However, the readout method of giving the equal potential voltage difference between the first data line and the second data line cannot in principle suppress the above variation. Therefore, it was extremely difficult to take thorough countermeasures against noise due to these variations.
  • An object of the present invention is to provide a magnetic memory device and a method for reading a magnetic memory device which are excellent in operation stability such as read accuracy and can perform highly reliable read operation by using power.
  • a magnetic memory device includes a plurality of magnetoresistive elements each having a magneto-sensitive layer whose magnetization direction changes according to an external magnetic field, and is configured such that one storage cell includes a pair of magnetoresistive elements.
  • a memory device comprising: a pair of read lines provided to extend along the first direction for each pair of magnetoresistive elements and supplying a read current to the pair of magnetoresistive elements; and a pair of magnetoresistive elements. The sum of a pair of read currents that are provided in common for a ground side read line that guides the read current flowing through the effect element to the ground and a plurality of ground side read lines and that flow through a pair of magnetoresistive elements in one storage cell. And a read circuit for reading information from a memory cell based on a difference between a pair of read currents.
  • “external magnetic field” means a magnetic field generated by a write current.
  • the constant current circuit provided in common for a plurality of ground-side read lines for guiding the read current flowing through the pair of magnetoresistive elements to the ground causes the memory cells in each memory cell to have different functions.
  • the sum of the pair of read currents flowing through the pair of magnetoresistive elements is made constant. For this reason, the read current is controlled so that the sum of the pair of read currents always flows by a fixed amount, and the variation in the output current among the memory cells is reduced.
  • the constant current circuit may be provided between the plurality of magnetoresistive elements and the ground, and may be configured using a band gap reference.
  • the constant current circuit includes a current control transistor, a diode connected between the base of the current control transistor and ground, and a current control transistor between the emitter and the ground of the current control transistor. It is desirable to include a connected current control resistor.
  • the magnetic memory device of the present invention further includes a pair of rectifying elements provided on a current path of a read current supplied to the pair of magnetoresistive elements.
  • a pair of rectifying elements provided on a current path of a read current supplied to the pair of magnetoresistive elements.
  • the pair of rectifying elements is connected between the pair of magnetoresistive elements and the ground side read line. May be provided between the readout line pair and the pair of magnetoresistive elements.
  • the rectifying element is a Schottky diode or a PN junction diode
  • the rectifying element is disposed between the constant current circuit and each of the plurality of ground-side read lines, for example, orthogonal to the first direction which is the bit string direction of the magnetic memory device.
  • a first semiconductor switch for selecting any one of a plurality of second direction memory cell groups arranged along a second direction which is a row direction of the memory cells may be provided.
  • a rectifying element that also functions as a second semiconductor switch for selecting one of a plurality of second-direction storage cell groups arranged in the second direction is used. May be present.
  • the second semiconductor switch a bipolar transistor or an MS transistor is suitable.
  • This magnetic memory device takes advantage of the fact that the current value when a current flows in the direction perpendicular to these layers depends on the relative magnetization direction of the magneto-sensitive layer of the magnetoresistive element forming a pair. Can be read. Regarding information reading, it is preferable that a read current is supplied to each of the pair of magnetoresistive elements from each read line in the read line pair, and information is read from the memory cell based on a difference between the pair of read currents. . According to this method, since the read current is differentially output, noise generated in each read line in the read line pair and an offset component included in the output value of each magnetoresistive element are canceled and removed.
  • the “rectifying element” of the present invention refers to an element that allows a current to pass only in one direction and blocks the current from flowing in the opposite direction.
  • the “current path” refers to the entire path that the read current follows in order to flow into the magnetoresistive element, passes through the magnetoresistive element, and flows out.
  • the rectifying element has a rectifying function of causing a current to flow in the ground direction (ground-side readout line side) on the current path. This rectifier prevents current from sneaking into each storage cell to be read from another storage cell connected to the common ground-side read line.
  • the magnetic memory device of the present invention is further provided for each of the plurality of first-direction storage cell groups arranged along the first direction, and includes a plurality of ground-side read lines for each of the first-direction storage cell groups.
  • One of the plurality of first-direction storage cell groups which is provided between each of the plurality of shared read lines and the plurality of shared read lines and the constant current circuit; May be provided.
  • the selection switch is controlled to open and close by a selection signal for selecting which of the first direction storage cell groups the read current flows.
  • the magnetic memory device of the present invention further includes a plurality of first write lines, and a plurality of second write lines extending so as to intersect with the plurality of first write lines, respectively.
  • a magnetoresistive element including a magneto-sensitive layer whose magnetization direction is changed by an external magnetic field, wherein the magneto-resistance effect element is configured to allow a current to flow in a direction perpendicular to the lamination plane; and a lamination on one side of the lamination. It is preferable to include an annular magnetic layer arranged so that the direction along the plane is the axial direction and configured to be penetrated by the first and second write lines.
  • the “external magnetic field” means a magnetic field generated by a current flowing through the first and second write lines, or a return magnetic field generated in the annular magnetic layer.
  • the “annular” of the “annular magnetic layer” means that at least the first and second write lines that penetrate the inside of the annular magnetic layer completely and magnetically and electrically continuously surround each other. And a cross section in a direction crossing the first or second write line is closed. Therefore, the annular magnetic layer allows the insulator to be contained as long as it is magnetically and electrically continuous. It is a matter of course that an oxide film generated in the manufacturing process may be included.
  • the “axial direction” refers to the opening direction when focusing on the single annular magnetic layer, that is, the extending direction of the first and second write lines penetrating therethrough.
  • disposed on one surface side of the laminated body means that the annular magnetic layer is disposed separately from the laminated body on one side of the laminated body. This is intended to include a case where the magnetic layer is provided so as to include a part of the laminate.
  • one unit information is stored by using two magnetoresistive elements capable of storing one unit information independently. Further, each of the magnetoresistive elements forms a closed magnetic path in the annular magnetic layer by passing a current through the first and second write lines. As a result, a current flowing in a direction perpendicular to the stacking plane of the stack flows from the free layer to the annular magnetic layer.
  • the magnetic memory device further comprises a pair of magnetoresistive effect elements formed by a magnetic field generated by a current flowing through both the first and second write lines passing through the annular magnetic layer. It is desirable that the magnetization direction of each magneto-sensitive layer in step (1) changes so as to be antiparallel to each other, and information is stored in the memory cell.
  • “the magnetization directions are antiparallel to each other” means that the magnetization directions of each other, that is, the angle formed by the average magnetization direction in the magnetic layer is exactly 180 degrees, This also includes the case where the angle between the magnetization directions deviates from each other by a predetermined angle from 180 degrees due to an error or the like that occurs because the axis is not completely uniaxial.
  • “Information” is generally a binary value represented by “0”, “1”, or “High” or “Low” depending on the current or voltage value in the input / output signal to the magnetic memory device. Refers to information.
  • information is stored in a pair of magnetoresistive elements in a state where the magnetization directions of the magnetosensitive layers are antiparallel to each other.
  • one of the pair of magneto-sensitive layers in the pair of magneto-resistance effect elements is magnetized in the first magnetization direction and the other is magnetized in the second magnetization direction which is antiparallel to the first magnetization direction.
  • a second state in which one of the pair of magnetosensitive layers is magnetized in the second magnetization direction and the other is magnetized in the first magnetization direction. It is desirable that information be stored in the storage cell in accordance with the second state.
  • the magnetizations of both magneto-sensitive layers of the pair of magnetoresistive elements face each other or are opposite to each other. The binary information corresponds to this.
  • a reading method of a magnetic memory device includes a plurality of magnetoresistive elements each having a magneto-sensitive layer whose magnetization direction changes by an external magnetic field, and one storage cell includes a pair of magnetoresistive elements.
  • a read current is supplied to a pair of magnetoresistive elements via a read line pair extending along the first direction, and a pair of magnetoresistive elements is provided.
  • the read current flowing through the storage element is led to ground via the ground-side read line, and a constant current circuit is provided in common for a plurality of ground-side read lines.
  • the sum of a pair of read currents flowing through the memory cell is made constant, and information is read from the memory cell based on the difference between the pair of read currents. For this reason, the read current is controlled such that the sum of the pair of read currents always flows by a fixed amount, and the variation in the output current among the memory cells is reduced.
  • FIG. 1 is a block diagram showing an overall configuration of a magnetic memory device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a configuration of a storage cell and a read circuit of the magnetic memory device shown in FIG.
  • FIG. 3 is a circuit diagram for explaining the configuration of the entire sense amplifier in the read circuit shown in FIG.
  • FIG. 4 is a configuration diagram showing a state of mounting of the memory cell group shown in FIG. 1 around a Y-direction drive circuit unit.
  • FIG. 5 is a diagram showing an actual circuit arrangement of the Y-direction drive circuit section shown in FIG.
  • FIG. 6 is a pattern layout diagram of a sense amplifier area in the unit drive circuit shown in FIG.
  • FIG. 7 is a cross-sectional view showing a specific configuration of the memory cell shown in FIG.
  • FIG. 8 is a diagram showing a storage cell of the magnetic memory device shown in FIG. 1 and a wiring structure for writing the same.
  • FIG. 9 is a diagram showing an equivalent circuit of the storage cell shown in FIG.
  • FIG. 10A and FIG. 10B are diagrams for explaining a method of storing information in the storage cell shown in FIG.
  • FIG. 11 is a diagram for explaining a method of writing information in the storage cell shown in FIG.
  • FIG. 12 is a diagram for explaining the principle of reading operation from a storage cell in the magnetic memory device shown in FIG.
  • FIG. 13 is a circuit diagram for explaining a comparative example of the read circuit shown in FIG.
  • FIG. 14 is a diagram showing a rectifying element according to a modification of the backflow preventing diode in the readout circuit shown in FIG. 2 and an arrangement thereof.
  • FIG. 15 is a diagram showing a rectifying element according to a modification of the backflow prevention diode in the readout circuit shown in FIG. 2 and its arrangement.
  • FIG. 16 is a diagram showing an arrangement according to a modification of the backflow prevention diode in the read circuit shown in FIG.
  • FIG. 17 is a diagram showing a rectifying element according to a modification of the backflow prevention diode in the readout circuit shown in FIG. 2 and an arrangement thereof.
  • FIG. 18 is a diagram showing a rectifying element according to a modification of the backflow prevention diode in the readout circuit shown in FIG. 2 and an arrangement thereof.
  • FIG. 19 is a diagram of a read circuit according to an embodiment of the magnetic memory device of the present invention.
  • FIG. 20 is a diagram showing the relationship between the bit decode voltage in the read circuit shown in FIG. 19 and the measured current values at the measurement points P1 to P4.
  • FIG. 21 is a diagram showing the relationship between the pit decode voltage and the measured current values at the measurement points P1 to P9 in the read circuit shown in FIG.
  • FIG. 22 is a diagram showing the relationship between the resistance change of each storage cell of the magnetoresistive element in the read circuit shown in FIG. 19 and the output voltage.
  • FIG. 23 is an equivalent circuit diagram for explaining a read circuit of a comparative example with respect to the embodiment shown in FIG.
  • FIG. 24 is a diagram showing a relationship between a resistance variation between a pair of magnetoresistive elements and an output voltage in the read circuit shown in FIG.
  • FIG. 25 is a diagram showing a configuration of a storage cell and a read circuit of the magnetic memory device according to the second embodiment of the present invention.
  • FIG. 26 is a configuration diagram for explaining a modification 2-1 in the readout circuit shown in FIG.
  • FIG. 27 illustrates a modification 2-2 of the readout circuit shown in FIG. 25.
  • FIG. 28 is a configuration diagram for describing Modification 2-3 of the readout circuit shown in FIG.
  • FIG. 29 is a block diagram for explaining a modified example 2-4 of the readout circuit shown in FIG.
  • FIG. 30 is a partial cross-sectional view showing a cross-sectional configuration around a memory cell corresponding to the read circuit shown in FIG.
  • FIG. 31 is a configuration diagram for explaining a modification 2-5 in the readout circuit shown in FIG. 25.
  • FIG. 32 is a configuration diagram for explaining Modifications 2-6 in the readout circuit shown in FIG. 25.
  • FIG. 1 is a diagram showing an overall configuration of a magnetic memory device according to one embodiment of the present invention.
  • This magnetic memory device is an MRAM embodied as a so-called semiconductor memory chip, and includes an address buffer 101, a data buffer 102, a control logic unit 103, a memory cell group 104, a Y-direction drive circuit unit.
  • the main components are 106 and the X-direction drive circuit 108.
  • the memory cell group 104 is arranged in a wide area in the center of the silicon chip, and circuit components and wiring such as the drive circuit sections 106 and 108 are arranged in a small area around the silicon memory chip. It has been implemented. '
  • the storage cell group 104 has a large number of storage cells 12 arranged in a word line direction (X direction) and a bit line direction (Y direction) so as to form a matrix as a whole.
  • Each memory cell 12 is a minimum unit for storing data, and bit data of “1” and “0” is stored.
  • each column of the storage cells 12 in the storage cell group 104 is referred to as a word string X n , and each row is referred to as a bit string Y nie.
  • the ⁇ direction drive circuit section 106 is ⁇ direction address decoder 106 ⁇ , And a Y-direction current drive 106 C for writing, each of which has a bit string ⁇ ⁇ ( ⁇ ,, ⁇ 2 ,... ⁇ ) Each is connected.
  • the X-direction drive circuit section 108 is composed of an X-direction address decoder 108 ⁇ , a constant current circuit for reading 108 ⁇ , and an X-direction current drive 108 C for writing, each of which is a memory cell group.
  • word sequence chi "of the memory cells 1 2 (X,, chi 2, ⁇ ⁇ ⁇ ) are connected to each.
  • memory cell Le 1 2 is one, as shown , X-direction address decoder 1 08 a, Upsilon direction address decoder 1 0 word direction and the bit direction input from 6 Alpha Adoresu ( ⁇ ", ⁇ ⁇ ) is selected uniquely by.
  • the address buffer 101 has external address input terminals AO to ⁇ 20, and has a 7-way address line 105, 107, and a 4-way address decoder 106 A, an X-direction address decoder 108 It is connected to the.
  • the address buffer 101 receives a selection signal for selecting the memory cell 12 from the external address input terminals A0 to A20, and the Y and X direction address decoders 106A and 108A in the internal buffer amplifier. (Hereinafter, if there is no need to distinguish between the two, they are simply referred to as address decoders 106A and 108A), and they have the function of amplifying to the required voltage level.
  • the amplified selection signal is divided into two selection signals in the word column direction (X direction) and the bit column direction (Y direction) of the memory cell 12, and the signals are respectively applied to the address decoders 106 A and 108 A.
  • the address buffer 101 When the magnetic memory device has a plurality of storage cell groups 104, the address buffer 101 also has an address signal for selecting one storage cell group 104 from the plurality of storage cell groups 104. It is also input.
  • the bit string direction (Y direction) corresponds to the “first direction” in the present invention
  • the word string direction (X direction) corresponds to the “second direction” in the present invention.
  • the data buffer 102 includes external data terminals D0 to D7 for exchanging digital data signals with the outside, and is connected to the control logic unit 103 by a control signal line 113.
  • the data buffer 102A is composed of an input buffer 102A and an output buffer 102B. It operates according to these control signals.
  • the input buffer 102 is connected to the Y-direction current drive 106 C and the X-direction current drive 108 C via the write data bus 110, 111, respectively.
  • the data signals are captured from the evening terminals D0 to D7, and the data signals are amplified to the required voltage level by the internal buffer amplifier. If there is no need to distinguish between them, they are simply abbreviated as current drive 106C and 108C).
  • the output buffer 102B is connected to the sense amplifier 106B via the read data path 112, and is input from the sense amplifier 106B at the time of memory read by using the internal buffer amplifier. It has a function of outputting a read data signal to external data terminals D 0 to D 7 with low impedance.
  • the control logic section 103 includes an input terminal CS and an input terminal WE, and is connected to the data buffer 102 via a control signal line 113.
  • the control logic section 103 controls the operation of the memory cell group 104. From the input terminal CS, a signal (chip select; whether or not to make the write Z read operation of the magnetic memory device active) is provided. CS) is input. Also, a write enable signal (write enable; WE) for switching between writing and reading is input from the input terminal WE.
  • the control logic section 103 converts the signal voltage taken from the input terminal CS and the input terminal WE by the internal buffer amplifier into the Y-direction and X-direction drive circuit sections 106 and 108 (hereinafter, it is necessary to distinguish between the two). If not, they are simply abbreviated as drive circuit sections 106 and 108).
  • FIG. 2 is a configuration diagram of a circuit system including a memory cell group and a readout circuit.
  • This readout circuit system is a differential amplification type in which a memory cell 12 is composed of a pair of magnetoresistive elements 12A and 12B.
  • the reading of information from each memory cell 12 is performed based on the sensing current flowing through each of the magnetoresistive elements 12 A and 12 B (the sensing bit decode lines 21 A and 2 IB (described later)).
  • the difference between the currents flowing into the elements 12 A and 12 B and flowing out to the common sense word decode line 31 (described later) The value is output as output.
  • the pair of magnetoresistive elements 12A and 12B is a specific example corresponding to the "pair of magnetoresistive elements" in the present invention.
  • the storage cell 12 for each bit string Y thoroughof the storage cell group 104 and a part of the readout circuit including the sense amplifier 106 06 are a bit direction unit readout circuit which is a repetition unit of the readout circuit.
  • 80 (..., 80 ⁇ , 80 n ⁇ 1 , ⁇ ), which are arranged in parallel in the bit string direction Bit direction unit readout circuit 80 (..., 80 ⁇ , 80 ⁇ + 1 , )
  • the bit decoder 106 A via the bit decode line 20 ( ⁇ , 20 20, 20 ⁇ + 1 , ⁇ )
  • the output buffer 102 B It is connected via the read data bus 112.
  • bit direction unit readout circuit 80 since there is not enough space and the entire bit direction unit readout circuit 80 cannot be drawn, it is represented by two columns. The same applies to the memory cell group 104, which is represented by two columns of bit strings Y Y and YntI .
  • the magnetoresistive elements 12A and 12B of each memory cell 12 will be described as TMR elements utilizing the TMR effect, but the detailed configuration will be described later.
  • the memory cell group 104 includes a sense word line 31 for sense arranged in the X direction (hereinafter abbreviated as a sense word line 31) and a pair of bit lines for sense arranged in the Y direction.
  • the lines 21 A and 21 B (hereinafter, abbreviated as sense bit lines 21 A and 2 IB) form a matrix wiring.
  • the individual memory cells 12 are arranged at these intersections, and the memory cells 12 connected in parallel to the common sense bit lines 21A and 21B form a bit string ⁇ ,.
  • the memory cells 12 cascaded to the sense line 31 form a word string ⁇ ⁇ .
  • one end of each of a pair of magnetoresistive elements 12 ⁇ and 12 ⁇ is connected to sense bit lines 21 ⁇ and 21 B, and the other is connected to each other.
  • the end is connected to a common sense word line 31 via each of a pair of backflow prevention diodes 13 1 and 13 ⁇ .
  • the current path of the sensing current to each of the magnetoresistive elements 1.2 mm and 1.2 mm starts from the node between the conductor from each element and the sense bit lines 21 A and 21 B, and goes from the node to the conductor from each element. It is a path to a node with the sense word line 31.
  • the sense bit lines 21 ⁇ , 21 1 Correspond to the “read line pair” of the present invention
  • the sense word line 31 corresponds to the “ground side read line” of the present invention.
  • Sense bit lines 2 1 A, 2 1 B, the bit string of the memory cells 1 2 ⁇ ⁇ ( ⁇ ,, ⁇ 2, I) for each, are arranged in pairs. These sense bit lines 21 1 and 21 1 extend in the direction ⁇ so as to penetrate the memory cell group 104, and one end is connected to the power supply Vcc. On one end side of the sense bit lines 21 A and 2 IB (power supply Vcc side), current-voltage conversion resistors 23 A and 23 B (hereinafter, resistors 23 A and 23 B) and transistor 22 are connected, respectively. The collector and emitter of A and 22B are connected in series. Further, the plurality of storage cells 12 forming the bit string Y meritare connected to both the sense bit line 21 1 and the sense pit line 21 ⁇ B. One end of the effect element 12A is connected to the sense bit line 21A, and one end of the magnetoresistive element 12B is connected to the sense bit line 21B.
  • bit decode line 20 is connected to the base sides of the transistors 22A and 22B.
  • the bit decode line 20 is connected to the Y-direction address decoder 106 A. From the Y-direction address decoder 106 A, the pit row Y n to which the storage cell 12 to be written / read is to belong. A selection signal that is selectively output is input.
  • the pit decode line 20 (..., 2 0 ", 20" +1, 7) is the storage cell 1 2 is provided corresponding to each bit string Upsilon eta, Upsilon direction ⁇ address decoder 1 06 It has the function of transmitting the selection signal from ⁇ to the bit string Y practicallyto be operated
  • the transistors 22 ⁇ and 22 ⁇ ⁇ are input from the bit decode line 20 as a pair of semiconductor switches. It has a function to open and close according to the value of the selection signal (bit decode value).
  • bit decode line 20 and the sense bit lines 21 A and 21 B have the same decoding function as described above, but they are clearly distinguished in operation. That is, the bit decode line 20 is a signal line for transmitting the selected cell from the ⁇ directional address decoder 106 ⁇ , and its value is a binary digital signal of "High” and “Low”, while Bit lines 21A and 21B are connected to magnetoresistive elements 12A and 12B. This is an analog signal line for detecting a weak current flowing therein. The same can be said for the word decod line 30 and the sense line 31.
  • the sense amplifier input lines 40 A and 4 OB (Hereafter, input lines 40A and 40B) are derived.
  • Resistors 23 A and 23 B function as bias resistors for sense amplifier 106 B. That is, to convert the sensing current flowing from the power supply Vcc through the sense bit lines 21 A and 21 B into a voltage due to its own voltage drop, and to lead it to the sense amplifier 106 B from the input lines 4 OA and 40 B. Installed in The resistors 23A and 23B also have a function of creating an intermediate voltage level that is lower by one ⁇ than the supply voltage of the power supply Vcc.
  • resistors 23A and 23B In order to obtain a large voltage drop at resistors 23A and 23B because the sensing current is weak, and to maximize the voltage input to input lines 40A and 40B, resistors 23A and 23B It is necessary to increase the resistance value of B. Therefore, it is desirable that the resistors 23 A and 23 B have a high resistance value of, for example, about 100 kQ, and at least a resistance value larger than the resistance value of the magnetoresistive elements 12 A and 12 B. It is desirable to have.
  • Each of the sense word line 3 1, the same word sequence X n (X,, ⁇ 2 , ⁇ ' ⁇ ) storage cell 1 2 is connected which is arranged.
  • diodes 13 ⁇ , 13 ⁇ for backflow prevention as rectifying elements hereinafter abbreviated as diodes 13 A, 13 ⁇ ).
  • diodes 13 A, 13 ⁇ for backflow prevention as rectifying elements
  • Each of the backflow preventing diodes 13A, 13 ⁇ corresponds to the magnetoresistive element 12A, 12 2, and is individually connected.
  • the magnetoresistive element 12 1 and the diode 13A, and the magnetoresistive element 12B and the diode 13B are insulated from each other.
  • the diodes 13A and 13B are provided as unidirectional elements for preventing current from flowing back from the sense word line 31 to the magnetoresistive elements 12A and 12B.
  • Diodes 13A and 13B include, for example, ⁇ junction diode, Schottky diode, or bipolar 'junction, transistor (BJT: Bipolar Junction Transistor) can be used as a diode with a short circuit between the base and collector, or a diode with a short circuit between the gate and drain of the MOS FET.
  • the collector side of the transistor 33 is connected to the ground side of the sense word line 31, and the base side of the transistor 33 is connected to the word decode lines 30 (..., 30 réelle, 30 ⁇ + 1 , ⁇ ).
  • the pad decode line 30 is connected to the X-direction address decoder 108A.
  • a selection signal for selecting the row Xn is input from the X-direction address decoder 108A, and the selection signal is transferred to a transistor. It has the function of sending out to 33 bases.
  • the transistor 33 functions as a semiconductor switch that opens and closes in accordance with the value of the selection signal (bit decode value) input to the base, and controls the conduction Z cutoff of the sense word line 31.
  • a BJT or a MOS FET can be used.
  • a current control resistor 34 is provided on the emitter side of the transistor 33.
  • a constant current circuit 108 B is further provided on the ground side of sense word line 31.
  • the constant current circuit 108B has a function of making the current flowing through the sense word line 31 constant, and is composed of a diode 32 for generating a constant voltage, a transistor 33, and a current control resistor 34. Therefore, the transistor 33 has a current control function of flowing a constant current in the collector emitter in addition to the function as a semiconductor switch for word decoding, and the base side is a diode 32. It is also connected to the agent node.
  • the diode 32 in this case is one in which two diodes are connected in series. .
  • One sense amplifier 106B is provided in the bit-direction unit readout circuit 80, and in each bit-direction unit readout circuit 80, takes in the potential difference between a pair of sense bit lines 21A and 21B, and obtains the potential difference.
  • the sense amplifier 106 B of each bit direction unit read circuit 80 is connected to the corresponding sense bit line 21 A, 21 B via input lines 4 OA, 40 B, respectively, and all are connected to a common sense amplifier output line.
  • 51 A, 5 IB hereafter, output lines 51 A, 5 IB
  • it is connected to the output buffer 102B by the read data bus 112.
  • the sense amplifier 106 B itself is configured as a so-called differential amplifier, and includes an amplification stage including transistors 41 A and 4 IB, and resistors 42 A and 42 B which are bias resistors for extracting a voltage output. It has a diode 43 for voltage drop, a transistor 44 having a current control function and a selection switch function, and a resistor 45 for voltage drop.
  • FIG. 3 shows a portion of the sense amplifier 106B extracted from the entire readout circuit.
  • the sense amplifier 106B provided in each bit direction unit read circuit 80 is cascaded to the output lines 51A and 51B.
  • the resistors 42A and 42B are bias resistors shared by all sense amplifiers 106B connected in cascade.
  • the transistor lines 41 A and 41 B are connected to the input lines 4 OA and 40 B on the base side and the resistors 42 A and 42 B on the collector side (via the output lines 51 A and 51 B). Is connected. These emitters are both connected to the collector of transistor 44.
  • the bit-decoded line 20 is connected to the base side of the transistor 44 via a diode 43, and the emitter side is grounded via a resistor 45.
  • resistors it is desirable to use resistors with high precision for the resistors 42 A and 42 B, and it is important that the transistors 41 A and 41 B have good characteristics.
  • the diode 43 uses the bandgap reference to create an intermediate voltage level that is one ⁇ lower than the voltage level of the bit-decoded line 20, and uses this voltage value as the base-side input of the transistor 44. Used to generate voltage.
  • the transistor 44 has both a current limiting function and a function as a semiconductor switch that opens and closes according to the bit decode value from the bit decode line 20.
  • FIG. 4 shows a state of mounting around the Y-direction drive circuit unit of the memory cell group
  • FIG. 5 shows an actual circuit arrangement of the Y-direction drive circuit unit.
  • the Y-direction drive circuit section 106 is formed on one side of the memory cell group 104, and a bonding pad 122 is provided above the Y-direction drive circuit section.
  • each of the Y-direction address decoder 106A, the sense amplifier 106B, and the Y-direction current drive 106C is provided with each pit string ⁇ nourish( ⁇ , , ⁇ 2 ,...)
  • one constituent unit of these circuits 106 ⁇ to 106 C is defined as a corresponding bit string ⁇ réelle( ⁇ ,, ⁇ 2 ,...)
  • the unit drive circuit DU n has a width equal to the storage cell 1. It is formed so as to fit to the second width W, and so as to be exactly positioned on the end of the corresponding bit string Y n.
  • FIG. 5 shows one unit drive circuit.
  • Circuit area ⁇ direction address decoder 1 0 6A includes a power source line 1 22 (Vcc), the power supply line 1 23 (V m) of the intermediate potential, is formed between the ground line 1 24 (GND).
  • the power line 123 at the intermediate potential is a voltage source that supplies a voltage corresponding to the band gap + 2 ⁇ to the current limiting transistor ⁇ , and the constant current circuit 108 B in the X direction.
  • An address line 105 extends so as to traverse the circuit area, and is connected to the Y-direction address decoder 106A of each unit drive circuit DU #.
  • the circuit error of the sense amplifier 106B is formed between the power supply line 125, the power supply line 123 of the intermediate potential, and the ground line 124.
  • the output lines 51A and 51B extend so as to traverse, and wiring is performed so that the sense amplifier 106B of each unit drive circuit DU livingis cascaded.
  • the circuit area of the Y-direction current drive 106C is formed between the power supply line 125, the power supply line 126 of the intermediate potential, and the ground line 127.
  • FIG. 6 specifically shows a circuit pattern arrangement of only a sense amplifier among the unit drive circuits.
  • the sense amplifier 106 B is not only associated with each bit string ⁇ ⁇ ( ⁇ ,, ⁇ 2 ,. 2, 21 ⁇ are connected to the power supply Vcc side. Therefore,
  • the transistors 22A and 22B and the resistors 23A and 23B are integrated with the sense amplifier 106B in the circuit area of the sense amplifier 106B.
  • the pair of transistors 22A and 22B, the pair of resistors 23A and 23B, and the sense amplifier 106B are all differential pairs, and have the same characteristics as the mating partner. This is important for operation. Therefore, the output characteristics may be different, for example, when the temperature conditions of the installation locations of the circuit elements are different, although the characteristics are of course equalized in advance.
  • the circuit elements forming the pair are arranged close to each other, so that both receive the same temperature change, the characteristics of each other change similarly, and there is almost no difference. . Thereby, the change in the output value caused by the temperature change can be reduced.
  • FIG. 7 is a cross-sectional view illustrating a configuration of a storage cell.
  • the memory cell 12 has a pair of left and right magnetoresistive elements 12 A and 12 B mounted on the substrate 10.
  • Each of these magnetoresistive elements 12 A and 12 B has a laminated body in which a first magnetic layer 1, a non-magnetic layer 2, and a second magnetic layer 3 are laminated, and one side of the laminated body. And is penetrated by the write bit line 6a and the write pad line 6b (first and second write lines).
  • Annular magnetic layer 5 configured as It is comprised including.
  • the second magnetic layer 3 and the annular magnetic layer 5 are joined via the nonmagnetic conductive layer 4 and are electrically connected.
  • each of the magnetoresistive elements 12 A and 12 B is provided with a reading sensing wire 11 on the upper surface of the laminated body (the surface opposite to the annular magnetic layer 5), and is directed toward the substrate 10. Thus, it is configured such that a current can flow through the stacked body in a direction perpendicular to the stacked surface.
  • the first magnetic layer 1 is a ferromagnetic layer having a fixed magnetization direction
  • the second magnetic layer 3 is a ferromagnetic layer (magnetic sensing layer) whose magnetization direction is changed by an external magnetic field.
  • These are stacked with a few nm (a few 10 A) and a very thin nonmagnetic layer 2 interposed therebetween.
  • a tunnel current flows to the first magnetic layer 1. That is, the nonmagnetic layer 2 here is a tunnel barrier layer.
  • This tunnel current changes depending on the relative angle between the spin of the first magnetic layer 1 and the spin of the second magnetic layer 3 at the interface with the nonmagnetic layer 2. That is, when the spin of the first magnetic layer 1 and the spin of the second magnetic layer 3 are parallel to each other, the resistance value of the magnetoresistive element 12A (12B) is minimum and antiparallel. Is the largest. .
  • the magnetization of the second magnetic layer 3 is changed by a magnetic field induced by the write pit line 6a and the write word line 6b.
  • the magnetization of the second magnetic layer 3 is inverted by the induced magnetic field, whereby the relative angle with respect to the magnetization of the first magnetic layer 1 is inverted.
  • the memory cell 12 to be written is selected by a so-called matrix driving method, current is supplied not only to either the write pit line 6a or the write word line 6b but also to both of them.
  • the magnetic properties and dimensions of the second magnetic layer 3 are set so that the magnetization reversal is possible only when the magnetic flux flows in the same direction. This is the basic structure of the magnetoresistive element 12A (12B) as a TMR element.
  • the annular magnetic layer 5 has a cylindrical shape having an axis perpendicular to the paper surface in FIG. 7, and is parallel to the write bit line 6a and the write word line 6b. Part is included. That is, the axial direction of the annular magnetic layer 5 is a, the extending direction of the write word line 6b, and a closed ring in a cross-sectional direction crossing the axial direction.
  • the annular magnetic layer 5 is made of a high-permeability magnetic material, and the magnetic flux generated by the currents of the write bit lines 6a and the write lead lines 6b contained therein is confined in the layer to form a second layer. It has a function of efficiently changing the magnetization direction of the magnetic layer 3.
  • the annular magnetic layer 5 has a closed loop in cross section as shown in the figure, and the generated induction magnetic field flows through the layer along a plane parallel to the cross section.
  • the annular magnetic layer 5 has an electromagnetic shielding effect that does not generate a leakage magnetic flux to the outside.
  • the second magnetic layer 3 since the second magnetic layer 3 is configured so as to be in contact with the entire surface of the second magnetic layer 3, it is easy to transmit a magnetic field to the second magnetic layer 3, and the second magnetic layer 3 having a high magnetic flux density has a high magnetic flux density. The magnetization direction can be changed more efficiently.
  • FIG. 8 shows the wiring structure of the write bit line 6a and the write word line 6b.
  • the magnetic memory device of the present embodiment has a plurality of write pit lines 6a and a plurality of write lead lines 6b extending so as to intersect with the write pit lines 6a, respectively. And although they extend so as to intersect, they extend partially in parallel in the intersecting region, and the magnetoresistive elements 12 A and 12 B are formed in the parallel portions.
  • the term “parallel” includes a manufacturing error range of ⁇ 10 °.
  • the magnetization of the second magnetic layer 3 is reversed by using the composite magnetic field of the parallel write pit line 6a and the parallel write line 6b. It is larger than the combined magnetic field when each wiring crosses. Thus, the write operation can be performed efficiently.
  • each layer of the laminate except the nonmagnetic layer 2 through which a tunnel current flows, and the nonmagnetic conductive layer 4 and the annular magnetic layer 5 are all made of a conductive material.
  • a cobalt iron alloy (CoFe) is used, and other simple cobalt (Co) and a cobalt platinum alloy (CoPt) are used.
  • Nickel-iron-cobalt alloy (NiFeCo) can be used.
  • the first magnetic layer 1 and the second magnetic layer 3 have magnetization directions parallel or anti-parallel to each other.
  • the thickness of the nonmagnetic layer 2 is determined based on tunnel resistance and the like. Generally, in a magnetic memory element using a TMR element, a tunnel resistance of about several 10 k ⁇ ⁇ (Mm) 2 is appropriate in order to match a semiconductor device such as a transistor. However, in order to increase the density and speed of operation in a magnetic memory device, the tunnel resistance should be less than 101 ⁇ (m) 2 , and more preferably less than 1 k ⁇ ( ⁇ ) 2 . Is preferred.
  • the thickness of the nonmagnetic layer 2 is desirably 2 nm or less, and more desirably 1.5 nm or less. However, if the thickness of the non-magnetic layer 2 is too small, the tunnel resistance can be reduced, but the leakage current due to the unevenness of the junction interface between the first magnetic layer 1 and the second magnetic layer 3 occurs. However, the MR ratio may be reduced. In order to prevent this, the thickness of the nonmagnetic layer 2 needs to have a thickness that does not allow a leak current to flow, and specifically, it is desirable that the thickness be 0.3 nm or more.
  • the non-magnetic conductive layer 4 functions to provide antiferromagnetic coupling between the second magnetic layer 3 and the annular magnetic layer 5, and is made of, for example, ruthenium (Ru), copper (Cu), or the like.
  • ruthenium Ru
  • Cu copper
  • iron Fe
  • NiFe nickel-iron alloy
  • Co CoFe
  • NiFeCo Co
  • the magnetic permeability of the annular magnetic layer 5 is preferably as large as possible. It is 0 or more, more preferably 600 or more.
  • Each of the write bit line 6a and the write word line 6b has a structure in which titanium (T i), titanium nitride (T i N), and aluminum (A 1) are sequentially stacked. It is electrically insulated from each other by the rim.
  • the write pit line 6a and the write word line 6b may be made of, for example, at least one of aluminum (A 1), copper (Cu), and tantalum (W).
  • the magnetoresistive element 12 A (12 B) is a TMR element here, it is also a CPP (Current Perpendicular to the Plane) GMR element, which also has a structure in which current flows perpendicular to the magnetic layer stacking surface. It may be.
  • the element structure is the same as that described above except that the nonmagnetic layer 2 is changed from an insulating layer to a nonmagnetic metal layer. This can be the same as that of the magnetoresistive effect element 12A (12B).
  • An epitaxial layer 9 is formed on a substrate 10 on which the magnetoresistive elements 12A and 12B are formed, and a conductive layer 8 and an insulating layer 7 are further formed thereon.
  • the conductive layer 8 includes conductive layers 8A and 8B insulated from each other via the insulating layer 7.
  • the magnetoresistive elements 12 A and 12 B are formed on the upper surfaces of the conductive layer 8 and the insulating layer 7, respectively, and at least a part of the formation region is formed by the formation region of the conductive layers 8 A and 8 ⁇ And are positioned so as to overlap. Therefore, the magnetoresistive element 12A and the magnetoresistive element 12B are individually joined to the separately insulated conductive layers 8A and 8B, respectively, and are electrically insulated from each other. That is, here, the wiring is made such that the magnetoresistive element 12A and the magnetoresistive element 12B are electrically non-conductive.
  • the substrate 10 is an n-type silicon wafer.
  • an n-type silicon wafer is subjected to impurity diffusion of P (phosphorus), and a substrate 10 which becomes n "-type due to high-concentration diffusion of P (phosphorus) is used.
  • the epitaxial layer 9 is made to be n-type by diffusing P (phosphorus) at a low concentration, and a metal is used for the conductive layer 8. At this time, the epitaxial layer which is an n-type semiconductor is used. A band gap is generated when contact is made between 9 and metal conductive layer 8. Short-circuit diodes are formed, which are diodes 13A and 13B in the present embodiment.
  • a Schottky diode has a leakage current that is several hundred times or more larger than that of a PN junction diode, and in addition, the leakage current increases with a rise in temperature. If this magnetic memory device is an MRAM semiconductor memory chip and several thousand Schottky diodes are connected in parallel for each of the storage cells 12 and 12, the leakage current will increase considerably, and the SZN ratio of the read output will increase. Can be considered as a cause.
  • a Schottky diode that is advantageous in terms of cost and manufacturing is used as the diodes 13A and 13B, but if leakage current cannot be ignored, the diode 13A, 13B It is also possible to form 13B with a PN junction diode, a BJT with a short between base and collector, or a MOS FET with a short between gate and drain.
  • FIG. 9 is a circuit diagram of the storage cell.
  • the magnetoresistive element 12 A (12 B) has a low resistance state where the current density of the tunnel current that can flow is high and a high resistance state where the current density is small.
  • information is stored with one of the magnetoresistive effect elements 12A and 12B having a low resistance and the other having a high resistance.
  • the two magnetoresistive elements 12 A and 12 B are differentially amplified and read. Therefore, the two magnetoresistive elements 12 A and 12 B forming a pair need to be manufactured so that the resistance value, the magnetoresistance change rate, and the magnitude of the reversal magnetic field of the second magnetic layer 3 are equal. There is.
  • FIGS. 1OA and 10B show the memory cells in the same manner as FIG. 9, and show the first magnetic layer 1 and the second magnetic layer of the magnetoresistive elements 12 A and 12 B, respectively. It represents the magnetization of layer 3.
  • the white arrow represents the magnetization of the first magnetic layer 1, and the magnetization is fixed to the right in both the magnetoresistive elements 12A and 12B.
  • the black arrows indicate the magnetization of the second magnetic layer 3, and are magnetized in anti-parallel directions in the magnetoresistive elements 12A and 12B.
  • information is stored in a state where the magnetization directions of the second magnetic layers 3 of the pair of magnetoresistive elements 12A and 12B are antiparallel to each other.
  • the combination of the magnetization directions of the first magnetic layer 1 and the second magnetic layer 3 is always (parallel, antiparallel) Or the second state of (anti-parallel, parallel). Therefore, by associating binary information “0” and “1” with these two states, one bit of information is stored in one storage cell 12.
  • the magnetoresistive element 12A (1 2 B) If the magnetization directions of the first magnetic layer 1 and the second magnetic layer 3 are parallel, a low resistance state where a large tunnel current flows is obtained, and if the magnetization directions are antiparallel, a high resistance state where only a small tunnel current flows .
  • the magnetoresistive element 12 A and the magnetoresistive element 12 B forming a pair always store information with one having a low resistance and the other having a high resistance.
  • FIG. A current is applied to the write bit line 6a and write word line 6b of each of the elements 12A and 12B so as to be relatively opposite to each other (see FIG. 8).
  • FIG. 11 shows the direction of the write current when the “1” bit shown in FIG. 1OA and FIG. 10B is written into the storage cell 12.
  • the effective magnetic field strength contributing to the magnetization reversal of the second magnetic layer 3 becomes larger than before.
  • the magnetization of the second magnetic layer 3 can be reversed with a necessary and sufficient magnetic field strength, and an efficient writing operation can be performed.
  • the magnetization of the second magnetic layer 3 is aligned so as to be sufficiently large in a predetermined direction. Therefore, the possibility that the magnetization direction of the second magnetic layer 3 is disturbed by the external disturbance magnetic field can be reduced, and the information once written can be prevented from being unexpectedly erased or rewritten. That is, information can be written reliably.
  • the address buffer 101 captures the signal voltage of the external address input terminals AO to A20, amplifies it with the internal buffer, and passes through the address lines 105, 107 in the Y direction and X direction.
  • Direction address decoder 1 0 6 A, 1 0 8 Communicate to A.
  • the data buffer 102 takes in the signal voltages of the external data terminals D0 to D7, amplifies them in the internal buffer, and outputs the currents in the Y and X directions through the write data buses 110 and 111. Transmit to drive 106C and 108C (Fig. 1).
  • the address decoders 106A and 108A select the write bit line 6a and the write word line 6b having the corresponding decode value according to the selection signal.
  • the direction of the current flowing through the write bit line 6a and the write word line 6b is determined by the current drives 106C and 108C.
  • the storage cell 12 in which the current flows through both the write bit line 6a and the write word line 6b is intentionally selected, and predetermined bit data is written therein.
  • the directions of the currents of the write bit line 6a and the write word line 6b are indicated by arrows, and the state where the memory cell 12 is selected is shown.
  • the magnetic memory device reads information written in each storage cell 12 as follows.
  • FIG. 12 shows the basic configuration of a memory cell. D
  • Each storage cell 12 is in a state where the magnetoresistive elements 12 A and 12 B have magnetization directions as shown and information is stored.
  • the storage cell 12 from which information is read is selected by inputting a selection signal to the bit decode line 20 in the Y direction and to the word decode line 30 in the X direction in accordance with the address. For example, if the memory cell 12 to be selected is in the Y facilitatorcolumn and the ⁇ ⁇ + ⁇ row, the ⁇ ⁇ - th bit decoder line 20 and ⁇ ⁇ + the first decoder line 30 ⁇ The signal is input to +1 .
  • Reading of information is performed by detecting a difference between current values flowing through the magnetoresistive elements 12A and 12B of the memory cell 12 respectively.
  • the current flowing through them is almost equal to the sensing current flowing through the sense bit lines 21 1 and 21 1.
  • a voltage drop due to the sensing current occurs in the resistor 23 A (23 B) connected in series to the sense pit line 21 A (21 B).
  • the voltage drop Va is determined by Equation 1 if the magnitude of the sensing current is I sense and the resistance value of the resistor 23A (23B) is Ra.
  • Va (Volt) I sense (A) XRa ( ⁇ )
  • Equation 1 it can be seen that if the values of the resistor 23 A and the resistor 23 B are well aligned, the sensing current I sense is converted to a voltage by the voltage drop Va and detected. Therefore, the voltage drop of the resistor 23A and the resistor 23B is taken out from the input lines 40A and 40B as the read output signal, and the difference is detected. As described above, by using the two magnetoresistive elements 12A and 12B and extracting the difference between the respective output values, a large output value from which noise is removed can be obtained as the storage cell 12. Can be
  • the magnitude of the sensing current flowing through the selected memory cell 12 is determined by the current control resistor 34 provided on the ground side of the sense word line 31. Is adjusted by The current control resistor 34 alone has the effect of limiting the amount of current. However, here, a constant current circuit 108 composed of a combination of the current control resistor 34, the transistor 33, and the diode 32 is also used. B operates to keep the current within a certain range.
  • the two diodes 32 connected in series generate a fixed intermediate voltage level + 2 ⁇ higher than the ground by a diode band gap reference. . Therefore, the intermediate voltage level is applied to the base terminal of the transistor 33, and the transistor 33 is turned on. At this time, the magnitude I sense of the sensing current flowing from the sense word line 31 is obtained by Expression 2 when the resistance value of the current control resistor 34 is Rc.
  • I sense (A) (2 ⁇ '— ⁇ ") (Volt) / Rc ( ⁇ )
  • Equation 2 is the forward voltage of the two series-connected diodes 32, and “is the forward voltage between the base and the emitter of the transistor 33. Since these are values specific to the semiconductor device, Equation 2 is It shows that if the resistance value Rc is determined, the sensing current I sense takes a constant value, and that the sensing current I sense can be uniquely determined using the resistance value Rc as a parameter.
  • a weak sensing current I sense flows in the sense word line 31 stably at a value within a certain range.
  • the sensing current I sense in Equation 2 is a current flowing through the sense word line 31 and is sense bit line 21 A and sense bit line 21 B, or magnetoresistive element 12 A and magnetoresistive element 1 It is the sum of the currents flowing through both 2B.
  • the sensing current I sense by the constant current circuit 108B is approximately 15 / iA become.
  • the pair of magnetoresistive elements 12A and 12B differ in the range of resistance values that can be taken for driving operation due to manufacturing reasons, the current flowing through both elements may be different.
  • the sum is always approximately equal to 15 A.
  • the variation in the resistance value of the anti-effect element 12 A (12 B) means that the non-magnetic layer 2 has a thickness of only a few atomic units of several nm (a few 10 A), and the thickness and atomic arrangement are different.
  • the resistance value changes due to slight disturbance. Therefore, great care is taken to form the non-magnetic layer 2 with a uniform thickness, but in reality, the resistance of the magnetoresistive element 12 A (12 B) is 15 to 50%. When the conditions such as the degree and the production equipment are bad, more variation occurs.
  • Variations in the resistance values of the magnetoresistive elements 12A and 12B can be considered in two cases for each factor.
  • the first case is that the resistance values of the magnetoresistive elements 12A and 12B at the time of low resistance and at the time of high resistance are different between the memory cells 12 due to variations in the thickness of the nonmagnetic layer 2 and the like. It is. In general, as the thickness of the nonmagnetic layer 2 increases, the resistance of the pair of magnetoresistive elements 12A and 12B takes a large value both when the resistance is low and when the resistance is high.
  • the second is that the magnetoresistive elements 12A and 12B, which make a pair in each memory cell 12, have irregularities at the junction interface, differences in the thickness of the nonmagnetic layer 2, and other causes. In this case, the ratio between the resistance when a large tunnel current flows and the resistance when only a small tunnel current flows, that is, the MR ratio varies.
  • each current flowing through the sense pit lines 21A and 21B is obtained by distributing a certain amount of current according to the resistance ratio. Therefore, the deviation of each current value is smaller than the degree of variation of the resistance value.
  • the diodes 13 A and 13 B provided on the current path on the sense line 31 side of each of the magnetoresistive elements 12 A and 12 B have the current From the sense word line 31 to the magnetoresistive elements 12A and 12B.
  • the magnetoresistive elements 12 ⁇ and 12 ⁇ are connected to the common sense bit lines 21 A, 21 ⁇ and the common sense word line 31.
  • Part of the sensing current deviates from the normal path, flows out to another path via the magnetoresistive element 12 A, 12 ⁇ that is not the target of reading, and goes to ground as it is. There is a danger that it will run down or re-enter the legitimate route. Nevertheless, the reason why such a wiring structure is adopted is to simplify the wiring by sharing the selection switch of the memory cell 12 with a single switch for each column in both the bit direction and the directional direction. This is for sharing the constant current circuit 108 08 for each column.
  • FIG. 13 shows, as a comparative example for the present embodiment, the path (i) of the leakage current when the diodes 13A and 13B are not on the current path of the magnetoresistive elements 12A and 12B.
  • a part of the sensing current flows backward from the sense lead line 31 to the magnetoresistive elements 12 A and 12 B adjacent in the word column direction, for example, as shown by a path (i), and It flows to the bit line 2 0 n.
  • the same leakage also occurs in a large number of magnetoresistive elements 1 2A and 12B (not shown) commonly connected to the same sense line 31.
  • the sense pit line 21 A is further descended, and is adjacent in the pit row direction, passes through the low-resistance magnetoresistive element 12 A, and is further connected to the sense pit line 31 via the sense line 31. The current flows backward to the magnetoresistive element 12 A on the low resistance side of the memory cell 12 adjacent in the direction.
  • the sense pit line 21 A which is different from the normal path, rises to the magnetoresistive element 12 A connected to the selected sense word line 31 (adjacent in the bit string direction in the figure), It flows into the low-resistance magnetoresistive element 12 A, and finally flows into the selected sense word line 31.
  • a similar wraparound is caused by a large number of magnetoresistive elements 12 A (not shown) connected to the same sense bit line 21 A, and a sense word line 31 1 connected to those magnetoresistive elements 12 A. This also occurs for a large number of magnetoresistive elements 12 A and 12 B (not shown) that make the same. When the magnetoresistive element 12B has a low resistance, the wraparound also occurs in the same manner.
  • a wraparound is a route (out).
  • the magnetoresistive element 12 A low resistance side
  • the magnetoresistive effect element 12 B high resistance side
  • By flowing back one of A and the magnetoresistive element 12B it passes through one storage cell 12. Further, it goes up the sense bit line 21 B on the opposite side and goes around from the magnetoresistive element 12 B of the storage cell 12 to be read to the normal path.
  • Diodes 13A and 13B of the present embodiment can be replaced with transistors that are also elements having a rectifying action.
  • FIG. 14 shows such a modified example in which bipolar transistors 63 A and 63 B are provided between the magnetoresistive elements 12 A and 12 B and the sense lead line 31. ing.
  • the bipolar transistors 63A and 63B are connected to the sense bit lines 21A and 2IB or the sense word line 31 when the base terminal is connected to the bit decode line 20 or the negative decode line 30. be able to. In addition .. In such a case, it is not necessary to have Transit Areas 22A and 22B.
  • Such bipolar transistors 63A and 63B also function as one-way elements.
  • the advantage of using the bipolar transistors 63A and 63B is that the voltage at the time of conduction is considerably lower than the forward voltage of the diode.
  • Transistor The collector-emitter voltage when conducting in the evening is very low (about 0.2V), but the diode has a forward voltage of band gap ⁇ (0.65V to 0.75V).
  • the current path is connected in series from the power supply Vcc to the ground, the current-voltage conversion resistor 23 A (23 B), the transistor 22 A (22 B), the magnetoresistive element 1 It has a five-stage configuration consisting of 2 A (1 2 B), diode 13 A (1 3 B)., Transistor 33, and current control resistor 34.
  • the bipolar transistors 63A and 63B operate at a power supply voltage as low as 0.5 V as compared to the diodes 13A and 13B. Can be done. In addition, by distributing the surplus of this voltage, it is possible to raise the circuit from five stages to several stages and to perform more complicated control operations.
  • Diodes 13A and 13B can also be replaced with MS transistors 73A and 73B, as shown in Fig. 15.
  • the drain-source voltage during conduction is as low as about 0.1 IV, and its operation and effect are almost the same as those of the bipolar transistors 63A and 63B.
  • These rectifying elements are provided between the sense bit lines 21A and 21B and the magnetoresistive elements 12A and 12B as shown in FIGS. 16 to 18. It may be.
  • the transistors 22A and 22B, the resistors 23A and 23B, and the sense amplifier 106B are integrated in a region having the same width W as that of the memory cell 12; Of these, the elements forming a differential pair have almost the same temperature change during operation. This suppresses fluctuations in the output value caused by temperature changes.
  • the output of the sense amplifier 106B is finally input to the output buffer 102B via the output lines 51A and 51B and the read data bus 112.
  • the output buffer 102B amplifies the input signal voltage and outputs it from the external data terminals D0 to D7 as a binary voltage signal.
  • the magnetoresistive elements 12A and 12B are provided with the annular magnetic layer 5, so that writing can be performed efficiently and at the same time, the second magnetic layer Information can be reliably written with the magnetization directions of 3 fully aligned. You. When information is read in turn, if the magnetization of the second magnetic layer 3 is sufficiently aligned in a predetermined direction as described above, the magnetoresistive effect element 1 is determined by the relative magnetization direction to the first magnetic layer 1.
  • the tunnel current value at 2 A (12 B) also clearly shows a large and small binary state, and an output value with a high SZN ratio can be obtained.
  • the memory cell 12 is composed of a pair of magnetoresistive elements 12 A and 12 B, and the current flowing through both is differentially output. The noise coupled to 2 1 B is removed.
  • a constant current circuit 108 B is provided on the ground side of the sense word line 31 so that the total sum of the sensing current flowing through the read circuit is kept constant.
  • the difference between the current values of the sense bit lines 21 A and 21 B is always kept within a certain range.
  • normalizing the total current value to a constant value requires the sense bit lines 21 A, 21 1 to prevent variations in resistance between the pair of magnetoresistive elements 12 A, 12 B. This has the effect of suppressing the fluctuation of each current value of B.
  • the transistor 33 of the constant current circuit 108 B also functions as a semiconductor switch for the decoupling line 30, it can be manufactured relatively easily and is advantageous in circuit design.
  • the diodes 13A and 13B are provided as unidirectional elements between each of the magnetoresistive elements 12A and 12B and the sense lead line 31, the sense lead line is provided. Current is prevented from flowing back from 31 to the magnetoresistive elements 12 A and 12 B. As a result, the magnetoresistance effect between the storage cells 12 connected to the common sense bit lines 21 A and 21 B or the common sense line 31 and in one storage cell 12 A current path is prevented from being formed between the element 12A and the magnetoresistive element 12B, and leakage or sneak of the sensing current is cut off, so that noise can be reduced.
  • transistors 22 A and 22 B and resistors 23 A and 23 B are integrated with the sense amplifier 106 B in the circuit area of the sense amplifier 106 B. Since they are arranged, a differential amplifier circuit is formed together with the sense amplifier 106B, and the paired circuit elements are formed at positions close to each other. Therefore, these Since these circuit elements are driven under the same temperature condition, variation in characteristics due to temperature changes is suppressed, and noise in the differential amplifier circuit can be prevented.
  • noise due to variation in characteristics of each storage cell 12 and variation in resistance between the pair of magnetoresistive elements 12A and 12B In addition to reducing noise, noise coupled to the data lines, noise due to variations in the characteristics of the sense amplifier 106B and other differential pairs, and noise in peripheral circuits wrapping around from the power supply circuit were reduced.
  • the SZN ratio of the output signal output can be greatly improved and improved. Therefore, this magnetic memory device can perform a stable operation with little reading error.
  • since a large signal output value can be obtained by improving the S / N ratio it is possible to obtain a sufficient output even when the storage cells 12 are highly integrated. It is also possible to realize current and low voltage driving.
  • the voltage applied to the element in a magnetic memory device, when a tunnel current is passed through a magnetoresistive element, the voltage applied to the element must be set to an appropriate value in order to prevent dielectric breakdown of an extremely thin tunnel barrier layer.
  • the magnetic memory device of the present embodiment is provided with the constant current circuit 108B to reduce the tunnel current and drive the non-magnetic layer 2 by lowering the voltage applied to the non-magnetic layer 2 to a voltage sufficiently lower than its electric breakdown voltage. be able to.
  • the read circuit of the present embodiment is configured such that the current path is connected in series from the power supply Vcc to the ground, the resistor 23A (23B), the transistor 22A (22B), and the magnetoresistive element 12A (1 2B), diode 13A (1 3B), transistor 33, and current control resistor 34. From the relationship of the voltage division, the voltage drop in these magnetoresistive elements 12 A (12 B) can be actually suppressed to as low as about 0.1 V to 0.3 V. Of course, in such a case, the voltage output (voltage drop in the resistors 23A and 23B) directly obtained from the magnetic recording elements 12A and 12B is weak, but the sensing current is defined as a constant current. As a result, the SZN ratio is high.
  • this output is further amplified by several stages of differential amplifier circuits to obtain a final output, sufficient readout sensitivity can be obtained.
  • this magnetic memory device is driven by a tunnel current that is extremely weak compared to the conventional one, preventing dielectric breakdown of the magnetoresistive elements 12A and 12B, and at the same time, having a sufficiently large value.
  • the current value at each measurement point was measured using a current probe during the reading of information.
  • the measurement points are nine points P1 to P9 shown in FIG.
  • FIG. 20 shows the measurement results at the measurement points P 1 to P 4.
  • the current flowing through the sense bit line 21 A on the side connected to the magnetoresistive element 12 A is the emitter current of the transistor 22 A, that is, the collector current of the transistor 22 A and the base current.
  • the measurement results show that the collector voltage at the measurement point P1 is large enough to ignore the base current at the measurement point P3. Therefore, it can be seen that the currents flowing at the collector and emitter terminals of the transistor 22 A are almost equal.
  • the relationship between the collector current of the measurement point P 2 for the transistor 22 B and the base current of the measurement point P 4 is the same, and it can be seen that the currents flowing at the collector end and the emitter end of the transistor 22 B are almost equal. .
  • Fig. 21 shows the measurement results at measurement points P1 to P9 (Fig. The scale of the current value is different).
  • the current flowing through the resistors 23A and 23B branches off, and the current flows through the collector terminals of the transistors 22A and 22B, which are switches for selecting bit strings, and the differential pair of the sense amplifier 106B, respectively. It flows into the base terminals of certain transistors 41A and 41B. Further, the sum of the collector current and the base current of the transistors 41 A and 41 B is the respective emitter current, and the emitter currents are combined by a common wiring and flow into the collector terminal of the transistor 44. ⁇
  • the collector currents of the transistors 41A and 41B are obtained by amplifying the respective base currents (currents at the measurement points P7 and P8). From the measurement results, the difference between the collector current of the transistor 41A at the measurement point P5 and the collector current of the transistor 41B at the measurement point P6 is determined by the sense bit lines 21A and 2IB which are the original outputs. It can be seen that the current difference is extremely large as compared with the current difference. The ratio of the current difference reaches about 200 times in the case of the measurement data shown. Therefore, it can be seen that in this magnetic memory device, a very large output can be obtained by amplifying the read signal by such a sense amplifier 106B.
  • FIG. 22 shows the measurement results.
  • the horizontal axis shows the resistance value R RMR1 of the magnetoresistive element
  • the vertical axis shows the output voltage value normalized by the power supply voltage Vcc.
  • the open circles indicate the output voltage value from the magnetoresistive element 12 A (1 2 B) that takes the resistance value R H when the resistance is high
  • the X indicates the resistance value R when the resistance is low.
  • the output voltage value from the magnetoresistive effect element 12 B (12 A) with the L is shown.
  • the measured values are connected by a solid line, and the dotted line shows a comparative example of a configuration in which a current flows through a pair of magnetoresistive elements and a voltage drop of the magnetoresistive elements is directly sensed. This is the result.
  • FIG. 23 shows an equivalent circuit diagram of the comparative example.
  • This reading circuit reads the voltage difference between a pair of magnetoresistive elements (shown as variable resistances R 1 and R 2), one of which has high resistance and the other has low resistance, and stores information.
  • Each of the magnetoresistive effect elements is connected in series to a current source and a cell-selecting semiconductor switch, and the series wiring is independent of each other.
  • the MR ratio of each memory cell 12 was changed by fixing the resistance value R H and changing the resistance value RL, and the respective output voltages were measured.
  • Figure 24 shows the measurement results.
  • the horizontal axis shows the MR ratio (%), and the vertical axis shows the output voltage value (V) normalized by the power supply voltage Vcc.
  • the open circle indicates the output voltage value from the magnetoresistive effect element 12 A (12B) having the resistance value R H
  • the X mark indicates the magnetoresistive effect element 1 having the resistance value RL.
  • the output voltage value from B (12 A) is shown.
  • the measured values are connected by a solid line, and the dotted line is the offset reference value due to the constant current effect for each of the resistance values RH and RL .
  • the output voltage from the resistance value RL and the output voltage from the resistance value RH tend to approach each other as the MR ratio decreases. That is, if the MR ratio varies for each of the memory cells 12, the effect appears in the voltage output in this manner. Nevertheless, the output voltage on the resistance value RL and the output voltage on the resistance value RH are each within a certain range with respect to the reference value. In this case, if the MR ratio is about 15% or more, the difference between the two is sufficient as an output. It is running low.
  • the sum of the currents flowing through the magnetoresistive elements 12 A and 12 B is always equal, the sum of the currents is always equal to the ratio of the element resistance at that time. It takes a value that is symmetrical about the half value.
  • the offset reference value shown by the dotted line in Fig. 24 is exactly this value converted to voltage, and its position remains unchanged unless the total current is changed. Therefore, if a voltage level serving as a threshold when differential amplification is performed by the sense amplifier 106 B matches the offset reference value, a voltage output of an appropriate value can be obtained from the sense amplifier 106 B. This is also an effect of adding a constant current circuit.
  • FIGS. 25 to 32 a second embodiment of the present invention will be described in detail with reference to FIGS. 25 to 32. Will be described.
  • This embodiment has a different feature from the first embodiment in a part of the configuration of the readout circuit.
  • the same reference numerals are given to substantially the same components as those in the first embodiment, and the description will be appropriately omitted.
  • the magnetic memory device has a sense bit line 21A, 21 as a read line pair extending along the bit column direction and supplying a read current to a pair of magnetoresistive elements 12A, 12B.
  • a sense word line 31 serving as a ground-side read line for guiding a read current flowing through a pair of magnetoresistive elements 12 A, 12B to the ground, and a plurality of sense gate lines 31
  • a constant current circuit 108B that defines the sum of a pair of read currents flowing through a pair of magnetoresistive elements 12A and 12B in one storage cell 12;
  • a bit direction unit read circuit 80 as a read circuit for reading information from the memory cell 12 based on the difference is provided.
  • FIG. 25 is a configuration diagram of a circuit system including a memory cell group and a read circuit thereof, and is similar to the configuration diagram shown in FIG.
  • the storage cell 12 is a differential amplification type comprising a pair of magnetoresistive elements 12A and 12B, and each storage cell 12A , 12B is read as the output of the difference value of the sensing current flowing through each of the magnetoresistive elements 12A, 12B.
  • the internal configuration of the sense amplifier 106B is omitted.
  • the transistors 22A and 22B and the resistors 23A and 23B have the same configuration as that shown in FIG.
  • Each of the sense word lines 31 includes a magnetoresistive element 12 A, 12 B arranged in the same word string X n (X,, X 2 ,...), And a diode 13 3 as a rectifier. Connected via A, 13B. However, in the present embodiment, a constant current circuit 108 B is provided in common on the ground side of each sense word line 31. Each sense line 31 is provided with a read switch 83, and a selection signal is inputted from the X-direction address decoder 108A via the word decode line 30. The constant current circuit 108B is connected to the power save (PS) —The break signal 84 is input.
  • PS power save
  • the diodes 13A and 13B are composed of Schottky diodes or PN junction diodes.
  • the read switch 83 is provided between each of the constant current circuit 108B and each of the code lines 30 so as to select one of a plurality of memory cell groups 104X along the word column direction. Function.
  • the constant current circuit 108 B has a function of stabilizing the current flowing through the sense word line 31, and as shown in FIG. 2, generates a constant voltage using a band gap reference. And a current controlling transistor 33 and a current controlling resistor 34. However, they are omitted in FIG. 25.
  • the readout switch 83 is a specific example corresponding to the “first semiconductor switch” in the present invention.
  • the “memory cell group 104 XJ” is a specific example corresponding to the “second direction memory cell group” in the present invention.
  • a sensing current flows through the following path during a read operation.
  • Reading of information is performed based on the difference between a pair of current values supplied to the magnetoresistive elements 12A and 12B of the storage cell 12 as in the first embodiment. Is
  • the magnitude of the sensing current flowing through the selected storage cell 12 is controlled by the current control resistor 34 provided on the ground side of the sense word line 31.
  • the current control resistor 34 has the effect of limiting the amount of current by itself, but in this case, the current control resistor 34 further includes a transistor 33 and a diode 32.
  • the current circuit 108 B operates so as to keep the amount of current within a certain range.
  • the two diodes 32 connected in series are connected to the ground by + 2 ⁇ from the ground using the diode band gap reference. Only a high intermediate voltage level is fixedly produced. Therefore, a constant intermediate voltage level is applied to the base terminal of the transistor 33, the transistor 33 is turned on, and the function of the constant current circuit 108B makes the sense lead line 3 1 , A sensing current of a certain magnitude flows stably.
  • the constant current circuit 108 B for each of the word strings, it is possible to reduce the variation in the resistance value caused by the components of the memory cell 12 for each of the word strings, A read current standardized to a constant value can always flow through each memory cell 12. However, in this case, there is a variation in the characteristics of the components in each of the constant current circuits 108 B, so that mutual variation in each of the constant current circuits 108 B cannot be completely eliminated.
  • a constant current circuit 108 B is provided in common for the plurality of sense word lines 31 in the readout circuit system, and the cause of the variation in the resistance value caused by the components is removed.
  • a read current standardized to a constant value is always supplied to each memory cell 12.
  • the constant current circuit 108 B in common, the relative number of components in the entire magnetic memory device is smaller than when the constant current circuit 108 B is provided for each row. Reduce it can. This makes it possible to reduce manufacturing costs. Further, since the number of constant current circuits 108 B that need to constantly supply a constant current can be reduced, the effect of reducing power consumption in the entire magnetic memory device can be obtained.
  • the diodes 13 A and 13 B as rectifiers can be replaced with bipolar transistors or MOS transistors.
  • the rectifying element also functions as a second semiconductor switch for selecting the storage cell group 104X arranged along the word column direction. A specific example thereof will be described later.
  • the voltage level of the PS pin is set to "Low", and the standby current (base-emitter current) is prevented from flowing, and the non-standby state is set.
  • the response speed during the read operation may slightly decrease when transitioning from the non-standby state to the standby state, the power consumption can be kept low. Can be reduced.
  • FIG. 26 shows a modified example 2-1.
  • the diodes 13A and 13B shown in FIG. 25 are replaced with bipolar transistors 63A and 63B.
  • the bipolar transistors 63A and 63B also function as a second semiconductor switch for selecting any one of the plurality of memory cell groups 104X.
  • a read shared line 85 is provided for each of the plurality of storage cell groups 104 Y, and bundles the plurality of sense word lines 31 for each storage cell group 104 Y.
  • the storage cell group 104 Y is a specific example corresponding to the “first direction storage cell group” of the present invention.
  • a sensing current flows through the following path during a read operation.
  • Reading of information is performed based on a difference between a pair of current values supplied to each of the magnetoresistive elements 12A and 12B of the storage cell 12 as in the first embodiment.
  • the modified example 2-2 shown in FIG. 27 is the same as the modified example 2-1 shown in FIG. 26, except that each of the plurality of shared read lines 85 and the constant current circuit 108 B And a selection switch 86 for selecting any one of the plurality of memory cell groups 104Y.
  • the selection switch 86 is controlled to be opened and closed by a selection signal for selecting which of the plurality of storage cell groups 104 Y should receive a read current. In such a case, during a read operation, Sensing current flows.
  • the selection signal is input to +:
  • the selection signal input to the bit decode line 20 is input to the sense amplifier 106 6 and the selection switch 86, respectively. Therefore, assuming that the voltage level at the ⁇ ⁇ ⁇ th bit decode line 20 personallyis“ High ”, the sense bit lines 21 A and 2 IB of the bit direction unit readout circuit 80 ⁇ are connected to the opposite side from the power supply Vure side. The sensing current flows toward. At the same time, the selection switch 86 is turned on.
  • the pair of bipolar transistors 63A and 63B in the Xn + 1- th row are energized. Therefore, the sensing current is allowed to flow through the storage cell 12 in the Y n column, ⁇ réelle +1 row. Specifically, the sensing current is supplied from the ⁇ ⁇ th sense bit line 21 1 and 21 ⁇ from the magnetoresistive element 12 ⁇ and the bipolar transistor 63 ⁇ and the magnetoresistive element 12 ⁇ , respectively. And the bipolar transistor 6 3, both of which flow into the ⁇ + 1st sense line 3 1 consider+, pass through the selection switch 8 6 ⁇ via the readout shared line 85, and Flow into circuit 1 08 ⁇ .
  • Information reading is performed based on the difference between a pair of current values supplied to the magnetoresistive elements 12 1 and 12 ⁇ of the memory cell 12 as in the first embodiment.
  • each memory cell 12 in the memory cell group 104 is connected to each other by the sense line 31 or the shared read line 85. Since the sense amplifier 106 # provided for each bit string has a potential slightly higher than the ground level potential, the bit string is not selected (the memory cell 12 to be read is not included). Even in this case, a weak current continues to flow through the sense bit lines 21 ⁇ and 21 1. Further, in the read circuit configuration shown in FIG. 25 and FIG. 26, each memory cell 12 in the memory cell group 104 is connected to each other by the sense line 31 or the shared read line 85. Since the sense amplifier 106 # provided for each bit string has a potential slightly higher than the ground level potential, the bit string is not selected (the memory cell 12 to be read is not included). Even in this case, a weak current continues to flow through the sense bit lines 21 ⁇ and 21 1. Further, in the read circuit configuration shown in FIG.
  • the bipolar transistors 63 A and 63 B shown in FIG. 27 can be replaced with MOS transistors 73 A and 73 B.
  • the sensing currents from the magnetoresistive elements 12 A and 12 B in each memory cell 12 flow into the drains of the MOS transistors 73 A and 73 B, respectively, and then merge via the sources. Then, it is led to the readout common line 85 provided for each of the memory cell groups 104 Y.
  • the gates of the MOS transistors 73 A and 73 B are controlled to be opened and closed by a selection signal from a code line 30.
  • the pair of rectifying elements provided for backflow prevention are connected to the sense bit lines 21 A, 21 B and the magnetoresistive element. It may be provided between the effect elements 12 A and 12 B.
  • FIG. 29 corresponds to FIG. 25, in which a pair of diodes 13 A, 13 B is connected between the sense bit lines 21 A, 21 B and the magnetoresistive elements 12 A, 12 B. They are provided between them.
  • FIG. 30 shows a cross-sectional configuration of the pair of magnetoresistive elements 12A and 12B and the vicinity thereof in such a circuit configuration.
  • FIG. 3.0 is similar to FIG. 7 described in the first embodiment, but FIG. 30 is a diagram showing the TMR film 112 A, 1 1 2B and the write bit line 6a and the write lead line 6b.
  • the formed annular magnetic layer 5 is formed in order.
  • the sense bit lines 21A and 21B are connected to the epitaxial layer 9 via the connection layer 21T, and the read current is applied to the TMR film 112A via the conductive layers 8A and 8B, respectively. , 1 1 2B.
  • the read currents passing through the TMR films 112A and 112B respectively flow into the sense line 31 via the annular magnetic layer 5.
  • FIG. 31 corresponds to FIG. 27, in which a pair of bipolar transistors 63 A and 63 B are connected between the sense pit lines 21 A and 21 B and the magnetoresistive elements 12 A and 12 B, respectively. This is provided (Modification 2-5).
  • FIG. 32 corresponds to FIG. 28, in which a pair of MS transistors 73 A, 73 B are connected to the sense bit lines 21 A, 21 B and the magnetoresistive elements 12 A, 12 B. They are provided between them (Modifications 2-6).
  • a bipolar transistor is used for the sense amplifier 106 B, the constant current circuit 108 B, and the switching elements such as the transistors 22 A and 22 B. (Complementary MOS).
  • the magnetic memory device of the present invention may be any device that stores one unit of information by using two magnetoresistive elements having a ring-shaped magnetic layer. It is not limited to the form. For example, the same information can be stored in two magnetoresistive elements, and reading can be performed from only one element in a normal state, and reading can be performed from the other element when a reading error occurs. . As described above, since two elements can be used for one unit of information, the magnetic memory device of the present invention has more applicable write and read methods than the case where one unit of information corresponds to one element. The degree of freedom is increasing. Further, in the above embodiment, the storage cell 12 is described as a CD which is a TMR element as a magnetoresistive element including a stacked body in which a current flows in a direction perpendicular to the stacking plane. May be replaced by
  • the constant current circuit of the present invention is not particularly limited in the element structure of a pair of magnetoresistive elements forming a storage cell, and can be widely applied to a magnetic memory device that performs so-called differential reading. That is, the pair of magnetoresistive elements need not have the same configuration as the storage cell 12 described in the embodiment.
  • the pair does not have the annular magnetic layer 5, and has the first magnetic layer 1,
  • a read sensing conductor is connected to the laminated body including the magnetic layer 2 and the second magnetic layer 3 which is a magnetically sensitive layer, and a current is read perpendicularly to the laminated surface to read information. May be.
  • the pair of magnetoresistance effect elements may be a magnetoresistance effect element (CIP (Current Flows In the Plane) -GMR) including a laminate in which current flows in a direction parallel to the lamination plane.
  • CIP Current Flows In the Plane
  • the read line is particularly limited, except that a plurality of storage cells are connected to the read line in one direction (ground-side read line). In such a case, the constant current circuit of the present invention can exhibit the same operation and effect as those of the embodiment.
  • the sense pit lines 21 A and 21 B correspond to the read line pairs
  • the sense word lines 31 correspond to the ground-side read lines.
  • the wiring direction of the readout line is not limited to the embodiment, and may have a correspondence opposite to the above.
  • the magnetic memory device includes a plurality of magnetoresistive elements each having a magneto-sensitive layer whose magnetization direction changes according to an external magnetic field, and one storage cell includes a pair of storage cells.
  • a magnetic memory device configured to include a magnetoresistive element, a read line pair extending along a first direction and supplying a read current to the pair of magnetoresistive elements;
  • a ground-side read line for guiding the read current flowing through the effect element to the ground and a plurality of ground-side read lines are provided in common, and the sum of a pair of read currents flowing through a pair of magnetoresistive elements in one storage cell is calculated.
  • a constant current circuit for stabilizing and a read circuit for reading information from a memory cell based on a difference between a pair of read currents are provided, this is caused by using a plurality of constant current circuits. Variation in resistance value can be eliminated, and variation in read current value can be further reduced. Also, by providing a constant current circuit in common, the relative number of components in the entire magnetic memory device can be reduced as compared with a case in which a constant current circuit is provided for each ground-side read line. Can be reduced. Furthermore, since the number of constant current circuits that need to always supply a constant current can be reduced, the power consumption of the entire magnetic memory device can be reduced.
  • a read-out common line is provided for each of the plurality of first-direction storage cell groups arranged along the first direction, and bundles a plurality of ground-side read lines for each first-direction storage cell group.
  • a selection switch provided between each of the plurality of shared read lines and the constant current circuit, for selecting any one of the plurality of first-direction storage cell groups.
  • Each of the laminates includes a magneto-sensitive layer whose magnetization direction changes due to an external magnetic field, and is configured so that a current flows in a direction perpendicular to the lamination plane, and a direction along the lamination plane on one side of the laminate.
  • an annular magnetic layer arranged so as to extend in the axial direction and penetrated by the first and second write lines. The magnetization of the magnetosensitive layer can be efficiently reversed by the action of the annular magnetic layer.
  • one unit of information is stored using two magnetoresistive elements, information can be efficiently and reliably written, and the degree of freedom in the information writing method and the information reading method is increased. be able to.
  • a reading method of a magnetic memory device includes a plurality of magnetoresistive elements each having a magneto-sensitive layer whose magnetization direction changes by an external magnetic field, and one storage cell includes a pair of magnetoresistive elements.
  • the first method is used for each pair of magnetoresistive elements.
  • a read current is supplied to a pair of magnetoresistive elements via a pair of read lines provided so as to extend along the direction, and the read current flowing through the pair of magnetoresistive elements is supplied via a ground side read line.
  • the sum of a pair of read currents flowing through a pair of magnetoresistive elements in one memory cell is made constant, and a pair of read currents Information is read from the memory cell based on the difference between the resistance values, it is possible to eliminate the variation in the resistance value caused by using multiple constant current circuits, and to obtain a read current with smaller variation Can be. Furthermore, since the number of constant current circuits that need to always supply a constant current can be reduced, the power consumption of the entire magnetic memory device at the time of reading can be reduced.

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Abstract

低消費電力かつ高い読出精度での読出動作が可能な磁気メモリデバイスおよびその読出方法を提供する。1つの記憶セル(12)をなす一対の磁気抵抗効果素子(12A),(12B)ごとにビット列方向に沿ってセンスビット線(21A),(21B)を設け、読出電流を供給する。一対の磁気抵抗効果素子(12A),(12B)を流れた読出電流は、センスワード線(31)を介して接地へと流れる。さらに、複数のセンスワード線(31)について共通に定電流回路(108B)を設けることにより、各記憶セル(12)における一対の磁気抵抗効果素子(12A),(12B)を流れる一対の読出電流の和を一定化すると共に、一対の読出電流の差に基づいて記憶セル(12)から情報を読み出す。定電流回路(108B)の共通化により、一対の読出電流の和のばらつきを低減できると共に消費電力の低減も可能となる。

Description

磁気メモリデバイスおよびその読出方法 技術分野
本発明は、 磁気抵抗効果素子を用いて構成される磁気メモリデバイスおよびそ の読出方法に関する。 背景技術
従来より、 コンピュータゃモパイル通信機器などの情報処理装置に用いられる 汎用メモリ として、 D RAM (Dynamic Random Access Memory) , S RAM (Static RAM) などの揮発性メモリが使用されている。 これらの揮発性メモ リは、 常に電流を供給しておかなければ全ての情報が失われる。 そのため、 情報 を記憶する手段、 すなわち不揮発性メモリを設ける必要があり、 フラッシュ E E P ROMやハードディスク装置などが用いられる。 これらの不揮発性メモリにお いては、 情報処理の高速化に伴ってアクセスの高速化が重要な課題となっている。 さらに、 携帯情報機器の急速な普及および高性能化に伴い、 いつでも何処でも情 報処理が行える、 いわゆるュピキタスコンピューティングを目指した情報機器の 開発が急速に進められている。 このような機器の開発におけるキ一デバイスとし て、 高速な不揮発性メモリの開発が強く求められている。
不揮発性メモリの高速化に有効な技術として、 MRAM (Magnetic Random Access Memory) が知られている。 MR AMは、 マトリクス状に配列される個々 の記憶セルが、 2つの強磁性層を備えた磁気素子で構成されたものである。 各記 憶セルでは、 「0」 ， 「1」 の 2値情報に対応させて、 素子の強磁性層の磁化を 磁化容易軸に沿つて平行または反平行な状態とすることで情報が記憶される。 磁 気素子は、 強磁性層の磁化方向が平行か反平行かによつて、 特定方向の抵抗値が 異なる。 従って、 情報に対応させた抵抗の違いを、 電流または電圧の変化として 検出することにより、 記憶セルから情報が読み出される。 こうした原理で動作す ることから、 MR AMでは、 安定した書き込みノ読み出しを行うために抵抗変化 率ができるだけ大きいことが重要である。
現在実用化されている M R AMは、 巨大磁気抵抗効果 （GMR ： Giant magneto-resistive) を利用したものである。 GMRとは、 2つの磁性層を磁化 容易軸が平行であるように配設したときに、 これら各層の磁化方向が、 磁化容易 軸に沿つて平行となる場合に抵抗値が最小となり、 反平行の場合に最大となる現 象である。 GMR素子を用いた MR AM (以後、 GMR— MRAMと略記） とし ては、 例えば米国特許第 5 3434 2 2号公報に開示された技術が知られている。
GMR— MRAMには、 保磁力差型 （Pseudo Spin Valve 型） と、 交換バイァ ス型 （Spin Valve 型） とがある。 Pseudo Spin Valve 型の MRAMは、 GMR 素子が 2つの強磁性層とそれらの間に挟まれた非磁性層とが積層して構成され、 2つの強磁性層の保磁力の差を利用して情報の書き込み/読み出しを行うもので ある。 また、 Spin Valve 型の MRAMは、 2つの強磁性層が、 磁化方向が固定 されている固定層、 および、 外部磁界により磁化方向が変化可能な自由層からな るものである。 この固定層は、 非磁性層を挟んで反強磁性層と反強磁性結合させ ることにより、 磁化が安定して固定される。 それぞれの型の GMR素子の抵抗変 化率は、 （N i F e /C u/C o) の積層構造をとる Pseudo Spin Valve 型の 素子では約 6〜 8 %、 (P t Mn/C o F e C u/C o F e) の積層構造をと る SpinValve 型の素子でも 1 0 %程度である。 そのため、 抵抗差を電流または 電圧の差とする読み出し出力は、 未だ十分に得られておらず、 記憶容量やァクセ ス速度を改善するのは難しいとされている。
その点、 強磁性トンネル効果 （TMR ： Tunneling magneto- resistive) を利 用した MRAM (以後、 TMR— MRAMと略記) では、 抵抗変化率を格段に大 きくすることができる。 TMRとは、 極薄の絶縁層を挟んで積層された 2つの強 磁性層 （磁化方向が固定された固定層と、 磁化方向が変化可能な感磁層すなわち 自由層） において、 互いの磁化方向の相対角度により絶縁層を流れるトンネル電 流が変化する現象である。 すなわち、 磁化方向が平行である場合にトンネル電流 は最大 （セルの抵抗値は最小） となり、 反平行の場合、 トンネル電流は最小 （セ ルの抵抗値は最大） となる。 TMR素子の具体例としては、 C o F e ZA l oxide ZC o F eの積層構造が知られるが、 その抵抗変化率は 40 %以上にも及 ぶ。
また、 TMR素子の抵抗は高いために、 MO S型電界効果トランジスタ （M〇 S F ET ： Metal Oxide Semiconductor Field Effect Transistor) などの半導 体デバイスと組み合わせた場合のマッチングが取り易いとされている。 以上の利 点から、 TMR— MRAMは、 GMR— MRAMと比較して高出力化が容易であ り、 記憶容量やアクセス速度の向上が期待されている。 TMR— MRAMとして は、 米国特許第 5629922号公報， 特開平 9一 9 1 949号公報に開示され た技術などが知られている。
TMR— MRAMでは、 情報の書き込みについては、 導線に流す電流によって 誘導する電流磁界を利用して強磁性層の磁化方向を変化させる方式が採られる。 これにより、 2値情報が、 強磁性層間の相対的な磁化方向 （平行または反平行） に対応して記憶される。 記憶情報の読み出しについては、 絶縁層に対し、 層面に 垂直方向に電流を流し、 卜ンネル電流値もしくはトンネル抵抗を検出する方法が 採られている。 この塲合、 強磁性層間の相対的な磁化方向 （平行または反平行） の違いが、 出力電流値ないしセル抵抗値の差として現れる。
そのセルアレイ構造としては、 データ線上に複数の T M R素子を並列接続した うえで、 選択用の半導体素子を、 各々の TMR素子に対応させて配置するものや デ一夕線ごとに配置するものが提案されている。 半導体素子には、 MOS FET, FETのゲート · ドレイン間を短絡して構成されるダイォ一ド, p n接合ダイォ ード、 およびショットキ一ダイオード等が用いられる。 また、 行データ線， 列デ 一夕線を用いて TMR素子をマトリクス状に配置し、 データ線ごとに選択用トラ ンジス夕を配設したものも提案されている。
このうち、 読み出し時の消費電力効率の面で最も優れた特性を有しているのは、 各々の TMR素子に対して選択用半導体素子を配置する構造である。 ただし、 各 半導体素子の特性にばらつきが生じている場合、 それに起因した雑音が無視でき ない。 加えて、 データ線に結合した雑音、 センスアンプの特性ばらつきによる雑 音、 電源回路から回り込む周辺回路の雑音も考慮すると、 記憶セルの出力電圧の S/N比は、 数 d B程にしかならない可能性がある。
そのため、 読み出し出力の S/N比を向上すべく、 TMR— MRAMのセルァ レイには以下のような改良がなされてきた。
よく用いられるのは、 選択した一つの記憶セルの出力電圧 Vを参照電圧 Vref と比較し、 その差分電圧 Vsig を差動増幅する方法である。 差動増幅の目的は、 第 1に、 記憶セルが接続されるデータ線対に生じる雑音を除去することであり、 第 2に、 センス線駆動用またはセル選択用の半導体素子の特性ばらつきによる出 力電圧のオフセットを除去することである。 しかしながら、 参照電圧 Vrei の発 生回路はダミーセルや半導体素子を用いた回路によって実現され、 この回路と記 憶セルとの間でも素子の特性ばらつきは存在するため、 出力電圧のオフセットを 完全に除去することは原理的に不可能である。
これを解決するものとしては、 1対の TMR素子によって記憶セルを構成し、 これら対をなす素子からの出力を差動増幅する方法が一般に広く知られている。 この方法においては、 対をなす TMR素子それぞれの感磁層の磁化方向が、 常に、 互いに反平行となるように書き込みがなされる。 すなわち、 一方の素子では感磁 層の磁化と固定層の磁化が平行、 他方の素子では両層の磁化が互いに反平行とな るように相補的に書き込みを行い、 2つの素子の出力を差動増幅して読み出すこ とで、 同相雑音を除去し、 SZN比を向上させるというものである。 そのような 差動増幅型の回路構成は、 特開 200 1— 236 78 1号公報， 特開 200 1— 266 567号公報および' ISSCC 2000 Digest paper TA7.2などにおいて開示さ れている。
より具体的に例示するならば、 特開 20 0 1— 236 78 1号公報ゃ特開 20 0 1 - 26 6 56 7号公報に記載されている技術では、 記憶セルを構成する第 1 の TMR素子と第 2の TMR素子は、 それぞれの一端が一対の第 1， 第 2のデー 夕線に別々に接続され、 他端は共に同一のセル選択用半導体素子を介してビット 線に接続されるようになっている。 ワード線は、 セル選択用半導体素子に接続さ れる。 情報の読み出しは、 第 1のデータ線と第 2のデータ線とを等電位に保ちつ つ、 ビット線とこれら第 1， 第 2のデータ線との間に電位差を与え、 第 1, 第 2 のデー夕線に流れる電流量の差分値を出力とすることでなされる。
しかしながら、 こうした差動増幅方式の全般において、 対をなす TMR素子間 の抵抗値のばらつきが問題となっていた。 T M R素子には製造プロセスで生じる 抵抗値のばらつきがあり、 これに起因する電流誤差は避けられない。 そのため、 第 2の T M R素子は、 それぞれの一端が一対の第 1 , 第 2のデータ線に別々に接 続されると共に、 他端が共に同一のセル選択用半導体素子を介してビット線に接 続されるように構成されるにも拘わらず、 依然として抵抗値のばらつきによる出 力信号の S Z N比の低下は解決するに至っていなかった。
上記の配線構造についていえば、 第 1 , 第 2のデータ線に T M R素子が多数接 続され、 第 3のビット線にビット列方向のセル数だけのセル選択用半導体素子が 接続されて記憶セルのマトリクスが構成されていることから、 安定した読み出し 信号出力を得るには、 各デ一夕線に接続された T M R素子間の抵抗ばらつき、 お よび同一のビット線に接続されている選択用半導体素子間の特性ばらつきを十分 に抑制する必要がある。 しかしながら、 第 1のデ一夕線と第 2のデ一夕線に等電 位の電圧差を与える読み出し方法は、 原理的に上記のばらつきを抑制できるよう になっていない。 そのため、 これらのばらつきによる雑音に万全な対策をとるこ とは極めて難しいという問題があつた。
こうした理由から、 次々と方策が提案されているものの、 従来の M R A Mにお いては、 読み出し信号の S Z N比を十分改善することはできていなかった。 その 結果 T M R素子の抵抗変化率がおよそ 4 0 %に達するにも閼わらず、 実際には 十分な出力電圧が得られてはいなかった。 つまり、 現状のメモリ構造のままでは、 読み出し精度等の動作安定性の点ですでに問題を抱えているだけでなく、 さらに は、 メモリの高密度化に十分対応できないことが想定される。
さらに、 以上述ぺたように、 T M R— M R A Mの読み出し方法や読み出し回路 の構成については数々の工夫がなされてきた一方で、 T M R素子自体の構造には、 これまで特段の改良がなされていなかった。
また、 メモリをさらに高密度化するにあたり、 読み出し回路に内蔵される半導 体素子等の部品点数が増加するので、 メモリデバイス全体としての消費電力が著 しく増大することが懸念される。 発明の開示
本発明はかかる問題点に鑑みてなされたもので、 その目的は、 より少ない消費 電力によって、 読出精度等の動作安定性に優れ、 かつ、 高い信頼性の読み出し動 作を可能とする磁気メモリデバイスおよび磁気メモリデバイスの読出方法を提供 することにある。
本発明の磁気メモリデバイスは、 外部磁界によって磁化方向が変化する感磁層 をそれぞれ有する複数の磁気抵抗効果素子を備え、 1つの記憶セルが一対の磁気 抵抗効果素子を含むように構成された磁気メモリデバイスであって'、 一対の磁気 抵抗効果素子ごとに第 1の方向に沿って延在するように設けられ一対の磁気抵抗 効果素子に読出電流を供給する読出線対と、 一対の磁気抵抗効果素子を流れた読 出電流を接地へと導く接地側読出線と、 複数の接地側読出線について共通に設け られ、 1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流 の和を一定化する定電流回路と、 一対の読出電流の差に基づいて記憶セルから情 報を読み出す読出回路とを備えるようにしたものである。 ここで、 「外部磁界」 は、 書込電流によって生ずる磁界を意味している。
本発明の磁気メモリデバイスでは、 一対の磁気抵抗効果素子を流れた読出電流 を接地へと導く複数の接地側読出線について共通に設けた定電流回路の作用によ つて、 偭々の記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流 の和が一定化される。 このため、 一対の読出電流の和が常に一定量だけ流れるよ うに読出電流が制御され、 各記憶セル間での出力電流のばらつきが低減される。 本発明の磁気メモリデバイスでは、 定電流回路を複数の磁気抵抗効果素子と接 地との間に配設し、 バンドギャップリファレンスを利用して構成するようにして もよい。 この場合、 定電流回路は、 電流制御用トランジスタと、 この電流制御用 トランジス夕のベースと接地との間に接続されたダイォ一ドと、 電流制御用トラ ンジス夕のェミッタと接地との間に接続された電流制御用抵抗器とを含むように 構成することが望ましい。 '
本発明の磁気メモリデバイスは、 一対の磁気抵抗効果素子に供給された読出電 流の電流経路上に設けられた一対の整流素子をさらに備えていることが望ましい。 これにより、 読出電流が接地側読出線から各磁気抵抗効果素子へと逆流するのを 防止することができる。
この場合、 一対の整流素子は、 一対の磁気抵抗効果素子と接地側読出線との間 に設けてもよいし、 読出線対と一対の磁気抵抗効果素子との間に設けてもよい。 また、 整流素子がショットキ一ダイオードまたは P N接合ダイオードである場合 には、 定電流回路と複数の接地側読出線の各々との間に、 例えば磁気メモリデバ イスのビット列方向である第 1の方向と直交するヮード列方向である第 2の方向 に沿って配列された複数の第 2方向記憶セル群のうちのいずれか 1つを選択する ための第 1の半導体スィッチをそれぞれ設けるようにしてもよい。 また、 整流素 子としては、 第 2の方向に沿って配列された複数の第 2方向記憶セル群のうちの いずれか 1つを選択するための第 2の半導体スィツチとしても機能するものを用 いるようにしてもよい。 この第 2の半導体スィッチとしては、 バイポーラトラン ジスタまたは M〇 Sトランジスタが好適である。
この磁気メモリデバイスでは、 対をなす磁気抵抗効果素子の感磁層の相対的な 磁化方向に応じ、 これらの層面に垂直方向に電流を流した場合の電流値が異なる ことを利用して、 情報の読み出しが行われるようにすることが可能である。 情報読み出しについては、 読出線対における各読出線から一対の磁気抵抗効果 素子の各々に読出電流が供給され、 この一対の読出電流の差に基づいて記憶セル から情報を読み出すようにするのが好ましい。 この方式によれば、 読出電流は差 動出力されるため、 読出線対における各読出線に生じる雑音や、 磁気抵抗効果素 子ごとの出力値に含まれるオフセット成分が相殺されて除去される。 また、 本発 明の 「整流素子」 とは、 電流を一方向にのみ通過させ、 逆方向の電流の通過を阻 止する素子をいう。 また、 「電流経路」 とは、 読出電流が磁気抵抗効果素子に流 入するためにたどり、 磁気抵抗効果素子を通過し、 流出してゆく経路の全体をい う。 整流素子は、 上記の電流経路上で、 接地方向 （接地側読出線側） に向かって 電流を流す整流作用を有している。 この整流素子により、 読み出し対象の各記憶 セルに向かって、 共通の接地側読出線に接続されている他の記憶セルから電流が 回り込んでくることが阻止される。
本発明の磁気メモリデバイスは、 さらに、 第 1の方向に沿って配列された複数 の第 1方向記憶セル群の各々について設けられ、 各第 1方向記憶セル群について の複数の接地側読出線を 1つに束ねる読出共用線と、 複数の読出共用線の各々と 定電流回路との間に設けられ、 複数の第 1方向記憶セル群のうちのいずれか 1つ を選択する選択スィッチとを備えるようにしてもよい。 この場合、 選択スィッチ は、 第 1方向記憶セル群のうちのいずれの群に読出電流を流すかを選択するため の選択信号によって開閉制御される。
本発明の磁気メモリデバイスは、 さらに、 複数の第 1の書込線と、 これら複数 の第 1の書込線とそれぞれ交差するように延びる複数の第 2の書込線とを備え、 一対の磁気抵抗効果素子が、 それぞれ、 外部磁界によって磁化方向が変化する感 磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、 この 積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共 に第 1および第 2の書込線によって貫かれるように構成された環状磁性層とを含 むことが望ましい。
ここで、 「外部磁界」 は、 第 1および第 2の書込線に流れる電流によって生ず る磁界、 または、 環状磁性層に生ずる還流磁界を意味している。 また、 「環状磁 性層」 の 「環状」 とは、 少なくとも内部を貫通した第 1およぴ第 2の書込線から みたときに、 それぞれの周囲を磁気的かつ電気的に連続して完全に取り囲み、 第 1または第 2の書込線を横切る方向の断面が閉じている状態を示している。 よつ て、 環状磁性層は、 磁気的かつ電気的に連続である限りにおいて絶縁体が含有さ れることを許容する。 製造工程において発生する程度の酸化膜を含んでいてもよ いのは無論である。 「軸方向」 とは、 この環状磁性層単体に注目したときの開口 方向、 すなわち内部を貫通する第 1および第 2の書込線の延在方向を指す。 さら に、 「積層体の一方の面側に、 …配設され」 とは、 環状磁性層が積層体の一方の 面の側に積層体とは別体として配設される場合のほか、 環状磁性層が積層体の一 部を含むように配設される場合をも含むという趣旨である。
本発明の磁気メモリデバイスでは、 単独で 1単位情報を記憶することが可能な 磁気抵抗効果素子を 2つ用いて、 1つの単位情報が記憶される。 また、 磁気抵抗 効果素子の各々は、 第 1および第 2の書込線に電流を流すことによって環状磁性 層に閉磁路を形成する。 これにより、 積層体の積層面に垂直な方向に流れる電流 が.、 感磁層から環状磁性層へ流れるようになる。
本発明の磁気メモリデバイスは、 さらに、 環状磁性層を貫く第 1および第 2の 書込線の双方を流れる電流により生ずる磁界によって、 一対の磁気抵抗効果素子 における各感磁層の磁化方向が互いに反平行を向くように変化し、 記憶セルに情 報が記憶されるものであることが望ましい。 本発明における 「磁化方向が互いに 反平行」 とは、 互いの磁化方向、 すなわち、 磁性層内の平均磁化の方向のなす角 度が厳密に 1 8 0度である場合のほか、 製造上生ずる誤差や完全に単軸化されな かったが故に生じる程度の誤差等に起因して互いの磁化方向のなす角度が 1 8 0 度から所定角度だけ外れている場合も含む。 また、 「情報」 とは、 一般に磁気メ モリデバイスへの入出力信号において 「0」 ， 「 1」 あるいは電流値や電圧値に よる 「H i g h」 ， 「L o w」 等で表される 2値情報をいう。
この磁気メモリデバイスでは、 一対の磁気抵抗効果素子において、 感磁層の磁 化方向が互いに反平行となる状態で情報が記憶される。
より具体的には、 一対の磁気抵抗効果素子における一対の感磁層の一方が第 1 の磁化方向に磁化すると共に他方が第 1の磁化方向と反平行をなす第 2の磁化方 向に磁化する第 1の状態と、 一対の感磁層の一方が第 2の磁化方向に磁化すると 共に他方が第 1の磁化方向に磁化する第 2の状態と、 のいずれかをとり、 第 1お よび第 2の状態に対応して記憶セルに情報が記憶されるようにすることが望まし レ^ このとき、 一対の磁気抵抗効果素子における双方の感磁層の磁化は、 互いに 向き合うか、 反対向きになるかの 2状態をとり、 これに 2値情報が対応する。 本発明の磁気メモリデバイスの読出方法は、 外部磁界によって磁化方向が変化 する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備えると共に 1つの記憶 セルがー対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスの読 出方法であって、 一対の磁気抵抗効果素子ごとに第 1の方向に沿って延在するよ うに設けられた読出線対を介して、 この一対の磁気抵抗効果素子に読出電流を供 給し、 一対の磁気抵抗効果素子を流れた読出電流を接地側読出線を介して接地へ と導き、 複数の接地側読出線について定電流回路を共通に設けることにより、 1 つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一 定化し、 一対の読出電流の差に基づいて記憶セルから情報を読み出すようにした ものである。
本発明の磁気メモリデバイスの読出方法では、 第 1の方向に沿って延在する読 出線対を介して一対の磁気抵抗効果素子に読出電流を供給し、 一対の磁気抵抗効 果素子を流れた読出電流を接地側読出線を介して接地へと導き、 複数の接地側読 出線について定電流回路を共通に設けることにより、 1つの記憶セルにおける一 対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化し、 一対の読出電流 の差に基づいて記憶セルから情報を読み出すようにした。 このため、 一対の読出 電流の和が常に一定量だけ流れるように読出電流が制御され、 各記憶セル間での 出力電流のばらつきが低減される。 図面の簡単な説明
第 1図は、 本発明の第 1の実施の形態に係る磁気メモリデバイスの全体構成を 示すブロック図である。
第 2図は、 第 1図に示した磁気メモリデバイスの記憶セルとその読み出し回路 の構成を表す図である。
第 3図は、 第 2図に示した読み出し回路のうち、 センスアンプ全体の構成を説 明するための回路図である。
第 4図は、 第 1図に示した記憶セル群の Y方向駆動回路部の周辺の実装の様子 を表す構成図である。
第 5図は、 第 4図に示した Y方向駆動回路部の実際の回路配置を表す図である。 第 6図は、 第 5図に示した単位駆動回路のうちセンスアンプエリァのパターン 配置図である。
第 7図は、 第 1図に示した記憶セルの具体的構成を示す断面図である。
第 8図は、 第 1図に示した磁気メモリデバイスの記憶セルとその書き込み用配 線構造を表す図である。
第 9図は、 第 7図に示した記憶セルの等価回路を表す図である。
第 1 O A図および第 1 0 B図は、 第 7図に示した記憶セルにおける情報記憶の 方法を説明するための図である。
第 1 1図は、 第 7図に示した記憶セルにおける情報書き込み方法を説明するた めの図である。
第 1 2図は、 第 1図に示した磁気メモリデバイスにおける記憶セルからの読み 出し動作原理を説明するための図である。 第 1 3図は、 第 2図に示した読み出し回路の比較例を説明するための回路図で ある。
第 1 4図は、 第 2図に示した読み出し回路における逆流防止用ダイォードの変 形例に係る整流素子とその配置を示す図である。
第 1 5図は、 第 2図に示した読み出し回路における逆流防止用ダイオードの変 形例に係る整流素子とその配置を示す図である。
第 1 6図は、 第 2図に示した読み出し回路における逆流防止用ダイオードの変 形例に係る配置を示す図である。
第 1 7図は、 第 2図に示した読み出し回路における逆流防止用ダイオードの変 形例に係る整流素子とその配置を示す図である。
第 1 8図は、 第 2図に示した読み出し回路における逆流防止用ダイオードの変 形例に係る整流素子とその配置を示す図である。
第 1 9図は、 本発明の磁気メモリデバイスの実施例に係る読み出し回路の図で める
第 2 0図は、 第 1 9図に示した読み出し回路におけるビットデコード電圧と測 定点 P 1〜P 4の電流測定値との関係を示す図である。
第 2 1図は、 第 1 9図に示した読み出し回路におけるピットデコード電圧と測 定点 P 1〜P 9の電流測定値との関係を示す図である。
第 2 2図は、 第 1 9図に示した読み出し回路における磁気抵抗効果素子の記憶 セル単位の抵抗変動と出力電圧との関係を示す図である。
第 2 3図は、 第 2 2図に示した実施例に対する比較例の読出し回路を説明する ための等価回路図である。
第 2 4図は、 第 1 9図に示した読み出し回路における、 対をなす磁気抵抗効果 素子間の抵抗変動と出力電圧との関係を示す図である。
第 2 5図は、 本発明の第 2の実施の形態に係る磁気メモリデバイスの記憶セル とその読み出し回路の構成を表す図である。
第 2 6図は、 第 2 5図に示した読み出し回路における変形例 2— 1を説明する ための構成図である。
第 2 7図は、 第 2 5図に示した読み出し回路における変形例 2— 2を説明する ための構成図である。
第 2 8図は、 第 2 5図に示した読み出し回路における変形例 2— 3を説明する ための構成図である。
• 第 2 9図は、 第 2 5図に示した読み出し回路における変形例 2— 4を説明する ための構成図である。
第 3 0図は、 第 2 9図に示した読み出し回路に対応する記憶セル周辺の断面構 成を表す部分断面図である。
第 3 1図は、 第 2 5図 示した読み出し回路における変形例 2— 5を説明する ための構成図である。
第 3 2図は、 第 2 5図に示した読み出し回路における変形例 2 — 6を説明する ための構成図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照して詳細に説明する。
[第 1の実施の形態]
第 1図は、 本発明の一実施の形態に係る磁気メモリデバイスの全体の構成を示 した図である。 この磁気メモリデバイスは、 いわゆる半導体メモリチップとして 具現化される M R A Mであり、 アドレスバッファ 1 0 1， データバッファ 1 0 2， 制御ロジック部 1 0 3 , 記憶セル群 1 0 4， Y方向駆動回路部 1 0 6、 および X 方向駆動回路部 1 0 8を主要な構成要素としている。 この場合に、 磁気メモリデ バイスは、 シリコンチップ中央の広い領域に記憶セル群 1 0 4が配設され、 周囲 のわずかな領域に駆動回路部 1 0 6， 1 0 8等の回路部品や配線が実装されたも のとなつている。 '
記憶セル群 1 0 4は、 全体としてマトリクスを構成するよう、 多数の記憶セル 1 2がワード線方向 （X方向） ， ビット線方向 （Y方向） に配列したものである。 個々の記憶セル 1 2は、 データを記憶する最小単位であり、 「1」 ， 「0」 のビ ッ.トデータが記憶されるようになっている。 なお、 ここでは、 記憶セル群 1 0 4 における記憶セル 1 2の各列をワード列 X n、 各行をビット列 Y„ と呼ぶ。
Υ方向駆動回路部 1 0 6は、 Υ方向アドレスデコーダ 1 0 6 Α , 読み出しのた めのセンスアンプ 1 06 B， 書き込みのための Y方向カレントドライブ 1 06 C から構成され、 各々が記憶セル群 1 04に対し、 記憶セル 1 2のビット列 Υη (Υ, , Υ2 , ···) ごとに接続されている。
X方向駆動回路部 1 08は、 X方向アドレスデコーダ 1 08 Α, 読み出しのた めの定電流回路 1 08 Β, 書き込みのための X方向カレントドライブ 1 08 Cか ら構成され、 各々が記憶セル群 1 04に対し、 記憶セル 1 2のワード列 Χ„ (X , , Χ2， ···） ごとに接続されている。 したがって、 例えば、 ある一つの記憶セ ル 1 2は、 図示したように、 X方向アドレスデコーダ 1 08 A, Υ方向アドレス デコーダ 1 0 6 Αから入力されるワード方向およびビット方向のァドレス (Χ„ , Υπ ) によって一意に選択される。
ァドレスバッファ 1 0 1は、 外部ァドレス入力端子 AO〜Α 20を備えると共 に、 7ドレス線 1 0 5, 1 0 7を介して Υ方向ァドレスデコーダ 1 06 A, X方 向ァドレスデコーダ 1 08 Αに接続されている。 このァドレスバッファ 1 0 1は、 外部アドレス入力端子 A 0〜A 20から記憶セル 1 2を選択するための選択信号 を取り込み、 内部バッファ増幅器において Y方向および X方向ァドレスデコーダ 1 06 A, 1 08 A (以後、 両者を区別する必要のない場合は、 単にアドレスデ コーダ 1 06 A, 1 08 Aと略す） で必要な電圧レベルまで増幅する機能を有し ている。 また、 増幅した選択信号を、 記憶セル 1 2のワード列方向 （X方向） , ビッ卜列方向 (Y方向) の 2つの選択信号に分け、 ァドレスデコーダ 1 0 6 A, 1 08 Aのそれぞれに入力するようになっている。 なお、 磁気メモリデバイスが 記憶セル群 1 04を複数有している場合、 アドレスバッファ 1 0 1には、 複数の 記憶セル群 1 04から 1つの記憶セル群 1 04を選択するためのァドレス信号も また入力されるようになっている。 ここで、 ビット列方向 (Y方向) が本発明に おける 「第 1の方向」 に対応し、 ワード列方向 （X方向） が本発明における 「第 2の方向」 に対応する。
データバッファ 1 02は、 外部とディジタルデータ信号のやり取りを行うため の外部データ端子 D 0〜D 7を備えると共に、 制御ロジック部 1 03と制御信号 線 1 1 3により接続されている。 デ一夕バッファ 1 02 Aは、 入力バッファ 1 0 2 Aおよび出力バッファ 1 02 Bからなり、 それぞれ、 制御ロジック部 1 0 3か らの制御信号によって動作するようになっている。 入力バッファ 1 02は、 書き 込み用データバス 1 1 0, 1 1 1を介してそれぞれ Y方向カレントドライブ 1 0 6 C, X方向カレントドライブ 1 08 Cに接続されており、 メモリ書き込み時に 外部デ一夕端子 D 0〜D 7からデータ信号を取り込み、 このデータ信号を内部バ ッファ増幅器で必要とされる電圧レベルまで増幅し、 Y方向および X方向カレン 卜ドライブ 1 06 C， 1 0 8 C (以後、 両者を区別する必要のない場合は、 単に カレントドライブ 1 06 C, 1 08 Cと略す） それぞれに出力する機能を有して いる。 出力バッファ 102 Bは、 読み出し用デ一夕パス 1 1 2を介してセンスァ ンプ 1 06 Bに接続されており、 内部バッファ増幅器を用いることにより、 メモ リ読み出し時にセンスアンプ 1 06 Bより入力される読み出しデータ信号を、 低 インピーダンスで外部データ端子 D 0 ~D 7に出力する機能を有している。
制御ロジック部 1 03は、 入力端子 C S, 入力端子 WEを備え、 データバッフ ァ 1 02に制御信号線 1 1 3で接続されている。 制御ロジック部 1 0 3は、 記憶 セル群 1 04に対する動作制御を行うものであり、 入力端子 C Sからは、 磁気メ モリデバイスの書き込み Z読み出し動作をァクティブにするか否かの信号 (チッ プセレクト ； C S) が入力される。 また、 入力端子 WEからは、 書き込み 読み 出しを切り替えるための書き込み許可信号 (ライトイネーブル； WE) が入力さ れる。 この制御ロジック部 1 0 3は、 入力端子 C S， 入力端子 WEより取り込ん だ信号電圧を、 内部バッファ増幅器により Y方向および X方向駆動回路部 1 06， 1 0 8 (以後、 両者を区別する必要のない場合は、 単に駆動回路部 1 06， 1 0 8と略す） にて必要な電圧レベルまで増幅する機能を有している。
〔読み出し回路の構成〕
次に、 この磁気メモリデバイスの読み出し回路の構成について説明する。
第 2図は、 記憶セル群とそめ読み出し回路からなる回路系の構成図である。 こ の読み出し回路系は、 記憶セル 1 2がー対の磁気抵抗効果素子 1 2 A, 1 2 Bか らなる差動増幅型である。 ここでは、 各記憶セル 1 2の情報読み出しを、 磁気抵 抗効果素子 1 2 A, 12 Bそれぞれに流すセンシング電流 （センス用ビットデコ —ド線 2 1 A、 2 I B (後出） から磁気抵抗効果素子 1 2 A, 1 2 Bそれぞれに 流入し、 共通のセンス用ワードデコード線 3 1 (後出） に流出する電流） の差分 値を出力として行うようになっている。 ここで、 一対の磁気抵抗効果素子 1 2 A, 1 2 Bが、 本発明における 「一対の磁気抵抗効果素子」 に対応する一具体例であ る。
第 2図において、 記憶セル群 1 04のビット列 Y„ ごとの記憶セル 1 2と、 セ ンスアンプ 1 06 Βを含む読み出し回路の一部とが、 読み出し回路の繰り返し単 位であるビット方向単位読出回路 80 (…， 80η， 80 n†1 , ···) を構成してお り、 ビット列方向に並列に配置されている。 ビット方向単位読出回路 80 (…， 80η , 80 η+1 , ···) の各々は、 Y方向アドレスデコーダ 1 06 Aにビットデコ ード線 20 (···， 20„ , 20 η+1 , ···) を介して接続され、 出力バッファ 1 02 Bに読み出し用データバス 1 1 2を介して接続されている。 なお、 同図にはスぺ ースが足りず、 ビット方向単位読出回路 80の全体を描くことができないため、 2列で代表させて描いている。 記憶セル群 1 04についても同搽で、 ビット列 Y „， YntI の 2列で代表させている。
各記憶セル 1 2の磁気抵抗効果素子 1 2 A, 1 2 Bは、 T MR効果を利用した TMR素子であるものとして説明するが、 その詳細な構成については後述する。 記憶セル群 1 04には、 X方向に配列されるセンス用ヮードデコ一ド線 3 1 (以後、 センスワード線 3 1と略す） と、 Y方向に配列される 1対のセンス用ピ ットデコ一ド線 2 1 A, 2 1 B (以後、 センスビット線 2 1 A, 2 I Bと略す） とによりマトリクス状の配線がなされている。 個々の記憶セル 1 2は、 これらの 交差位置に配設され、 共通のセンスビット線 2 1 A， 2 1 Bに並列接続されてい る記憶セル 1 2がビット列 Υ,,を構成し、 共通のセンスヮ一ド線 3 1にカスケ一 ド状に接続されている記憶セル 1 2がワード列 Χηを構成している。
1つの記憶セル 1 2では、 1対の磁気抵抗効果素子 1 2 Α, 磁気抵抗効果素子 1 2 Βそれぞれの一端がセンスビット線 2 1 Α, 2 1 Bに接続され、 またそれぞ れの他端は、 1対の逆流防止用ダイオード 1 3 Α， 1 3 Βのそれぞれを介して共 通のセンスワード線 3 1に接続される。 ここで、 個々の磁気抵抗効果素子 1.2 Α, 1.2 Βに対するセンシング電流の電流経路は、 各素子からの導線とセンスビット 線 2 1 A, 2 1 Bとの結節点から、 各素子からの導線とセンスワード線 3 1との 結節点までの間の経路とする。 なお、 ここでは、 センスビット線 21 Α, 2 1 Β が本発明の 「読出線対」 に対応し、 センスワード線 3 1が本発明の 「接地側読出 線」 に対応している。
(ビッ卜列方向の接続）
センスビット線 2 1 A， 2 1 Bは、 記憶セル 1 2のビット列 Υη (Υ, , Υ2 , 一） ごとに、 対をなして配設されている。 これらのセンスビット線 2 1 Α, 2 1 Βは、 記憶セル群 1 04を貫くように Υ方向に延在し、 一端が電源 Vcc に接続 されている。 センスビット線 2 1 A， 2 I Bの一端側 （電源 Vcc 側） には、 そ れぞれ、 電流電圧変換用抵抗器 23 A, 23 B (以後、 抵抗器 23A， 23 B) 、 およびトランジスタ 22 A, 22 Bのコレクターエミッタ間が直列に接続されて いる。 さらに、 ビット列 Y„ を構成する複数の記憶セル 1 2は、 それぞれセンス ビット線 2 1 Αとセンスピット線 2 1· Bの双方に接続されている。 具体的には、 記憶セル 12における磁気抵抗効果素子 1 2 Aの一端がセンスビッ卜線 2 1 Aに 接続され、 磁気抵抗効果素子 1 2 Bの一端がセンスビット線 2 1 Bに接続されて いる。
さらに、 トランジスタ 22 A， 22 Bのべ一ス側には、 ビットデコード線 20 が接続されている。 ビットデコード線 20は、 Y方向アドレスデコーダ 1 06 A に接続されており.. Y方向アドレスデコーダ 1 06 Aより、 書き込み /'読み出し の対象となる記憶セル 1 2が属するピット列 Ynに対して選択的に出力される選 択信号が入力されるようになっている。 すなわち、 ピットデコード線 20 (···, 2 0„ , 20„+1 , ···) は、 記憶セル 1 2の各ビット列 Υηに対応して設けられて おり、 Υ方向ァドレスデコーダ 1 06 Αからの選択信号を動作対象であるビッ卜 列 Y„に送出する機能を有している。 卜ランジス夕 22 Α， 22 Βは、 一対の半 導体スィッチとして、 ビットデコード線 20から入力される選択信号の値 （ビッ 卜デコード値） に応じて開閉する機能を備えている。
なお、 ビットデコード線 2 0とセンスビット線 2 1 A, 2 1 Bは、 このように 同じデコード機能を有しているが、 両者は動作上、 明確に区別される。 すなわち、 ビットデコード線 20は Υ方向ァドレスデコーダ 1 06 Αより選択セルを伝える 信号線であり、 その値.は "H i g h" ， "L ow" の 2値のデジタル信号である のに対し、 センスビット線 2 1 A, 2 1 Bは磁気抵抗効果素子 1 2 A, 1 2 Bに 流れ込む微弱電流の検出を目的とするアナログ信号線である。 なお、 ワードデコ 一ド線 3 0とセンスヮ一ド線 3 1についてもこれと同じことが言える。
また、 センスビット線 2 1 A, 2 1 Bに接続された抵抗器 23 A, 2 3 Bの電 源 Vcc とは反対側の端部における結節点からは、 センスアンプ入力線 40 A， 4 O B (以後、 入力線 40A， 40 B) が導出されている。 抵抗器 2 3 A, 23 Bは、 センスアンプ 106 Bのバイアス抵抗として機能する。 すなわち、 自身の 電圧降下によって、 電源 Vcc からセンスビット線 2 1 A, 2 1 Bを流れ下るセ ンシング電流を電圧に変換し、 入力線 4 OA, 40 Bよりセンスアンプ 1 0 6 B に導くために設置される。 また、 抵抗器 2 3 A, 23 Bは、 電源 Vcc の供給電 圧よりも一 Φ だけ低い中間電圧レベルを作り出す機能も兼ね備えている。 ここ では、 センシング電流が微弱なために、 抵抗器 23A, 23 Bで大きな電圧降下 を得て、 入力線 40 A, 40 Bに入力する電圧値をできるだけ大きくするには、 抵抗器 23 A, 23 Bの抵抗値を大きくする必要がある。 よって、 抵抗器 23 A, 23 Bは、 例えば l O O kQ 程度の高い抵抗値を有することが望ましく、 少な くとも、 磁気抵抗効果素子 1 2 A, 1 2 Bの抵抗値よりも大きい抵抗値を有する ことが望ましい。
(ヮード列方向の接続）
センスワード線 3 1の各々には、 同じワード列 Xn (X, , Χ2 , ·'·) に配列さ れた記憶セル 1 2が接続されている。 ただし、 本実施の形態では、 記憶セル 1 2 とセンスヮード線 31との間に、 整流素子としての逆流防止用ダイォ一ド 1 3 Α, 1 3 Β (以後、 ダイオード 1 3A, 1 3 Βと略す) が配設されている。 逆流防止 用ダイオード 1 3 A, 1 3 Βの各々は、 磁気抵抗効果素子 1 2 A, 1 2 Βに対応 し、 それぞれ個別に接続されている。 また、 磁気抵抗効果素子 1 2 Αとダイォ一 ド 1 3A、 および、 磁気抵抗効果素子 1 2 Bとダイオード 1 3 Bは、 互いに絶縁 された状態にある。
ダイオード 1 3 A， 1 3 Bは、 センスワード線 3 1から各磁気抵抗効果素子 1 2 A, 1 2 Bに電流が逆流することを防止するための一方向素子として設けられ ている。 ダイオード 1 3 A, 1 3 Bとしては、 例えば、 ρ η接合ダイオード， シ ョットキ一ダイォード、 あるいはバイポーラ ' ジャンクション， トランジスタ (B J T : Bipolar Junction Transistor ) のベースーコレクタ間を短絡してダ ィオードとしたものや、 MOS FETのゲート一ドレイン間を短絡してダイォー ドとしたものなどを用いることができる。
また、 センスワード線 3 1の接地側には、 トランジスタ 33のコレクターエミ ッ夕間が接続され、 このトランジスタ 3 3のベース側には、 ワード列 X„に対応 してワードデコード線 30 (…， 30„ , 30 η+1 , ···) が配設されている。 ヮ一 ドデコード線 30は、 X方向アドレスデコーダ 1 08 Aに接続されており、 X方 向ァドレスデコーダ 1 08 Aよりヮ一ド列 Xnを選択する選択信号が入力される と共に、 選択信号をトランジスタ 33のべ一ス側に送出する機能を有している。 トランジスタ 33は、 ベース入力される選択信号の値 （ビットデコード値） に 応じて開閉する半導体スィッチとして機能し、 センスワード線 3 1の導通 Z遮断 を制御するようになっている。 このトランジスタ 3 3には、 例えば、 B J Tまた は MO S F E Tを用いることができる。 なお、 トランジスタ 33のエミッ夕側に は電流制御用抵抗器 34が設けられている。
本実施の形態では、 センスワード線 3 1の接地側に、 さらに定電流回路 1 08 Bが配設されている。 定電流回路 1 08 Bは、 センスワード線 3 1を流れる電流 を一定とする機能を有しており、 定電圧発生用のダイオード 32， トランジスタ 33および電流制御用抵抗器 34から構成されている。 よって、 トランジスタ 3 3は、 ワードデコード用半導体スィッチとしての機能に加え、 コレクターェミツ 夕間に一定の電流を流す電流制御機能を備えたものとなっており、 そのべ一ス側 はダイォード 32のァノードにも接続されている。 ダイオード 32は、 この場合、 2個のダイォードが直列に接続したものである。 .
(センスアンプの回路構成）
センスアンプ 1 0 6 Bは、 ビット方向単位読出回路 80にっき 1つ設けられ、 各ビット方向単位読出回路 80において 1対のセンスビット線 2 1 A, 2 1 Bの 間の電位差を取り込み、 この電位差を増幅する機能を有する。 各ビット方向単位 読出回路 80のセンスアンプ 1 06 Bは、 それぞれ入力線 4 OA, 40 Bにより 対応するセンスビット線 2 1 A, 2 1 Bに接続されると共に、 すべては共通のセ ンスアンプ出力線 5 1 A， 5 I B (以後、 出力線 5 1 A， 5 I B) に接続され、 最後には読み出し用データバス 1 12により出力バッファ 1 02 Bに接続されて いる。
センスアンプ 106 Bそれ自体は、 いわゆる差動増幅器として構成され、 トラ ンジス夕 41 A， 4 I Bからなる増幅段と、 電圧出力を取り出すためのバイアス 抵抗器である抵抗器 42 A, 42 Bと、 電圧降下用のダイオード 43， 電流制御 機能および選択スィッチ機能を有するトランジスタ 44, 電圧降下用の抵抗器 4 5を備えている。
第 3図は、 読み出し回路全体からセンスアンプ 1 06 Bの部分を抽出して示し たものである。 このように、 各ビット方向単位読出回路 80に設けられたセンス アンプ 1 06 Bは、 出力線 5 1 A, 5 1 Bに対しカスケード接続されている。 な お、 抵抗器 42 A, 42 Bは、 カスケード接続されるすべてのセンスアンプ 1 0 6 Bが共有するバイアス抵抗器となっている。
卜ランジス夕 41 A, 41 Bは、 ベ一ス側に入力線 4 OA, 40 Bが接続され、 コレクタ側に （出力線 5 1 A, 5 1 Bを介して） 抵抗器 42 A, 42 Bが接続さ れている。 これらのエミッ夕側は、 共にトランジスタ 44のコレクタ側に接続さ れている。 なお、 トランジスタ 44のべ一ス側には、 ダイォード 43を介してビ ットデコ一ド線 20が接続され、 ェミッタ側は抵抗器 45を介して接地されてい る。 ここで、 抵抗器 42 A, 42 Bには、 精度の良い抵抗を用いることが望まし く、 トランジスタ 41 A, 41 Bは、 特性が良く揃っていることが重要である。 なお、 ダイオード 43は、 そのバンドギャップリファレンスを利用して、 ビッ トデコ一ド線 20の電圧レベルから一 φ だけ落とした中間電圧レベルを作り出 し、 この電圧値をトランジスタ 44のべ一ス側入力電圧とするために用いられて いる。 卜ランジス夕 44は、 電流制限機能と、 ビットデコード線 20からのビッ トデコ一ド値に応じて開閉する半導体スィツチとしての機能とを併せ持つ。
また、 各センスアンプ 1 0 6 Bのトランジスタ 41 A, 41 Bは、 それぞれの コレクタ側が出力線 5 1 A, 5 1 Bに接続され、 出力線 5 1 A, 5 1 B、 さらに 読み出し用データバス 1 1 2を介して出力バッファ 1 02 Bに接続されている。 次に、 第 4図〜第 6図を参照し、 本実施の形態における磁気メモリデバイスの 回路配置パターンについて説明する。 第 4図は、 記憶セル群の Y方向駆動回路部の周辺の実装の様子を表し、 第 5図 は、 Y方向駆動回路部の実際の回路配置を表している。 Y方向駆動回路部 1 06 は、 記憶セル群 1 04の一辺に形成され、 その上部には、 ボンディングパッド 1 2 1が設けられている。 この Y方向駆動回路部 1 06では、 以上にみてきたよう に、 Y方向アドレスデコーダ 1 06 A, センスアンプ 1 06 Bおよび Y方向カレ ントドライブ 1 06 Cのそれぞれが各ピット列 Υ„ (Υ, , Υ2， ···） に対応する 回路を 1構成単位として成り立つている。 本実施の形態では、 これら回路 1 06 Α~ 1 0 6 Cの 1構成単位を、 対応するビット列 Υ„ (Υ, , Υ2 , ···) ごとにま とめたものを単位駆動回路 DUn (DU, , DU2 , ···) とすると共に、 この単位 駆動回路 DUnを、 その幅が記憶セル 1 2の幅 Wに収まるように形成することで、 対応するビット列 Ynの端部にちょうど配置されるようにしている。
第 5図には、 ひとつの単位駆動回路が示されている。 Υ方向アドレスデコーダ 1 0 6Aの回路エリアは、 電源ライン 1 22 (Vcc) と、 中間電位の電源ライン 1 23 (Vm ) , グラウンドライン 1 24 (GND) との間に形成される。 中間電位 の電源ライン 1 2 3は、 バンドギャップ + 2 Φ に対応した電圧を電流制限用ト ランジスタゃ、 X方向では定電流回路 1 08 Bなどに供給する電圧源である。 ま た. この回路エリア内をアドレス線 1 0 5が横断するように延在しており、 これ に各単位駆動回路 DU„の Y方向ァドレスデコーダ 1 06 Aが接続するようにな つている。
センスアンプ 1 06 Bの回路ェリァは、 電源ライン 1 2 5と、 中間電位の電源 ライン 1 23， グラウンドライン 1 24との間に形成される。 このエリア内には、 出力線 5 1 A, 51 Bが横断するように延在しており、 これに各単位駆動回路 D U„のセンスアンプ 1 06 Bがカスケ一ド接続されるように配線がなされている。 Y方向カレントドライブ 1 06 Cの回路エリアは、 電源ライン 1 25と、 中間電 位の電源ライン 1 26 , グラウンドライン 1 27との間に形成されている。
第 6図は、 単位駆動回路のうち、 さらにセンスアンプのみの回路パターン配置 を具体的に示している。 先に第 2図において説明したように、 センスアンプ 1 0 6 Bは、 各ビット列 Υη (Υ, , Υ2， ···） にそれぞれ対応付けられているだけで なく、 センスビット線 2 1 Α, 2 1 Βの電源 Vcc 側に接続されている。 そこで、 ここでは、 センスアンプ 1 06 Bの回路エリアに、 トランジスタ 22A, 22 B, 抵抗器 23 A, 23 Bを、 センスアンプ 1 06 Bと共に集積配置するようにして いる。
この回路パターン配置図と第 2図， 第 3図の回路図とを対照すると、 センスァ ンプ 106 Bにおける 1対のトランジスタ 41 A, 41 Bの内側にトランジスタ 22 A, 22 B， 抵抗器 23A, 23 Bがちょうど対をなして配置されているこ とがわかる。 ここで、 ビアパッド 1 28 A, 1 28 Bは、 それぞれセンスビット 線 2 1A, 2 1 Bへ接続される。 また、 第 6図には示されていないが、 ビットデ コード線 20は、 グラウンドライン 1 24を通り過ぎて Y方向アドレスデコーダ 1 06 Aに接続されている。 なお、 こうした理解を助けるため、 第 6図では、 意 図的に電源ライン 1 25を上にグラウンドライン 1 24を下にして、 第 5図では なく第 2図， 第 3図と対応するようにしている。
ところで、 卜ランジス夕 22 A， 22 Bの対と、 抵抗器 23 A, 23 Bの対、 およびセンスアンプ 1 0 6 Bはすべて差動対であり、 対をなす相手と特性が揃つ ていることが動作上重要である。 よって、 予め特性を揃えることは勿論であるが、 それでも各回路素子の設置場所の温度条件が異なる場合などに、 出力特性が異な つてくることがある。 これに対し.. 本実施の形態では-. 上記対をなす回路素子を 近接して配置しているので、 共に同じ温度変化を受けるために互いの特性は同様 に変化し、 差がほとんど生じない。 これにより、 温度変化によって生じる出力値 の変化を低減させることができる。
(記憶セル群の構成）
次に、 本実施の形態において用いる磁気抵抗効果素子 12 A， 12 B、 および 記憶セル 1 2の構成について説明する。
第 7図は、 記憶セルの構成を示す断面図である。 このように、 記憶セル 1 2は、 基板 10の上に左右 1対の磁気抵抗効果素子 1 2 A, 1 2 Bが搭載されてなる。 これら磁気抵抗効果素子 1 2 A, 1 2 Bは、 共に、 第 1の磁性層 1, 非磁性層 2, 第.2の磁性層 3が積層した積層体と、 この積層体の一方の面側に積層面に沿った 方向を軸方向とするように配設されると共に書込用ビット線 6 a, 書込用ヮ一ド 線 6 b (第 1, 第 2の書込線） によって貫かれるように構成された環状磁性層 5 とを含んで構成されている。 第 2の磁性層 3と環状磁性層 5は、 非磁性導電層 4 を介して接合され、 電気的に接続されている。
また、 磁気抵抗効果素子 1 2 A， 1 2 Bそれぞれには、 積層体の上面 （環状磁 性層 5とは反対側の面） に読出センシング用導線 1 1が設けられ、 基板 1 0に向 かって、 積層体に対しては積層面に垂直に電流を流すことができるように構成さ れている。
第 1の磁性層 1は、 磁化方向の固定された強磁性層であり、 第 2の磁性層 3は、 外部磁界によって磁化方向が変化する強磁性層 （感磁層） である。 これらは、 数 n m (数 1 0 A ) と非常に薄い非磁性層 2を挟んで積層されている。 この積層体 において、 第 1の磁性層 1と第 2の磁性層 3との間に、 積層面に垂直方向の電圧 を印加すると、 例えば第 2の磁性層 3の電子が非磁性層 2を突き抜けて第 1の磁 性層 1に移動してトンネル電流が流れる。 すなわち、 ここでの非磁性層 2は、 ト ンネルバリァ層である。 このトンネル電流は、 非磁性層 2との界面部分における 第 1の磁性層 1のスピンと第 2の磁性層 3のスピンとの相対的な角度によって変 化する。 すなわち、 第 1の磁性層 1のスピンと第 2の磁性層 3のスピンとが互い に平行な場合に磁気抵抗効果素子 1 2 A ( 1 2 B ) の抵抗値は最小、 反平行のと きに最大となる。 .
第 2の磁性層 3は、 書込用ピット線 6 a , 書込用ワード線 6 bによる誘導磁界 によって磁化が変化するようになっている。 ここで、 第 2の磁性層 3の磁化は、 誘導磁界によって反転し、 これにより第 1の磁性層 1の磁化との相対角度が反転 するようになつている。 また、 書き込み対象の記憶セル 1 2の選択は、 いわゆる マトリクス駆動法によって行うため、 書込用ピット線 6 a , 書込用ワード線 6 b のいずれか一方だけではなく、 これらの双方に対し電流が同方向に流れるときに のみ磁化反転が可能であるように、 第 2の磁性層 3の磁気特性や寸法などが設定 される。 これが T M R素子としての磁気抵抗効果素子 1 2 A ( 1 2 B ) の基本構 造である。
.ここでは、 環状磁性層 5は、 第 7図において紙面に垂直方向の軸をもつ筒型の 形状を有し、 書込用ビット線 6 a , 書込用ワード線 6 bの互いに平行となった部 分を内包している。 すなわち、 この環状磁性層 5の軸方向は、 書込用ビット線 6 a , 書込用ワード線 6 bの延在方向であり、 軸方向を横切る断面方向において閉 じた環状となっている。 また、 環状磁性層 5は、 高透磁率磁性材料から構成され、 内包する書込用ビット線 6 a , 書込用ヮード線 6 bの電流によって生じる磁束を 層内部に閉じ込めることにより、 第 2の磁性層 3の磁化方向を効率よく変化させ る機能を有する。 この環状磁性層 5は、 図示したように断面が閉ループとなって おり、 発生した誘導磁界が、 断面と平行な面に沿って層内を還流するようになつ ている。 これにより、 環状磁性層 5は、 外部に漏洩磁束を生じさせない電磁遮蔽 効果を有している。 また、 ここでは、 第 2の磁性層 3に一面で接するように構成 されているために、 磁界を第 2の磁性層 3に伝えやすく、 高い磁束密度でもって 近接する第 2の磁性層 3の磁化方向を一層効率よく変えることができるようにな つている。
また、 第 8図は、 書込用ビット線 6 a， 書込用ワード線 6 bの配線構造を示し たものである。 このように、 本実施の形態の磁気メモリデバイスは、 複数の書込 用ピット線 6 aと、 この書込用ピット線 6 aとそれぞれ交差するように延びる複 数の書込用ヮード線 6 bとを備えている。 これらは交差するように延びているが、 その交差領域では部分的に平行となって延在しており、 この平行部分に磁気抵抗 効果素子 1 2 A , 1 2 Bが形成されている。 なお、 ここでいう平行とは 製造上 の誤差範囲 ± 1 0 ° を含んでいる。 ここでは、 平行となった書込用ピット線 6 a， 書込用ヮ一ド線 6 bの合成磁界を用いて第 2の磁性層 3の磁化を反転させるが、 この誘導磁界の大きさは、 各配線が交差するときの合成磁界よりも大きい。 よつ て、 書き込み動作を効率よく行うことができる。
なお、 磁気抵抗効果素子 1 2 A ( 1 2 B ) の各々には、 読出センシング用導線 1 1から積層体に流れ込み、 環状磁性層 5から基板 1 0へと通り抜けるように電 流が流れる。 よって、 トンネル電流を流す非磁性層 2を除いた積層体の各層、 お よび非磁性導電層 4 , 環状磁性層 5には、 すべて導電性を有する材料が用いられ る。 第 1の磁性層 1、 第 2の磁性層 3には、 例えば、 コバルト鉄合金 （C o F e.) が用いられ、 その他単体のコバルト （C o ) 、 コバルト白金合金 （C o P t ) 、 ニッケル鉄コバルト合金 （N i F e C o ) などを用いることができる。 ま た、 第 1の磁性層 1と第 2の磁性層 3は、 磁化方向が互いに平行または反平行と なる状態で安定化するため、 互いの磁化容易軸を平行とすることが望ましい。 非磁性層 2は、 トンネル抵抗等を基にその厚みが決められる。 一般に、 TMR 素子を用いた磁気メモリ素子では、 トランジスタなどの半導体デバイスとのマツ チングを図るため、 トンネル抵抗は数 1 0 k Ω · (Mm) 2程度が適当とされる。 しかし、 磁気メモリデバイスにおける高密度化および動作の高速度化を図るため には、 トンネル抵抗は、 1 0 1ί Ω · ( m) 2以下、 さらに好ましくは 1 k Ω · (βτη) 2以下とすることが好ましい。 そうしたトンネル抵抗値を実現するため には、 非磁性層 2の厚みは 2 nm以下、 さらに好ましくは 1. 5 nm以下とする ことが望ましい。 ただし、 非磁性層 2の厚みをあまり薄くすると、 トンネル抵抗 を低減することができる一方で、 第 1の磁性層 1および第 2の磁性層 3との接合 界面の凹凸に起因するリーク電流が生じ、 M R比が低下してしまうおそれがある。 これを防止するため、 非磁性層 2の厚みは、 リーク電流が流れない程度の厚みを 有する必要があり、 具体的には 0. 3 nm以上の厚みであることが望ましい。 非磁性導電層 4は、 第 2の磁性層 3と環状磁性層 5とを反強磁性結合させるよ うに機能するものであり、 例えば、 ルテニウム （Ru) ， 銅 （C u) などが用い られる。 環状磁性層 5には、 鉄 （F e) 、 ニッケル鉄合金 （N i F e) 、 C o, C o F e , N i F e C o等を用いることができる。 また、 書込用ピット線 6 a, 書込用ワード線 6 bによる磁界を環状磁性層 5に集中させるために、 環状磁性層 5の透磁率はできるだけ大きいほうが好ましく、 具体的には 2 0 0 0以上、 より 好ましくは 6 0 0 0以上である。
書込用ビット線 6 aおよび書込用ワード線 6 bは、 いずれも、 チタン （T i ) , 窒化チタン （T i N) ， アルミニウム （A 1 ) が順に積層された構造を有し、 絶 縁膜によって、 互いに電気的に絶縁されている。 書込用ピット線 6 aおよび書込 ワード線 6 bは、 例えば、 アルミニウム （A 1 ) 、 銅 （C u) およびタンダステ ン （W) のうちの少なくとも 1種からなるようにしてもよい。
なお、 磁気抵抗効果素子 1 2 A (1 2 B) は、 ここでは TMR素子としている が.、 やはり磁性層の積層面に垂直に電流を流す構造の C P P (Current Perpendicular to the Plane) 一 GMR素子であってもよい。 その場合の素子構 造は、 非磁性層 2を、 絶縁層から非磁性金属層に替えることを除いては、 上記の 磁気抵抗効果素子 1 2 A ( 1 2 B) と同様とすることができる。
磁気抵抗効果素子 12 A, 1 2 Bが形成される基板 1 0の上には、 ェピタキシ ャル層 9が形成され、 さらにその上に導電層 8および絶縁層 7が形成されている。 導電層 8は、 絶縁層 7を介して互いに絶縁された導電層 8 A， 8 Bからなる。 磁 気抵抗効果素子 1 2 A, 1 2 Bは、 導電層 8および絶縁層 7の上面に形成される が、 それぞれ、 その形成領域の少なくとも一部が導電層 8 A, 8 Β·の形成領域と 重なるように位置決めされる。 よって、 磁気抵抗効果素子 12 Aと磁気抵抗効果 素子 1 2 Bとは、 分離絶縁されている導電層 8 A, 8 Bにそれぞれ個別に接合さ れ、 互いに電気的に絶縁されている。 すなわち、 ここでは、 磁気抵抗効果素子 1 2 Aと磁気抵抗効果素子 1 2 Bが、 電気的に非導通であるように配線がなされて いる。
また、 ここでは、 基板 1 0を n型シリコンウェハとする。 一般に、 n型シリコ ンウェハには P (燐) の不純物拡散が施されており、 基板 1 0としては、 P (燐） の高濃度拡散により n"型となっているものを用いる。 これに対し、 ェピ タキシャル層 9は、 P (燐） が低濃度拡散されて n—型となるようにする。 また、 導電層 8には金属を用いる。 このとき、 n—型半導体であるェピタキシャル層 9 と、 金属の導電層 8とを接触させると、 バンドギャップが生じてショッ卜キ一ダ ィオードが形成される。 これが、 本実施の形態におけるダイォ一ド 1 3 A, 1 3 Bである。
ダイオード 1 3 A, 1 3 Bをこのようにショッ卜キーダイォードとして形成す ることには、 ェピタキシャル層付きのシリコンウェハが入手しゃすく低価格であ ること、 形成工程が簡易であること等の利点がある。 しかし、 ショットキーダイ ォ一ドは、 PN接合ダイォードに比べてリーク電流が数 100倍以上も大きく、 加えて温度上昇に伴うリーク電流の増加も大きい。 この磁気メモリデバイスを M RAM半導体メモリチップとし、 記憶セル 1 2ごとにショットキ一ダイォ一ドを 数 1 000個も並列に接続した場合、 リーク電流がかなり増大してしまうために 読み出し出力の SZN比を下げる原因となることが考えられる。 ここでは、 ダイ オード 1 3A, 1 3 Bとして、 コスト面、 製造面で有利なショットキ一ダイォ一 ドを採用したが、 リーク電流が無視できない場合などには、 ダイオード 1 3A, 13 Bを PN接合ダイオード， ベース · コレクタ間を短絡した B J T、 あるいは ゲート · ドレイン間を短絡した MOS FETで形成することも可能である。
第 9図は、 記憶セルを回路図で表したものである。 このように、 1対の磁気抵 抗効果素子 1 2 A， 1 2 Bは、 第 1の磁性層 1および第 2の磁性層 3の磁化の相 対角度に応じて流れる電流の値が変化することから、 可変抵抗とみなされる。 す なわち、 磁気抵抗効果素子 1 2 A (1 2 B) は、 流すことのできるトンネル電流 の電流密度が高い低抵抗の状態と、 電流密度が小さい高抵抗の状態とをとる。 なお、 後の動作説明において詳述するが、 本実施の形態においては、 磁気抵抗 効果素子 1 2A, 1 2 Bの一方を低抵抗、 他方を高抵抗として情報の記憶を行う。 これは、 2つの磁気抵抗効果素子 1 2 A, 1 2 Bからの出力を差動増幅して読み 出すためにほかならない。 よって、 対をなす 2つの磁気抵抗効果素子 1 2 A， 1 2 Bは、 抵抗値、 磁気抵抗変化率、 および第 2の磁性層 3の反転磁界の大きさが 等しくなるように製造される必要がある。
〔記憶セルに対する書き込み動作〕
次に、 この記憶セル 1 2における情報記憶方式と書き込み動作方法について説 明する。
第 1 OA図および第 1 0 B図は 第 9図と同様に記憶セルを表したものであり、 磁気抵抗効果素子 1 2 A, 1 2 Bそれぞれの第 1の磁性層 1 , 第 2の磁性層 3の 磁化を表している。 同図において、 白色矢印は第 1の磁性層 1の磁化を表してお り、 磁気抵抗効果素子 1 2A， 12 B共に右方向に磁化が固定されている。 一方、 黒色矢印は第 2の磁性層 3の磁化を表し、 磁気抵抗効果素子 1 2 A， 1 2 Bでは 互いに反平行となる向きに磁化されている。 このように、 記憶セル 1 2では、 1 対の磁気抵抗効果素子 1 2A， 1 2 Bの第 2の磁性層 3の磁化方向が互いに反平 行となる状態で情報が記憶される。
このとき、 1対の磁気抵抗効果素子 1 2 A, 1 2 Bにおいては、 それぞれの第 1の磁性層 1と第 2の磁性層 3の磁化方向の組み合わせは、 必ず （平行， 反平 行） の第 1の状態か、 （反平行， 平行） の第 2の状態となる。 よって、 この 2つ の状態に 2値情報 「0」 ， 「1」 を対応させることで、 1つの記憶セル 1 2に 1 ビットの情報を記憶させる。 なお、 磁気抵抗効果素子 12A (1 2 B) において は、 第 1の磁性層 1と第 2の磁性層 3の磁化方向が平行であれば大きなトンネル 電流が流れる低抵抗状態となり、 反平行であれば小さなトンネル電流しか流れな い高抵抗状態となる。 つまり、 対をなす磁気抵抗効果素子 1 2 Aおよび磁気抵抗 効果素子 1 2 Bは、 必ず一方が低抵抗で、 他方が高抵抗となって情報を記憶する。 このように、 対となる磁気抵抗効果素子 1 2 A , 1 2 Bにおいて第 2の磁性層 3の磁化方向を互いに反平行とするため、 第 1 1図に示したように、 磁気抵抗効 果素子 1 2 A, 1 2 Bそれぞれの書込用ビット線 6 a , 書込用ワード線 6 bに対 し、 相対的に逆向きとなるように電流を流す （第 8図参照） 。 第 1 1図には、 記 憶セル 1 2に対し、 第 1 O A図および第 1 0 B図に示した 「1」 ビットを書き込 む場合の書き込み電流の向きが示されている。
これにより、 磁気抵抗効果素子 1 2 A， 1 2 Bそれぞれの環状磁性層 5には、 互いに逆向きに還流する磁界が誘導され、 それぞれの第 2の磁性層 3との対向面 における磁化 （つまり誘導磁界の向き） は、 互いに反平行となる。 磁気抵抗効果 素子 1 2 A， 1 2 Bそれぞれの第 2の磁性層 3の磁化は、 この外部から与えられ る磁界の向きに従って反平行となり、 その磁化状態が、 環状磁性層 5との反強磁 性結合により固定される。 なお、 「0」 ビットを書き込むには、 磁気抵抗効果素 子 1 2 A , 1 2 Bそれぞれに流す電流の向きを、 図示の向きとは反対に切り替え るようにする。
このとき、 誘導磁界は環状磁性層 5の内部に閉じ込められることから、 第 2の 磁性層 3の磁化反転に寄与する実効的な磁界強度は、 従来に比して大きくなる。 その結果、 第 2の磁性層 3を必要十分な磁界強度で磁化反転させることができ、 効率よい書き込み動作を行うことができる。 換言すると,、 この書き込みにおいて は、 第 2の磁性層 3の磁化は、 所定の方向に対し十分な大きさとなるように揃え られる。 よって、 この第 2の磁性層 3の磁化方向が外部擾乱磁界により乱される おそれを低減させ、 一旦書き込まれた情報が予期せず消されたり、 書き換えられ たりすることが防止できる。 すなわち、 情報を確実に書き込むことができる。
.この磁気メモリデバイスでは、 まず、 アドレスバッファ 1 0 1が外部アドレス 入力端子 A O〜A 2 0の信号電圧を取り込んで内部バッファで増幅し、 ァドレス 線 1 0 5 , 1 0 7を通じて Y方向、 X方向のアドレスデコーダ 1 0 6 A , 1 0 8 Aに伝達する。 それと同時に、 データバッファ 1 0 2が外部データ端子 D 0〜D 7の信号電圧を取り込んで内部バッファで増幅し、 書き込み用デ一夕バス 1 1 0， 1 1 1を通じて Y方向、 X方向のカレントドライブ 1 0 6 C , 1 0 8 Cに伝達す る （第 1図） 。
アドレスデコーダ 1 0 6 A , 1 0 8 Aは、 選択信号により、 これに対応するデ コード値をもつ書込用ビット線 6 a , 書込用ワード線 6 bを選択する。 また、 書 込用ビット線 6 a， 書込用ワード線 6 bに流す電流の向きは、 カレントドライブ 1 0 6 C， 1 0 8 Cにより決定される。 これにより、 書込用ビット線 6 a， 書込 用ワード線 6 bの双方に電流が流れる記憶セル 1 2がー意に選択され、 そこに所 定のビットデータが書き込まれる。 例えば、 第 8図では、 書込用ビット線 6 a， 書込用ワード線 6 bの電流の向きが矢印で示され、 記憶セル 1 2が選択されてい る様子が表されている。
〔読み出し動作〕
磁気メモリデバイスは、 各記憶セル 1 2に書き込まれた情報を以下のようにし て読み出す。
(基本動作）
第 1 2図は、 記憶セルの基本構成を示している D まず、 同図を参照して 読み 出し動作の基本的な部分を説明する。 各記憶セル 1 2は、 磁気抵抗効果素子 1 2 A , 1 2 Bが図示のような磁化方向となって情報が記憶された状態となっている。 このうち、 情報を読み出す記憶セル 1 2は、 そのアドレスに対応して、 Y方向は ビットデコード線 2 0、 X方向はワードデコード線 3 0に選択信号が入力される ことで選択される。 例えば、 選択する記憶セル 1 2が、 Y„列， Χ η+Ι行にある場 合、 Υη番目のビットデコ一ド線 2 0„ と Χ η+ 1番目のヮ一ドデコ一ド線 3 0„+1 に 信号が入力される。
Υ η番目のビットデコード線 2 0„における電圧レベルを" H i g h " とする と、 卜ランジス夕 2 2 A， 2 2 Bが通電状態となり、 記憶セル 1 2の Y„番目の 列方向ブロック （ビット列 Υ„ ) にセンシング電流が流れる。 センシング電流は、 センスビット線 2 1 Α， 2 I Bを電源 V cc 側からその反対側に向かって流れ下 る。 一方、 XnH番目のヮードデコ一ド線 3 0„+1 における電圧レベルを" H i g h" とすると、 トランジスタ 3 3が通電状態となり、 記憶セル 1 2の Xn+1番目 の行方向ブロック （ワード列 Xn+1 ) に電流が流れることが許される。 よって、 センシング電流は、 Yn番目のセンスビット線 2 1 A, 2 1 Bのから、 それぞれ 磁気抵抗効果素子 1 2 Αとダイオード 1 3 Α, 磁気抵抗効果素子 12 Bとダイォ ード 1 3 Bを通り、 共に X„+1番目のセンスヮード線 3 1へと流れ込み、 さらに、 定電流回路 1 08 Bを構成するトランジスタ 33のコレクターェミッタ間を通り、 電流制御用抵抗器 34から接地へと抜ける。 このように、 Yn列， Χη+1行目の記 憶セル 1 2は、 Υ„列， Χη+1行目の磁気抵抗効果素子 1 2 Α， 1 2 Βにセンシン グ電流を流すことにより選択される。
情報の読み出しは、 記憶セル 1 2の磁気抵抗効果素子 12 A, 12 Bのそれぞ れに流れる電流値の差分を検出することによって行われる。 これらに流れる電流 は、 センスビット線 2 1 Α, 2 1 Βを流れるセンシング電流にほぼ等しい。 また、 センスピット線 2 1 A (2 1 B) に対して直列に接続された抵抗器 2 3 A ( 2 3 B) には、 センシング電流による電圧降下が起きる。 その電圧降下 Va は、 セン シング電流の大きさを I sense 、 抵抗器 23 A (23 B) の抵抗値を Ra とすれ ば、 式 1で決定される。
(式 1)
Va (Volt) = I sense (A) XRa (Ω)
式 1より、 抵抗器 23 Aと抵抗器 23 Bの値が良く揃っていれば、 センシング 電流 I sense を電圧降下 Va によって電圧に変換して検出されることがわかる。 そこで、 ここでは読み出し出力信号として、 抵抗器 23 Aと抵抗器 2 3 Bの電圧 降下をそれぞれ入力線 40 A, 40 Bから取り出し、 その差分を検出するように している。 このように、 2つの磁気抵抗効果素子 1 2 A, 1 2 Bを用い、 それぞ れの出力値の差分を取り出すことで、 記憶セル 1 2としては、 雑音が除去された 大きな出力値が得られる。
(定電流回路 1 08 Bの作用）
以上の読み出し動作において、 選択された記憶セル 1 2に流れるセンシング電 流の大きさは、 センスワード線 3 1の接地側に設けられた電流制御用抵抗器 34 により調整される。 電流制御用抵抗器 34は、 これ単独で電流量を制限する効果 があるが、 ここではさらに、 電流制御用抵抗器 34とトランジスタ 33， ダイォ —ド 32を組み合わせて構成された定電流回路 1 08 Bが、 電流量を一定範囲内 に収めるように動作する。
ワードデコード線 30の電圧レベルが "H i g h" であれば、 2個直列に接続 されているダイオード 32は、 ダイォードのバンドギャップリファレンスにより、 接地から + 2 Φ だけ高い中間電圧レベルを固定的に作り出す。 よって、 トラン ジス夕 33のべ一ス端子には、 中間電圧レベルが印加され、 トランジスタ 3 3は 通電状態となる。 このとき、 センスワード線 3 1から流入するセンシング電流の 大きさ I sense は、 電流制御用抵抗器 34の抵抗値を Rc とすれば、 式 2で求ま る。
(式 2)
I sense (A) = (2 φ ' —φ" ) (Volt) /Rc (Ω)
2 φ ' は 2個の直列になったダイオード 32の順方向電圧、 " はトランジス 夕 33のベース—エミッタ間の順方向電圧である。 これらは半導体素子固有の値 であるから、 式 2は、 抵抗値 Rc が決まればセンシング電流 I sense は一定値を とること、. 抵抗値 Rc をパラメ一夕としてセンシング電流 I sense は一意に決め られることを示している。
すなわち、 この定電流回路 1 0 8 Bのおかげで、 センスワード線 3 1において 微弱なセンシング電流 I sense が一定の範囲内の値で安定して流れる。 なお、 式 2のセンシング電流 I sense は、 センスワード線 3 1に流れる電流であり、 セン スビット線 2 1 Aおよびセンスビット線 2 1 B、 もしくは磁気抵抗効果素子 1 2 Aおよび磁気抵抗効果素子 1 2 Bの双方を流れる電流の総和のことである。
一例として、 電流制御用抵抗器 34を 50 とし、 ダイオード 3 2, トラ ンジス夕 33にシリコンダイオードおよびシリコントランジスタを使用した場合、 定電流回路 1 08 Bによるセンシング電流 I sense は、 ほぼ 1 5 /iAになる。 こ の場合、 製造上の原因により、 対をなす磁気抵抗効果素子 1 2 A, 1 2 Bそれぞ れが駆動動作上取り得る抵抗値の範囲が異なっていたとしても、 両者を流れる電 流の総和は、 常にほぼ 1 5 Aに等しくなる。 なお、 製造上の原因による磁気抵 抗効果素子 1 2 A ( 1 2 B) の抵抗値のばらつきとは、 非磁性層 2が、 数 nm (数 1 0A) という数原子単位の厚みしか持たないために、 厚みと原子配列のわ ずかな乱れで抵抗値が変わることを意味している。 それゆえ、 非磁性層 2を均一 な厚みで成膜することには細心の注意が払われるが、 現実には磁気抵抗効果素子 1 2 A ( 1 2 B) の抵抗値において 1 5〜50 %程度、 製造設備等の条件が悪い ときにはそれ以上のばらつきが生じてしまう。
磁気抵抗効果素子 1 2A， 1 2 Bの抵抗値のばらつきには、 要因ごとに 2つの 場合が考えられる。 ① 1つ目は、 記憶セル 1 2同士の間で、 非磁性層 2の厚みの ばらつき等により、 磁気抵抗効果素子 1 2A, 1 2 Bの低抵抗時および高抵抗時 の抵抗値が異なる場合である。 総じて非磁性層 2の厚みが増せば、 1対の磁気抵 抗効果素子 1 2A, 1 2 Bの抵抗は低抵抗時、 高抵抗時とも大きな値をとるよう になる。 ② 2つ目は、 各記憶セル 1 2で対をなしている磁気抵抗効果素子 1 2A, 1 2 Bの間で.， 接合界面の凹凸や非磁性層 2の厚みの違い、 その他の原因により、 大きなトンネル電流が流れるときの抵抗値と小さなトンネル電流しか流れないと きの抵抗値との比率、 すなわち MR比がばらつく場合である。
ここで、 ①記憶セル 1 2の間で、 磁気抵抗効果素子 1 2A， 1 2 Bの抵抗値が ばらついていたとする。 センスビット線 2 1 A, 2 1 Bを流れる各電流値は、 そ れぞれ 1対の磁気抵抗効果素子 1 2 A, 1 2 Bの抵抗値に応じた値ではあるもの の、 その総和は常に一定値をとるように制御されている。 言い換えると、 センス ピット線 2 1 A， 21 Bを流れる各電流値は、 ある規格化された電流量を抵抗比 に応じて分配したものである。 そのため、 抵抗値のばらつき度合いに比べて、 各 電流値のぶれは少なくなる。 殊に、 記憶セル 1 2の間における抵抗のばらつきが 各々の MR比を変えないような場合には、 1対の磁気抵抗効果素子 1 2 A， 1 2 Bの抵抗比が等しいことから、 記憶セル 1 2ごとの抵抗値の大小には関係なく (かなり大きく異なっていたとしても） 、 センスビット線 2 1 A, 2 1 Bの各電 流値はほぼ等しくなる。 こうして、 センスビット線 2 1 A， 2 I Bの電流値の差 は > 常に一定の範囲内に収められる。 そのため、 電流電圧変換用抵抗器 2 3 A, 2 3 Bの電圧降下の差も一定の範囲内に収められ、 安定した差動出力を得ること が可能となり、 読み出し信号の S/N比を向上させることができる。 一方、 上記の説明からもわかるように、 ②磁気抵抗効果素子 12 A対磁気抵抗 効果素子 1 2 Bの MR比のばらつき、 特に MR比の低下は、 差動出力を得る場合 には致命的であり、 出力信号の SZN比を極端に落としてしまう。 しかし、 ここ では、 定電流回路 1 08 Bを設けているため、 センスビット線 2 1 A, 2 1 Bの 各々における電流のぶれは、 総電流値に応じて押さえ込まれる。 これにより、 電 流電圧変換用抵抗器 23 A, 23 Bの電圧降下の変動はばも一定に抑えられ、 セ ンスアンプ 1 06 Bの入力におけるオフセット電圧のばらつきを軽減することが 可能である。 よって、 この場合にも、 読み出しの出力信号の SZN比を改善する ことができる。
(逆流防止用ダイォードの作用）
また、 以上の読み出し動作において、 各磁気抵抗効果素子 1 2 A， 1 2 Bのセ ンスヮ一ド線 3 1の側の電流経路上に設けられているダイォード 1 3 A， 1 3 B は、 電流がセンスワード線 3 1から磁気抵抗効果素子 1 2 A， 1 2 Bへと逆流す ることを防止している。
ここでは、 ビット列 Y„ , ワード列 Χ„の各磁気抵抗効果素子 1 2 Α， 1 2 Β が、 共通のセンスビット線 2 1 A, 2 1 Β、 共通のセンスワード線 3 1に接続さ れているため.. センシング電流の一部は正規の経路を外れ、 読み出し対象ではな い磁気抵抗効果素子 1 2 A, 1 2 Βを介して別の経路に流出してしまい、 そのま ま接地へ流れ落ちたり、 再び正規の経路上に回り込んだりするおそれがある。 そ れでもこうした配線構造をとるのは、 記憶セル 1 2の選択スィツチをビット方向， ヮ一ド方向とも列ごとに単一のスィツチで共用させ、 配線を簡素化するためでも あるが、 ここでは、 列ごとに定電流回路 1 08 Βを共用させるためである。
こうした正規の経路から外れて回路内を流れる電流成分、 特に回り込み成分は、 磁気抵抗効果素子 12 A ( 1 2 B) を逆流する経路上に発生する。 しかしながら、 ここでは、 一方向素子であるダイオード 1 3 A, 1 3 Bにより、 その経路が遮断 される。
第 1 3図は、 本実施の形態に対する比較例として、 ダイオード 1 3 A， 1 3 B が磁気抵抗効果素子 1 2A, 1 2 Bの電流経路上にない場合の漏れ電流の経路 (i) と、 回り込みの経路 （ii) ， (iii) とを示したものである。 同図において は、 ビット列 Y n , ワード列 Χη+1 の記憶セル 1 2が、 いままさに情報が読み出さ れるセルである。 すなわち、 実線で示したのが正規の電流経路である。
これに対し、 センシング電流の一部は、 例えば経路 （i ) のように、 センスヮ ード線 3 1からワード列方向に隣接する磁気抵抗効果素子 1 2 A , 1 2 Bに逆流 し、 さらにセンスビット線 2 0 n へ流れる。 なお、 同様の漏れは、 同じセンス ヮ一ド線 3 1に共通に接続されている多数の磁気抵抗効果素子 1 ·2 A， 1 2 B (図示せず） に対しても生じる。
また、 例えば経路 （i i ) のように、 記憶セル 1 2の低抵抗側の磁気抵抗効果素 子 1 2 A ( 1 2 B ) を廻って回り込む経路が存在する。 同図では、 すべての記憶 セル 1 2において磁気抵抗効果素子 1 2 Aの方を低抵抗側として経路を図示して いる。 この場合、 センスピット線 2 1 Aをさらに下り、 ピッ卜列方向に隣接し、 低抵抗である磁気抵抗効果素子 1 2 Aを通り、 センスヮ 1ド線 3 1を介してさら にヮ一ド列方向に隣接する記憶セル 1 2の低抵抗側の磁気抵抗効果素子 1 2 Aに 逆流する。 その後、 正規の経路とは異なるセンスピット線 2 1 Aを、 選択された センスワード線 3 1に接続されている磁気抵抗効果素子 1 2 A (図ではビット列 方向に隣接している） まで上がり、 この低抵抗の磁気抵抗効果素子 1 2 Aに流入 し、 ついには選択されたセンスワード線 3 1に流れ込む。 同様の回り込みは、 同 じセンスビット線 2 1 Aに接続された多数の磁気抵抗効果素子 1 2 A (図示せ ず） 、 それらの磁気抵抗効果素子 1 2 Aと接続されたセンスワード線 3 1を同じ くする多数の磁気抵抗効果素子 1 2 A , 1 2 B (図示せず) に対しても生じる。 磁気抵抗効果素子 1 2 Bが低抵抗である場合にも、 また同様にして回り込みが発 生する。
もう一つの回り込みの例としては、 経路 (出) がある。 この場合、 同じセン スビット線 2 1 Aに接続されている磁気抵抗効果素子 1 2 A (低抵抗側） から磁 気抵抗効果素子 1 2 B (高抵抗側） へと、 磁気抵抗効果素子 1 2 Aまたは磁気抵 抗効果素子 1 2 Bの一方を逆流することによって、 ひとつの記憶セル 1 2を通過 す.る。 さらに、 反対側のセンスビット線 2 1 Bを上がり、 読み出し対象の記憶セ ル 1 2の磁気抵抗効果素子 1 2 Bから正規の経路へ回り込む。
こうした経路 （i ) - ( i i i ) はすべて、 本実施の形態のように、 各磁気抵抗効 果素子 1 2 A, 1 2 Bの電流経路上にダイオード 1 3 A, 1 3 Bを設けることに よって遮断することができる。 このようにして、 磁気抵抗効果素子 1 2 A, 1 2 Bを介して電流が漏れたり、 回り込んだりすることで生じるセンシング電流の変 動すなわち信号に対する雑音を低減することができる。 なお、 各記憶セル 1 2の 磁気抵抗効果素子 1 2 A, 1 2 Bの電流経路を 1つのダイオードに接続させるよ うにした場合にも、 経路 U) ， (ii) を遮断することが可能であり、 電流の漏 れゃ回り込みに一定の効果が期待される。 ただし、 経路 （iii) を遮断するため には、 本実施の形態のように記憶セル 1 2の中で磁気抵抗効果素子 1 2 A, 1 2 Bは非導通とされ、 互いに独立して逆流防止が施される必要がある。
(逆流防止用ダイォードの変形例）
本実施の形態のダイオード 1 3A, 1 3 Bは、 同じく整流作用を有する素子で あるトランジスタに置き換えることが可能である。 第 14図に、 そのような変形 例として、 磁気抵抗効果素子 1 2 A, 1 2 Bとセンスヮ一ド線 3 1との間にバイ ポーラトランジスタ 63 A, 6 3 Bを設けた場合を図示している。 このバイポー ラトランジス夕 6 3 A, 6 3 Bは、 ベース端子をビットデコード線 20またはヮ —ドデコード線 30に接続すると、 センスビット線 2 1 A， 2 I Bもしくはセン スワード線 31に連動して導通させることができる。 なお.。 そうした場合、 トラ ンジス夕 22 A, 22 Bはなくともよい。 こうしたバイポーラトランジスタ 6 3 A, 63 Bも同様に一方向素子として機能する。
バイポーラトランジスタ 6 3 A, 63 Bを用いることの利点は、 導通時の電圧 が、 ダイオードの順方向電圧に比べてかなり低いことが挙げられる。 トランジス 夕の導通時のコレクタ—ェミッタ間電圧は非常に低い （およそ 0. 2V程度） が、 ダイオードは順方向電圧としてバンドギャップ Φ (0. 6 5 V〜 0. 7 5 V) の電圧がかかる。 本実施の形態の読み出し回路では、 電流経路が電源 Vcc から 接地に向けて直列に、 電流電圧変換用抵抗器 2 3 A (23 B) 、 トランジスタ 2 2 A (22 B) 、 磁気抵抗効果素子 1 2 A (1 2 B) 、 ダイオード 1 3 A (1 3 B). 、 トランジスタ 33、 電流制御用抵抗器 34の 5段構成になっている。 その ため、 電圧配分を考慮する必要があるが、 バイポーラトランジスタ 63 A， 6 3 Bは、 ダイオード 1 3A, 1 3 Bに比べ、 0. 5 V程度も低い電源電圧でも動作 させることができる。 また、 この電圧の余剰分を振り分けるようにして、 回路を 5段から数段上げ、 さらに複雑な制御操作を行うことまでも可能となる。
また、 ダイォード 13 A, 1 3 Bは、 第 1 5図に示したように、 M〇 S トラン ジス夕 7 3 A, 7 3 Bに置き換えることも可能である。 この場合、 導通時のドレ イン一ソース間電圧は 0.' I V程度とかなり低く、 その作用効果は、 バイポーラ トランジスタ 63 A, 63 Bとほぼ同様である。
なお、 これらの整流素子は、 第 1 6図〜第 1 8図に示したように、 センスビッ ト線 2 1 A， 2 1 Bと磁気抵抗効果素子 1 2 A， 1 2 Bそれぞれの間に設けられ ていてもよい。
(センスアンプより後段の信号出力動作）
さらに、 入力線 4 OA, 40 Bから取り出す電位差をセンスアンプ 1 06 Bに より差動増幅することにより （第 2図） 、 値が一層大きく、 かつ S/Nの良い出 力が得られる。 出力線 5 1 A, 5 1 Bには、 各ビット方向単位読出回路 80 (···, 80„ , 80 ， '··) の多数のセンスアンプ 1 06 Bがコレクタ側でカスケード 接続されているが、 複数あるピットデコード線 20の 1つが選択されると同時に トランジスタ 44が導通することによって、 対応する 1つのセンスアンプ 1 06 Bがアクティブとなり、 そのコレクタ出力だけが出力線 5 1 A， 5 1 Bに送出さ れる。
なお、 ここでは、 卜ランジス夕 22 A, 22 B、 抵抗器 23 A， 23 Bおよび センスアンプ 1 06 Bは、 記憶セル 1 2と同じ幅 Wの領域内に集積配置されてい るため、 これらのうち差動対をなす素子同士は、 動作中の温度変化もほぼ等しく なる。 これにより、 温度変化によって生じる出力値の変動が抑えられる。
センスアンプ 1 06 Bの出力は、 出力線 5 1 A, 5 1 B、 読み出し用データバ ス 1 1 2を経由して、 最終的には出力バッファ 1 02 Bに入力される。 出力バッ ファ 1 02 Bは、 入力された信号電圧を、 増幅すると共に 2値の電圧信号として 外部データ端子 D 0〜D 7から出力する。
のように本実施の形態においては、 磁気抵抗効果素子 1 2A, 1 2 Bは環状 磁性層 5を備えたものとしたので、 効率よく書き込みを行うことができると同時 に、 第 2の磁性層 3の磁化方向を十分に揃えて情報を確実に書き込むことができ る。 翻って情報を読み出す場合、 このように第 2の磁性層 3の磁化が所定方向に 十分揃った状態であれば、 第 1の磁性層 1との相対的な磁化方向によって、 磁気 抵抗効果素子 1 2 A ( 1 2 B ) におけるトンネル電流値もはっきりと大小の 2値 状態を示すことになり、 S Z N比の高い出力値が得られる。
これに加え、 ここでは、 記憶セル 1 2を 1対の磁気抵抗効果素子 1 2 A， 1 2 Bで構成し、 双方に流れる電流を差動出力するようにしたので、 セシスビット線 2 1 A , 2 1 Bに結合した雑音が除去される。 そのうえで、 センスワード線 3 1 の接地側に定電流回路 1 0 8 Bを設け、 読み出し回路に流れるセンシング電流の 総和が一定に保たれるようにしたので、 記憶セル 1 2ごとの特性のばらつきに対 し、 センスビット線 2 1 A , 2 1 Bの電流値の差は、 常に一定の範囲内に収めら れる。 また、 総電流値を一定値に規格化することは、 1対の磁気抵抗効果素子 1 2 A , 1 2 Bの相互間の抵抗のばらつきに対しても、 センスビット線 2 1 A， 2 1 Bの各電流値の変動を押さえ込む効果を有している。 これにより 安定した差 動出力を得ることが可能となり、 読み出し信号の S / N比を向上させることがで きる。 なお、 定電流回路 1 0 8 Bの卜ランジスタ 3 3は、 ヮードデコ一ド線 3 0 の半導体スィッチとしても機能するようにしたので、 比較的平易に製造でき、 回 路設計上も有利である。
また、 各磁気抵抗効果素子 1 2 A， 1 2 Bとセンスヮ一ド線 3 1との間に、 一 方向素子としてダイォ一ド 1 3 A , 1 3 Bを設けるようにしたので、 センスヮー ド線 3 1から磁気抵抗効果素子 1 2 A , 1 2 Bへ電流が逆流することが防止され る。 これにより、 共通のセンスビット線 2 1 A , 2 1 Bまたは共通のセンスヮ一 ド線 3 1に接続された記憶セル 1 2の間、 および、 1つの記憶セル 1 2の中の磁 気抵抗効果素子 1 2 Aと磁気抵抗効果素子 1 2 Bの間に電流経路ができることが 防止され、 センシング電流の漏れや回り込みが遮断されるために、 雑音を低減す ることができる。
さらに、 本実施の形態では、 センスアンプ 1 0 6 Bの回路エリアに、 トランジ スタ 2 2 A , 2 2 B、 および抵抗器 2 3 A , 2 3 Bをセンスアンプ 1 0 6 Bと共 に集積配置するようにしたので、 センスアンプ 1 0 6 Bと共に差動増幅回路を構 成し、 対をなす回路素子が、 互いに近接した位置に形成される。 よって、 これら の回路素子は、 同様の温度条件で駆動されることから、 温度変化による特性ばら つきが抑制され、 この差動増幅回路における雑音を防止することができる。
以上のように、 本実施の形態の磁気メモリデバイスにおける読み出し回路では、 記憶セル 12ごとの特性のばらつきによる雑音、 1対の磁気抵抗効果素子 1 2A, 1 2 Bの相互間の抵抗のばらつきによる雑音を低減させると共に、 データ線に結 合した雑音、 センスアンプ 1 0 6 Bならびにその他の差動対の特性ばらつきによ る雑音、 電源回路から回り込む周辺回路の雑音を抑えるようにしたので、 読み出 し信号出力の SZN比を大きく向上、 改善することができる。 よって、 この磁気 メモリデバイスは、 読み取り誤差の少ない安定した動作を行うことが可能である。 また、 S/N比向上により、 大きな信号出力値を得ることができることから、 記 憶セル 1 2を高集積化する場合にも十分な出力を得ることが可能であり、 その一 方で、 低電流、 低電圧の駆動を実現することも可能である。
なお、 一般に、 磁気メモリデバイスでは、 極薄のトンネルバリア層が絶縁破壊 されるのを防ぐため、 磁気抵抗効果素子にトンネル電流を流すときには素子にか かる電圧を適切な値とする必要がある。 本実施の形態の磁気メモリデバイスは、 定電流回路 1 08 Bを備えることによって、 トンネル電流を小さくし、 非磁性層 2にかかる電圧をその電気的耐圧よりも十分に低い電圧まで下げて駆動すること ができる。 また、 本実施の形態の読み出し回路は、 電流経路が電源 Vcc から接 地に向けて直列に、 抵抗器 23 A (23 B) 、 トランジスタ 22A (22 B) 、 磁気抵抗効果素子 1 2 A (1 2 B) 、 ダイオード 1 3A (1 3 B) 、 トランジス 夕 33、 電流制御用抵抗器 34の 5段構成になっている。 その電圧分圧の関係か ら、 これらの磁気抵抗効果素子 1 2 A (1 2 B) における電圧降下を現実に 0. 1 V〜0. 3 V程度と低く抑えることができる。 無論、 こうした場合に磁気記録 素子 1 2A, 1 2 Bから直接的に得られる電圧出力 （抵抗器 23 A, 23 Bにお ける電圧降下） は微弱なものであるが、 センシング電流を定電流とした効果によ り SZN比は高い。 ここでは、 この出力をさらに数段の差動増幅回路で増幅させ て最終出力とするため、 十分な読み出し感度を得ることができる。 すなわち、 こ の磁気メモリデバイスは、 従来に比べ極めて微弱なトンネル電流で駆動させ、 磁 気抵抗効果素子 1 2A, 1 2 Bの絶縁破壊を防止すると同時に、 値が十分に大き く、 かつ良好な S / N比の信号出力を得ることが可能である。
〔センスアンプによる増幅度の検証〕
上記実施の形態と同様の実回路 （第 2図参照） において、 情報の読み出し中に、 各測定点における電流値を電流プローブを用いて測定した。 測定点は、 第 1 9図 に示した P 1〜P 9の 9点である。
すなわち、
測定点 P 1 … トランジスタ 2 2 Aのコレクタ端子
測定点 P 2 … トランジスタ 2 2 Bのコレクタ端子
測定点 P 3 … トランジスタ 2 2 Aのベース端子
測定点 P 4 … トランジスタ 2 2 Bのベース端子 測定点 P 5 ·· • 卜ランジス夕 4 1 Aのコレクタ端子
測定点 P 6 ·· • 卜ランジス夕 4 1 Bのコレク夕端子
測定点 P 7 ·· • 卜ランジス夕 4 1 Aのベース端子
測定点 P 8 ·' • 卜ランジス夕 4 1 Bのベース端子 測定点 P 9 … トランジスタ 4 4のコレクタ端子
である。 これらの電流値を、 ピットデコード線 2 0に印加するビットデコード 電圧の値を変化させて測定した。
第 2 0図は、 測定点 P 1 ~ P 4の測定結果を示している。 実回路では、 磁気抵 抗効果素子 1 2 Aに接続される側でセンスビット線 2 1 Aに流れる電流は、 トラ ンジス夕 2 2 Aのェミッタ電流、 つまりトランジスタ 2 2 Aのコレクタ電流とベ ース電流の総和となる。 測定結果からは、 測定点 P 1のコレクタ電¾が、 測定点 P 3のベース電流を無視できる程度に大きいことがわかる。 よって、 卜ランジス 夕 2 2 Aのコレクタ端とエミッタ端では流れる電流はほぼ等しいことがわかる。 また、 トランジスタ 2 2 Bに対する測定点 P 2のコレクタ電流と、 測定点 P 4の ベース電流との関係も同様であり、 トランジスタ 2 2 Bのコレクタ端とェミッタ 端では流れる電流はほぼ等しいことがわかる。
第 2 1図は、 測定点 P 1〜P 9の測定結果を示している （第 2 0図とは縦軸の 電流値のスケールが異なる） 。 抵抗器 2 3 A, 2 3 Bに流れる電流は分岐して、 それぞれ、 ビット列選択用スィッチであるトランジスタ 2 2 A， 2 2 Bのコレク 夕端子と、 センスアンプ 1 0 6 Bの差動対であるトランジスタ 4 1 A, 4 1 Bの ベ一ス端子とに流れ込む。 さらに、 トランジスタ 4 1 A, 4 1 Bのコレクタ電流, ベース電流の総和がそれぞれのェミッタ電流となるが、 そのェミッタ電流は、 共 通の配線で合流してトランジスタ 44のコレクタ端子に流れ込む。 ·
トランジスタ 4 1 A, 4 1 Bのコレクタ電流は、 各ベース電流 （測定点 P 7 , P 8の電流） が増幅されて得られたものである。 測定結果からは、 測定点 P 5の トランジスタ 4 1 Aのコレクタ電流と、 測定点 P 6のトランジスタ 4 1 Bのコレ クタ電流の差分が、 元の出力であるセンスビット線 2 1 A， 2 I Bの電流差に比 ベて極めて大きいことがわかる。 その電流差の比率は、 図示の測定データの場合 およそ 2 0 0倍にも及ぶ。 したがって、 この磁気メモリデバイスでは、 読み出し 信号をこのようなセンスアンプ 1 0 6 Bで増幅することで、 非常に大きな出力が 得られることがわかる。
なお、 測定結果からは、 測定点 P 7 , P 8におけるトランジスタ 4 1 A, 4 1 Bのベース電流も非常に小さいことがわかり、 抵抗器 2 3 A, 2 3 Bに流れる電 流は-. トランジスタ 2 2 A， 2 2 Bのコレクタ端子に流れ込む電流とほぼ等しい といえる。 よって、 この読み出し回路において、 センスアンプ 1 0 6 Bは磁気抵 抗効果素子 1 2 A, 1 2 Bの電流変化を忠実に増幅していることが確認できた。 〔定電流回路の効果の検証〕
次に、 実施の形態と同様の実回路において、 磁気抵抗効果素子 1 2 A ( 1 2 B) の抵抗ばらつきに対する読み出し信号 （電圧） の変動を、 2通りの場合に分 けて調べた。
(記憶セル間の抵抗ばらつきに対する効果）
まず、 各磁気抵抗効果素子 1 2 A， 1 2 Bの低抵抗時の抵抗値 （RT ) ， 高抵 抗時の抵抗値 （RH ) が、 記憶セル 1 2間で異なる場合について調べた。 すなわ ち、 それぞれ抵抗値 RL , RHが異なる記憶セル 1 2からの読み出し電圧の出力 値を測定した。 ここで、 記憶セル 1 2ごとの抵抗値は、 最大値と最小値で 1 0倍 近く変化させたが、 各記憶セル 1 2における MR比 （R^ ZRH ) は 2 5 %固定 とした。
第 2 2図は、 その測定結果を表したものであり、 横軸は磁気抵抗効果素子の抵 抗値 R RMR1、 縦軸は電源電圧 V cc で規格化した出力電圧値を示している。 同図に おいて、 白丸が高抵抗時の抵抗値 R Hをとつた方の磁気抵抗効果素子 1 2 A ( 1 2 B ) からの出力電圧値を、 X印が低抵抗時の抵抗値 R Lをとつた方の磁気抵抗 効果素子 1 2 B ( 1 2 A ) からの出力電圧値をそれぞれ表している。 また、 測定 値は実線で結ばれており、 点線で示したのは、 電流を一対の磁気抵抗効果素子に 流し、 その磁気抵抗効果素子の電圧降下を直接的にセンスする構成の比較例にお ける結果である。
図示した結果からは、 実施の形態の読み出し回路では、 記憶セル 1 2ごとの抵 抗値がこれほど大きく異なっていても、 抵抗値 R Lの側からの出力電圧、 および 抵抗値 R Hの側からの出力電圧は、 それぞれほぼ一定値をとることが明らかであ る。 よって、 両者の差分である最終出力電圧も、 記憶セル 1 2ごとの抵抗値ばら つきによらず常に一定であることが確認できた。 これは、 実施の形態において説 明したように、 定電流回路 1 0 8 Bを設け、 抵抗値 R L， R„をとる磁気抵抗効 果素子 1 2 A , 1 2 Bに流れる電流の総和を規格化することの効果である。 (比較例）
この実施例の比較例として、 電流を一対の磁気抵抗効果素子に流し、 その磁気 抵抗効果素子の電圧降下を直接的にセンスする構成の読み取り回路にて、 同様の 測定を行った。 第 2 3図に、 比較例の等価回路図を示す。 この読み取り回路は、 一方が高抵抗、 他方が低抵抗となって情報を記憶する 1対の磁気抵抗効果素子 (可変抵抗 R 1 , R 2として図示) の電圧の差分を読み取る方式をとり、 対をな す磁気抵抗効果素子の各々は電流源， セル選択用半導体スィツチに直列に接続さ れるが、 この直列配線は互いに別途独立している。 また、 この場合には磁気抵抗 効果素子の電圧降下を S , / Sとして直接読み出しているために、 電流電圧変換 用抵抗器は用いられない。 その測定結果は、 第 2 2図に点線で示されている。 こ のように、 各磁気抵抗効果素子に対する電流を一定とする回路では、 磁気抵抗効 果素子の抵抗に比例して出力値が大きく変わる。 よって、 磁気抵抗効果素子の抵 抗ばらつき具合が、 直ちに出力値に変動となって影響することになる。 (磁気抵抗効果素子間の抵抗ばらつきに対する効果）
次に、 各記憶セル 1 2で対をなしている磁気抵抗効果素子 1 2 A， 1 2 Bの間 で、 M R比がばらつく場合について調べた。 ここでは、 抵抗値 R Hを固定し、 抵 抗値 R Lを変えることで各記憶セル 1 2の M R比を変え、 それぞれの出力電圧を 測定した。
第 2 4図は、 その測定結果を表したものであり、 横軸は M R比 （％) 、 縦軸は 電源電圧 V cc で規格化した出力電圧値 （V ) を示している。 同図では、 白丸が 抵抗値 R Hをとつた方の磁気抵抗効果素子 1 2 A ( 1 2 B ) からの出力電圧値、 X印が抵抗値 R Lをとつた方の磁気抵抗効果素子 1 2 B ( 1 2 A ) からの出力電 圧値をそれぞれ表している。 また、 測定値は実線で結ばれており、 点線は、 抵抗 値 R H， R Lそれぞれの電圧に対する定電流効果によるオフセット基準値である。 図示の結果からは、 実施の形態の読み出し回路では、 抵抗値 R L側からの出力 電圧と、 抵抗値 R H側からの出力電圧は、 M R比が小さくなるにつれ互いに漸近 する傾向が見て取れる。 つまり、 各記憶セル 1 2ごとに M R比がばらつくと、 そ の影響が電圧出力にはこのような形で表れることがわかる。 それでも、 抵抗値 R L側の出力電圧と、 抵抗値 R H側の出力電圧は、 基準値を挟んでそれぞれ一定の 範囲内に収まっている。 この場合、 M R比が 1 5 %程度以上あれば両者の差分は 出力として十分であることから、 同一の回路構成で定電流回路を設けない場合と 比較しても、 読み取り誤差が生じる可能性は少なくなつている。
また、 こうした構成の回路一般に言えることであるが、 磁気抵抗効果素子 1 2 A , 1 2 Bを流れる各電流は、 総和が常に等しいことから、 そのときの素子抵抗 の比に応じ、 常に総和の半分の値を中心とする上下に対称な値をとる。 第 2 4図 に点線で示したオフセット基準値は、 まさにこの値を電圧に変換したものであり、 その位置は電流の総和を変えない限り、 不変である。 そこで、 センスアンプ 1 0 6 Bで差動増幅する際の閾値となる電圧レベルを、 このオフセット基準値に合致 させれば、 センスアンプ 1 0 6 Bからは適正値の電圧出力が得られる。 これも、 定電流回路を付加したことの効果である。
[第 2の実施の形態]
次に、 本発明の第 2の実施の形態について第 2 5図〜第 3 2図を参照して詳細 に説明する。 本実施の形態は、 読み出し回路の構成の一部において上記第 1の実 施の形態と異なる特徴を有する。 なお、 以下の説明では、 第 1の実施の形態にお ける構成要素と実質的に同一の部分については同一の符号を付し、 適宜、 説明を 省略する。
本実施の形態の磁気メモリデバイスは、 ビット列方向に沿って延在し、 一対の 磁気抵抗効果素子 1 2A, 1 2 Bに読出電流を供給する読出線対としてのセンス ビット線 2 1A, 2 1 Bと、 一対の磁気抵抗効果素子 1 2 A, 12Bを流れた読 出電流を接地へと導く接地側読出線としてのセンスワード線 3 1と、 複数のセン スヮ一ド線 3 1について共通に設けられ、 1つの記憶セル 1 2における一対の磁 気抵抗効果素子 1 2 A， 1 2 Bを流れる一対の読出電流の和を規定する定電流回 路 1 08 Bと、 一対の読出電流の差に基づいて記憶セル 1 2から情報を読み出す 読出回路としてのビット方向単位読出回路 80とを備えている。 以下、 より具体 的に説明する。
第 25図は、 記憶セル群とその読み出し回路からなる回路系の構成図であり、 第 2図に示した構成図と類似するものである。 第 2 5図の読み出し回路系は、 第 2図と同様、 記憶セル 1 2が 1対の磁気抵抗効果素子 1 2 A， 1 2 Bからなる差 動増幅型であり、 各記憶セル 1 2 A， 1 2 Bの情報読み出しを 磁気抵抗効果素 子 1 2A, 1 2 Bのそれぞれに流すセンシング電流の差分値を出力として行うよ うになつている。 なお、 第 2 5図では、 センスアンプ 1 06 Bの内部構成を省略 して示している。 さらに、 卜ランジスタ 22 A, 22 Bおよび抵抗器 2 3 A, 2 3 Bについても第 2図の構成と同様であるので図示を省略している。
第 25図に示した構成図は、 ワード列方向の接続に関して特徴部分がある。 セ ンスワード線 3 1の各々には、 同じワード列 Xn (X, , X2， ··· ） に配列され た磁気抵抗効果素子 1 2 A, 1 2 Bが、 整流素子としてのダイオード 1 3 A, 1 3 Bを介して接続されている。 ただし、 本実施の形態では、 各センスワード線 3 1の接地側において、 定電流回路 1 08 Bが共通に設けられている。 各センスヮ 一.ド線 3 1は、 それぞれ読出スィッチ 83を備えており、 ワードデコード線 30 を介して X方向アドレスデコーダ 1 08 Aから選択信号が入力されるようになつ ている。 また、 定電流回路 1 08 Bは、 パワーセーブ （P S) 端子からパワーセ —ブ信号 84が入力されるようになっている。 この場合、 ダイオード 1 3 A, 1 3 Bは、 ショットキーダイオードまたは PN接合ダイオードで構成される。 読出 スィツチ 83は、 定電流回路 1 08 Bと各ヮードデコ一ド線 30との各々の間に 設けられ、 ワード列方向に沿った複数の記憶セル群 1 04Xのうちのいずれかを 選択するように機能する。 定電流回路 1 08 Bは、 センスワード線 3 1を流れる 電流を一定化する機能を有しており、 第 2図に示したように、 バンドギャップリ ファレンスを利用して定電圧を発生させるためのダイォ一ド 32と、 電流制御用 のトランジスタ 3 3と、 電流制御用抵抗器 34とを含んで構成されている。 但し、 第 2 5図では省略して図示している。 ここで、 読出スィッチ 83が本発明におけ る 「第 1の半導体スィッチ」 に対応する一具体例である。 また、 「記憶セル群 1 04 XJ が、 本発明における 「第 2方向記憶セル群」 に対応する一具体例である。 第 25図に示した磁気メモリデバイスの回路構成では、 読出動作の際、 以下の ような経路でセンシング電流が流れる。
Y„列， Χη+Ι行にある記憶セル 1 2が読出対象として選択された場合、 Υη番 目のビットデコード線 2 0„ と Χη+,番目のヮードデコ一ド線 3 0n†1 に選択信号 が入力される。 ビットデコード線 20nに入力された選択信号は、 センスアンプ 1 0 6 Bに入力される。 したがって、 Y。番目のピットデコード線 20。 におけ る電圧レベルを "H i g h" とすると ピット方向単位読出回路 80nのセンス ビット線 2 1 A, 2 1 Bに、 電源 Vee側からその反対側に向かってセンシング電 流が流れる。 一方、 Xll 番目のワードデコード線 3 0„+1 における電圧レベルを "H i g h" とすると、 Xn+1番目のワード列における読出スィッチ 8 3 n+1が通 電状態となる。 よって、 Y„列, Xn†l行にある記憶セル 1 2にセンシング電流が 流れることが許される状態となる。 具体的には、 センシング電流は、 Yn番目の センスビット線 2 1 A, 2 1 Bから、 それぞれ磁気抵抗効果素子 12 Αとダイォ ード 1 3 A、 磁気抵抗効果素子 1 2 Bとダイオード 1 3 Bを通り、 共に Xn+1番 目のセンスヮード線 3 1„+1へと流れ込み、 読出スィツチ 83„+1 を介して読出共 用線 85を通過し、 さらに、 定電流回路 1 08 Bへ流入する。
情報の読み出しは、 上記実施の形態 1と同様に、 記憶セル 1 2の磁気抵抗効果 素子 1 2A, 1 2 Bのそれぞれに供給される一対の電流値の差に基づいておこな われる。
以上の読み出し動作において、 選択された記憶セル 1 2に流れるセンシング電 流の大きさは、 センスワード線 3 1の接地側に設けられた電流制御用抵抗器 3 4 により制御される。 電流制御用抵抗器 3 4は、 これ単独で電流量を制限する効果 があるが、 ここではさらに、 電流制御用抵抗器 3 4とトランジスタ 3 3 , ダイォ ード 3 2を組み合わせて構成された定電流回路 1 0 8 Bが、 電流量を一定範囲内 に収めるように動作する。
ここで、 ワードデコード線 3 0の電圧レベルが " H i g h " であれば、 2個直 列に接続されているダイオード 3 2は、 ダイォードのバンドギャップリファレン スを利用して、 接地から + 2 Φ だけ高い中間電圧レベルを固定的に作り出す。 よって、 トランジス夕 3 3のべ一ス端子には、 一定の中間電圧レベルが印加され、 トランジスタ 3 3は通電状態になると共に、 定電流回路 1 0 8 Bの機能により、 センスヮ一ド線 3 1に一定の大きさのセンシング電流が安定して流れる。
ここで、 本実施の形態における特徴部分について、 上記第 1の実施の形態と比 較して説明する。
第 1の実施の形態においては、 各ヮード列ごとに定電流回路 1 0 8 Bを設ける ことにより、 各ワード列ごとの記憶セル 1 2の構成部品に起因する抵抗値のばら つきを低減し、 各記憶セル 1 2に常に一定の値に規格化された読出電流を流すよ うにすることができる。 ただし、 この場合は、 各定電流回路 1 0 8 Bにおける構 成部品の特性のばらつきがあるので、 各定電流回路 1 0 8 Bにおける相互のばら つきを完全に除去することはできない。
これに対し、 本実施の形態では、 読み出し回路系に複数のセンスワード線 3 1 について共通に定電流回路 1 0 8 Bを設け、 構成部品に起因する抵抗値のばらつ き要因を除去し、 各記憶セル 1 2に常に一定の値に規格化された読出電流を流す ようにした。 こうすることにより、 複数の定電流回路 1 0 8 Bを用いることに起 因する抵抗値のばらつきを除去することができ、 センスアンプ 1 0 6 Bの出力電 流値のばらつきをより低減することができる。 また、 定電流回路 1 0 8 Bを共通 に設けるようにしたことによって、 ヮ一ド列ごとに定電流回路 1 0 8 Bを設ける ようにした場合よりも磁気メモリデバイス全体における相対的な部品点数を削減 できる。 これにより、 製造コストを低減することが可能となる。 さらに、 常に一 定電流を流しておく必要のある定電流回路 1 0 8 Bの個数を削減できるので、 磁 気メモリデバイス全体における消費電力低滅の効果を得ることができる。
なお、 整流素子としてのダイオード 1 3 A , 1 3 Bを、 バイポ一ラトランジス 夕または M O Sトランジスタに置き換えることも可能である。 その場合、 その整 流素子は、 ワード列方向に沿って配列された記憶セル群 1 0 4 Xを選択するため の第 2の半導体スィツチとしても機能する。 その具体例については後述する。 パワーセーブ信号 8 4を定電流回路 1 0 8 Bに入力することによりトランジス 夕 3 3を通電状態または遮断状態とすることができ、 情報の読み出しを必要とし ない場合に、 無駄な消費電流 （スタンバイ電流） を削減することができる。 具体 的には、 読み出しを開始するときは P S端子の電圧レベルを " H i g h " とし、 スタンバイ電流を定電流回路 1 0 8 Bから G N D側に流し続けて常に読出電流に 対応可能なようにスタンバイ状態とする。 一方、 読み出しを終了するときは P S 端子の電圧レベルを " L o w " とし、 スタンバイ電流 (ベース—ェミッタ間電 流） が流れるのを阻止して非スタンバイ状態とする。 このように構成すると、 非 スタンバイ状態からスタンバイ状態へ移行するにあたり読出動作時の応答速度が 若干低下する可能性があるものの、 消費電力を低く抑えることができるので、 磁 気メモリデバイス全体として消費電力を削減することができる。
次に、 本実施の形態の磁気メモリデバイスについて、 いくつかの変形例につい て以下に説明する。
(変形例 2— 1 )
第 2 6図は、 変形例 2— 1を表すものである。 この変形例は、 第 2 5図に示し たダイオード 1 3 A , 1 3 Bを、 バイポーラトランジスタ 6 3 A , 6 3 Bに置き 換えたものである。 さらに本変形例は、 バイポーラトランジスタ 6 3 A , 6 3 B が、 複数の記憶セル群 1 0 4 Xのうちのいずれか 1つを選択するための第 2の半 導体スィツチとしても機能すると共に、 複数の記憶セル群 1 0 4 Yの各々につい て設けられ、 各記憶セル群 1 0 4 Yについての複数のセンスワード線 3 1を 1つ に束ねる読出共用線 8 5を備えている。 ここで、 記憶セル群 1 0 4 Yが、 本発明 の 「第 1方向記憶セル群」 に対応する一具体例である。 第 2 6図に示した磁気メモリデバイスの回路構成では、 読出動作の際、 以下の ような経路でセンシング電流が流れる。
Y„列， Χ„+1行にある記憶セル 1 2が読出対象として選択された場合、 ¥„番 目のビットデコード線 2 0„ と Χη+1番目のヮードデコード線 3 0„+1 に選択信号 が入力される。 ビットデコード線 2 0ηに入力された選択信号は、 センスアンプ 1 0 6 Bに入力される。 したがって、 Υη番目のビットデコード線 2 0Πにおけ る電圧レベルを "H i g h" とすると、 ビット方向単位読出回路 8 0„のセンス ビット線 2 1 A, 2 1 Bに、 電源 Vee側からその反対側に向かってセンシング電 流が流れる。 一方、 X„+1番目のワードデコード線 3 0n+1 における電圧レベルを "H i g h" とすると、 Xn+I番目のワード列における一対のバイポーラトラン ジス夕 6 3 A, 6 3 Bが通電状態となる。 よって、 Yn列， Χη+1行にある記憶セ ル 1 2にセンシング電流が流れることが許される状態となる。 具体的には、 セン シング電流は、 Υ„番目のセンスピット線 2 1 Α, 2 1 Βから、 それぞれ磁気抵 抗効果素子 1 2 Αとバイポーラ卜ランジスタ 6 3 A、 磁気抵抗効果素子 1 2 Bと バイポーラトランジスタ 6 3 Bを通り、 共に X„+1番目のセンスワード線 3 1 a へと流れ込み、 読出共用線 8 5を介して選択スィッチ 8 6 を通過し、 さらに、 定電流回路 1 0 8 Bへ流入する。
情報の読み出しは、 上記実施の形態 1と同様に、 記憶セル 1 2の磁気抵抗効果 素子 1 2A, 1 2 Bのそれぞれに供給される一対の電流値の差に基づいておこな われる。
第 2 6図に示した変形例 2一 1においても、 第 2 5図に示した回路構成を有す る磁気メモリデバイスと同様の効果が得られる。
(変形例 2 - 2)
第 2 7図に示した変形例 2— 2は、 第 2 6図に示した変形例 2— 1の構成に加 え、 複数の読出共用線 8 5の各々と定電流回路 1 0 8 Bとの間に設けられ、 複数 の記憶セル群 1 04 Yのうちのいずれか 1つを選択する選択スィッチ 8 6をさら に備えたものである。 選択スィッチ 8 6は、 複数の記憶セル群 1 04 Yのうちの いずれの群に読出電流を流すかを選択するための選択信号によって開閉制御され るものである。 このようにした場合には、 読出動作の際、 以下のような経路でセ ンシング電流が流れる。
Yn列， Χη+1行にある記憶セル 1 2が読出対象として選択された場合、 ¥„番 目のビッ 卜デコ一ド線 20„ と Χη+1番目のヮードデコ一ド線 30„+: に選択信号 が入力される。 ビットデコード線 2 0„に入力された選択信号は、 センスアンプ 1 0 6 Βおよび選択スィッチ 8 6にそれぞれ入力される。 したがって、 Υ„番目 のビットデコード線 20„における電圧レベルを " H i g h" とすると、 ビット 方向単位読出回路 80„のセンスビット線 2 1 A， 2 I Bに、 電源 V„側からそ の反対側に向かってセンシング電流が流れる。 これと同時に、 選択スィッチ 86 が通電可能な状態となる。 一方、 Xn+1番目のワードデコード線 30„+1 における 電圧レベルを "H i gh" とすると、 Xn+1番目のヮ一ド列における一対のバイ ポーラトランジスタ 63 A, 63 Bが通電状態となる。 よって、 Yn列， Χ„+1行 にある記憶セル 1 2にセンシング電流が流れることが許される状態となる。 具体 的には、 センシング電流は、 Υ„番目のセンスビット線 2 1 Α, 2 1 Βから、 そ れぞれ磁気抵抗効果素子 1 2 Αとバイボーラトランジスタ 63 Α、 磁気抵抗効果 素子 1 2 Βとバイポーラトランジスタ 6 3 Βを通り、 共に Χη+1番目のセンスヮ 一ド線 3 1„+,へと流れ込み、 読出共用線 8 5を介して選択スィツチ 8 6 ηを通過 し、 さらに、 定電流回路 1 08 Βへ流入する。
情報の読み出しは、 上記実施の形態 1と同様に、 記憶セル 1 2の磁気抵抗効果 素子 1 2Α, 1 2 Βのそれぞれに供給される一対の電流値の差に基づいておこな われる。
このような構成とした場合には、 読出対象としない他の記憶セル群 1 04 Υに おける漏れ電流をより確実に除去することができる。 すなわち、 第 2 5図おょぴ 第 26図に示した読出回路構成では、 記憶セル群 1 04 Υにおける各記憶セル 1 2がセンスヮード線 31あるいは読出共用線 8 5によって互いに接続されている。 ビット列ごとに設けられたセンスアンプ 1 06 Βはグランドレベルの電位よりも 僅かではあるが高い電位を有しているので、 そのビット列が選択されていない (読出対象の記憶セル 12が含まれない） 場合であってもセンスビット線 2 1Α， 2 1 Βに微弱な電流が流れ続ける状態にある。 さらに第 26図に示した読出回路 構成では、 ワードデコード線 30に" H i gh" の選択信号が入力されるとビッ ト列におけるそれぞれ一対のバイポーラトランジスタ 6 3 A, 6 3 Bのベース一 エミッ夕間に順方向電流が流れ込む可能性がある。 これに対し、 第 2 7図の回路 構成では、 読出対象とするビット列方向の記憶セル群 1 04 Yごとに読出共用線 8 5を設け、 記憶セル群 1 04 Yにおけるセンスヮード線 3 1を 1つに束ねるよ うにし、 記憶セル群 1 0 4 Yごとに選択スィッチ 8 6„を設けるようにした。 こ れにより、 選択されていない記憶セル群 1 04 Yに設けられた選択スィツチ 8 6 は遮断状態となり、 センスビット線 2 1 A, 2 1 Bに微弱電流や不用な順方向電 流が流れることはない。 したがって、 磁気メモリデバイス全体として、 消費電力 をより低減することができる。
(変形例 2 - 3)
また、 第 2 8図に示したように、 第 2 7図に示したバイポーラトランジスタ 6 3 A, 6 3 Bを、 MO Sトランジスタ 7 3 A, 7 3 Bに置き換えることもできる。 この場合、 各記憶セル 1 2における磁気抵抗効果素子 1 2 A, 1 2 Bからのセン シング電流は、 それぞれ M〇 S トランジスタ 7 3 A, 7 3 Bにおけるドレインに 流入したのちソースを経て合流し、 記憶セル群 1 0 4 Yごとに設けられた読出共 用線 8 5に導かれる。 MO Sトランジスタ 7 3 A, 7 3 Bにおける各ゲートは、 ヮードデコ一ド線 3 0からの選択信号によって開閉制御がなされるようになって いる。
さらに、 逆流防止用に設けられた一対の整流素子は、 第 2 9図， 第 3 1図およ び第 3 2図に示したように、 センスビット線 2 1 A, 2 1 Bと磁気抵抗効果素子 1 2 A, 1 2 Bとの間に設けるようにしてもよい。
(変形例 2 - 4)
第 2 9図は、 第 2 5図に対応し、 一対のダイォード 1 3 A， 1 3 Bをセンスビ ット線 2 1 A, 2 1 Bと磁気抵抗効果素子 1 2 A， 1 2 Bとの間にそれぞれ設け るようにしたものである。 このような回路構成の場合における、 一対の磁気抵抗 効果素子 1 2 A， 1 2 Bおよびその近傍における断面構成を第 3 0図に示す。 第 3.0図は、 上記第 1の実施の形態において説明した第 7図に類似したものである が、 第 3 0図は、 ダイオード 1 3 A， 1 3 Bの側から TMR膜 1 1 2 A， 1 1 2 Bと、 書込用ビット線 6 aおよび書込用ヮード線 6 bによって貫かれるように構 成された環状磁性層 5とが順に形成されたものである。 センスビット線 2 1 A, 2 1 Bは、 接続層 2 1 Tを介してェピタキシャル層 9に接続しており、 読出電流 をそれぞれ導電層 8 A, 8 Bを介して TMR膜 1 1 2 A， 1 1 2 Bに垂直に流す ように構成されている。 TMR膜 1 1 2A, 1 1 2 Bを通過した読出電流は、 そ れぞれ環状磁性層 5を経てセンスヮード線 3 1に流入するようになっている。 (変形例 2— 5， 2— 6 )
第 3 1図は、 第 27図に対応し、'一対のバイポーラトランジスタ 6 3 A, 63 Bをセンスピット線 21 A, 2 1 Bと磁気抵抗効果素子 1 2 A， 12 Bとの間に それぞれ設けるようにしたものである （変形例 2— 5) 。 さらに、 第 32図は、 第 28図に対応し、 一対の M〇 Sトランジスタ 73 A, 73 Bをセンスビット線 2 1 A, 2 1 Bと磁気抵抗効果素子 1 2 A， 1 2 Bとの間にそれぞれ設けるよう にしたものである （変形例 2— 6) 。 なお、 第 3 1図に示した変形例 2— 5およ び第 32図に示した変形例 2— 6においては、 選択スィッチ 86を設けずに構成 することもでき、 その場合にも、 定電流回路 1 06 Bをセンスワード線 3 1につ いて共通に設けるようにしたことによる効果は得られる。
以上、 実施の形態およびいくつかの変形例を挙げて本発明を説明したが、 本発 明はこれらに限定されず、 種々の変形が可能である。 例えば、 上記実施の形態で は、 センスアンプ 1 06 Bゃ定電流回路 1 08 B、 およびトランジスタ 22 A, 22 B等のスィツチング素子に、 バイポーラトランジスタを用いるようにしたが、 これ以外にも、 CMOS (Complementary MO S) 等の半導体素子で構成するこ とができる。
なお、 本発明の磁気メモリデバイスは、 環状磁性層を備えた磁気抵抗効果素子 の 2つを用いて 1単位情報を記憶するものであればよく、 その書き込み/読み出 しの方式を上記実施の形態に限定されるものではない。 例えば、 2つの磁気抵抗 効果素子に同一の情報を記憶させ、 正常状態では一方の素子のみから読み出しを 行い、 読み出しエラーが発生した場合に他方の素子から読み出しを行うようにす る.こともできる。 このように、 1単位情報につき 2素子を用いることができるこ とから、 本発明の磁気メモリデバイスは、 1単位情報を 1素子に対応させる場合 に比べ、 適用可能な書込方法および読出方法の自由度が高くなつている。 また、 上記実施の形態では、 積層面に垂直な方向に電流が流れる積層体を含む 磁気抵抗効果素子として、 記憶セル 1 2を T M R素子であるも CDとして説明した が、 これを C P P— G M R素子で置き換えてもよい。
また、 本発明の定電流回路については、 記憶セルを構成する一対の磁気抵抗効 果素子の素子構造を特に限定せず、 いわゆる差動読み出しを行う磁気メモリデバ イスに広く適用が可能である。 すなわち、 一対の磁気抵抗効果素子が、 実施の形 態で説明した記憶セル 1 2の構成と同一である必要はなく、 例えば、 環状磁性層 5を有せず、 第 1の磁性層 1、 非磁性層 2および感磁層である第 2の磁性層 3が 含まれて積層した積層体に読出センシング用導線が接続され、 積層面に垂直に電 流を流して情報を読み出すような構成となっていてもよい。 またさらに、 一対の 磁気抵抗効果素子が、 積層面に平行な方向に電流が流れる積層体を含む磁気抵抗 効果素子 （C I P (Current f l ows In the P l ane) - G M R ) であってもよい。 配線構造に関しても、 1方向の読出線 （接地側読出線） に対して複数の記憶セル が接続されていること以外には、 書込線、 読出線とも特に限定されない。 そのよ うな場合にも、 本発明の定電流回路は、 実施の形態と同様の作用， 効果を発揮す ることができる。
また、 上記実施の形態では、 センスピット線 2 1 A , 2 1 Bを読出線対に対応 させ、 センスワード線 3 1を接地側読出線に対応させたが、 本発明の第 1および 接地側読出線の配線方向は、 実施の形態に限定されず、 上記と逆の対応関係とし てもよい。
以上、 説明したように、 本発明の磁気メモリデバイスによれば、 外部磁界によ つて磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備え、 1つの記惊セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデ バイスにおいて、 第 1の方向に沿って延在し、 前記一対の磁気抵抗効果素子に読 出電流を供給する読出線対と、 一対の磁気抵抗効果素子を流れた読出電流を接地 へと導く接地側読出線と、 複数の接地側読出線について共通に設けられ、 1つの 記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化 する定電流回路と、 一対の読出電流の差に基づいて記憶セルから情報を読み出す 読出回路とを備えるようにしたので、 複数の定電流回路を用いることに起因する 抵抗値のばらつきを除去することができ、 読出電流値のばらっきをより低減する ことができる。 また、 定電流回路を共通に設けるようにしたことによって、 接地 側読出線ごとに定電流回路を設けるようにした場合よりも磁気メモリデバイス全 体における相対的な部品点数を削減できるので、 製造コストを低減することが可 能となる。 さらに、 常に一定電流を流しておく必要のある定電流回路の個数を削 減できるので、 磁気メモリデバイス全体における消費電力低減を図ることもでき る。
また、 第 1の方向に沿って配列された複数の第 1方向記憶セル群の各々につい て設けられ、 各第 1方向記憶セル群についての複数の接地側読出線を 1つに束ね る読出共用線と、 複数の読出共用線の各々と定電流回路との間に設けられ、 複数 の第 1方向記憶セル群のうちのいずれか 1つを選択する選択スィツチとをさらに 備え、 この選択スィッチが、 複数の第 1方向記憶セル群のうちのいずれの群に読 出電流を流すかを選択するための選択信号によって開閉制御されるように構成す れば、 選択されていない第 1方向記憶セル群における漏れ電流をより確実に除去 することができ、 その結果、 消費電力の低減を図ることができる。
さらに、 複数の第 1の書込線と、 これら複数の第 1の書込線とそれぞれ交差す るように延びる複数の第 2の書込線とを備え、 一対の磁気抵抗効果素子が、 それ ぞれ、 外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に 電流が流れるように構成された積層体と、 この積層体の一方の面側に積層面に沿 つた方向を軸方向とするように配設されると共に第 1および第 2の書込線によつ て貫かれるように構成された環状磁性層とを含むようにした場合には、 書き込み の際に、 環状磁性層の作用により感磁層の磁化を効率よく反転させることができ る。 しかも、 2つの磁気抵抗効果素子を用いて 1単位情報が記憶されるので、 効 率よく、 かつ確実に情報書き込みを行うことができると同時に、 情報の書き込み 方式と読み出し方式とに自由度を与えることができる。
本発明の磁気メモリデバイスの読出方法は、 外部磁界によって磁化方向が変化 する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備えると共に 1つの記憶 セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスの読 出方法であり、 この読出方法によれば、 一対の磁気抵抗効果素子ごとに第 1の方 向に沿って延在するように設けられた読出線対を介して一対の磁気抵抗効果素子 に読出電流を供給し、 一対の磁気抵抗効果素子を流れた読出電流を接地側読出線 を介して接地へと導き、 複数の接地側読出線について定電流回路を共通に設ける ことにより、 1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読 出電流の和を一定化し、 一対の読出電流の差に基づいて記憶セルから情報を読み 出すようにしたので、 複数の定電流回路を用いることに起因する抵抗値のばらつ きを除去することができ、 ばらつきのより小さな読出電流を得ることができる。 さらに、 常に一定電流を流しておく必要のある定電流回路の個数を削減できるの で、 読出を行う際の磁気メモリデバイス全体の消費電力低減を図ることもできる。

Claims

請求の範囲
1 . 外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵 抗効果率子を備え、 1つの記憶セルが一対の磁気抵抗効果素子を含むように構成 された磁気メモリデバイスであって、
前記一対の磁気抵抗効果素子ごとに第 1の方向に沿って延在するように設けら れ、 前記一対の磁気抵抗効果素子に読出電流を供給する読出線対と、
前記一対の磁気抵抗効果素子を流れた読出電流を接地へと導く接地側読出線と、 複数の前記接地側読出線について共通に設けられ、 1つの記憶セルにおける一 対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化する定電流回路と、 前記一対の読出電流の差に基づいて前記記憶セルから情報を読み出す読出回路 と
を備えたことを特徴とする磁気メモリデバイス。
2 . 前記定電流回路は、 前記一対の磁気抵抗効果素子と接地との間に配設されて いる
ことを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。
3 . 前記定電流回路は、 バンドギャップリファレンスを利用して構成されている ことを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。
4 . 前記定電流回路は、
電流制御用トランジスタと、
前記電流制御用卜ランジス夕のベースと接地との間に接続されたダイオードと、 前記電流制御用トランジスタのェミッタと接地との間に接続された電流制御用 抵抗器と
を含んで構成されていることを特徴とする請求の範囲第 3項に記載の磁気メモ リデバイス。
5.. 前記一対の磁気抵抗効果素子に供給される読出電流の電流経路上に一対の整 流素子が設けられている
ことを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。
6 . 前記一対の整流素子が、 前記一対の磁気抵抗効果素子と前記接地側読出線と の間に設けられている
ことを特徴とする請求の範囲第 5項に記載の磁気メモリデバイス。
7 . 前記一対の整流素子が、 前記読出線対と前記一対の磁気抵抗効果素子との間 に設けられている
ことを特徴とする請求の範囲第 5項に記載の磁気メモリデバイス。
8 . 前記整流素子が、 ショットキーダイオードまたは P N接合ダイオードであり、 前記定電流回路と複数の前記接地側読出線の各々との間に、 前記第 1の方向と 直交する第 2の方向に沿って配列された複数の第 2方向記憶セル群のうちのいず れか 1つを選択するための第 1の半導体スィツチがそれぞれ設けられている ことを特徴とする請求の範囲第 5項に記載の磁気メモリデバイス。
9 . 前記整流素子が、 前記第 1の方向と直交する第 2の方向に沿って配列された 複数の第 2方向記憶セル群のうちのいずれか 1つを選択するための第 2の半導体 スィツチとしても機能する
ことを特徴とする請求の範囲第 5項に記載の磁気メモリデバイス。
1 0 . 前記第 1の方向に沿って配列された複数の第 1方向記憶セル群の各々につ いて設けられ、 各第 1方向記憶セル群についての複数の前記接地側読出線を 1つ に束ねる読出共用線と、
複数の前記読出共用線の各々と前記定電流回路との間に設けられ、 前記複数の 第 1方向記憶セル群のうちのいずれか 1つを選択する選択スィツチと
をさらに備えたことを特徴とする請求の範囲第 9項に記載の磁気メモリデバイ ス。
1 1 . 前記選択スィッチは、 前記複数の第 1方向記憶セル群のうちのいずれの群 に読出電流を流すかを選択するための選択信号によって開閉制御される
ことを特徴とする請求の範囲第 1 0項に記載の磁気メモリデバイス。
1 2 . 前記第 2の半導体スィツチがバイポーラトランジスタまたは M O Sトラン ジス夕である
ことを特徴とする請求の範囲第 9項に記載の磁気メモリデバイス。
1 3 . さらに、 複数の第 1の書込線と、 前記複数の第 1の書込線とそれぞれ交差するように延びる複数の第 2の書込線 とを備え、 前記一対の磁気抵抗効果素子は、 それぞれ、
外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流 が流れるように構成された積層体と、
この積層体の一方の面側に前記積層面に沿った方向を軸方向とするように配設 されると共に前記第 1および第 2の書込線によって貫かれるように構成された環 状磁性層とを含む
ことを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。
1 4 . 前記環状磁性層を貫く第 1および第 2の書込線の双方を流れる電流により 生ずる磁界によって、 前記一対の磁気抵抗効果素子における各感磁層の磁化方向 が互いに反平行を向くように変化し、 前記記憶セルに情報が記憶される
ことを特徴とする請求の範囲第 1 3項に記載の磁気メモリデバイス。
1 5 . 前記一対の磁気抵抗効果素子における一対の感磁層の一方が第 1の磁化方 向に磁化すると共に他方が前記第 1の磁化方向と反平行をなす第 2の磁化方向に 磁化する第 1の状態と、
前記一対の感磁層の一方が前記第 2の磁化方向に磁化すると共に他方が前記第 1の磁化方向に磁化する第 2の状態と、 のいずれかをとり、 前記第 1および第 2 の状態に対応して前記記憶セルに情報が記憶される
ことを特徴とする請求の範囲第 1 4項に記載の磁気メモリデバイス。
1 6 . 外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気 抵抗効果素子を備えると共に 1つの記憶セルが一対の磁気抵抗効果素子を含むよ うに構成された磁気メモリデバイスの読出方法であって、
前記一対の磁気抵抗効果素子ごとに第 1の方向に沿って延在するように設けら れた読出線対を介して、 前記一対の磁気抵抗効果素子に読出電流を供給し、 前記一対の磁気抵抗効果素子を流れた読出電流を接地側読出線を介して接地へ と導き、
複数の前記接地側読出線について定電流回路を共通に設けることにより、 1つ の記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定 化し、 前記一対の読出電流の差に基づいて前記記憶セルから情報を読み出す ことを特徴とする磁気メモリデバイスの読出方法。
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