WO2004086407A1

WO2004086407A1 - 磁気メモリデバイスおよびセンスアンプ回路、ならびに磁気メモリデバイスの読出方法

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Publication number: WO2004086407A1
Application number: PCT/JP2004/003973
Authority: WO
Inventors: Joichiro Ezaki; Yuji Kakinuma; Keiji Koga; Shigekazu Sumita
Original assignee: Tdk Corporation
Priority date: 2003-03-24
Filing date: 2004-03-23
Publication date: 2004-10-07
Also published as: EP1610340A1; TW200501161A; JP4365604B2; US20060120146A1; TWI237263B; US7277320B2; JP2004348775A

Abstract

S/N比が高い読み出し信号出力を得ることができると共に、消費電力と回路スペースの削減が可能な磁気メモリデバイスおよびセンスアンプ回路、ならびに磁気メモリデバイスの読出方法を提供する。センスアンプは、差動増幅器であるトランジスタ(41A),(41B)がスイッチ(46)(…,46n,46n+1,…)を介して1つの定電流回路(50)に共通に接続されている。スイッチ(46)(…,46n,46n+1,…)のそれぞれには、対応するビットデコード線(20)(…,20n,20n+1,…)とリード選択信号線(90)が接続されている。リード選択信号線(90)からは読出/書込信号が送出され、スイッチ(46)は、ビットデコード値と、読出/書込信号の両方に応じて動作する。

Description

明細書磁気メモリデバイスおよびセンスアンプ回路、ならびに磁気メモリデバイスの読出方法技術分野

本発明は、磁気抵抗効果素子を用いて構成される磁気メモリデバイス、および、磁気メモリデバイスからの情報の読み出しに適用するセンスアンプ回路、ならびに磁気メモリデバイスにおける情報の読出方法に関する。背景技術

従来より、コンピュータゃモパイル通信機器などの情報処理装置に用いられる汎用メモリとして、 DRAMや S RAMなどの揮発性メモリが使用されている。揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、情報の記憶には不揮発性メモリを別途設ける必要があり、フラッシュ EE P ROMやハードディスク装置などが用いられている。これら不揮発性メモリについては、情報処理の高速化に伴い、高速化が重要な課題となっている。また、近年のいわゆるュピキタスコンピューティングを目指した情報機器開発という別の側面からも、そのキーデバイスとして高速な不揮発性メモリの開発が強く求められている。

不揮発性メモリの高速化に有効な技術としては、 MR AM (Magnetic Random Access Memory) が知られている。 MR AMは、マトリクス状に配列された個々の記憶セルが磁気素子で構成されている。現在実用化されている MRAMは、巨大磁気抵抗効果（GMR ： Giant Magneto-Resistive) を利用したものである。 GMRとは、互いの磁化容易軸を揃えて配設された 2つの強磁性層が積層された積層体において、積層体の抵抗値が、各強磁性層の磁化方向が磁化容易軸に沿つて平行な場合に最小、反平行の場合に最大となる現象である。実際の GMR素子で ίま、 2つの強磁性層は磁化方向が固定されている固定層と、外部磁界により磁化方向が変化可能な自由層（感磁層）とからなり、非磁性層を介して積層されている。各記憶セルは、この 2状態を「0」，「1」の 2値情報に対応させて情報を記憶し、情報に対応させた抵抗の違いを電流または電圧の変化として検出することによつて情報を読み出す仕組みになっている。

また、強磁性トンネル効果（TMR ： Tunneling Magneto- Resistive) を利用した磁気素子では、 GMR素子に比べて抵抗変化率を格段に大きくすることができる。 TMRとは、極薄の絶縁層を挟んで積層された 2つの強磁性層（磁化方向が固定された固定層と、磁化方向が変化可能な感磁層すなわち自由層）において、互いの磁化方向の相対角度により絶縁層を流れるトンネル電流値が変化する現象である。すなわち、磁化方向が平行である場合にトンネル電流は最大（素子の抵抗値は最小）となり、反平行の場合、トンネル電流は最小（素子の抵抗値は最大）となる。かくして、 TMR— MRAMでは、記憶情報の書き込みは GMR— MR AMと同様に行われ、情報の読み出しは、絶縁層に対し層面に垂直方向に電流を流し、強磁性層間の相対的な磁化方向（平行または反平行）の違いを出力電流値ないしセル抵抗値の差として検出する方法が採られる。

TMR素子の具体例としては、 C 0 F eZA 1 oxide /C o F eの積層構造が知られるが、その抵抗変化率は 40 %以上にも及ぶ。また、 TMR素子は抵抗が高く、 M O S型電界効果トランジスタ（ M O S F E T ： Meta卜 Oxide - Semiconductor Field Effect Transistor) などの半導体デバイスとのマツチングが取り易いとされている。こうした利点から、 TMR—MRAMは、 GMR— MR AMと比較して高出力化が容易であり、記憶容量やアクセス速度の向上が期待されている。 . そのセルアレイ構造としては、データ線上に複数の T M R素子を並列接続したうえで、選択用の半導体素子を、各々の TMR素子に対応させて配置するものやデータ線ごとに配置するものが提案されている。また、行データ線，列データ線を用いて TMR素子をマトリクス状に配置し、各データ線ごとに選択用トランジス夕を配設したものも提案されている。

のうち、読み出し時の消費電力効率の面で最も優れた特性を有しているのは、各々の TMR素子に対して選択用半導体素子を配置する構造である。ただし、各半導体素子の特性にばらつきが生じている場合、それに起因した雑音が無視できない。加えて、データ線に結合した雑音、センスアンプの特性ばらつきによる雑音、電源回路から回り込む周辺回路の雑音も考慮すると、記憶セルの出力電圧の S/N比は、数 d B程にしかならない可能性がある。

そのため、読み出し出力の S/N比を向上すべく、 TMR— MRAMのセルァレイには次のような改良がなされてきた。よく用いられるのは、選択した一つの記憶セルの出力電圧 Vを参照電圧 Vref と比較し、その差分電圧 Vsig を差動增幅する方法である。差動増幅の目的は、第 1に、記憶セルが接続されるデータ線対に生じる雑音を除去することであり、第 2に、センス線駆動用またはセル選択用の半導体素子の特性ばらつきによる出力電圧のオフセットを除去することである。しかしながら、参照電圧 Vref の発生回路は、ダミーセルや半導体素子を用いた回路によって実現され、この回路と記憶セルとの間でも素子の特性ばらつきは存在するため、出力電圧のオフセットを完全に除去することは原理的に不可能である

これを解決するものとしては、 1対の TMR素子によって記憶セルを構成し、これら対をなす素子からの出力を差動増幅する方法が一般に広く知られている。この方法においては、対をなす TMR素子それぞれの感磁層の磁化方向が、常に、互いに反平行となるように書き込みがなされる。すなわち、一方の素子では感磁層の磁化と固定層の磁化が平行、他方の素子では両層の磁化が互いに反平行となるように相補的に書き込みを行い、 2つの素子の出力を差動増幅して読み出すことで同相雑音を除去し、 S/N比を向上させるというものである。そのような差動増幅型の回路構成は、特開 200 1— 236 78 1号公報ゃ特開 20 0 1— 2 6 6 5 67号公報、 ISSCC 2000 Digest paper TA7.2 などにおいて開示されている。

例えば、特開 200 1— 23678 1号公報ゃ特開 200 1— 266 56 7号公報に記載されている技術では、記憶セルを構成する第 1の TMR素子と第 2の TMR素子は、それぞれの一端が一対の第 1 , 第 2のデータ線に別々に接続され、他端は共に同一のセル選択用半導体素子を介してビット線に接続されるようになつている。ワード線は、セル選択用半導体素子に接続される。情報の読み出しは、第 1のデータ線と第 2のデータ線とを等電位に保ちつつビット線と第 1，第 2のデータ線の各々との間に電位差を与え、第 1 , 第 2のデータ線に流れる電流量の差分値を出力とすることでなされる。

しかしながら、こうした差動増幅方式の全般において、対をなす T M R素子間の抵抗値のばらつきが問題となっていた。 T M R素子には製造プロセスで生じる抵抗ばらつきがあり、これに起因する電流誤差は避けられない。そのため、否応なく出力信号の S Z N比が低下する結果となっていた。

また、上記の配線構成例についていえば、安定した読み出し信号出力を得るには、第 1，第 2の各データ線に接続された T M R素子間の抵抗ばらつき、および選択用半導体素子間の特性ばらつきを十分に抑制する必要がある。しかしながら、この場合には、第 1のデ一夕線と第 2のデータ線に等電位の電圧差を与えるように構成されているために、読出電流は上記ばらつきに応じて変動してしまう。つまり、この構成は、原理的に上記のばらつきを抑制できるようになってはおらず、これらのばらつきによる雑音に対し万全な方策をとることは極めて難しいという問題があった。

こうした理由により、従来の M R AMでは、読出信号の S ZN比は十分に改善されたとは言えなかった。また、その結果、素子の抵抗変化率がおよそ 4 0 %に達するにも関わらず、実際の T M R— M R AMにおいては十分大きな信号出力が得られていなかつたのである。このように、現状のメモリ構造のままでは、動作安定性の点ですでに問題を抱えているだけでなく、さらなるメモリの高密度化に十分対応できないことが想定される。また、消費電力の低減や、駆動回路の省スペース化もまた、重要な課題となっている。発明の開示

本発明はかかる問題点に鑑みてなされたもので、その目的は、 S ZN比が高い読み出し信号出力を得ることができると共に、消費電力と回路スペースの削減が可能な磁気メモリデバイスおよびセンスアンプ回路、ならびに磁気メモリデバイス.の読出方法を提供することにある。

本発明の磁気メモリデバイスは、外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備え、 1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスであって、この一対の磁気抵抗効果素子に読出電流を供給する読出線対と、読出線対を流れる一対の読出電流の差に基づいて記憶セルから情報を読み出すセンスアンプ回路とを備え、センスアンプ回路が、読出線対ごとに設けられた差動スィッチ対と、各差動スィツチ対と電源との間に設けられたバイアス抵抗器対と、複数の差動スィッチ対について共通に設けられ、各差動スィツチ対を流れる一対の読出電流の和を一定化する定電流回路とを含むものである。

なお、本発明の磁気メモリデバイスにおいては「接続され」とは、少なくとも電気的に接続された状態を指し、物理的に直接に接続されていることを必ずしも条件としない。また、本発明において、「電源」とは、回路動作に必要な電流ないし電圧の供給源であり、磁気メモリデバイスの内部電源ラインを意味する。また、「差動スィッチ対」とは、例えば、一方のスィッチ素子に 1 6 0 Aが流れ他方のスィッチ素子に電流が流れないといった、完全にオン一オフの関係となる差動動作を行うものにとどまらず、動作時に生じる相対的な 2状態、例えば、一方のスィツチ素子に 1 1 0 i Aが流れ他方のスィツチ素子に 5 0 Aの電流が流れるといった、一方により多くの電流が流れ、他方はより少ない電流しか流せない中間状態において差動動作を行うものをも意味する。

この磁気メモリデバイスでは、記憶セルを構成する一対の磁気抵抗効果素子の各々に対し、その和が常に一定であるような一対の読出電流が供給され、これら読出電流の差分に基づいて記憶セルから情報が読み出される。この方式によれば、読出電流は差動出力されるため、読出線の各々に生じる雑音や、磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が相殺される。また、その際に、読出電流の差分は、センスアンプ回路により電圧差として差動増幅される。センスァンプ回路は、差動スィッチ対、バイアス抵抗器対を含む部分については読出線対ごとに複数設けられるが、読出電流の総和を一定化するための定電流回路を共用とすることから、定電流回路の特性ばらつきに起因するセンスアンプ出力のばらつきが抑えられる。

この磁気メモリデバイスは、より具体的には、読出線対と電源との間に電流電圧変換用抵抗器対を備え、電流電圧変換用抵抗器対の電源側とは反対側の端子が、センスアンプ回路の差動スィツチ対に接続されていることが好ましい。電源から一対の読出線のそれぞれに供給される読出電流は、電流電圧変換用抵抗器対における電圧降下により、電圧出力として取り出され、センスアンプ回路に入力される。電流電圧変換用抵抗器は、大きな出力値を得るために、磁気抵抗効果素子の抵抗値よりも大きい抵抗値を有することが望ましい。

また、センスアンプ回路においては、複数の差動スィッチ対の各々と定電流回路との間には、複数の差動スィツチ対のいずれか 1つを選択する第 1のスィツチと、電源と読出線対との間に設けられ、読出線対に読出電流を供給するか否かを選択する一対の第 2のスィッチとが設けられていることが好ましい。すなわち、第 1のスィツチにより選択されたセンスアンプ回路でのみ差動スィツチ素子一定電流回路間が導通して動作可能となり、また、一対の第 2のスィッチにより選択された読出線対にのみ読出電流が供給される。これら第 1および第 2のスィッチが、複数の差動スィツチ対のうちいずれか 1つを選択するための第 1の選択信号に基づいて開閉制御されるようにすると、読み出し対象の記憶セルを含むビット列が選択されると共に、選択されたビット列に対応するセンスアンプ回路が動作対象に選ばれるようになる。さらに、第 1のスィッチが、複数の差動スィッチ対のうちのいずれか 1つを選択するための第 1の選択信号と、読出モードであることを示す第 2の選択信号とに基づいて開閉制御され、第 2のスィッチが、第 1の選択信号に基づいて開閉制御されるようにすれば、情報は、読出モード時にのみ出力され、書込モード時には出力されないように制御される。

定電流回路は、バンドギャップリファレンスを利用して構成することができ、例えば、電流制御用トランジスタと、電流制御用トランジスタのベースと接地との間に接続されたダイオードと、電流制御用トランジスタのエミッ夕と接地との間に接続された電流制御用抵抗器とを含んで構成することができる。

また、こうした構成の定電流回路において、トランジスタのベースを、トランジス夕を遮断状態にし得る電圧レベルの制御信号が入力される定電流回路制御端子に接続すると、定電流回路制御端子に入力される制御信号によって、この定電流回路を共用するセンスアンプ回路のすべてを動作可能なァクティブ状態か、休止状態（スタンバイ状態）かのいずれかの状態に制御することができる。ここでいうスタンバイ状態とは、回路系の動作を完全に停止させるものではなく、次に選択されるまでは動作しない一旦休止の状態を意味する。

なお、バイアス抵抗器対もまた、複数の差動スィッチ対について共通に設けることができ、この場合、バイアス抵抗器対の特性ばらつきの影響がセンスアンプ出力より排除されるために好ましい。

さらに、この磁気メモリデバイスは、一対の第 2のスィッチ、電流電圧変換用抵抗器対および差動スィツチ対が、同一の領域内に集積配置されたものであることが、より好ましい。すなわち、センスアンプ回路が形成される領域内に、一対の第 2のスィッチ、電流電圧変換用抵抗器対が形成される。これにより、対をなす素子の各々は、近接して配置されることから、駆動中の温度変化がほぼ等しく、互いの特性値にずれが生じることが防止される。また、これらの一対の第 2のスイッチ、電流電圧変換用抵抗器対および差動スィッチ対が、それぞれ、対称な回路を構成していると、適正な差動出力が得られるようになり、好ましい。なお、ここでいう「対称な」とは、回路を構成する素子のうち'、対をなす素子同士の電気的特性が略等しいことを意味する。

こうした磁気メモリデバイスは、複数の第 1の書込線と、複数の第 1の書込線にそれぞれ交差するように延びる複数の第 2の書込線とを備えたものであって、複数の磁気抵抗効果素子の各々が、感磁層を含み、積層面に垂直な方向に読出電流が流れるように構成された積層体と、積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に、第 1および第 2の書込線によって貫かれるように構成された環状磁性層とを含んでいることが望ましい。ここで、

「環状磁性層」の「環状」とは、少なくとも内部を貫通した第 1および第 2の書込線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り囲み、第 1または第 2の書込線を横切る方向の断面が閉じている状態を示している。よって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。製造工程において発生する程度の酸化膜を含んでいてもよいのは無論である。「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫通する第 1および第 2の書込線の延在方向を指す。さらに、「積層体の一方の面側に、 …配設され」とは、環状磁性層が積層体の一方の面の側に積層体とは別体として配設される場合のほか、環状磁性層が積層体の一部を含むように配設される場合をも含むという趣旨である。

磁気抵抗効果素子の各々は、環状磁性層を貫く第 1および第 2の書込線の双方を流れる電流により生ずる磁界によって情報が書き込まれる。その際、書込線に電流を流すことによって環状磁性層に閉磁路が形成されるために、感磁層の磁化反転が効率的に行われ、確実に情報が書き込まれる。こうして書き込まれた情報からは、読出時に、より大きな信号出力が得られる。この場合に、感磁層と環状磁性層とが電気的に接続されていると、感磁層に流した読出電流は環状磁性層を介して読出線へと流れるため、第 1および第 2の書込線を感磁層に近接して配置することができる。そうした場合、書込線に流す書込電流の大きさを小さくすることができ、効率よく書き込みが行われる。

また、この磁気メモリデバイスは、第 1および第 2の書込線の双方を流れる電流により誘導される磁界によって、一対の磁気抵抗効畢素子における各感磁層の磁化方向が互いに反平行となるように変化し、記憶セルに情報が記憶されることが好ましい。このとき、対をなす磁気抵抗効果素子は、一方が低抵抗状態ならば必ず他方が高抵抗状態となり、このような 2状態に 2値情報が対応する。記憶された情報は、これら一対の磁気抵抗効果素子のそれぞれに流す読出電流の差分に基づいて記憶セルから読み出される。なお、ここでいう「磁化が互いに反平行」とは、互いの磁化方向、すなわち磁性層内の平均磁化のなす角度が厳密に 1 8 0 度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生じる程度の誤差等に起因して互いの磁化のなす角度が 1 8 0度から所定角度だけ外れている場合も含む。

また、本発明のセンスアンプ回路は、外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子と、一対の磁気抵抗効果素子に読出電流を供給する読出線対とを備え、 1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイス、に適用されるセンスアンプ回路であって、読出線対ごとに設けられた差動スィッチ対と、各差動スィッチ対と電源との間に設けられたバイアス抵抗器対と、複数の差動スィッチ対について共通に設けられた定電流回路とを備え、読出線対を流れる一対の読出電流の差に基づいて記憶セルから情報を読み出すものである。

本発明のセンスアンプ回路では、読出電流の差分が電圧差として差動増幅され、その際には複数のセンスアンプ間で共用とした定電流回路において読出電流の総和が一定化される。よって、定電流回路のばらつきに起因する出力のばらつきが抑えられる。

また、本発明の磁気メモリデバイスの読出方法は、外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子と、一対の磁気抵抗効果素子に読出電流を供給する読出線対とを備え、 1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイス、に適用される読出方法であって、読出線対ごとに差動スィッチ対を設け、各差動スィッチ対と電源との間にバイァス抵抗器対を設け、複数の差動スイツチ対について共通に定電流回路を設け、読出線対を流れる一対の読出電流の差に基づいて記憶セルから情報を読み出すものである。

本発明の磁気メモリデバイスの読出方法は、本発明の磁気メモリデバイスから情報を読み出すものであり、読出電流は差動出力され、読出線の各々に生じる雑音や磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が除去される。このとき、読出電流の差分は、差動スィッチ対により電圧差として差動増幅され、複数の差動スィッチ対の間で共用とした定電流回路を用いて読出電流の総和を一定化することで、定電流回路の特性ばらつきに起因する出力のばらつきが抑えられる。図面の簡単な説明

第 1図は、本発明の第 1の実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。

第 2図は、第 1図に示した磁気メモリデバイスの記憶セルとその読み出し回路の構成を表す図である。

第 3図は、第 2図に示した読み出し回路のうち、センスアンプ全体の構成を説明するための回路図である。

第 4図は、第 1図に示した記憶セル群の Y方向駆動回路部の周辺の実装の様子を表す構成図である。

第 5図は'、第 4図に示した Y方向駆動回路部の実際の回路配置を表す図である _c 第 6図は、第 5図に示した単位駆動回路のうちセンスアンプ回路エリアのパタ

—ン配置図である。

第 7図は、第 1図に示した記憶セルの具体的構成を示す断面図である。

第 8図は、第 1図に示した磁気メモリデバイスの記憶セルとその書き込み用配線構造を表す図である。

第 9図は、第 7図に示した記憶セルの等価回路を表す図である。

第 1 O A図および第 1 0 B図は、第 7図に示した記憶セルにおける情報記憶の方法を説明するための図である。

第 1 1図は、第 7図に示した記憶セルにおける情報書き込み方法を説明するための図である。

第 1 2図は、第 1図に示した磁気メモリデバイスにおける記憶セルからの読み出し動作原理を説明するための図である。

第 1 3図は、第 2図に示した読み出し回路の比較例を説明するための回路図である。

第 1 4図は、第 2図に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。

第 1 5図は、第 2図に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。

第 1 6図は、第 2図に示した読み出し回路における逆流防止用ダイオードの変形例に係る配置を示す図である。

第 1 7図は、第 2図に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。

第 1 8図は、第 2図に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。

第 1 9図は、本発明の第 2の実施の形態に係るセンスアンプの構成図である。第 2 0図は、第 1 9図に示したスィッチの一具体例を示す図である。

第 2 1図は、第 2 0図に示したスィッチにおける入力制御信号と動作状態との対応を表す図である。

第 2 2図は、第 2 0図に示したスィツチの変形例を示す図である。

第 2 3図は、本発明の磁気メモリデバイスの実施例に係る読み出し回路の図である。

第 2 4図は、第 1 9図に示した読み出し回路におけるビットデコード電圧と測定点 P 1〜P 4の電流測定値との関係を示す図である。

第 2 5図は、第 1 9図に示した読み出し回路におけるビットデコード電圧と測定点 P 1〜P 9の電流測定値との関係を示す図である。

第 2 6図は、第 1 9図に示した読み出し回路における磁気記憶素子の記憶セル単位の抵抗変動と出力電圧との関係を示す図である。

第 2 7図は、第 2 2図に示した実施例に対する比較例の読出し回路を説明するための等価回路図である。

第 2 8図は、第 1 9図に示した読み出し回路における、対をなす磁気記憶素子間の抵抗変動と出力電圧との関係を示す図である。発明を実施するための最良の形態

以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の磁気メモリデバイスの特徴は、（1 ) 読み出し回路系が差動読出方式をとることと、（2 ) 読出電流を差動増幅するセンスアンプ回路の各々が、その一部である定電流回路を共用する構成となっていることにある。そこで、第 1の実施の形態においては、（1 ) の特徴を備えた基本的な読み出し回路系の構成について説明する。そこでは、数々の読み出し信号の S ZN比改善のための工夫について触れる。次いで、第 2の実施の形態において（2 ) の特徴を説明する。

[第 1の実施の形態]

第 1図は、本発明の第 1の実施の形態に係る磁気メモリデバイスの全体の構成を示した図である。この磁気メモリデバイスは、いわゆる半導体メモリチップとして具現化される M R AMであり、アドレスバッファ 1 0 1，データバッファ 1 0 2 , 制御ロジック部 1 0 3 , 記憶セル群 1 0 4， Y方向駆動回路部 1 0 6、および X方向駆動回路部 1 0 8を主要な構成要素としている。この場合に、磁気メモリデバイスは、シリコンチップ中央の広い領域に記憶セル群 1 04が配設され、周囲のわずかな領域に駆動回路部 1 0 6, 1 08等の回路部品や配線が実装されたものとなっている。

記憶セル群 104は、全体としてマトリクスを構成するよう、多数の記憶セル 1 2がワード線方向（X方向），ビット線方向（Y方向）に配列したものである。個々の記憶セル 1 2は、データを記憶する最小単位であり、「1」，「0」のビットデータが記憶されるようになっている。なお、ここでは、記憶セル群 1 04 における記憶セル 12の各列をワード列 Xn、各行をビット列 Ynと呼ぶ。

Υ方向駆動回路部 1 06は、 Υ方向アドレスデコーダ 1 06 Α, 読み出しのためのセンスアンプ 106 Β, 書き込みのための Υ方向カレントドライブ 1 0 6 C から構成され、各々が記憶セル群 1 04に対し、記憶セル 1 2のビット列 Yn (Y1 ， Y2 ， ···）ごとに接続されている。

X方向駆動回路部 1 08は、 X方向アドレスデコーダ 1 08 A, 読み出しのための定電流回路 108 B, 書き込みのための X方向カレントドライブ 1 08じから構成され、各々が記憶セル群 1 04に対し、記憶セル 1 2のワード列 Xn (X 1 , X2 , ···) ごとに接続されている。したがって、例えば、ある一つの記憶セル 1 2は、図示したように、 X方向アドレスデコーダ 1 08 A, Y方向アドレスデコーダ 1 06 Aから入力されるヮード方向およびビット方向のァドレス（Xn ， Yn ) によって一意に選択される。

ァドレスバッファ 1 0 1は、外部ァドレス入力端子 AO 〜A20 を備えると共に、アドレス線 1 05, 1 07を介して Y方向アドレスデコーダ 1 06 A, X方向ァドレスデコーダ 1 08 Aに接続されている。このァドレスバッファ 1 0 1は、外部アドレス入力端子 AO 〜A20 から記憶セル 1 2を選択するための選択信号を取り込み、内部バッファ増幅器においてアドレスデコーダ 1 06 A, 1 08 A で必要な電圧レベルまで増幅する機能を有している。また、増幅した選択信号を、記憶セル 1 2のワード列方向（X方向），ビット列方向（Y方向）の 2つの選択信。号に分け、アドレスデコーダ 1 06 A, 1 08 Aのそれぞれに入力するようになっている。なお、磁気メモリデバイスが記憶セル群 1 04を複数有している場合、ァドレスバッファ 1 01には、複数の記憶セル群 1 04から 1つの記憶セル群 1 04を選択するためのァドレス信号もまた入力されるようになっている。データバッファ 1 02は、外部とディジタルデータ信号のやり取りを行うための外部データ端子 DO ~D7 を備えると共に、制御ロジック部 103と制御信号線 1 1 3により接続されている。データバッファ 1 02は、入力バッファ 1 02 Aおよび出力バッファ 1 02 Bからなり、それぞれ、制御ロジック部 1 0 3からの制御信号によって動作するようになっている。入力バッファ 1 02は、書き込み用データバス 1 1 0, 1 1 1を介してそれぞれ Y方向カレントドライブ 1 06 C, X方向カレントドライブ 1 08 Cに接続されており、メモリ書き込み時に外部データ端子 DO 〜D7 からデータ信号を取り込み、このデータ信号を内部バッファ増幅器で必要とされる電圧レベルまで増幅し、カレントドライブ 1 06 C, 1 0 8 Cそれぞれに出力する機能を有している。出力バッファ 1 02 Bは、読み出し用デ一タバス 1 12を介してセンスアンプ 1 06 Bに接続されており、内部バッファ増幅器を用いることにより、メモリ読み出し時にセンスアンプ 1 06 B より入力される読み出しデータ信号を、低インピーダンスで外部データ端子 DO 〜D7 に出力する機能を有している。

制御ロジック部 1 03は、入力端子 C S, 入力端子 WEを備え、データバッファ 1 02に制御信号線 1 1 3で接続されている。制御ロジック部 1 0 3は、記憶セル群 1 04に対する動作制御を行うものであり、入力端子 C Sからは、磁気メモリデバイスの書き込み読み出し動作をァクティブにするか否かの信号（チップセレクト； C S) が入力される。また、入力端子 WEからは、書き込みノ読み出しを切り替えるための書き込み許可信号（ライトイネ一ブル； WE) が入力される。この制御ロジック部 1 03は、入力端子 C S，入力端子 WEより取り込んだ信号電圧を、内部バッファ増幅器により駆動回路部 1 06, 108にて必要な電圧レベルまで増幅する機能を有している。

〔読み出し回路の構成〕 .

次に、この磁気メモリデバイスの読み出し回路の構成について説明する。

第 2図は、記憶セル群とその読み出し回路からなる回路系の構成図である。この読み出し回路系は、記憶セル 1 2が 1対の磁気抵抗効果素子 12 A, 1 2 Bからなる差動増幅型である。ここでは、各記憶セル 1 2の情報読み出しを、磁気抵抗効果素子 12A, 12 Bそれぞれに流すセンシング電流（センス用ビットデコード線 2 1A、 2 1 Bから磁気抵抗効果素子 1 2 A, 1 2 Bそれぞれに流入し、共通のセンス用ヮードデコード線 3 1に流出する電流）の差分値を出力として行うようになっている。

同図において、記憶セル群 1 04のビット列 Yn ごとの記憶セル 1 2と、センスアンプ 1 06 Βを含む読み出し回路の一部とが、読み出し回路の繰り返し単位であるビット方向単位読出回路 80 (…， 80η , 8 Οη+1 , ···) を構成しており、ビット列方向に並列に配置されている。ビット方向単位読出回路 8 0 (：…， 80η , 8 Οη+1 , ··') の各々は、 Υ方向アドレスデコーダ 1 06 Αにビットデコード線 20 (···， 20η , 2 Οη+1 , ···) を介して接続され、出力バッファ 1 02 Βに読み出し用デ一タバス 1 12を介して接続されている。なお、同図にはスペースが足りず、ビット方向単位読出回路 80の全体を描くことができないため、 2列で代表させて描いている。記憶セル群 1 04についても同様で、ビット列 Yn ， Yn+1の 2列で代表させている。

各記憶セル 1 2の磁気抵抗効果素子 1 2 A, 1 2 Bは、 GMRないし TMRを利用した磁気抵抗効果素子である。ここでは、一具体例として磁気抵抗効果素子 12 A, 1 2 Βが TMR素子である場合について説明するが、その詳細な構成については後述する。

記憶セル群 1 04には、 X方向に配列されるセンス用ヮードデコ一ド線 3 1 (以後、センスワード線と略称）と、 Υ方向に配列される 1対のセンス用ビットデコード線 2 1 Α, 2 1 Β (以後、センスビット線と略称）とによりマトリクス状の配線がなされている。個々の記憶セル 1 2は、これらの交差位置に配設され、共通のセンスビット線 2 1A, 2 1 Βに並列接続されている記憶セル 1 2がビット列 Yn を構成し、共通のセンスワード線 3 1にカスケード状に接続されている記憶セル 1 2がワード列 Xn を構成している。

1つの記憶セル 1 2では、 1対の磁気抵抗効果素子 1 2 A, 磁気抵抗効果素子 12 Bそれぞれの一端がセンスビット線 2 1 A, 2 1 Bに接続され、またそれぞれの他端は、 1対の逆流防止用ダイオード 1 3 A， 1 3 Bのそれぞれを介して共通のセンスワード線 3 1に接続される。ここで、個々の磁気抵抗効果素子 1 2 A， 12 Bに対するセンシング電流の電流経路は、各素子からの導線とセンスビット線 2 1 A， 2 1 Bとの結節点から、各素子からの導線とセンスヮード線 3 1との結節点までの間の経路とする。なお、ここでは、センスビット線 2 1 A, 2 1 B が本発明の「読出線対」に対応している。

(ビット列方向の接続）

センスビット線 2 1 A， 2 1 Bは、記憶セル 1 2のビット列 Yn (Yl , Υ2 , ···) ごとに、対をなして配設されている。これらのセンスビット線 21 Α, 2 1 Βは、記憶セル群 1 04を貫くように Υ方向に延在し、一端が電源 Vcc に接続されている。センスビット線 2 1 A, 2 1 Bの一端側（電源 Vcc 側）には、それぞれ、電流電圧変換用抵抗器 23 A， 23 B、およびトランジスタ 22 A, 2 2 Bのコレクタ一ェミッタ間が直列に接続されている。さらに、ビット列 Yn を構成する複数の記憶セル 1 2は、それぞれセンスビット線 2 1 Aとセンスビット線 21 Bの双方に接続されている。具体的には、記憶セル 1 2における磁気抵抗効果素子 1 2 Aの一端がセンスビット線 2 1 Aに接続され、磁気抵抗効果素子 1 2 Bの一端がセンスビット線 2 1 Bに接続されている。

さらに、トランジスタ 22 A, 22 Bのべ一ス側には、ビットデコード線 2 0 が接続されている。ビットデコード線 2 0は、 Y方向アドレスデコーダ 1 06 A に接続されており、 Y方向アドレスデコーダ 1 06 Aより、書き込み/読み出しの対象となる記憶セル 1 2が属するビット列 Yn に対して選択的に出力される選択信号が入力されるようになっている。すなわち、ビットデコード線 20 (… 20η , 2 Οη+1 , ···) は、記憶セル 1 2の各ビット列 Yn に対応して設けられており、 Y方向ァドレスデコーダ 1 06 Aからの選択信号を動作対象であるビット列 Yn に送出する機能を有している。トランジスタ 22A, 22 Bは、一対の第 2の半導体スィッチとして、ビットデコード線 20から入力される選択信号の値（ビットデコード値）に応じて開閉する機能を備えている。

なお、ビットデコード線 20とセンスビット線 2 1 A, 2 1 Bは、このように同デコード機能を有しているが、両者は動作上、明確に区別される。すなわち、ビットデコード線 20は Y方向アドレスデコーダ 1 0 6 Aより選択セルを伝える信号線であり、その値は "H i g h" , "L ow" の 2値のデジタル信号であるのに対し、センスビット線 2 1 A， 2 1 Bは磁気抵抗効果素子 12 A, 1 2 Bに流れ込む微弱電流の検出を目的とするアナログ信号線である。なお、ワードデコ一ド線 30とセンスヮード線 3 1についてもこれと同じことが言える。

また、センスビット線 2 1 A, 2 1 Bに接続された電流電圧変換用抵抗器 2 3 A, 238の電源¥ とは反対側の端部における結節点からは、センスアンプ入力線 4 OA, 4 O B (以後、入力線 40A， 4 O B) が導出されている。電流電圧変換用抵抗器 2 3 A, 2 3 Bは、センスアンプ 1 06 Bのバイアス抵抗として機能する。すなわち、自身の電圧降下によって、電源 Vcc からセンスピッ卜線 23A, 23 Bを流れ下るセンシング電流を電圧に変換し、入力線 40 A, 4 0 Bよりセンスアンプ 1 06 Bに導くために設置される。また、電流電圧変換用抵抗器 23A， 23 Bは、電源 Vcc の供給電圧よりも一 Φ だけ低い中間電圧レベルを作り出す機能も兼ね備えている。ここでは、センシング電流が微弱なために、電流電圧変換用抵抗器 2 3 A, 23 Bで大きな電圧降下を得て、入力線 40 A, 40 Bに入力する電圧値をできるだけ大きくするには、電流電圧変換用抵抗器 23A, 2 3 Bの抵抗値を大きくする必要がある。よって、電流電圧変換用抵抗器 23A， 23 Bは、例えば 1 0 0 程度の高い抵抗値を有することが望ましく、少なくとも、磁気抵抗効果素子 1 2 A， 1 2 Bの抵抗値よりも大きい抵抗値を有することが望ましい。

(ヮード列方向の接続）

センスワード線 3 1の各々には、同じワード列 Xn (XI , X2 ， ···）に配列された記憶セル 1 2が接続されている。ただし、本実施の形態では、記憶セル 1 2とセンスヮード線 3 1との間に、整流素子としての逆流防止用ダイォード 1 3 A, 1 3 Bが配設されている。逆流防止用ダイオード 1 3 A, 1 3 Bの各々は、磁気抵抗効果素子 1 2A, 1 2 Bに対応し、それぞれ個別に接続されている。また、磁気抵抗効果素子 1 2 Aと逆流防止用ダイオード 1 3 A、および、磁気抵抗効果素子 12 Bと逆流防止用ダイオード 1 3 Bは、互いに絶縁された状態にある。逆流防止用ダイオード 1 3は、センスワード線 3 1から各磁気抵抗効果素子 1 2 A, 12 Bに電流が逆流することを防止するための一方向素子として設けられている。逆流防止用ダイオード 1 3としては、例えば、 p n接合ダイオード，ショットキ一ダイォ一ド、あるいはバイポーラ · ジャンクション · トランジスタ (B J T ： Bipolar Junction Transistor) のべ一ス—コレクタ間を短絡してダィオードとしたものや、 M〇S FETのゲート一ドレイン間を短絡してダイォードとしたものなどを用いることができる。

また、センスワード線 3 1の接地側には、トランジスタ 33のコレクターエミッタ間が接続され、このトランジスタ 3 3のベース側には、ワード列 Xn に対応してワードデコード線 30 (···， 30η , 3 Οη+1 ， ···）が配設されている。ヮードデコード線 3 0は、 X方向アドレスデコーダ 1 08 Αに接続されており、 X 方向ァドレスデコーダ 1 08 Aよりヮ一ド列 Xn を選択する選択信号が入力されると共に、選択信号をトランジスタ 3 3のベース側に送出する機能を有している _c トランジスタ 3 3は、ベース入力される選択信号の値（ビットデコード値）に応じて開閉する第 1の半導体スィッチとして機能し、センスワード線 3 1の導通ノ遮断を制御するようになっている。このトランジスタ 33には、例えば、 B J Tまたは M〇S FETを用いることができる。なお、トランジスタ 33のェミツ夕側には電流制限抵抗器 34が設けられている。

本実施の形態では、センスワード線 3 1の接地側に、さらに定電流回路 1 08 Bが配設されている。定電流回路 1 08 Bは、センスワード線 3 1を流れる電流を一定とする機能を有しており、定電圧発生用のダイオード 32，トランジスタ 3 3および電流制限抵抗器 34から構成されている。よって、トランジスタ 33 は、ワードデコード用半導体スィッチとしての機能に加え、コレクタ一ェミッタ間に一定の電流を流す機能を備えたものとなっており、そのベース側はダイォード 32のアノードにも接続されている。ダイオード 32は、この場合、 2個のダィォードが直列に接続したものである。

(センスアンプの回路構成）

センスアンプ 1 0 6 Bは、ビット方向単位読出回路 80にっき 1つ設けられ、各ビット方向単位読出回路 80において 1対のセンスビット線 2 1 A, 2 1 Bの間 p電位差を取り込み、この電位差を増幅する機能を有する。各ビット方向単位読出回路 80のセンスアンプ 1 06 Bは、それぞれ入力線 4 OA, 40 Bにより対応するセンスビット線 2 1 A， 2 1 Bに接続されると共に、すべては共通のセンスアンプ出力線 5 1 A, 5 I B (以後、出力線 5 1 A， 5 I B) に接続され、最後には読み出し用データバス 1 1 2により出力バッファ 1 02 Bに接続されている。

センスアンプ 106 Bそれ自体は、いわゆる差動増幅器として構成され、トランジス夕 41 A, 41 Bからなる増幅段と、電圧出力を取り出すためのバイアス抵抗であるバイアス抵抗器 42 A, 42 Bと、電圧降下用のダイオード 43, 電流制御機能および選択スィッチ機能を有するトランジスタ 44，電圧降下用の抵抗器 45とを備えている。

第 3図は、読み出し回路全体からセンスアンプ 1 06 Bの部分を抽出して示したものである。このように、各ビット方向単位読出回路 80に設けられたセンスアンプ 1 06 Bは、出力線 5 1 A, 5 1 Bに対しカスケード接続されている。また、バイアス抵抗器 42 A, 42 Bは、カスケ一ド接続されるすべてのセンスァンプ 1 0 6 Bに共有されている。なお、出力線 5 1 Α,. 5 1 Βは、その出力最終段において読み出し用デ一夕バス 1 1 2に替わられ、出力バッファ 1 02 Βに接続されている。

トランジスタ 41 A, 41 Βは、ベース側に入力線 40 A, 40 Βが接続され、コレクタ側に出力線 5 1 Α, 5 1 Βを介してバイアス抵抗器 42 Α, 42 Βが接続されている。また、トランジスタ 41 Α, 41 Bのェミッタ側には、トランジスタ 44のコレクタ側が共通接続されている。トランジスタ 44は、電流制限機能と、ビットデコード線 20からのビットデコード値に応じて開閉する半導体スイッチとしての機能とを併せ持ち、ベース側にダイオード 43を介してビットデコード線 20が接続され、エミッ夕側が抵抗器 45を介して接地されている。ダィオード 43は、そのバンドギャップリファレンスを利用してビットデコード線 2 0の電圧レベルから— φ だけ落とした中間電圧レベルを作り出し、この電圧値をトランジスタ 44のベース側入力電圧とするために用いられている。

ここで、出力線 5 1Α， 5 1 Βより取り出される出力信号値がばらつかないため,には、バイアス抵抗器 42 Α, 42 Βに抵抗値が精度良く揃ったものを用いることが望ましい。トランジスタ 41 A, 41 Βも、互いの特性が良く揃っていることが重要である。また、ダイオード 43, トランジスタ 44および抵抗器 45 の各特性は、センスアンプ 1 0 6 B間で互いに等しくする必要がある。トランジス夕 44には定電圧であるビットデコード値がベース入力されるので、トランジス夕 44のコレクターエミッタ間を介して抵抗器 45に流れ込む電流は一定値に制限される。そのため、トランジスタ 41 A， 41 Bを流れる電流の和は一定となり、差動出力が直接規格化される。そこで、センスアンプ 1 06 Bごとの電流規格値を揃え、出力信号値のばらつきを抑制するために、上記の各特性を等しくすることが望ましい。

次に、第 4図〜第 6図を参照し、本実施の形態における磁気メモリデバイスの回路配置パターンについて説明する。

第 4図は、記憶セル群の Y方向駆動回路部の周辺の実装の様子を表し、第 5図は、 Y方向駆動回路部の実際の回路配置を表している。 Y方向駆動回路部 1 06 は、記憶セル群 1 04の一辺に形成され、その上部には、ボンディングパッド 1 2 1が設けられている。この Y方向駆動回路部 1 06では、以上にみてきたように、 Y方向アドレスデコーダ 1 06 A，センスアンプ 1 06 Bおよび Y方向カレントドライブ 1 06 Cのそれぞれが各ビット列 Yn (Yl , Υ2 ， ···）に対応する回路を 1構成単位として成り立つている。本実施の形態では、これら回路 1 0 6 Α~ 1 06 Cの 1構成単位を、対応するビット列 Yn (Yl ， Y2 , ···) ごとにまとめたものを単位駆動回路 DUn (DU1 , DU2 , ···) とすると共に、この単位駆動回路 DUn を、その幅が記憶セル 1 2の幅 Wに収まるように形成することで、対応するビット列 Yn の端部にちょうど配置されるようにしている。第 5図には、ひとつの単位駆動回路が示されている。 Y方向アドレスデコーダ 1 0 6Aの回路エリアは、電源ライン 1 22 (Vcc) と、中間電位の電源ライン 1 23 (Vm) ，グラウンドライン 1 24 (GND ) との間に形成される。中間電位の電源ライン 1 23は、バンドギャップ + 2 Φ に対応した電圧を電流制限用トランジス夕や、 X方向では定電流回路 1 08 Bなどに供給する電圧源である。また、この回路エリア内をアドレス線 1 0 5が横断するように延在しており、これに备単位駆動回路 DUn のアドレスデコーダ 1 06 Aが接続するようになっている。

センスアンプ 1 06 Bの回路エリアは、電源ライン 1 25と、中間電位の電源ライン 1 23，グラウンドライン 1 24との間に形成される。このエリア内には、出力線 5 1 A, 5 1 Bが横断するように延在しており、これに各単位駆動回路 D Un のセンスアンプ 1 06 Bがカスケ一ド接続されるように配線がなされている _c Y方向カレントドライブ 1 06 Cの回路エリアは、電源ライン 125と、中間電位の電源ライン 1 26, グラウンドライン 1 2 7との間に形成されている。

第 6図は、単位駆動回路のうち、さらにセンスアンプのみの回路パターン配置を具体的に示している。先に第 2図において説明したように、センスアンプ 1 0 6 Bは、各ビット列 Yn (Yl , Υ2 ， ···）にそれぞれ対応付けられているだけでなく、センスビット線 2 1 Α, 2 1 Βの電源 Vcc 側に接続されている。そこで、ここでは、センスアンプ 1 06 Bの回路エリアに、トランジスタ 22A, 2 2 B, 電流電圧変換用抵抗器 23 A, 2 3 Bを、センスアンプ 1 06 Bと共に集積配置するようにしている。

この回路パターン配置図と第 2図，第 3図の回路図とを対照すると、センスァンプ 1 0 6 Bにおける 1対のトランジスタ 41 A, 41 Bの内側にトランジスタ 2 2 A, 22 B, 電流電圧変換用抵抗器 2 3 A， 23 Bがちょうど対をなして配置されていることがわかる。ここで、ビアパッド 1 28A， 1 28 Bは、それぞれセンスビット線 2 1 A, 2 1 Bへ接続される。また、第 6図には示されていないが、ビットデコード線 20は、グラウンドライン 1 24を通り過ぎて Y方向ァドレスデコーダ 1 06 Aに接続されている。なお、こうした理解を助けるため、第 6図では、意図的に電源ライン 1 25を上にグラウンドライン 124を下にして、第 5図ではなく第 2図，第 3図と対応するようにしている。

ところで、トランジスタ 22A, 22 Bの対と、電流電圧変換用抵抗器 2 3 A, 2 3 Bの対、およびセンスアンプ 1 06 Bはすぺて差動対であり、対をなす相手と特性が揃っていることが動作上重要である。よって、予め特性を揃えることは勿論であるが、それでも各回路素子の設置場所の温度条件が異なる場合などに、出力特性が異なってくることがある。これに対し、本実施の形態では、上記対をなす回路素子を近接して配置しているので、共に同じ温度変化を受けるために互いの特性は同様に変化し、差がほとんど生じない。これにより、温度変化によつて生じる出力値の変化を低減させることができる。 (記憶セルの構成）

次に、本実施の形態において用いる磁気抵抗効果素子 1 2 A , 1 2 B、および記憶セル 1 2の構成について説明する。

第 7図は、記憶セルの構成を示す断面図である。このように、記憶セル 1 2は、基板 1 0の上に左右 1対の磁気抵抗効果素子 1 2 A , 1 2 Bが搭載されてなる。これら磁気抵抗効果素子 1 2 A , 1 2 Bは、共に、第 1の磁性層 1，非磁性層 2 , 第 2の磁性層 3が積層した積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に書込用ビット線 6 a，書込用ヮード線 6 b (第 1，第 2の書込線）によって貫かれるように構成された環状磁性層 5 とを含んで構成されている。第 2の磁性層 3と環状磁性層 5は、非磁性導電層 4 を介して接合され、電気的に接続されている。

また、磁気抵抗効果素子 1 2 A , 1 2 Bそれぞれには、積層体の上面（環状磁性層 5とは反対側の面）に読出センシング用導線 1 1が設けられ、基板 1 0に向かって、積層体に対しては積層面に垂直に電流を流すことができるように構成されている。

第 1の磁性層 1は、磁化方向の固定された強磁性層であり、第 2の磁性層 3は、外部磁界によって磁化方向が変化する強磁性層（感磁層）である。これらは、数 n m (数 1 0 A) と非常に薄い非磁性層 2を挟んで積層されている。この積層体において、第 1の磁性層 1と第 2の磁性層 3との間に、積層面に垂直方向の電圧を印加すると、例えば第 2の磁性層 3の電子が非磁性層 2を突き抜けて第 1の磁性層 1に移動してトンネル電流が流れる。すなわち、ここでの非磁性層 2は、トンネルバリア層である。このトンネル電流は、非磁性層 2との界面部分における第 1の磁性層 1のスピンと第 2の磁性層 3のスピンとの相対的な角度によって変化する。すなわち、第 1の磁性層 1のスピンと第 2の磁性層 3のスピンとが互いに平行な場合に磁気抵抗効果素子 1 2 A ( 1 2 B ) の抵抗値は最小、反平行のときに最大となる。

第 2の磁性層 3は、書込用ビット線 6 a , 書込用ワード線 6 bによる誘導磁界によって磁化が変化するようになっている。ここで、第 2の磁性層 3の磁化は、誘導磁界によって反転し、これにより第 1の磁性層 1の磁化との相対角度が反転するようになつている。また、書き込み対象の記憶セル 1 2の選択は、いわゆるマトリクス駆動法によって行うため、書込用ビット線 6 a , 書込用ワード線 6 b のいずれか一方だけではなく、これらの双方に対し電流が同方向に流れるときにのみ磁化反転が可能であるように、第 2の磁性層 3の磁気特性や寸法などが設定される。これが T M R素子としての磁気抵抗効果素子 1 2 A ( 1 2 B ) の基本構造である。

ここでは、環状磁性層 5は、第 7図において紙面に垂直方向の軸をもつ筒型の形状を有し、書込用ビット線 6 a，書込用ワード線 6 bの互いに平行となった部分を内包している。すなわち、この環状磁性層 5の軸方向は、書込用ビット線 6 a , 書込用ワード線 6 bの延在方向であり、軸方向を横切る断面方向において閉じた環状となっている。また、環状磁性層 5は、高透磁率磁性材料から構成され、内包する書込用ビット線 6 a，書込用ヮード線 6 bの電流によって生じる磁束を層内部に閉じ込めることにより、第 2の磁性層 3の磁化方向を効率よく変化させる機能を有する。この環状磁性層 5は、図示したように断面が閉ループとなっており、発生した誘導磁界が、断面と平行な面に沿って層内を還流するようになつている。これにより、環状磁性層 5は、外部に漏洩磁束を生じさせない電磁遮蔽効果を有している。また、ここでは、第 2の磁性層 3に一面で接するように構成されているために、磁界を第 2の磁性層 3に伝えやすく、高い磁束密度でもって近接する第 2の磁性層 3の磁化方向を一層効率よく変えることができるようになつている。

また、第 8図は、書込用ビット線 6 a，書込用ワード線 6 bの配線構造を示したものである。このように、本実施の形態の磁気メモリデバイスは、複数の書込用ビット線 6 aと、この書込用ビット線 6 aとそれぞれ交差するように延びる複数の書込用ヮード線 6 bとを備えている。これらは交差するように延びているが、その交差領域では部分的に平行となって延在しており、この平行部分に磁気抵抗効果素子 1 2 A , 1 2 Bが形成されている。なお、ここでいう平行とは、製造上の„誤差範囲 ± 1 0 ° を含んでいる。ここでは、平行となった書込用ビット線 6 a , 書込用ワード線 6 bの合成磁界を用いて第 2の磁性層 3の磁化を反転させるが、この誘導磁界の大きさは、各配線が交差するときの合成磁界よりも大きい。よつて、書き込み動作を効率よく行うことができる。

なお、磁気抵抗効果素子 1 2A ( 12 B) の各々には、読出センシング用導線 1 1から積層体に流れ込み、環状磁性層 5から基板 1 0へと通り抜けるように電流が流れる。よって、トンネル電流を流す非磁性層 2を除いた積層体の各層、および非磁性導電層 4, 環状磁性層 5には、すべて導電性を有する材料が用いられる。第 1の磁性層 1、第 2の磁性層 3には、例えば、コバルト鉄合金（C o F e ) が用いられ、その他単体のコバルト（C o) 、コバルト白金合金（C o P t ) 、ニッケル鉄コバルト合金（N i F e C o) などを用いることができる。また、第 1の磁性層 1と第 2の磁性層 3は、磁化方向が互いに平行または反平行となる状態で安定化するため、互いの磁化容易軸を平行とすることが望ましい。非磁性層 2は、トンネル抵抗等を基にその厚みが決められる。一般に、 TMR 素子を用いた磁気メモリ素子では、トランジスタなどの半導体デバイスとのマツチングを図るため、トンネル抵抗は数 1 0 · ( xm) ²程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗は、 1 01ίΩ · ( zm) ²以下、さらに好ましくは l k Q - ( m) ²以下とすることが好ましい。そうしたトンネル抵抗値を実現するためには、非磁性層（トンネルバリア層） 2の厚みは 2 nm以下、さらに好ましくは 1. 5 nm以下とすることが望ましい。ただし、非磁性層 2の厚みをあまり薄くすると、トンネル抵抗を低減することができる一方で、第 1の磁性層 1および第 2の磁性層 3との接合界面の凹凸に起因するリーク電流が生じ、 M R比が低下してしまうおそれがある。これを防止するため、非磁性層 2の厚みは、リーク電流が流れない程度の厚みを有する必要があり、具体的には 0. 3 nm以上の厚みであることが望ましい。

非磁性導電層 4は、第 2の磁性層 3と環状磁性層 5とを反強磁性結合させるように機能するものであり、例えば、ルテニウム（Ru) , 銅（Cu) などが用いられる。環状磁性層 5には、鉄（F e) 、ニッケル鉄合金（N i F e) 、 C o, C.o F e, N i F e C o等を用いることができる。また、書込用ビット線 6 a, 書込用ワード線 6 bによる磁界を環状磁性層 5に集中させるために、環状磁性層 5の透磁率はできるだけ大きいほうが好ましく、具体的には 2000以上、より好ましくは 6000以上である。

書込用ビット線 6 aおよび書込用ワード線 6 bは、いずれも、チタン（T i) ，窒化チタン（T i N) , アルミニウム（A 1 ) が順に積層された構造を有し、絶縁膜によって、互いに電気的に絶縁されている。書込用ビット線 6 aおよび書込ワード線 6 bは、例えば、アルミニウム（A 1 ) 、銅（Cu) およびタンダステン（W) のうちの少なくとも 1種からなるようにしてもよい。

磁気抵抗効果素子 1 2A, 1 2 Bが形成される基板 1 0の上には、ェピタキシャル層 9が形成され、さらにその上に導電層 8および絶縁層 7が形成されている導電層 8は、絶縁層 7を介して互いに絶縁された導電層 8 A， 8 Bからなる。磁気抵抗効果素子 1 2 A， 1 2 Bは、導電層 8および絶縁層 7の上面に形成されるが、それぞれ、その形成領域の少なくとも一部が導電層 8 A， 8 Bの形成領域と重なるように位置決めされる。よって、磁気抵抗効果素子 1 2 Aと磁気抵抗効果素子 1 2 Bとは、分離絶縁されている導電層 8 A, 8 Bにそれぞれ個別に接合され、互いに電気的に絶縁されている。すなわち、ここでは、磁気抵抗効果素子 1 2 Aと磁気抵抗効果素子 1 2 Bが、電気的に非導通であるように配線がなされている。

また、ここでは、基板 1 0を n型シリコンウェハとする。一般に、 n型シリコンウェハには P (燐）の不純物拡散が施されており、基板 1 0としては、 P (燐）の高濃度拡散により n"型となっているものを用いる。これに対し、ェピタキシャル層 9は、 P (燐）が低濃度拡散されて n—型となるようにする。また、導電層 8には金属を用いる。このとき、 n—型半導体であるェピタキシャル層 9 と、金属の導電層 8とを接触させると、バンドギャップが生じてショットキーダィオードが形成される。これが、本実施の形態における逆流防止用ダイオード 1 3 A, 1 3 Bである。

逆流防止用ダイオード 1 3A， 1 3 Bをこのようにショットキ一ダイオードとして形成することには、ェピタキシャル層付きのシリコンゥェ八が入手しやすく低俩格であること、形成工程が簡易であること等の利点がある。しかし、ショットキ一ダイオードは、 PN接合ダイオードに比べてリーク電流が数 1 0 0倍以上も大きく、加えて温度上昇に伴うリーク電流の増加も大きい。この磁気メモリデバイスを MR AM半導体メモリチップとし、記憶セル 1 2ごとにショットキ一ダィオードを数 1 000個も並列に接続した場合、リーク電流がかなり増大してしまうために読み出し出力の S/N比を下げる原因となることが考えられる。ここでは、逆流防止用ダイオード 1 3として、コスト面、製造面で有利なショットキ一ダイオードを採用したが、リーク電流が無視できない場合などには、逆流防止用ダイォード 1 3を PN接合ダイォード，ベース · コレクタ間を短絡した B J T、あるいはゲート · ドレイン間を短絡した M〇 S FETで形成することも可能である。

第 9図は、記憶セルを回路図で表したものである。このように、 1対の磁気抵抗効果素子 1 2 Α， 12 Βは、第 1の磁性層 1および第 2の磁性層 3の'磁化の相対角度に応じて流れる電流の値が変化することから、可変抵抗とみなされる。すなわち、磁気抵抗効果素子 1 2 A ( 1 2 B) は、流すことのできるトンネル電流の電流密度が高い低抵抗の状態と、電流密度が小さい ¾抵抗の状態とをとる。なお、後の動作説明において詳述するが、本実施の形態においては、磁気抵抗効果素子 1 2A， 12 Bの一方を低抵抗、他方を高抵抗として情報の記憶を行う。これは、 2つの磁気抵抗効果素子 1 2 A, 1 2 Bからの出力を差動増幅して読み出すためにほかならない。よって、対をなす 2つの磁気抵抗効果素子 1 2 A, 1 2 Bは、抵抗値、磁気抵抗変化率、および第 2の磁性層 3の反転磁界の大きさが等しくなるように製造される必要がある。

〔記憶セルに対する書き込み動作〕

次に、この記憶セル 12における情報記憶方式と書き込み動作方法について説明する。

第 1 OA図および第 1 0 B図は、第 9図と同様に記憶セルを表したものであり、磁気抵抗効果素子 1 2 A, 1 2 Bそれぞれの第 1の磁性層 1，第 2の磁性層 3の磁化を表している。同図において、白色矢印は第 1の磁性層 1の磁化を表しており、磁気抵抗効果素子 12A, 12 B共に右方向に磁化が固定されている。一方、黒色矢印は第 2の磁性層 3の磁化を表し、磁気抵抗効果素子 1 2A, 1 2 Bでは互いに反平行となる向きに磁化されている。このように、記憶セル 1 2では、 1 対の磁気抵抗効果素子 1 2A, 1 2 Bの第 2の磁性層 3の磁化方向が互いに反平行となる状態で情報が記憶される。

このとき、 1対の磁気抵抗効果素子 1 2 A , 1 2 Bにおいては、それぞれの第 1の磁性層 1と第 2の磁性層 3の磁化方向の組み合わせは、必ず（平行，反平行）の第 1の状態か、（反平行，平行）の第 2の状態となる。よって、この 2つの状態に 2値情報「0」，「1」を対応させることで、 1つの記憶セル 1 2に 1 ビットの情報を記憶させる。なお、磁気抵抗効果素子 1 2 A ( 1 2 B ) においては、第 1の磁性層 1と第 2の磁性層 3の磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなす磁気抵抗効果素子 1 2 Aおよび磁気抵抗効果素子 1 2 Bは、必ず一方が低抵抗で、他方が高抵抗となって情報を記憶する。このように、対となる磁気抵抗効果素子 1 2 A， 1 2 Bにおいて第 2の磁性層 3の磁化方向を互いに反平行とするため、第 1 1図に示したように、磁気抵抗効果素子 1 2 A， 1 2 Bそれぞれの書込用ビット線 6 a，.書込用ワード線 6 bに対し、相対的に逆向きとなるように電流を流す（第 8図参照）。第 1 1図には、記憶セル 1 2に対し、第 1 0図に示した「1」ビットを書き込む場合の書き込み電流の向きが示されている。

これにより、磁気抵抗効果素子 1 2 A , 1 2 Bそれぞれの環状磁性層 5には、互いに逆向きに還流する磁界が誘導され、それぞれの第 2の磁性層 3との対向面における磁化（つまり誘導磁界の向き）は、互いに反平行となる。磁気抵抗効果素子 1 2 A , 1 2 Bそれぞれの第 2の磁性層 3の磁化は、この外部から与えられる磁界の向きに従って反平行となり、その磁化状態が、環状磁性層 5との反強磁性結合により固定される。なお、「0」ビットを書き込むには、磁気抵抗効果素子 1 2 A , 1 2 Bそれぞれに流す電流の向きを、図示の向きとは反対に切り替えるようにする。

このとき、誘導磁界は環状磁性層 5の内部に閉じ込められることから、第 2の磁性層の磁化反転に寄与する実効的な磁界強度は、従来に比して大きくなる。その結果、第 2の磁性層 3を必要十分な磁界強度で磁化反転させることができ、効率よい書き込み動作を行うことができる。換言すると、この書き込みにおいては、第 2の磁性層 3の磁化は、所定の方向に対し十分な大きさとなるように揃えられる。よって、この第 2の磁性層 3の磁化方向が外部擾乱磁界により乱されるおそれを低減させ、一旦書き込まれた情報が予期せず消されたり、書き換えられたりすることが防止できる。すなわち、情報を確実に書き込むことができる。

この磁気メモリデバイスでは、まず、アドレスバッファ 1 0 1が外部データ端子 AO -A20 の信号電圧を取り込んで内部バッファで増幅し、アドレス線 1 0

5, 1 0 7を通じて Y方向、 X方向のアドレスデコーダ 1 06 A, 1 0 8Aに伝達する。それと同時に、データバッファ 1 02が外部データ端子 DO 〜D7 の信号電圧を取り込んで内部バッファで増幅し、書き込み用データバス 1 1 0, 1 1

1を通じて Y方向、 X方向のカレントドライブ 1 0 6 C, 1 0 8 Cに伝達する

(第 1図）。

アドレスデコーダ 1 06 A， 1 0 8 Aは、選択信号により、これに対応するデコード値をもつ書込用ビット線 6 a, 書込用ワード線 6 bを選択する。また、書込用ビット線 6 a，書込用ワード線 6 bに流す電流のきは、カレントドライブ 1 0 6 C, 108 Cにより決定される。これにより、書込用ビット線 6 a, 書込用ワード線 6 bの双方に電流が流れる記憶セル 1 2がー意に選択され、そこに所定のビットデータが書き込まれる。例えば、第 8図では、書込用ビット線 6 a, 書込用ワード線 6 bの電流の向きが矢印で示され、記憶セル 1 2が選択されている様子が表されている。

〔読み出し動作〕

磁気メモリデバイスは、各記憶セル 1 2に書き込まれた情報を以下のようにして読み出す。

(基本動作）

第 1 2図は、記憶セルの基本構成を示している。まず、同図を参照して、読み出し動作の基本的な部分を説明する。各記憶セル 1 2は、磁気抵抗効果素子 1 2 A， 1 2 Bが図示のような磁化方向となって情報が記憶された状態となっている。このうち、情報を読み出す記憶セル 1 2は、そのアドレスに対応して、 Y方向はビットデコード線 ₂ o、 X方向はワードデコード線 ₃0に選択信号が入力されることで選択される。例えば、選択する記憶セル 1 2が、 Yn 列， Χη 行にある場合、 Yn 番目のビットデコード線 2 On と Xn+1 番目のワードデコード線 30 n+1 に信号が入力される。

YE 番目のビットデコード線 2 On における電圧レベルを" H i g h" とすると、卜ランジス夕 2 2 A, 2 2 Bが通電状態となり、記憶セル 1 2の Yn 番目の列方向プロック（ビット列 Yn ) にセンシング電流が流れる。センシング電流は、センスビット線 2 1 A, 2 1 Bを電源 Vcc 側からその反対側に向かって流れ下る。

一方、 Xn+1 番目のワードデコード線 3 0 n+1 における電圧レベルを" H i g h" とすると、トランジスタ 3 3が通電状態となり、記憶セル 1 2の Xn+1 番目の行方向ブロック（ワード列 Xn+1 ) に電流が流れることが許される。よって、センシング電流は、 Yn 番目のセンスビット線 2 1 A, 2 1 Bのから、それぞれ磁気抵抗効果素子 1 2 Aと逆流防止用ダイオード 1 3 A, 磁気抵抗効果素子 1 2 Bと逆流防止用ダイォード 1 3 Bを通り、共に Xn+1 番目のセンスヮード線 3 1 へと流れ込み、さらに、定電流回路 1 0 8 Bを構成するトランジスタ 3 3のコレクタ—ェミッタ間を通り、抵抗器 34から接地へと抜ける。このように、 Yn 列, Xn+1 行目の記憶セル 1 2は、 Yn 列， Xn+1 行目の磁気抵抗効果素子 1 2 A， 1 2 Bにセンシング電流を流すことにより選択される。

情報の読み出しは、記憶セル 1 2の磁気抵抗効果素子 1 2 A， 1 2 Bのそれぞれに流れる電流値の差分を検出することによって行われる。これらに流れる電流は、センスビット線 2 1 A, 2 1 Bを流れるセンシング電流にほぼ等しい。また、センスビット線 2 1 A (2 1 B) に対して直列に接続された電流電圧変換用抵抗器 2 3 A (2 3 B) には、センシング電流による電圧降下が起きる。その電圧降下 Va は、センシング電流の大きさを I sense 、電流電圧変換用抵抗器 2 3 A (2 3 B) の抵抗値を Ra とすれば、式 1で決定される。

(式 1)

Va (Volt) = I sense (A) XRa (Ω)

式 1より、電流電圧変換用抵抗器 2 3 Aと電流電圧変換用抵抗器 2 3 Bの値が良.く揃っていれば、センシング電流 I sense を電圧降下 Va によって電圧に変換して検出されることがわかる。そこで、ここでは読み出し出力信号として、電流電圧変換用抵抗器 2 3 Aと電流電圧変換用抵抗器 2 3 Bの電圧降下をそれぞれ入力線 4 OA, 4 O Bから取り出し、その差分を検出するようにしている。このように、 2つの磁気抵抗効果素子 1 2 A, 1 2 Bを用い、それぞれの出力値の差分を取り出すことで、記憶セル 1 2としては、雑音が除去された大きな出力値が得られる。

(定電流回路 1 08 Bの作用）

以上の読み出し動作において、選択された記憶セル 1 2に流れるセンシング電流の大きさは、センスワード線 3 1の接地側に設けられた電流制限抵抗器 34により調整される。電流制限抵抗器 34は、これ単独で電流量を制限する効果があるが、ここではさらに、電流制限抵抗器 34とトランジスタ 3 3, ダイオード 3 2を組み合わせて構成された定電流回路 1 08 Bが、電流量を一定範囲内に収めるように動作する。

ヮ一ドデコード線 30の電圧レベルが "H i g h" であれば、 2個直列に接続されているダイオード 32は、ダイォ一ドのバンドギャップリファレンスにより、接地から + 2 Φ だけ高い中間電圧レベルを固定的に作り出す。よって、トランジス夕 34のベース端子には、中間電圧レベルが印加され、トランジスタ 34は通電状態となる。このとき、センスワード線 3 1から流入するセンシング電流の大きさ I sense は、電流制限抵抗器 34の抵抗値を Rc とすれば、式 2で求まる。ぱ 2)

I sense (A) = (2 φ '— " ) (Volt) /Rc (Ω)

2 ' は 2個の直列になったダイオード 32の順方向電圧、 φ" はトランジス夕 33のベース一エミッタ間の順方向電圧である。これらは半導体素子固有の値であるから、式 2は、抵抗値 Rc が決まればセンシング電流 I sense は一定値をとること、抵抗値 Rc をパラメ一夕としてセンシング電流 I sense は一意に決められることを示している。

すなわち、この定電流回路 1 08 Bのおかげで、センスワード線 3 1において微弱なセンシング電流 I sense が一定の範囲内の値で安定して流れる。なお、式 2 センシング電流 I sense は、センスワード線 3 1に流れる電流であり、センスビット線 2 1 Aおよびセンスビット線 2 1 B、もしくは磁気抵抗効果素子 12 Aおよび磁気抵抗効果素子 1 2 Bの双方を流れる電流の総和のことである。一例として、電流制限抵抗器 34を 5 0 k Ω とし、ダイオード 3 2, トランジス夕 33にシリコンダイオードおよびシリコントランジスタを使用した場合、定電流回路 1 08 Βによるセンシング電流 I sense は、ほぼ 1 5 Aになる。この場合、製造上の原因により、対をなす磁気抵抗効果素子 1 2 A, 1 2 Bそれぞれが駆動動作上取り得る抵抗値の範囲が異なっていたとしても、両者を流れる電流の総和は、常にほぼ 1 5 /X Aに等しくなる。なお、製造上の原因による磁気抵抗効果素子 1 2A ( 1 2 B) の抵抗値のばらつきとは、非磁性層 2が、数 nm (数 1 0A) という数原子単位の厚みしか持たないために、厚みと原子配列のわずかな乱れで抵抗値が変わることを意味している。それゆえ、非磁性層 2を均一な厚みで成膜することには細心の注意が払われるが、現実には磁気抵抗効果素子 1 2 A ( 1 2 B) の抵抗値において 1 5〜50 %程度、製造設備等の条件が悪いときにはそれ以上のばらつきが生じてしまう。

磁気抵抗効果素子 1 2A, 1 2 Bの抵抗値のばらつきには、要因ごとに 2つの場合が考えられる。 ① 1つ目は、記憶セル 1 2同士の間で、非磁性層 2の厚みのばらつき等により、磁気抵抗効果素子 1 2A, 1 2 Bの低抵抗時および高抵抗時の抵抗値が異なる場合である。総じて非磁性層 2の厚みが増せば、 1対の磁気抵抗効果素子 12A, 1 2 Bの抵抗は低抵抗時、高抵抗時とも大きな値をとるようになる。 ② 2つ目は、各記憶セル 1 2で対をなしている磁気抵抗効果素子 1 2A, 1 2 Bの間で、接合界面の凹凸や非磁性層 2の厚みの違い、その他の原因により、大きなトンネル電流が流れるときの抵抗値と小さなトンネル電流しか流れないときの抵抗値との比率、すなわち M R比がばらつく場合である。

ここで、 ①記憶セル 1 2の間で、磁気抵抗効果素子 1 2A， 1 2 Bの抵抗値がばらついていたとする。センスビット線 2 1 A， 2 1 Bを流れる各電流値は、それぞれ 1対の磁気抵抗効果素子 12A, 1 2 Bの抵抗値に応じた値ではあるものの、その総和は常に一定値をとるように制御されている。言い換えると、センスビット線 2 1 A, 2 1 Bを流れる各電流値は、ある規格化された電流量を抵抗比にじて分配したものである。そのため、抵抗値のばらつき度合いに比べて、各電流値のぶれは少なくなる。殊に、記憶セル 1 2の間における抵抗のばらつきが各々の MR比を変えないような場合には、 1対の磁気抵抗効果素子 1 2 A, 1 2 Bの抵抗比が等しいことから、記憶セル 1 2ごとの抵抗値の大小には関係なく (かなり大きく異なっていたとしても）、センスビット線 2 1 A, 2 1 Bの各電流値はほぼ等しくなる。こうして、センスビット線 2 1 A， 2 I Bの電流値の差は、常に一定の範囲内に収められる。そのため、電流電圧変換用抵抗器 23 A, 23 Bの電圧降下の差も一定の範囲内に収められ、安定した差動出力を得ることが可能となり、読み出し信号の SZN比を向上させることができる。

一方、上記の説明からもわかるように、 ②磁気抵抗効果素子 1 2 A対磁気抵抗効果素子 1 2 Bの MR比のばらつき、特に MR比の低下は、差動出力を得る場合には致命的であり、出力信号の S/N比を極端に落としてしまう。しかし、ここでは、定電流回路 1 08 Bを設けているため、センスビット線 2 1 A， 2 I Bの各々における電流のぶれは、総電流値に応じて押さえ込まれる。これにより、電流電圧変換用抵抗器 23 A， 23 Bの電圧降下の変動はばも一定に抑えられ、センスアンプ 1 06 Bの入力におけるオフセット電圧のらつきを軽減することが可能である。よって、この場合にも、読み出しの出力信号の SZN比を改善することができる。

(逆流防止用ダイォードの作用）

また、以上の読み出し動作において、各磁気抵抗効果素子 1 2 A, 1 2 Bのセンスワード線 3 1の側の電流経路上に設けられている逆流防止用ダイオード 1 3 A, 1 3 Bは、電流がセンスワード線 3 1から磁気抵抗効果素子 1 2 A， 1 2 B へと逆流することを防止している。

ここでは、ビット列 Yn ，ワード列 Χη の各磁気抵抗効果素子 1 2 Α， 1 2 Β が、共通のセンスビット線 2 1 A, 2 1 Β、共通のセンスワード線 3 1に接続されているため、センシング電流の一部は正規の経路を外れ、読み出し対象ではない磁気抵抗効果素子 12 A, 1 2 Βを介して別の経路に流出してしまい、そのまま接地へ流れ落ちたり、再び正規の経路上に回り込んだりするおそれがある。それでもこうした配線構造をとるのは、記憶セル 12の選択スィッチをビット方向, ヮ一ド方向とも列ごとに単一のスィツチで共用させ、配線を簡素化するためでもあるが、ここでは、列ごとに定電流回路 1 08 Βを共用させるためである。 ' こうした正規の経路から外れて回路内を流れる電流成分、特に回り込み成分は、磁気抵抗効果素子 12A (1 2 B) を逆流する経路上に発生する。しかしながら、ここでは、一方向素子である逆流防止用ダイオード 1 3 A， 1 3 Bにより、その経路が遮断される。

第 1 3図は、本実施の形態に対する比較例として、逆流防止用ダイオード 1 3 A, 1 3 Bが磁気抵抗効果素子 1 2 A， 1 2 Bの電流経路上にない場合の漏れ電流の経路（i) と、回り込みの経路（ii) , (iii) とを示したものである。同図においては、ピット列 Yn , ワード列 Χη+1 の記憶セル 1 2が、いままさに情報が読み出されるセルである。すなわち、実線で示したのが正規の電流経路である。これに対し、センシング電流の一部は、例えば経路（i) のように、センスヮ —ド線 3 1からワード列方向に隣接する磁気抵抗効果素子 1 2A, 1 2 Bに逆流し、さらにセンスビット線 2 On+1 へ流れる。なお、同様の漏れは、同じセンスワード線 3 1に共通に接続されている多数の磁気抵抗効果素子 1 2 A， 1 2 B (図示せず）に対しても生じる。

また、例えば経路（ii) のように、記憶セル 1 2の低抵抗側の磁気抵抗効果素子 1 2A ( 1 2 B) を廻って回り込む経路が存在する。同図では、すべての記憶セル 1 2において磁気抵抗効果素子 1 2 Aの方を低抵抗側として経路を図示している。この場合、センスビット線 2 1 Aをさらに下り、ビット列方向に隣接し、低抵抗である磁気抵抗効果素子 1 2 Aを通り、センスワード線 3 1を介してさらにワード列方向に隣接する記憶セル 1 2の低抵抗側の磁気抵抗効果素子 1 2 Aに逆流する。その後、正規の経路とは異なるセンスビット線 2 1 Aを、選択されたセンスワード線 3 1に接続されている磁気抵抗効果素子 12 A (図ではビット列方向に隣接している）まで上がり、この低抵抗の磁気抵抗効果素子 1 2 Aに流入し、ついには選択されたセンスワード線 3 1に流れ込む。同様の回り込みは、同じセンスビット線 2 1 Aに接続された多数の磁気抵抗効果素子 1 2 A (図示せず）、それらの磁気抵抗効果素子 12 Aと接続されたセンスワード線 3 1を同じくする多数の磁気抵抗効果素子 1 2 A， 1 2 B (図示せず）に対しても生じる。磁気抵抗効果素子 12 Bが低抵抗である場合にも、また同様にして回り込みが発生する。

もう一つの回り込みの例としては、経路（iii) がある。この場合、同じセンスビット線 2 1 Aに接続されている磁気抵抗効果素子 12 A (低抵抗側）から磁気抵抗効果素子 12 B (高抵抗側）へと、磁気抵抗効果素子 1 2 Aまたは磁気抵抗効果素子 1 2 Bの一方を逆流することによって、ひとつの記憶セル 1 2を通過する。さらに、反対側のセンスビット線 2 1 Bを上がり、読み出し対象の記憶セル 1 2の磁気抵抗効果素子 1 2 Bから正規の経路へ回り込む。

こうした経路（i) 〜（iii) はすべて、本実施の形態のように、各磁気抵抗効果素子 1 2 A, 1 2 Bの電流経路上に逆流防止用ダイオード 1 3 A, 1 3 Bを設けることによって遮断することができる。このようにして、磁気抵抗効果素子 1 2A, 1 2 Bを介して電流が漏れたり、回り込んだりすることで生じるセンシング電流の変動すなわち信号に対する雑音を低減することができる。なお、各記憶セル 1 2の磁気抵抗効果素子 12A, 1 2 Bの電流経路を 1つのダイオードに接続させるようにした場合にも、経路（i) ， (ii) を遮断することが可能であり、電流の漏れや回り込みに一定の効果が期待される。ただし、経路（iii) を遮断するためには、本実施の形態のように記憶セル 1 2の中で磁気抵抗効果素子 1 2 A， 1 2 Bは非導通とされ、互いに独立して逆流防止が施される必要がある。 (逆流防止用ダイオードの変形例）

本実施の形態の逆流防止用ダイオード 1 3 A, 1 3 Bは、同じく整流作用を有する素子であるトランジスタに置き換えることが可能である。第 14図に、そのような変形例として、磁気抵抗効果素子 1 2 A, 1 2 Bとセンスワード線 3 1との間に逆流防止用トランジスタ 63 A， 6 3 Bを設けた場合を図示している。この逆流防止用トランジスタ 6 3 A, 6 3 Bは、ベース端子をビットデコード線 2 0またはワードデコード線 3 0に接続すると、センスビット線 21 A， 2 I Bもしくはセンスワード線 3 1に連動して導通させることができる。なお、そうした場合、トランジスタ 22 A， 22 Bはなくともよい。こうした逆流防止用トランジス夕 6 3 A, 6 3 Bも同様に一方向素子として機能する。

逆流防止用トランジスタ 6 3 A, 6 3 Bを用いることの利点は、導通時の電圧が, ダイオードの順方向電圧に比べてかなり低いことが挙げられる。トランジス夕の導通時のコレクタ—ェミッタ間電圧は非常に低い（およそ 0. 2V程度）が、ダイオードは順方向電圧としてバンドギャップ Φ (0. 65 V〜0. 7 5V) の電圧がかかる。本実施の形態の読み出し回路では、電流経路が電源 Vcc から接地に向けて直列に、電流電圧変換用抵抗器 2 3 A (23 B) 、トランジスタ 2

2 A (22 B) 、磁気抵抗効果素子 12 A ( 1 2 B) 、逆流防止用ダイォード 1

3 A ( 1 3 B) 、トランジスタ 33、電流制限抵抗器 34の 5段構成になっている。そのため、電圧配分を考慮する必要があるが、逆流防止用トランジスタ 63 A, 63 Bは、逆流防止用ダイオード 1 3 A， 1 3 Bに比べ、 0. 5V程度も低い電源電圧でも動作させることができる。また、この電圧の余剰分を振り分けるようにして、回路を 5段から数段上げ、さらに複雑な制御操作を行うことまでも可能となる。

また、逆流防止用ダイオード 1 3 A， 1 3 Bは、第 1 5図に示したように、逆流防止用 M〇 S F ET 7 3 A, 73 Bに置き換えることも可能である。この場合、導通時のドレイン—ソース間電圧は 0. I V程度とかなり低く、その作用効果は、逆流防止用トランジスタ 6 3 A, 6 3 Bとほぼ同様である。

なお、これらの整流素子は、第 1 6図〜第 1 8図に示したように、センスビット線 2 1 A, 2 1 Bと磁気抵抗効果素子 1 2 A, 1 2 Bそれぞれの間に設けられていてもよい。

(センスアンプより後段の信号出力動作）

さらに、入力線 4 OA, 40 Bから取り出す電位差をセンスアンプ 1 0 6 Bにより差動増幅することにより（第 2図）、値が一層大きく、かつ SZNの良い出力が得られる。出力線 5 1 A， 51 Bには、各ビット方向単位読出回路 80 (···, 8 On， 80 nil , …；）の多数のセンスアンプ 1 06 Bがコレクタ側でカスケ一ド接続されているが、複数あるビットデコード線 20の 1つが選択されると同時にトランジスタ 44が導通することによって、対応する 1つのセンスアンプ 1 0 6 Bがアクティブとなり、そのコレクタ出力だけが出力線 5 1 A, 5 1 Bに送出される。

なお、ここでは、バイアス抵抗器 42 A, 42 Bが共用されているので、電源 (Vcc) から各センスアンプ 1 06 Bに供給される電流の経路が統一される。これは、センスアンプ 106 Bごとのトランジスタ 41 A, 41 Bに流れる電流量の均一化に寄与し、出力値に対するオフセット量を安定化するように作用する。また、，トランジスタ 22 A, 22 B、電流電圧変換用抵抗器 23 A， 23 Bおよびセンスアンプ 106 Bは、記憶セル 12と同じ幅 Wの領域内に集積配置されているため、これらのうち差動対をなす素子同士は、動作中の温度変化もほぼ等しくなる。これにより、温度変化によって生じる出力値の変動が抑えられる。

センスアンプ 106 Bの出力は、出力線 51 A, 51 B、読み出し用データバス 1 12を経由して、最終的には出力バッファ 102 Bに入力される。出力バッファ 102 Bは、入力された信号電圧を、増幅すると共に 2値の電圧信号として外部データ端子 DO 〜D7 から出力する。

このように本実施の形態においては、磁気抵抗効果素子 12A, 12 Bは環状磁性層 5を備えたものとしたので、効率よく書き込みを行うことができると同時に、第 2の磁性層 3の磁化方向を十分に揃えて情報を確実に書き込むことができる。翻って情報を読み出す場合、このように第 2の磁性層 3の磁化が所定方向に十分揃った状態であれば、第 1の磁性層 1との相対的磁化方向によって、磁気抵抗効果素子 12 A ( 12 B) におけるトンネル電流値もはっきりと大小の 2値状態を示すことになり、 SZN比の高い出力値が得られる。

これに加え、ここでは、記憶セル 12を 1対の磁気抵抗効果素子 12 A, 12 Bで構成し、双方に流れる電流を差動出力するようにしたので、センスビット線 21 A, 21 Bに結合した雑音が除去される。そのうえで、センスワード線 31 の接地側に定電流回路 108 Bを設け、読み出し回路に流れるセンシング電流の総和が一定に保たれるようにしたので、記憶セル 12ごとの特性のばらつきに対し、センスビット線 21 A， 2 I Bの電流値の差は、常に一定の範囲内に収められる。このように総電流値を一定値に規格化することは、 1対の磁気抵抗効果素子 12A， 12 Bの相互間の抵抗のばらつきに対しても、センスビット線 21 A, 21 Bの各電流値の変動を押さえ込む効果を有している。よって、安定した差動出力を得ることが可能となり、読み出し信号の SZN比を向上させることができる。なお、定電流回路 108 Bのトランジスタ 33は、ワードデコード線 30の半導体スィッチとしても機能するようにしたので、比較的平易に製造でき、回路設計上も有利である。

また、各磁気抵抗効果素子 12 A, 12 Bとセンスワード線 31との間に、一方向素子として逆流防止用ダイォ一ド 1 3 A , 1 3 Bを設けるようにしたので、センスワード線 3 1から磁気抵抗効果素子 1 2 A， 1 2 Bへ電流が逆流することが防止される。これにより、共通のセンスビット線 2 1 A , 2 I Bまたは共通のセンスワード線 3 1に接続された記憶セル 1 2の間、および、 1つの記憶セル 1 2の中の磁気抵抗効果素子 1 2 Aと磁気抵抗効果素子 1 2 Bの間に電流経路ができることが防止され、センシング電流の漏れや回り込みが遮断されるために、雑音を低減することができる。

さらに、本実施の形態では、センスアンプ 1 0 6 Bが出力線 5 1 A , 5 1 Bに対しカスケード接続され、バイアス抵抗器 4 2 A , 4 2 Bを共用するようにしたので、トランジスタ 4 1 A , 4 1 Bに流れる電流量が均一化され、センスアンプ 1 0 6 Bごとの出力値に対するオフセット量を一定とすることができる。また、抵抗部品点数が低減されることで、漏れ電流（回路構成上、動作対象以外の部分にも定常的に流れる電流）による消費電力を低減することができる。さらに、この部品削減と、各センスアンプ 1 0 6 Bの出力線が一対の出力線 5 1 A , 5 1 B に統一されたことにより、回路の省スペース化が図られる。

加えて、センスアンプ 1 0 6 Bの回路エリアに、トランジスタ 2 2 A , 2 2 B、および電流電圧変換用抵抗器 2 3 A , 2 3 Bをセンスアンプ 1 0 6 Bと共に集積配置するようにしたので、センスアンプ 1 0 6 Bと共に差動増幅回路を構成し、対をなす回路素子が、互いに近接した位置に形成される。よって、これらの回路素子は、同様の温度条件で駆動されることから、温度変化による特性ばらつきが抑制され、この差動増幅回路における雑音を防止することができる。

以上のように、本実施の形態の磁気メモリデバイスにおける読み出し回路では、記憶セル 1 2ごとの特性のばらつきによる雑音、 1対の磁気抵抗効果素子 1 2 A， 1 2 Bの相互間の抵抗のばらつきによる雑音を低減させると共に、データ線に結合した雑音、センスアンプ 1 0 6 Bならびにその他の差動対の特性ばらつきによる雑音、電源回路から回り込む周辺回路の雑音を抑えるようにしたので、読み出し信号出力の S Z N比を大きく向上、改善することができる。よって、この磁気メモリデバイスは、読み取り誤差の少ない安定した動作を行うことが可能である。また、 S / N比向上により、大きな信号出力値を得ることができることから、記憶セル 1 2を高集積化する場合にも十分な出力を得ることが可能であり、その一方で、低電流、低電圧の駆動を実現することも可能である。

なお、一般に、磁気メモリデバイスでは、極薄のトンネルバリア層が絶縁破壊されるのを防ぐため、磁気記憶素子にトンネル電流を流すときには素子にかかる電圧を適切な値とする必要がある。本実施の形態の磁気メモリデバイスは、定電流回路 1 08 Bを備えることによって、トンネル電流を小さくし、トンネルバリァ層 2にかかる電圧をその電気的耐圧よりも十分に低い電圧まで下げて駆動することができる。また、本実施の形態の読み出し回路は、電流経路が電源 Vcc から接地に向けて直列に、電流電圧変換用抵抗器 23 A (2 3 B) 、トランジスタ 22 A (22 B) 、磁気抵抗効果素子 1 2 A (1 2 B) 、逆流防止用ダイオード 1 3 A ( 1 3 B) 、トランジスタ 33、電流制限抵抗器 34の 5段構成になっている。その電圧分圧の関係から、 .これらの磁気抵抗効果素子 1 2 A ( 1 2 B) における電圧降下を現実に 0. 1 V~0. 3V程度と低く抑えることができる。無論、こうした場合に磁気記録素子 1 2 A, 12 Bから直接的に得られる電圧出力

(電流電圧変換抵抗 23 A, 23 Bにおける電圧降下）は微弱なものであるが、センシング電流を定電流とした効果により SZN比は高い。ここでは、この出力をさらに数段の差動増幅回路で増幅させて最終出力とするため、十分な読み出し感度を得ることができる。すなわち、この磁気メモリデバイスは、従来に比べ極めて微弱なトンネル電流で駆動させ、磁気抵抗効果素子 1 2A, 1 2 Bの絶縁破壊を防止すると同時に、値が十分に大きく、かつ良好な SZN比の信号出力を得ることが可能である。

[第 2の実施の形態]

第 1 9図は、第 2の実施の形態に係るセンスアンプの構成を示す図である。ここでは、第 1の実施の形態のダイオード 43, トランジスタ 44, 抵抗器 45からなる回路部分を、定電流回路 50としてひとまとめにし、各センスアンプ 1 0 6 Bによって共用されるようにしている。なお、本実施の形態では、第 1の実施の形態と同様の構成要素については同一の符号を付すものとし、その説明を適宜省略する。

各センスアンプ 1 0 6 Bでは、トランジスタ 4 1 A, 41 Bがスィッチ 46 (…， 46 η , 46n+l , ···) を介して 1つの定電流回路 50に共通に接続されている。すなわち、スィッチ 46によってセンスアンプ 106 Βが 1つ選択され、定電流回路 50は選択されたセンスアンプ 1 0 6 Βの一部として動作するようになっている。

ここで、スィッチ 46 (···， 46η , 46η+1 , ···) のそれぞれには、対応するビットデコード線 20 (…， 20η ， 2 Οη+1 , ···) とリード選択信号線 90 とが接続されている。リード選択信号線 90からは、この磁気メモリデバイスが読み出し動作と書き込み動作のいずれを行うかを選択するための読出書込信号が送出され、スィッチ 46は、ビットデコード値と、読出/書込信号の両方に応じて開閉動作するようになっている。例えば、読出/書込信号は、制御ロジック部 1 03に入力される、磁気メモリデバイスをァクティブにするか否かを制御するチップセレクト信号（CS) と、読み出し書き込みを切り換えるための書き込み許可信号（WE) との論理和をとつたものであり、リード選択信号線 90は、制御ロジック部 1 03からセンスアンプ 1 06 Bに引き出されている（第 1図参照）。

すなわち、スィッチ 46の開閉動作によって、読み出し回路系は、読み出し動作を指示された場合にのみ情報の読み出しを行い、さらに、情報を読み出す場合には、選択されたビッ卜列 Yn に対応するセンスアンプ 106 Βが動作対象に選ばれるようになつている。

スィッチ 46は、例えば、次のように構成されている。第 20図は、その構成を表したものであり、第 2 1図は、入力信号に対応したスィッチの動作状態を示している。スィッチ 46は、ベース端子にリード選択信号線 9 0が接続されたトランジス夕 46 1と、ベ一ス端子にビットデコード線 2 0に接続されたトランジスタ 46 2とから構成されている。このうち、トランジスタ 462のコレクタ一エミッ夕間が、トランジスタ 41 Α, 41 Βのェミツ夕端子と定電流回路 50におけるトランジスタ 48との間に接続されている。さらに、トランジスタ 46 1 の:？レクタ端子は電源（Vcc) に接続され、そのェミッタ端子は、トランジスタ 462のェミッタ側に接続されている。このスィッチでは、トランジスタ 46 1 のベース入力電圧が "H i g h" のときの電圧値 V I (読出書込選択信号の電圧値）、トランジスタ 462のベース入力電圧が " H i g h" のときの電圧値 V 2 (ピットデコード値の電圧値）とが、 V I— V 2〉0. 3 (Vo l t ) の関係にあるように設定される必要がある。これらの電圧値の調整は、ここではスイツチ 46の前段で行われているものとし、詳細については説明の簡便のために省略する。

このスィツチ 46では、トランジスタ 46 1のベース電圧が "L o w" のときは、トランジスタ 46 1は遮断状態となることから、トランジスタ 46 2の動作、つまりトランジスタ 462に入力される信号値に応じてスィツチ 46としての導通 Z遮断が決まる。

一方、トランジスタ 461のベース端子に "H i g h" が入力されるときは、導通したトランジスタ 46 1の動作が支配的となり、トランジスタ 46 2のコレクタ一エミッタ間には、入力信号の如何に関わらず電流は流れないようになっている。つまり、この場合には、スィッチ 46としては遮断状態となる。トランジスタ 46 1が導通すると、そこにはトランジスタ 46 2に流す電流よりも大きな電流が流れる（例えば V 1 _V2>0. 3 (Vo l t ) ) 。また、電源（Vcc) から各トランジスタ 46 1, 462までの経路をたどると、トランジスタ 46 1 側はトランジスタ 462側に比べて圧倒的に抵抗値が高いことがわかる。したがつて、トランジスタ 462に "H i g h" が入力されたとしても、電源（Vcc) から供給される電流はトランジスタ 462ではなく、トランジスタ 46 1に流れる。また、その場合に、接続点 Pの電位（トランジスタ 46 1 , 46 2の共通のエミッタ電圧）は V 1よりトランジスタ 46 1のべ一ス—エミッ夕間の順方向電圧を引いた値となり、その結果、トランジスタ 462のベースーェミッタ間に掛かる電圧は、トランジスタ 462のベースーェミツ夕間の順方向電圧より 0. 3 V低くなり、トランジスタ 462は電流が流れ難くなつている。

このように、スィッチ 46は、トランジスタ 46 1に " L o w" が、トランジスタ 462に "H i g h" が入力されるときにのみ、導通する。したがって、この場合の読出 Z書込信号は、読み出しを指示するときは "L ow" 、書き込みを指示するときには " H i g h" に設定される。なお、ここでのスィッチ 46は、センスアンプ 1 0 6 Bにおけるトランジスタ 41 A, 41 Bと定電流回路 50との間を導通遮断させるためのものであって、定電流回路 5 0自体の動作を制限しないようになっている。

定電流回路 5 0は、ダイオード 4 7，トランジスタ 4 8，.抵抗器 4 9によって構成され、 'ダイオード 4 7のバンドギャップリファレンスを利用して一定電流を作り出すようになつている。この定電流回路 5 0は、第 1の実施の形態において説明した定電流回路 1 0 8 Bと同様に作用し、卜ランジス夕 4 1 A, 4 1 Bの双方を流れる電流量の総和を規定するようになっている。すなわち、センスアンプ 1 0 6 Bの差動出力値を一定の範囲内に抑えるように働く。また、このうちトランジス夕 4 8は、ベース端子が定電流回路制御端子 9 1に接続されたスィッチとしても機能するようになっている。

定電流回路制御端子 9 1は、トランジスタ 4 8を遮断状態にし得る電圧レベルの制御信号が入力されるようになっており、制御信号に応じて、定電流回路 5 0 を共用するセンスアンプ回路 1 0 6 Bのすベてをァクティブ状態か、スタンバイ状態かのどちらかの状態に制御することができる。

第 1の実施の形態では、ダイオード 4 3，トランジスタ 4 4および抵抗器 4 5 からなる回路部分が定電流機能を有し、 · 卜ランジスタ 4 4はビットデコード値に応じて開閉することにより、個々のセンスアンプ 1 0 6 Bをアクティブにするか否かが制御されている。これに対し、本実施の形態では、定電流機能を定電流回路 5 0が担い、ビットデコ一ド値に応じてセンスアンプ 1 0 6 Bを選択するための開閉動作をスィッチ 4 6が担うようになっている。なお、ここでは、スイツ—チ 4 6が本発明の「第 1のスィッチ」に対応しており、トランジスタ 2 2 A, 2 2 Bが本発明の「一対の第 2のスィッチ」に対応している。

このようなセンスアンプ 1 0 6 Bは、次のように動作する。

まず、読出書込信号が、リード選択信号線 9 0に入力される。この信号電圧値が "H i g h " ならば書き込み動作が指示されており、スィッチ 4 6は導通しない。この信号値が " L o w" ならば読み出し動作が指示されており、スィッチ 4 6の各々は、入力されるビットデコード値によって開閉する。

これらの各動作とほぼ同時に、記憶セル 1 2のアドレスに対応するビットデコード線 2 0とワードデコード線 3 0とが選択される。これにより、トランジスタ 2 2 A , 2 2 B、およびトランジスタ 3 3が通電状態となり、センスビット線 2 1 A , 2 1 Bから読出対象の磁気抵抗効果素子 1 2 A， 1 2 Bを通り、センスヮ —ド線 3 1へとセンシング電流が流れる。その一方、複数並列したセンスアンプ 1 0 6 Bでは、このビットデコード線 2 0からのビットデコード値が 1つのスィツチ 4 6に入力される。

これにより、選択ブロックにおける 1つのスィツチ 4 6だけが選択的に導通し, 選択されたスィッチ 4 6に対応するトランジスタ 4 1 A , 4 1 Bと定電流回路 5 0との間が導通し、対応するセンスアンプ 1 0 6 Bが動作可能となる。すなわち、ビットデコード値で選択されたビット列に対応するセンスアンプ 1 0 6 Bのみが、しかも読出書込信号によって読み出し動作が指示された場合にだけ、選択的にアクティブ化される。このようにして選択されたセンスアンプ 1 0 6 Bは、入力線 4 0 A， 4 0 Bから取り出す電位差を差動増幅して出力線 5 1 A, 5 1 Bに送出する。このとき、各センスアンプ 1 0 6 Bは、同一の定電流回路 5 0を構成要素とするために、ビット列毎にあるセンスアンプ 1 0 6 B間における出力値のばらつきが抑制される。

このように本実施の形態においては、複数並列するセンスアンプ 1 0 6 Bが、 1つの定電流回路 5 0を共用するようにしたので、部品点数を大幅に削減することができる。定電流回路 5 0はトランジスタ 4 8のベース端子に "H i g h " の電圧が印加されれば、ビットデコード値で選択されたセンスアンプ 1 0 6 Bはァクティブ状態となり、電力を消費する。そのため、定電流回路の共用は従来の複数ある定電流回路で生じる不要な電力消費を削減することができる。さらに、電源（V cc) から接地に流れ落ちる電流の経路は、読み出し時にのみ形成され、また、常に読出対象であるセンスアンプ 1 0 6 Bを通る 1本の経路だけに絞られることから、読み出し動作をする回路部分以外での不要な電力消費を削減することができる。また、各センスアンプ 1 0 6 Bが同じ定電流回路 5 0を共用することで、そのブロック内での特性ばらつきが解消され、各センスアンプ 1 0 6 Bに流れる電流の総量が統一される。よって、トランジスタ 4 1 A， 4 I Bにおける電流増幅率のセンスアンプ 1 0 6 Bごとの変動が抑えることができ、

出力を常に一定値とすることに寄与できる。また、トランジスタ 4 1 A， 4 1 Bの 1っを定電流回路 5 0に接続させるためにスィッチ 4 6を設け、このスィッチ 4 6を、ビットデコード値だけでなく読出書込信号との論理和をとつて動作するように構成したので、読み出し回路系は読み出し指令がある場合にのみ動作可能となり、さらに選択されたビット列 Y n に対応する回路系だけが動作する。このように、スィッチ 4 6に読出 Ζ書込信号を入力することにより、読み出し回路系全体を読出 Ζ書込信号に応じて動作させることができる。

また、トランジスタ 4 8のベース端子に定電流回路制御端子 9 1を接続し、制御信号を入力するようにすれば、トランジスタ 4 8の開閉動作により、定電流回路 5 0を共用するセンスアンプ 1 0 6 Βのすベての状態を一度に制御することができる。例えば、トランジスタ 4 8が遮断されると、定電流回路 5 0における電流消費が削減され、消費電力低減に寄与することができる。

以上のように、本実施の形態の読み出し回路系は、読出書込信号、ビットデコード値、さらには定電流回路制御端子 9 1の制御信号を含む 3制御指令で動作する構成としたので、これら 3つの制御信号がもつ条件をすベて満足しないと動作可能とならない。したがって、必要な回路以外は極力スタンバイ状態とされ、漏れ電流による電力消費を大幅に削減することができる。

(スィッチ 4 6の変形例）

第 2 2図は、上記第 2の実施の形態の変形例に係るスィッチの構成を示すものである。第 2の実施の形態では、各センスアンプ 1 0 6 Βに対応してスィツチ 4 6がそれぞれ設けられていたが、この変形例では、各スィッチ 4 6の機能を 1つのスィッチにまとめるようにしている。リード選択信号線 9 0に接続されたトランジス夕 4 6 1は、 1つだけ設けられているが、それぞれがビットデコード線 2 0 ( ··· , 2 O n , 2 Ο η+1 , ··· ) に接続されたトランジスタ 4 6 2 ( ··· , 4 6 2 η , 4 6 2 η+1 ， ···）は、各センスアンプ 1 0 6 Βに対応して複数設けられている。これらのトランジスタ 4 6 1 , 4 6 2は、ェミッタ側がすべて共通接続されて雜列するように構成されており、複数のトランジスタ 4 6 2 (…， 4 6 2 η , 4 6 2 η+1 , ··') がトランジスタ 4 6 1を共用するようになっている。

その動作は、スィッチ 4 6と同様である（第 2 1図参照）。トランジスタ 4 6 1に "L ow" (読み出し指令）が入力され、トランジスタ 462 (…， 462 η , 462η+1 , ···) のいずれかにビットデコード値が入力されると、選択されたトランジスタ 46 2が導通する。例えば、ビットデコード線 2 On よりビットデコード値 Yn が入力されると、トランジスタ 462η のみが導通し、ビット列 Υη に対応するセンスアンプ 1 06 Βがアクティブ化される。トランジスタ 46 1に " H i gh" (書き込み指令）が入力されたときには、トランジスタ 462 のいずれも、ビットデコ一ド値が入力されたとしても遮断されたままとなる。〔センスアンプによる増幅度の検証〕

上記第 1の実施の形態と同様の実回路（第 2図参照）において、情報の読み出し中に、各測定点における電流値を電流プローブを用いて測定した。測定点は、第 23図に示した P 1〜P 9の 9点である。

すなわち、

測定点 P 1 … トランジスタ 22 Aのコレクタ端子

測定点 P 2 … トランジスタ 22 Bのコレクタ端子

測定点 P 3 … トランジスタ 22 Aのベース端子

測定点 P 4 … トランジスタ 22 Bのべ一ス端子測定点 P 5 トランジスタ 41 Aのコレクタ端子

測定点 P 6 トランジスタ 41 Bのコレクタ端子

測定点 P 7 トランジスタ 4 1 Aのベース端子

測定点 P 8 トランジスタ 4 1 Bのベース端子測定点 P 9 - トランジスタ 44のコレクタ端子

である。これらの電流値を、ビットデコード線 20に印加するビットデコード電圧の値を変化させて測定した。

第 24図は、測定点 P 1〜P 4の測定結果を示している。実回路では、磁気抵抗勃果素子 12 Aに接続される側でセンスビット線 2 1 Aに流れる電流は、トランジス夕 22 Aのェミッタ電流、つまりトランジスタ 22 Aのコレクタ電流とベース電流の総和となる。測定結果からは、測定点 P 1のコレクタ電流が、測定点 P 3のベース電流を無視できる程度に大きいことがわかる。よって、卜ランジスタ 22 Aのコレクタ端とエミッタ端では流れる電流はほぼ等しいことがわかる。また、トランジスタ 22 Bに対する測定点 P 2のコレクタ電流と、測定点 P 4のベース電流との関係も同様であり、トランジスタ 22 Bのコレクタ端とェミッタ端では流れる電流はほぼ等しいことがわかる。

第 2 5図は、測定点 P 1 ~P 9の測定結果を示している（第 20図とは縦軸の電流値のスケールが異なる）。電流電圧変換用抵抗器 2 3 A, 23 Bに流れる電流は分岐して、それぞれ、ビット列選択用スィッチであるトランジスタ 22 A,

22 Bのコレクタ端子と、センスアンプ 1 06 Bの差動対である卜ランジス夕 4 1 A, 41 Bのベース端子とに流れ込む。さらに、トランジスタ 41 A， 4 I B のコレクタ電流，ベース電流の総和がそれぞれのェミッタ電流となるが、そのェミッ夕電流は、共通の配線で合流してトランジスタ 44のコレクタ端子に流れ込む。 .

トランジスタ 41 A, 41 Bのコレクタ電流は、各ベース電流（測定点 P 7,

P 8の電流）が増幅されて得られたものである。測定結果からは、測定点 P 5のトランジスタ 41 Aのコレクタ電流と、測定点 P 6のトランジスタ 41 Bのコレクタ電流の差分が、元の出力であるセンスビット線 2 1 A, 2 1 Bの電流差に比ベて極めて大きいことがわかる。その電流差の比率は、図示の測定データの場合およそ 200倍にも及ぶ。したがって、この磁気メモリデバイスでは、読み出し信号をこのようなセンスアンプ 1 06 Bで増幅することで、非常に大きな出力が得られることがわかる。

なお、測定結果からは、測定点 P 7， P 8におけるトランジスタ 41 A， 41

Bのベース電流も非常に小さいことがわかり、電流電圧変換用抵抗器 2 3 A， 2

3 Bに流れる電流は、トランジスタ 22 A, 22 Bのコレクタ端子に流れ込む電流とほぼ等しいといえる。よって、この読み出し回路において、センスアンプ 1 06 Bは磁気抵抗効果素子 1 2A， 1 2 Bの電流変化を忠実に増幅していることが獰認できた。

〔定電流回路の効果の検証〕

次に、実施の形態と同様の実回路において、磁気抵抗効果素子 1 2 A ( 1 2 B) の抵抗ばらつきに対する読み出し信号（電圧）の変動を、 2通りの場合に分けて調べた。

(記憶セル間の抵抗ばらつきに対する効果）

まず、各磁気抵抗効果素子 1 2 A， 1 2 Bの低抵抗時の抵抗値（RL ) ，高抵抗時の抵抗値（R_H ) が、記憶セル 1 2間で異なる場合について調べた。すなわち、それぞれ抵抗値 R_L , R_Hが異なる記憶セル 1 2からの読み出し電圧の出力値を測定した。ここで、記憶セル 1 2ごとの抵抗値は、最大値と最小値で 1 0倍近く変化させたが、各記憶セル 1 2における MR比（R_L ZR_H ) は 2 5 %固定とした。

第 2 6図は、その測定結果を表したものであり、横軸は磁気抵抗効果素子の抵抗値 R_TMK1、'縦軸は電源電圧 Vcc で規格化した出力電圧値を示している。同図において、白丸が高抵抗時の抵抗値 R_Hをとつた方の磁気抵抗効果素子 1 2 A ( 1 2 B) からの出力電圧値を、 X印が低抵抗時の抵抗値 RLをとつた方の磁気抵抗効果素子 1 2 B ( 1 2 A) からの出力電圧値をそれぞれ表している。また、測定値は実線で結ばれており、点線で示したのは、電流を一対の磁気記憶素子に流し、その磁気記憶素子の電圧降下を直接的にセンスする構成の比較例における結果である。

図示した結果からは、実施の形態の読み出し回路では、記憶セル 1 2ごとの抵抗値がこれほど大きく異なっていても、抵抗値 RLの側からの出力電圧、および抵抗値 R_Hの側からの出力電圧は、それぞれほぼ一定値をとることが明らかである。よって、両者の差分である最終出力電圧も、記憶セル 1 2ごとの抵抗値ばらつきによらず常に一定であることが確認できた。これは、実施の形態において説明したように、定電流回路 1 0 8 Bを設け、抵抗値 Rい R_Hをとる磁気抵抗効果素子 1 2 A， 1 2 Bに流れる電流の総和を規格化することの効果である。

(比較例）

この実施例の比較例として、電流を一対の磁気記憶素子に流し、その磁気記憶素子の電圧降下を直接的にセンスする構成の読み取り回路にて、同様の測定を行つた。第 2 7図に、比較例の等価回路図を示す。この読み取り回路は、一方が高抵抗、他方が低抵抗となって情報を記憶する 1対の磁気記憶素子（可変抵抗 R 1 , R 2として図示）の電圧の差分を読み取る方式をとり、対をなす磁気記憶素子の各々は電流源，セル選択用半導体スィッチに直列に接続されるが、この直列配線は互いに別途独立している。また、この場合には磁気記憶素子の電圧降下を S, ZSとして直接読み出しているために、電流電圧変換用抵抗器は用いられない。その測定結果は、第 2 6図に点線で示されている。このように、各磁気記憶素子に対する電流を一定とする回路では、磁気記憶素子の抵抗に比例して出力値が大きく変わる。よって、磁気記憶素子の抵抗ばらつき具合が、直ちに出力値に変動となって影響することになる。

(磁気記憶素子間の抵抗ばらつきに対する効果）

次に、各記憶セル 1 2で対をなしている磁気抵抗効果素子 1 2 A, 1 2 Bの間で、 MR比がばらつく場合について調べた。ここでは、抵抗値 R_Hを固定し、抵抗値 Ri_を変えることで各記憶セル 1 2の MR比を変え、それぞれの出力電圧を測定した。

第 2 8図は、その測定結果を表したものであり、横軸は MR比 (%) 、縦軸は電源電圧 Vcc で規格化した出力電圧値を示している。同図では、白丸が抵抗値 R_Hをとつた方の磁気抵抗効果素子 1 2 A ( 1 2 B) からの出力電圧値、 X印が抵抗値 RLをとつた方の磁気抵抗効果素子 1 2 B ( 1 2 A) からの出力電圧値をそれぞれ表している。また、測定値は実線で結ばれており、点線は抵抗値 R_H， R_Lそれぞれの電圧に対する定電流効果によるオフセット基準値である。

図示の結果からは、実施の形態の読み出し回路では、抵抗値 RL側からの出力電圧と、抵抗値 R_H側からの出力電圧は、 MR比が小さくなるにつれ互いに漸近する傾向が見て取れる。つまり、各記憶セル 1 2ごとに MR比がばらつくと、その影響が電圧出力にはこのような形で表れることがわかる。それでも、抵抗値 R 側の出力電圧と、抵抗値 R_H側の出力電圧は、基準値を挟んでそれぞれ一定の範囲内に収まっている。この場合、 MR比が 1 5 %程度以上あれば両者の差分は出力として十分であることから、同一の回路構成で定電流回路を設けない場合と比較しても、読み取り誤差が生じる可能性は少なくなつている。

また、こうした構成の回路一般に言えることであるが、磁気抵抗効果素子 1 2 A， 1 2 Bを流れる各電流は、総和が常に等しいことから、そのときの素子抵抗の比に応じ、常に総和の半分の値を中心とする上下に対称な値をとる。第 28図に点線で示したオフセット基準値は、まさにこの値を電圧に変換したものであり、その位置は電流の総和を変えない限り、不変である。そこで、センスアンプ 1 0 6 Bで差動増幅する際の閾値となる電圧レベルを、このオフセット基準値に合致させれば、センスアンプ 1 06 Bからは適正値の電圧出力が得られる。これも、定電流回路を付加したことの効果である。

なお、本発明は、上記実施の形態および実施例には限定されず種々の変形実施が可能である。例えば、上記実施の形態においては、センスアンプ 1 06 B、定電流回路 1 08 B、およびトランジスタ 22 A, 22 B等のスイッチング素子にバイポーラトランジスタを用いて構成するようにしたが、これ以外にも CMOS

(Complementary MOS) 等の半導体素子を用いて構成することができる。なお、スィッチ 46のような 2制御指令以上のスィッチは、 MOS FETで構成してもよいが、論理ゲートで構成するようにしてもよい。

また、第 2の実施の形態では、センスアンプ 1 06 Bの回路系は、スィッチ 4 6に入力される 2制御信号とトランジスタ 48に入力される 1制御信号によって制御されるように構成したが、スィッチ 46を、これら 3つの制御信号に応じて動作する 3制御指令のスィツチに置き換えた回路構成とすることもできる。

また、上記実施の形態では、磁気抵抗効果素子 1 2A， 1 2 Bを TMR素子であるものとして説明したが、本発明の磁気メモリデバイスにおける磁気抵抗効果素子は、 2つで 1単位情報を記憶する構成をとるものであれば、どのような種類のものであってもよい。例えば、やはり磁性層の積層面に垂直に電流を流す構造の C PP (Current Perpendicular to the Plane) — GMR素子に置き換えることもできる。その場合の素子構造は、非磁性層 2を、絶縁層から非磁性金属層に替えることを除いては、上記の磁気抵抗効果素子 1 2 A ( 1 2 B) と同様とすることができる。また、一対の磁気抵抗効果素子が、積層面に平行な方向に電流が流れる積層体を含む磁気抵抗効果素子（C I P (Current flows In the Plane) -GMR) であってもよい。

以上説明したように、本発明の磁気メモリデバイスによれば、一対の磁気抵抗効果素子に読出電流を供給する読出線対と、読出線対を流れる一対の読出電流の差に基づいて記憶セルから情報を読み出すセンスアンプ回路とを備え、センスアンプ回路が、読出線対ごとに設けられた差動スィッチ対と、各差動スィッチ対と電源との間に設けられたバイアス抵抗器対と、複数の差動スィツチ対について共通に設けられ、各差動スィツチ対を流れる一対の読出電流の和を一定化する定電流回路とを含むようにしたので、定電流回路の特性が画一化され、差動スイツチ対ごとの電流増幅率のばらつきが抑えられる。これにより、センスアンプ回路から安定した差動出力を得ることが可能となり、読み出し信号出力の S ZN比を向上させることが可能となる。同時に、各センスアンプ回路に対応して設けられる複数の定電流回路を集約することから、部品点数を削減することができ、動作対象ではない回路部分に電流が流れることによる不要な電力消費を回避することができる。また、センスアンプ回路がこのような構成をとることにより、読み出し回路系では、電源から接地に流れ落ちる電流経路を 1つのセンスアンプ回路を通る 1つの経路のみに限定することができ、不要な電力消費を削減することが可能となる。

特に、複数の差動スィツチ対の各々と定電流回路との間にそれぞれ設けられ、複数の差動スィツチ対のうちのいずれか 1つを選択する第 1のスィツチと、電源と読出線対との間に設けられ、読出線対に読出電流を供給するか否かを選択する一対の第 2のスィッチとをさらに備えるようにすれば、第 1のスィッチの開閉状態に応じて差動スィッチ対と定電流回路との間を導通 Z遮断させることができ、第 1のスィツチに入力される制御信号によって選択されたセンスアンプ回路のみを動作可能とすることができる。したがって、センスアンプ回路を含む回路系に対し、第 1のスィツチに入力される制御信号に応じた各種の動作制御を施すことが可能となる。また、センスアンプ回路が動作対象でない場合には、第 1のスィツチが遮断されるように制御し、センスアンプ回路に電流が流れないようにすれば、そこに不要な電力消費が生じることが回避され、消費電力を低減することができる。

.また、バイアス抵抗器対もまた複数の差動スィツチ対について共通に設けられているようにすれば、これらバイアス抵抗器対の特性も画一化され、センスアンプ回路ごとの出力値に対するオフセット量のばらつきを抑えると共に、差動スィツチ対における電流量の均一化に寄与する。したがって、読み出し信号出力の S 比を向上させることが可能となる。また、抵抗部品を削減することができ、不要な電力消費を回避することができる。

さらに、一対の第 2のスィッチ、一対の電流電圧変換用抵抗器および差動スィツチ対が、同一の領域内に集積配置されているようにすれば、対となる素子の各々は、近接して配置されることで環境温度がほぼ等しくなり、駆動中の温度変化によって互いの特性値がかけ離れていくことが防止され、これらの回路が適正な差動動作を行うことが保障される。よって、信号雑音の発生を防止することが可能となる。

また、本発明のセンスアンプ回路によれば、読出線対ごとに設けられた差動スィツチ対と、各差動スィツチ対と電源との間に設けられたバイアス抵抗器対と、複数の差動スィッチ対について共通に設けられた定電流回路とを備え、読出線対を流れる一対の読出電流の差に基づいて記憶セルから情報を読み出すようにしたので、定電流回路の特性が画一化され、差動スィッチ対ごとの電流増幅率のばらつきを抑えることができる。これにより、読出線対ごとの差動出力を、どの線対からも安定して得ることが可能となり、読み出し信号出力の S ZN比を向上させることが可能となる。また、差動スィッチ対に対応して設けられる定電流回路を集約することから、部品点数が削減されると共に不要な電力消費を回避することも可能となる。さらに、このセンスアンプ回路を適用した磁気メモリデバイスでは、駆動中の読み出し回路系における電源から接地までの電流経路を、 1つのセンスアンプ回路を通る 1つの経路のみに限定して形成することができ、不要な電力消費を削減することを可能とする。

また、本発明の磁気メモリデバイスの読出方法によれば、読出線対ごとに差動スィツチ対を設け、各差動スィツチ対と電源との間にバイアス抵抗器対を設け、複数の差動スィッチ対について共通に定電流回路を設け、読出線対を流れる一対の読出電流の差に基づいて記憶セルから情報を読み出すようにしたので、読出電流差動出力され、読出線の各々に生じる雑音や磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が除去される。その場合に、読出電流の差分を電圧差として差動増幅するセンスアンプ回路は、定電流回路を共用とすることで、定電流回路の特性ばらつきに起因するセンスアンプ出力のばらつきが抑えられる。よつて、安定した差動出力を得ることができ、読み出し信号出力の S Z N比を向上させることが可能となる。

Claims

請求の範囲

1 . 外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備え、 1つの記憶セルが一対の前記磁気抵抗効果素子を含むように構成された磁気メモ'リデバイスであって、

この一対の磁気抵抗効果素子に読出電流を供給する読出線対と、前記読出線対を流れる一対の読出電流の差に基づいて前記記憶セルから情報を読み出すセンスアンプ回路とを備え、

前記センスアンプ回路が、

前記読出線対ごとに設けられた差動スィッチ対と、

各差動スィッチ対と電源との間に設けられたバイァス抵抗器対と、

複数の前記差動スィッチ対について共通に設けられ、.各差動スィッチ対を流れる一対の読出電流の和を一定化する定電流回路と

を含むことを特徴とする磁気メモリデバイス。

2 . 前記読出線対と電源との間に電流電圧変換用抵抗器対を備え、前記電流電圧変換用抵抗器対の前記電源側とは反対側の端子が、前記センスアンプ回路の前記差動スィツチ対に接続されている

ことを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。

3 . 複数の前記差動スィッチ対の各々と前記定電流回路との間にそれぞれ設けられ、前記複数の差動スィッチ対のうちのいずれか 1つを選択する第 1のスィツチと、

前記電源と前記読出線対との間に設けられ、前記読出線対に読出電流を供給するか否かを選択する一対の第 2のスィツチと

をさらに備えたことを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。

4 前記第 1および第 2のスィッチは、前記複数の差動スィッチ対のうちのいずれか 1つを選択するための第 1の選択信号に基づいて開閉制御されることを特徴とする請求の範囲第 3項に記載の磁気メモリデバイス。

5 . 前記第 1のスィッチは、前記複数の差動スィッチ対のうちのいずれか 1つを選択するための第 1の選択信号と、読出モ一ドであることを示す第 2の選択信号とに基づいて開閉制御され、

前記第 2のスィッチは、前記第 1の選択信号に基づいて開閉制御されることを特徴とする請求の範囲第 3項に記載の磁気メモリデバイス。

6 . 前記定電流回路は、バンドギャップリファレンスを利用して構成されていることを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。

7 . 前記定電流回路は、

電流制御用トランジスタと、

前記電流制御用トランジスタのベースと接地との間に接続されたダイオードと、前記電流制御用トランジスタのェミッタと接地との間に接続された電流制御用抵抗器と

を含んで構成されていることを特徴とする請求の範闺第 6項に記載の磁気メモリデバイス。

8 . 前記バイアス抵抗器対もまた複数の前記差動スィッチ対について共通に設けられている

9 . 前記一対の第 2のスィッチ、前記電流電圧変換用抵抗器対および前記差動スイッチ対が、同一の領域内に集積配置されている

ことを特徴とする請求の範囲第 3項に記載の磁気メモリデバイス。

1 0 . 前記一対の第 2のスィッチ、前記一対の電流電圧変換用抵抗器および前記差動スィッチ対が、それぞれ、対称な回路を構成している

ことを特徴とする請求の範囲第 9項に記載の磁気メモリデバイス。

1 1 . 複数の第 1の書込線と、前記複数の第 1の書込線にそれぞれ交差するように延びる複数の第 2の書込線とをさらに備え、

前記複数の磁気抵抗効果素子の各々が、

前記感磁層を含み、積層面に垂直な方向に前記読出電流が流れるように構成された積層体と、

前記積層体の一方の面側に、前記積層面に沿った方向を軸方向とするように配設されると共に、前記第 1および第 2の書込線によって貫かれるように構成された環状磁性層と

を含むことを特徴とする請求の範囲第 1項に記載の磁気メモリデバイス。

1 2 . 前記第 1および第 2の書込線の双方を流れる電流により誘導される磁界によって、前記一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行となるように変化し、前記記憶セルに情報が記憶される

1 3 . 外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子と、一対の前記磁気抵抗効果素子に読出電流を供給する読出線対とを備え、 1つの記憶セルが一対の前記磁気抵抗効果素子を含むように構成された磁気メモリデバイス、に適用されるセンスアンプ回路であって、

前記読出線対ごとに設けられた差動スィッチ対と、

複数の前記差動スィツチ対について共通に設けられた定電流回路と

を備え、

前記読出線対を流れる一対の読出電流の差に基づいて前記記憶セルから情報を読み出す

ことを特徴とするセンスアンプ回路。

1 4 . 外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子と、一対の前記磁気抵抗効果素子に読出電流を供給する読出線対とを備え、 1つの記憶セルが一対の前記磁気抵抗効果素子を含むように構成された磁気メモリデバイス、に適用される読出方法であって、 .

前記読出線対ごとに差動スィツチ対を設け、

各差動スィツチ対と電源との間にバイアス抵抗器対を設け、

複数の前記差動スィツチ対について共通に定電流回路を設け、

ことを特徴とする磁気メモリデバイスの読出方法。