JPS60182596A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は広（は半導体記憶回路ＶＣＩ！；：ｉするも
のであり、記憶回路用のＣＭＯＳ東積回路（で関ずく）
ものである。

〔従来技術〕

従来技術には潜像（Ｌａｔｅｎｔ　ｉｍａｇｅ　）メモ
リ回路が開示されている。この潜像メモリ回路とは、電
力がその回路に対して印加される際の、予定の２進状態
を仮定し５るものである。バイポーラ）・ランジスクを
用いて潜像７メモリ回路を実現じたものとして米国特許
第３６６２３５１号、同第３８０１９６７号、同第３８
００８６号がある。

また、米国特許第３７５５７９３号ＶＣは、潜像、メモ
リ作用を実現するためにＦＥＴ　（電界効果ｌ・ランジ
スタ）とＣＣＩ）　（電荷結合デバイス）とを用いたも
のが記載されている。さらにまた、米国特許第３７９８
６２１号では単一導電タイプのＦＥＴトランジスタ技術
を用いて潜像メモリ作用が実現されている。すなわち、
米国特許第３７９８＜５２１号においては読み出し及び
書き込みの双方、あるいは読み出しのみの作用を達成す
るために、交差状に結合されたＲＡＭ記憶セルにＦＥＴ
デバイスが選択的に加えられる・さらにノた、米国特許
第４４１８４１０号ではＣＭＯ８（相補的金属酸化半導
体）ＦＥＴ技術中で実施された非対称的ＲＡＭセルによ
り潜像メモリ作動が実現される◇すなわち、米国特許第
４４１８４１０号では、各記憶部位につき初期記憶状態
で永久的にプログラムするために単一の回路配置が右方
または左方に方向設定される。

しかしながら、要求されているのは相補的ＭＯ３ＦＥＴ
技術において実施するのに適合した、より簡単な回路配
置である。すなわち、回路の製造における早期のデバイ
ス形成段階では初期記憶状態をプログラムする必要がな
く、そのがわりに製造工程での最終段階で初期記憶状態
をプログラムすればよいようなメモリ集積回路が望まし
い〇〔発明が解決しようとする問題点〕 この発明の目的は、従来の回路よりも製造の容易な潜像
ＣＭＯＳメモリセルを提供することにある０ この発明の他の目的は、製造サイクルの比較的遅い段階
で初期記憶状態をプログラムできるようすＨ像ＣＭ　Ｏ
Ｓメモリセノ、しを提供することにある。

この発明のさらに他の目的は、初期記憶状態のプログラ
ムと動作とが従来のものよりも容易な潜像ＣＭＯＳメモ
リセルを提供することにある。

〔問題点を解決するだめの手段〕

以下の記載では、ＦＥＴメモリアレイに適用するための
潜像性をもつＣＭＯ３回路が開示される。

最小の割付り配置には交差状に結合された４個のデバイ
スからなるＣＭＯ８回路が形成され、これにより金属結
線を用いることによって予め調整された２進′１１′ま
たは′０″の状態に回路をプログラムすることが可能と
なる。この予備調整された２進状態は、その回路に対し
て電力が入力される際に回路によって仮定される。その
あと、回路は通常の１″及び０“の選択信号によってア
クセスされるが、このアクセスは、交差状に結合された
従来のＣＭＯ８記憶回路と比較して動作特性が劣ること
はない。この回路は２つのＣＭＯＳ反転回路を持ち、そ
れぞれの反転回路は正電圧端子とアース端子との間に直
列接続されたＰチャネ。

ルＦＥＴとＮチャネルＦ、Ｅ　Ｔとを備えて℃・る。各
ＣＭＯＳ反転回路の出力ノードは他方の反転回路のＮチ
ャネルＦＥＴデバイスのゲートに接続されている。その
回路中の４つのＦＥＴデバイスを接続する金属化結線中
には選択的に切断可能な４つのノードが設けられている
。これにより第１のＣＭＯＳ反転回路中のＰチャネルＦ
Ｆ：、Ｔデバイスのゲートがアース端子と選択的に接続
可能となり、また第２のＣＭＯＳ反転回路中のＰチャネ
ルＦＥＴデバイスのゲートが第１のＣＭＯＳ反転回路の
出力ノードに選択的に接続可能となる。この接続配置に
おいては、回路に電圧が印加された際に第１のＰチャネ
ルＦＥＴデバイスが第２のＰチャネルＦＥＴデバイスよ
りもよ（導通し、これにより第１のＣＭＯＳ反転回路の
出力ノードが第２のＣＭＯＳ反転回路の出力ノードより
も電圧が高くなり、こうして回路の初期記憶状態が明白
になる。

この初期記憶状態は、回路に電力が加えられたときは何
時でも生じる、永久的に記憶された２進状態である。ま
た、４つのＦＥＴデバイスに対する金属化結線の切断可
能なノードの配置は、別な形態に、すなわちはじめに電
力を加えたとき第２のＣＭＯＳ反転回路の出力ノードの
方が、第１のＣＭＯＳ反転回路の出力ノードよりも電圧
が高（なるように切断することもできる。このように、
同一の構成によりメモリアレイのすべての記憶位置が形
成できるのみならず、回路に金属化結線が被着された後
まで各記憶位置に対する初期記憶状態のプログラムを行
う必要がない。それゆえ、本発明の回路は従来のものと
比較製造しやすく、プログラムが容易である。

〔実施例〕

第１図の、メモリアレイには第１の記憶状態をもつ第１
の予備調整された回路セル１０と、第１の回路セルとは
逆の記憶状態をもつ第２の予備調整された回路セル２０
の２つの記憶部位が示されている。総体的には、このメ
モリセルは垂直方向に向けられた２対のビットラインＢ
Ｌ及びＢＬ’が設げらオｔでいる。これらのビットライ
ンＢＬ及びＢ　Ｌ″はビットライン駆動回路（図示しな
い）Ｋ接続されて（・る。ビットライン駆動回路は、従
来周知のようυて、ビットラインＢＬの正、圧を立ち上
がらせ、ビットラインＢ　Ｌ”の電圧を立ち下がらぜる
ことにより第１の２進状態の書ぎ込みを行う・尚、ｌ　
−Ｂ　Ｌ・門のように２進変数のあとにつげた「■」と
℃・５シンボルは変数ＢＬの補数をあられすものとする
・ビットラインＢＬ及びＢＬ″は感知増幅器にも接続さ
れ、これにより読み取り期間には、第１の記憶部位に記
憶されてし・る第７の記憶状態がビットライン１３　Ｌ
のうちの一方の電位を立ち土がらぜ、他方のビットライ
ンＢＬ”の電位を立ち下がらせる。伺、これもまた従来
より周知でル）る。

、メモリアレイは記憶部位を、ワードラインＷＬＫ沿う
水平な配列に構成されたものである。ワードラインＷＬ
は特定の列に沿うすべての記憶セルをそれらの記憶セル
が占める個々のカラム中の各ビットラインの対に選択的
に接続する。これと同様に、ＦＥＴメモリアレイ中でピ
ッ［・ラインとワードラインとを直交に交差された構成
は、例えば本願出願人の所有する米国特許第３７９８６
２１号に開示されている。

第１図の予備調整された記憶セル１０はＮチャネルの隔
離用ＦＥＴデバイスＴ５．Ｔ６を介して各ビットライン
ＢＬ、ＢＬ″゛に接続されている。

そしてワードラインＷＬに正の電位を力ｎえることによ
り、ワードラインＷＬは回路１０のノードＱをビットラ
インＢＬＩ／ｊ、　また回路１０のノードＱ７をビット
ラインＢＬ″−にそれぞれ導通させる効果をもつ。尚、
予備調整された記憶セル１０の物理的なレイアウトは第
４．５図に示されている０また、記憶セル１０の構成及
び作用の説明を容易に１′るため、記憶セル１０を単独
で第２図に示してＪ’ｌ　７．）。第２図に示した予備
調整された記憶回路セル１０は、４つのデバイスセルで
ある。この４つのデバイスセルには２つの相補的Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ反転回路１２及び１４が含まれている・
ム〕１の反転回路１２は、正電圧端子Ｖｄとアース端子
との間に出力ノード１３を中上・（・こして直列接続さ
れたＰチャネルＦ　Ｅ　ＴデバイスＴ１とＮチャネルＦ
ＥＴデバイス゛Ｊ’　２とからなる。第２の反転回路１
４け、Ｉ［″？￥ｉ、川錨（１用ｌｄとアース端子との
間（・て出力ノート１５を中心（てして論外接続された
ＰチャネルＦＥＴデバイスＴ３とＮチャネルＦ　Ｅ　Ｔ
　デバイスＴ４とから／ｆろ。この回路のＱノードであ
４）出力ノート′１ろｔｊ：　ＮブヤネルＦＥＴデバイ
スＴ４のゲートて接続さノＵ１　この回路のＱ′ノート
゛てＡ；）る出力ノード１５はＮチャネルＦＥＴデバイ
ス′Ｆ２のケートに接続されイ）。

この発明によれば、第２図の回路１ｏは、ＰチャネルＦ
ＥＴデバイスＴ１のゲートな選択的シτアースに接続し
、ＰチャネルＦＥＴデバイスＴ３のゲートを選択的に出
力ノード１贋で接わＸ；することにより第１の初期状態
に選択的にプログラムされる。すなわち、このように１
−ることにより、端子Ｖｄを介して回路に正電圧が加え
らねた時に、１）チャネルＦＥＴデバイスＴ１がＰチャ
イ、ルＩ”　Ｉ＝；　ＴデバイスＴ３よりも、よく導通
ずる。Ｊ：５になる。

そして、ＰチャネルＦＥＴデバイスＴ１がよりよく導通
ずることから、ノード１５の７１う、位はノー　１・１
５の電位よりも高速に立ち上がり、こねＫよりＮチャネ
ルＦＥＴデバイスＴ４のゲートニは、ＮチャネルＦＥＴ
デバイスＴ２のケートよりも高速で正電圧が印加される
。このよ′５ｔτ、ＮチャネルＦＥＴデバイスＴ４はＮ
チャネルＦ　Ｅ　ＴデバイスＴ２よりも速くオン（でな
るので、端子’Ｊｄｆ介してこの回ｈ￥ｒＫ最初に正電
圧が加えられたＩＩ４′妬、出力ノード１５がアースに
接続される。すると、これによりＮチャネルＦＥＴデバ
イスＴ２けオフ状態にとどまるので、この回路のノート
１ろの１ＥｔＬ：位状態が確保される。このように、端
子Ｖｄを介してこの回路に最初に正電圧が加えられると
、第２図の予備調整された記憶セル１０は、ノード１３
（ノードＱ）の電位かノード１５（ノードＱ“）の電位
よりも高いという予めプログラムされた第１の初期記憶
状態をとることになる０すなわち、その動作の開始時点
あるし・は電力の中断後に回路に電力を印加すると、隔
離用トランジスタＴ５、Ｔ６を介してビットラインＢＬ
、ＢＬ”Ｋより回路１０の２進状態を読み取ることによ
り、金属結線により初期の段階でこの回路にプログラム
されていた状態が開示されることになろう。尚、金属結
線層についてはまたあとで説明する。

第１図の予備調整された記憶回路セル２０は、初期記憶
状態を設定するために金属化結線層をブロクラムする以
前は記憶回路セル１０と物理的に同一であったものであ
る。しかし、初期記憶状態を設定してからは、予備調整
された記憶回路セル２０は記憶回路セル１０とは反対の
２進状態を有している。そこで、回路セル２０における
デバイスを回路セル１０のデバイスと識別するために、
回路セル２０中の、回路セル１０のデバイスに対応する
デバイスにはプライム記号を伺することにする。例えば
、回路１０中のＦＥＴデバイスＴ２は、回路２０中のＦ
ＥＴデバイスＴ２′に対応する。

回路２０の物理的レイアウトは第４．５図に示すとおり
である。しかしながら、回路２０の構成と作用の説明を
容易にするため、回路２０を単独で第３図に図示しであ
る。

第３図において、回路２０は第１のＣＭＯ８反転回路１
２′と第２のＣＭＯ３反転回路１４′とからなって℃・
る。これらの反転回路は金属化結線層のプログラムを施
される以前は、本来回路１０の第１のＣＭＯ３反転回路
１２及び第２のＣＭＯ３反転回路１４と同じものである
。第３図における回路２０は、回路１０中のＦＥＴデバ
メスＴ１に対応するＦＥＴデバイスＴＩ’を備えて℃゛
る０そして、そのＦＥＴデバイスＴＩ’のゲートは出力
ノード１５′（ノードＱ”′）に接続されるように選択
的にプログラムされている。また、それに対応してＦＥ
ＴデバイスＴ３’のゲートは接地されて℃・る。回路２
０をこのよう′ＶＣ構成したことにより、Ｄａｉｌｉ子
Ｖｄを介して回路２０に正の電圧“を加えると、Ｐチャ
ネルＦＥＴデバイスＴ３’がＰチャネルＦＥＴデバイス
ＴＩ’　よりもよ（導通する。これにより、ノード１５
′（ノードＱ″′）が初期記憶状態にお（・てノード１
５′（ノードＱ’）よりも高い電位を有することになる
。このよう如、端子Ｖｄを介して回路２０上にはじめに
正の電圧が加えられたあとでは、ワードラインＷＬ’が
７・イレベルになると、隔離用トランジスタ１５′及び
Ｔ６’がそれぞれ、ノードＱ′、Ｑ”′とビットライン
ＢＬ、ＢＬ”とを接続し、これによりビットラインＢＬ
”　上の正電位はビットラインＢＬ上の正電位よりも高
（なる。これは回路１０の記憶された２進状態とは反対
の２進状態である。

回路の物理的レイアウト 第４図は、予備調整された記憶回路セル１０に対する、
拡散領域と多結晶シリコン結線の物理的レイアウトをあ
られしている。尚、第４図において参照符号にプライム
が付してあれば、そのレイアウトは第１，３図の回路２
０にも適用されることになろう。拡散領域と多結晶シリ
コン上には金属化レベルが重ねられている０その金属化
レベルのバクーンは第５図に示されてυ・る。また、拡
散領域と、多結晶シリコン結線と、金属化結線の相対的
なレベルをより明確に図示するために、それらの断面図
が第８．９図に示されている・予備調整された記憶回路
セル１０に対して初期記憶状態を選択する方法は金属化
ノード８１　Ｂ’　を選択的に切断することにより実行
される０第５図の８−８′断面図である第８図は第５図
のレイアウト中に示された金属化ノードＢの構造を示し
ている・この金属化ノードＢは第１図にも概要的に図示
されている。第５図において金属化アース線３０には小
さい突出部３２が形成されており、その突出部３２は金
属化ノードＡである細首部Ａに接続される。この金属化
ノードＡはレーザー書き込み、化学的湿式エツチング、
ドライエツチングなどの周知の半導体切断技術を用いて
選択的に切断可能である。その部分Ａは、非切断状態で
は金属化結線５４（第５図）Ｋ接続されており、金属化
結線ろ４は第８図の断面図中に示した接点部分３６と接
続されている。さらに接点部分３６は上層の金属化レベ
ルを、中間の多結晶シリコン結線とともに多結晶導電層
３８に接続する。多結晶シリコン導電層５８はさらにＦ
ＥＴデバイスＴ１の多結晶シリコンゲート３９に接続さ
れる。第８図の断面図においては、拡散領域３７の端部
がゲート３９と整合していることが見てとれよう。また
、Ｑノードの拡散領域ろ５の断面図も示されている。金
属接点３６は金属化線４０として、切断可能な金属化ノ
ードＢに連続している。金属化ノードＢは、第１図及び
第２図の回路１０を実現するために、ノードＢ′ととも
に選択的に切断可能である。この金属化された、選択的
に切断可能なノードＢは金属化線４０．４２の細首部で
ある。つぎに金属化線４２は金属接点部４２上へと延長
される。金属接点部４２は中間レベル上で多結晶シリコ
ン結線４６に接触する役割を果たす。多結晶シリコン線
４６はＦＥＴデバイスＴ２のゲート４８に接続されてい
る。第８図においては拡散領域４７がゲート４８と整合
していることが見てとれよう。金轡接点４４は次に金属
接点５０上に延長される・金属接点５０は絶縁層１６を
貫通して下方に進み、半導体基板１８中の拡散領域５２
に達してし・る。

第５図に示した金属化結線ノードＢ、Ｂ’またはＡ、Ａ
’間を切断するだめの選択的切断技術は米国特許第４１
９８６９６号に記載されている。第４図と第５図の物理
的レイアウトは回路１０に対応する第１の初期記憶状態
または回路２０に対応する第２の初期記憶状態のうちの
どれかに選択的にプログラムすることができる。そのプ
ログラムは例えば、レーザービームを照射して、金属化
結線の切断可能な部分に隣接する部分を溶断し分離する
ことによって、金属化ノードＢ、Ｂ’または金属化ノー
ドＡ、　Ａ’を選択的に切断することにより達成される
。その金属化層の組成は典型的にはアルミニウムであり
、そのアルミニウム層には周知のとおり微量の銅または
シリコンをドープしてもよい。このように、第４、岬図
に示した物理的レイアウトの実施例から回路１０を形成
するためには、ノードＢ、Ｂ’が選択的に切断され、ノ
ートＡ、Ａ’は切断されないまま残される。これにより
、ＰチャネルＦＥＴデバイスＴ１のゲートはアースされ
、ＰチャネルＦＥＴデバイスＴ３のゲートはノードＱに
接続されることになろう。それゆえ、端子Ｖｄを介して
回路に正の電圧が加えられると、ノードＱが高レベルの
電位を有し、ノードＱ”が低レベルの電位を翁すること
になる。

あるいは、第４．５図に示した物理的レイアウトの実施
例から、ノードＡ、Ａ’を選択的に切断し、ノードＢ、
Ｂ’を切断しなし・まま残すことにより第５図の回路２
０を実現するように選択的にプログラムすることもでき
る。すなわち、このことによりＰチャネルＦＥＴデバイ
スＴ３’のケートがアースに接続され、ＰチャネルＦＥ
ＴデバイスＴＩ’のゲートがノードＱ”′に接続される
。すると、端子Ｖｄを介して回路に正の電圧が加えられ
たときに、ノードＱ′が相対的に低レベルの電位を有し
、ノードＱ　が相対的に高レベルの電位を有することに
なる。

〔作用〕

予備調整された記憶回路セル１０の作用は第６図のタイ
ムチャートに関連して説明される。このとき、電力中断
状態を表示するために、第１図のリセット回路２２が設
けられる０リセット回路２２はＰチャネルデバイスとＮ
チャネルデノ〈イスとからなるＣＭＯ８反転回路であり
、それぞれのデバイスのゲートにはリセットパルスが供
給されるＯまた、リセット回路２２の出力ノードはＶｄ
正電圧としてライン２４により回路１０と回路２０とに
それぞれ接続される。第６図のリセット信号の波形は回
路１０への正電圧の供給が中断された場合の事象の系列
をあられすものである０第６図において見てとれるよう
に、正の電圧ＶｄがオフになったときにはＱノードとＱ
７ノードの両電圧はアース電位に下降する・回路１０に
正の電圧Ｖｄが再び供給されたあとでは、ＰチャネルＦ
ＥＴデバイスＴ１がＰチャネルＦＥＴデフくイスＴ５よ
りもよく導通するようになり、それゆえノードＱの電位
が相対的にノードＱ７の電位よりも高（なる。

このことは第６図のタイムチャートから見てとれよう。

もしこのことが、例えば電力の欠陥であったならば、然
るべき起動手続が実行されることになろう。すなわち、
その起動手続においては、メモリアレイ中の記憶セルの
初期記憶状態に永久的に記憶された情報が読み出され、
この情報により、データプロセッサを作動させるための
初期プログラムロード条件が与えられる。この予備調整
された状態の読み取りは第６図のタイムチャートに示さ
れており、すなわちそのときワードラインＷＬかターン
され、高レベルにあるビットラインＢＬと低レベルにあ
るビットラインＢＬＸの状態が読み取られて感知増幅器
（図示しない）に供給される。そして、これにより、こ
の回路の初期記憶状態であるところの、回路の読み取り
専用部分の２進状態の読み取りが達成されるのである。

データプロセッサがメモリアレイ中のセルの初期記憶状
態の読み取りから初期プログラムロードを達成したあと
は、回路１０は通常の読み取り及び書き込み可能ないわ
ゆるランダｌ、アクセスメモリ（ＲＡＭ　）として使用
可能となる。このことは書き込み動作により開始される
。すなわち、書き込み動作にお（・ては、ワードライン
ＷＬに正のパルスが供給され、それからビットラインＢ
Ｌ、ＢＬ”の各々の状態が、隔離用ＦＥＴデバイスＴ５
．Ｔ６を介してノードＱとノードＱ”とにそれぞれ転送
される。そのあと、回路１０の現在の記憶状態を読み出
すことが要望されるなら、第６図のピントラインプリチ
ャージ段階でビットラインＢＬとＢＬ７とがともに高レ
ベルとなるよ５に設定される・そしてデバイスＴ５．Ｔ
６を導通状態にするためにワードラインＷＬの電位が高
レベルに設定される。次に、ノードＱ、Ｑ”の各電圧が
それぞれビットラインＢＬ、ＢＬ”−に加えられ、これ
ら２つの電圧は周知の方法で感知増幅器により感知され
る。

一方、回路２０ＶＣついての同様なタイムチャートは第
７図に示すようになるが、その基本的動作は第６図と１
９しいので説明を省略する。

ｆ”’］　、−１−記実施例は特にメモリ７ルイに本発
明を７４用したものであるが、本発明の原ア１１はメモ
リアレイ中て使用されて℃・ない、例えばフリップフロ
ップやシントレジスクラッチなどにも適用可能であるこ
とを」１１解されたい。

〔発明の効果〕

以上のよつ（（、この発明に基づ（ＣＭＯ８記憶回路は
、製造の最終工程で金属化結線を切断することにより、
きわめて容易に潜像′Ｉ（り回路が実現できると（・う
効果がある。

【図面の簡単な説明】

第１図は、本発明に基づくメモリアレイ中の２つの記憶
部位を示す概要図、 第２図は、第１図における予備調整された記憶回路セル
１０の概要回路図、 第３図は、第１図における予備調整された記憶回路セル
２０の概要回路図、 第４図は、本発明に基づく予備調整された記憶回路セル
の拡散領域と多結晶シリコン結線の物理的レイアウトを
示す図、 紀５図は、第４図と同様なレイアウトにおし・て、拡散
領域と多結晶シリコン結線上の金属化結線の配置を示す
）１ 第６図は、回路１０の動作のタイムチャート、第７図は
、回路２０の動作のタイムチャート、第８図は、切断可
能なノードＢを詳細に図示する、笛５図の８−８′線断
面図、 第９図は、切断可能なノードＢを詳細に図示する、第５
図の９−９′線断面図である。 ＴＩ（Ｔ３’）・・・・菓１のＰチャネルＦＥＴデバイ
ス、Ｔ２（Ｔ４’）・・・・第１のＮチャネルＦＥＴデ
バイス、Ｔ３（ＴＩ’）・・・・第２のＰチャネルＦＥ
Ｔデバイス、Ｔ４（Ｔ２′ル・・・第２のＮチャネル２
ＥＴデバイス、Ｑ　（Ｑ’）、Ｑ”（Ｑ”）・・・・第
１及び第２のノード、Ｖｄ・・・・正のドレイン電圧供
給端子。 ヒツトライン　ビ・／トうイン ＦＴ６．　１ ＦＩＧ、’４ ＦＩＧ、５ リセット ’Ｉｇ１＋ｏＪＩＪ　［８−Ｂ’　切断）’ｍｌｋリ　
’　Ｉｉ友みｌ　１　誂＆す１　１　１　１ ＦＩＧ、６ リセット ｄ ヒ゛°・ンドライン フ０り子キーソ １　１　１　１ １　Ｉ　１　１ ＦＩＧ、７

Claims (1)

【特許請求の範囲】
1. （１）ゲートを接地し、ドレインとソース間の経路を正
   のドレイン電圧供給端子と第１のノードの間に接続し７
   てなる第１のＰチャネルＦＥＴデバイスと、 ドレインとノース間の経路を上記第１のノードノーアー
   スの間に接続（７、ゲートを第２のノートに接続してな
   る第１のＮチャネルＦＥＴデバイスと、ドレインと）−
   ス間の経路を正のトレイン電圧供給端子と上記第２のノ
   ードとの間に接続し、ゲートを十記第１のノードに接続
   してなる第２のＰチャネルＦＥＴテハー１７と、 ドレインとソース間の経路を上記第２のノードとアース
   の間に接続し、ゲートを」二記第１のノードに接続して
   なる第２のＮチャネルＦ’　Ｅ　Ｔデバイスとを具備す
   る半導体記憶回路３、