KR20150087540A - 안티 퓨즈 어레이 구조 - Google Patents

안티 퓨즈 어레이 구조 Download PDF

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Abstract

프로그램 여부에 따라 단락 여부가 결정되는 프로그램 트랜지스터를 포함하고, 비트 라인과 상기 프로그램 트랜지스터에 연결되어 상기 프로그램 트랜지스터의 단락 여부를 각각 상기 비트 라인으로 출력하는 리드 트랜지스터로 구성되는 안티 퓨즈에서, 반도체 기판 내에 제1 방향으로 형성된 활성 영역; 상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부; 상기 프로그램 트랜지스터 상에 구비되며, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 프로그램 게이트 전극;및 상기 리드 트랜지스터 상에 구비되며, 상기 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되는 리드 게이트 전극을 포함하는 안티 퓨즈가 제공되며, 활성 영역 내에 매립되는 게이트 구조로 형성하여 다수의 안티 퓨즈가 어레이 형태로 구성되는 안티 퓨즈 어레이의 면적을 줄일 수 있다.

Description

안티 퓨즈 어레이 구조{ANTIFUSE ARRAY ARCHITECTURE}
본 기술은 복수의 안티 퓨즈를 포함하는 안티 퓨즈 어레이에 관한 것으로서, 특히 안티 퓨즈 어레이의 면적을 줄이기 위한 것이다.
반도체 집적회로에는 퓨즈 회로가 포함된다. 퓨즈 회로는 퓨즈 프로그래밍(fuse programming) 방식에 의해 이전의 옵션 신호를 반전시켜 출력하는 회로로, 전압제어 회로, 리던던시 회로 등에서 선택적으로 옵션신호를 제공하기 위해 사용된다. 퓨즈 프로그래밍 방식에는 일반적으로 레이저 블로잉(laser blowing)방식과 전기적인(electrical) 방식이 사용된다. 레이저 블로잉 방식은 레이저 빔(laser beam)을 이용하여 퓨즈의 연결상태를 끊어버리는 방식이다. 레이저를 이용한 물리적인 퓨즈 프로그래밍 방식은 반도체 집적회로가 패키지(package)로 제작되기 전단계인 웨이퍼(wafer) 상태에서만 실시가 가능하다. 반면, 전기적인 방식은 패키지 상태에서 퓨즈의 연결상태를 변화시켜서 프로그래밍하는 방식으로, 이때 이용되는 퓨즈로는 안티 퓨즈(Anti-fuse)가 있다.
안티 퓨즈는 퓨즈의 반대 개념으로 반도체 집적회로의 제작 초기에는 끊어진 상태로 셋팅되어 있다가, 패키징 후 프로그램에 의해 연결된 상태로 전환된다. 다시 말해, 제작 초기의 안티 퓨즈는 고저항-MΩ이상의 전기 저항-을 가진 절연체의 상태에 있다가 프로그램에 의해 저저항-몇 백 Ω이하의 전기저항-을 가진 도체로 전환하게 되는 것이다. 여기서, 안티 퓨즈의 물리적인 변화는 전극 사이 즉, 두 개의 도전층 사이에 어느 수준 이상의 전압(프로그램 전압)을 인가하여 절연체가 브레이크 다운(Breakdown) 현상을 일으킴으로써 도체로 전환되도록 이루어진다. 이와 같은 종래에 의한 반도체 집적회로의 안티 퓨즈 회로에 따르면, 반도체 집적회로가 패키징된 상태에서도 프로그램시킬 수 있는 이점이 있다.
현재 반도체 메모리 장치는 더욱 고집적화되고 있으며 생산성 향상을 위해 전체 면적을 줄이려는 노력이 계속되고 있다. 실제로, 반도체 메모리 장치의 면적이 작을수록 하나의 웨이퍼를 통해 생산될 수 있는 반도체 메모리 장치의 수가 늘어나고 이는 곧 생산성 향상을 통한 제조 원가의 절감으로 연결된다. 하지만, 반도체 메모리 장치의 저장 용량은 더욱 커져 단위 셀의 수가 늘어나고 이에 따라 단위셀의 결함을 대체하기 위한 리던던시 회로의 크기도 더 커지고 있는데, 이는 반도체 메모리 장치의 전체 면적을 줄이는 데 어려움을 준다. 이러한 문제로 현재는 기존의 메탈 퓨즈를 이용하는 리던던시 회로 대비하여 사이즈도 작으면서 기존의 CMOS 공정을 이용하여 구현 가능한 장점을 가지는 매트릭스(matrix) 형태의 안티 퓨즈 어레이(Anti-Fuse Array)를 사용한다.
그러나, 종래에 의한 반도체 집적회로는 안티 퓨즈 어레이의 구조상 다수의 안티 퓨즈를 구비함으로써 회로 상에서 차지하는 면적이 큰 단점을 가진다.
본 발명의 실시예들이 해결하고자 하는 기술적 과제는 안티 퓨즈의 게이트 전극 구조를 변경하여 다수의 안티 퓨즈를 포함하는 안티 퓨즈 어레이의 면적을 줄이기 위한 안티 퓨즈를 제공하기 위한 것이다.
본 발명의 제1 실시예에 따른 안티 퓨즈는, 프로그램 여부에 따라 단락 여부가 결정되는 프로그램 트랜지스터를 포함하고, 비트 라인과 상기 프로그램 트랜지스터에 연결되어 상기 프로그램 트랜지스터의 단락 여부를 각각 상기 비트 라인으로 출력하는 리드 트랜지스터로 구성되는 안티 퓨즈에서, 반도체 기판 내에 제1 방향으로 형성된 활성 영역; 상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부; 상기 프로그램 트랜지스터 상에 구비되며, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 프로그램 게이트 전극;및 상기 리드 트랜지스터 상에 구비되며, 상기 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되는 리드 게이트 전극을 포함할 수 있다.
본 발명의 제2 실시예에 따른 안티 퓨즈는, 프로그램 여부에 따라 단락 여부가 결정되는 프로그램 트랜지스터를 포함하고, 비트 라인과 상기 프로그램 트랜지스터에 연결되어 상기 프로그램 트랜지스터의 단락 여부를 각각 상기 비트 라인으로 출력하는 리드 트랜지스터로 구성되는 안티 퓨즈에서, 반도체 기판 내에 제1 방향으로 형성된 활성 영역; 상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부; 상기 프로그램 트랜지스터 상에 구비되며, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 프로그램 게이트 전극;및 상기 리드 트랜지스터 상에 구비되며, 상기 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되고, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 리드 게이트 전극을 포함할 수 있다.
본 발명의 제1 실시예에 따른 안티 퓨즈 어레이는, 복수의 프로그램 라인 및 리드 라인들이 복수의 비트 라인과 매트릭스 형태로 배열되며, 상기 복수의 프로그램 라인과 각각 연결되어 프로그램 여부에 따라 단락 여부가 결정되는 제1 및 제2 프로그램 트랜지스터를 포함하고, 상기 복수의 리드 라인과 각각 연결되며 상기 비트 라인과 상기 제1 및 제2 프로그램 트랜지스터 사이에 각각 구비되어 상기 제1 및 제2 프로그램 트랜지스터의 단락 여부를 상기 비트 라인으로 출력하는 제1 및 제2 리드 트랜지스터를 포함하는 안티 퓨즈 어레이에서, 반도체 기판 내에 제1 방향으로 형성된 활성 영역; 상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부; 상기 제1 및 제2 프로그램 트랜지스터 상에 각각 구비되며 상기 비트 라인 콘택부에 대향하여 형성되고, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제1 및 제2 프로그램 게이트 전극; 상기 제1 리드 트랜지스터 상에 구비되며 상기 제1 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되는 제1 리드 게이트 전극; 및 상기 제2 리드 트랜지스터 상에 구비되며 상기 제2 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되는 제2 리드 게이트 전극을 포함할 수 있다.
본 발명의 제2 실시예에 따른 안티 퓨즈 어레이는, 복수의 프로그램 라인 및 리드 라인들이 복수의 비트 라인과 매트릭스 형태로 배열되며, 상기 복수의 프로그램 라인과 연결되어 프로그램 여부에 따라 단락 여부가 결정되는 제1 및 제2 프로그램 트랜지스터를 포함하고, 상기 복수의 리드 라인과 각각 연결되며 상기 비트 라인과 상기 제1 및 제2 프로그램 트랜지스터 사이에 각각 구비되어 상기 제1 및 제2 프로그램 트랜지스터의 단락 여부를 상기 비트 라인으로 출력하는 제1 및 제2 리드 트랜지스터를 포함하는 안티 퓨즈 어레이 에서, 반도체 기판 내에 제1 방향으로 형성된 활성 영역; 상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부; 상기 제1 및 제2 프로그램 트랜지스터 상에 각각 구비되며, 상기 비트 라인 콘택부에 대향하여 형성되고, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제1 및 제2 프로그램 게이트 전극; 상기 제1 리드 트랜지스터 상에 구비되며 상기 제1 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되고 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제1 리드 게이트 전극; 및 상기 제2 리드 트랜지스터 상에 구비되며 상기 제2 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되고 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제2 리드 게이트 전극을 포함할 수 있다.
제안된 실시예의 안티 퓨즈 어레이는 안티 퓨즈의 게이트 전극 구조를 활성 영역 내에 전체 또는 일부가 매립되는 게이트 구조로 형성하여 다수의 안티 퓨즈가 어레이 형태로 구성되는 안티 퓨즈 어레이의 면적을 줄일 수 있다.
도1은 복수의 안티 퓨즈를 포함하는 안티 퓨즈 어레이를 도시한 회로도.
도2의 (A)는 도1에서 비트 라인을 공유하는 제1 및 제2 안티 퓨즈의 평면도이며, (B)는 제1 및 제2 안티 퓨즈를 갖는 안티 퓨즈 어레이의 평면도.
도3은 본 발명의 제1 실시예에 따른 안티 퓨즈의 입체도.
도4는 도3에 따른 안티 퓨즈 어레이의 입체도.
도5는 본 발명의 제2 실시예에 따른 안티 퓨즈의 입체도.
도6은 도5에 따른 안티 퓨즈 어레이의 입체도.
도7은 본 발명의 게이트 구조를 적용한 복수의 안티 퓨즈 어레이의 입체도.
도8은 도7에 따른 복수의 안티 퓨즈 어레이의 평면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도1은 복수의 안티 퓨즈를 포함하는 안티 퓨즈 어레이를 도시한 회로도이다.
도1을 참조하면 N개의 로우(row)와 M개의 컬럼(column)으로 배열되는 복수의 안티 퓨즈들로 구성되는 안티 퓨즈 어레이를 포함한다. 안티 퓨즈 어레이의 복수의 안티 퓨즈들은 복수의 프로그램 라인(PG<1:N>)과 리드 라인(RD<1:N>)들이 복수의 비트 라인(BL<1:N>)과 매트릭스(matrix) 형태로 배열된다. 안티 퓨즈 어레이는 비트 라인을 공유하며, 비트 라인에 대향하여 형성되는 제1 안티 퓨즈(11) 및 제2 안티 퓨즈(12)로 각각 구성된다.
이하, 복수의 안티 퓨즈들은 동일한 구성을 갖는 것으로 제1 안티 퓨즈(11)를 대표로 설명하기로 한다. 제1 안티 퓨즈(11)는 프로그램 트랜지스터(MP1)와 리드 트랜지스터(MR1)를 포함한다. 프로그램 트랜지스터(MP1)는 프로그램 여부에 따라 단락 여부가 결정된다. 즉, 프로그램 트랜지스터(MP1)는 럽쳐(rupture)/브레이크다운(breakdown) 여부에 따라 저항 또는 캐패시터의 성질을 갖는다. 여기서 프로그램 트랜지스터(MP1)는 저항의 크기에 따라 데이터를 저장하는 저항성 메모리 소자라고 여겨질 수 있다. 리드 트랜지스터(MR1)는 비트 라인(BL<1>)과 프로그램 트랜지스터(MP1)에 연결되어 리드 라인(RD<1:N>)의 제어에 따라 프로그램 트랜지스터(MP1)와 비트 라인(BL<0:M>)을 전기적으로 연결하여 프로그램 트랜지스터(MP1)의 단락 여부를 비트 라인(BL<1>1)으로 출력한다.
이하, 1번째 로우가 선택된 로우이고, 1번째 컬럼이 선택된 컬럼이라 가정하고 프로그램 동작에 대해 설명하기로 한다.
선택된 로우의 리드 라인(RD<1>)이 활성화되고 나머지 리드 라인은 비활성화된다. 따라서, 리드 트랜지스터(MR1)는 턴온되고, 나머지 리드 트랜지스터는 턴오프된다. 선택된 로우의 프로그램 트랜지스터(MP1)에는 안티 퓨즈의 게이트 절연막이 파괴시킬 정도의 높은 전압(일반적으로 전원 전압을 펌핑하여 생성한 높은 전압)이 인가되고, 나머지 프로그램 트랜지스터에는 낮은 레벨의 전압(예, 접지 전압)이 인가된다. 선택된 비트 라인(BL<1>)은 데이터 억세스 회로에 연결되고, 선택되지 않은 비트 라인은 플로팅(floating)된다. 데이터 억세스 회로(미도시)는 입력된 데이터가 프로그램 데이터(예,'1')이면 선택된 비트 라인을 '로우' 레벨로 구동하여 선택된 안티 퓨즈의 프로그램 트랜지스터가 프로그램(럽쳐)되도록 하고, 입력된 데이터가 프로그램 데이터가 아니면(예,'0') 선택된 비트 라인을 '하이'레벨로 구동하여 프로그램 트랜지스터가 프로그램되지 않도록 한다. 선택되지 않은 비트 라인은 플로팅되므로, 프로그램 트랜지스터들의 게이트에 높은 전압이 인가되더라도 프로그램되지 않는다.
다음으로 리드 동작에 대해 설명하면, 선택된 로우의 리드 라인(RD<1>)이 활성화되고 나머지 리드 라인들은 비활성화된다. 따라서, 리드 트랜지스터가 턴온되고, 나머지 리드 트랜지스터는 턴오프된다. 선택된 로우의 프로그램 라인에는 리드 동작에 적절한 전압(일반적으로, 전원 전압)이 인가되고, 나머지 프로그램 라인에는 낮은 레벨의 전압(예, 접지 전압)이 인가된다. 선택된 비트 라인은 데이터 억세스 회로에 연결되고, 선택되지 않은 비트 라인들은 플로팅된다. 데이터 억세스 회로는 선택된 비트 라인에 전류가 흐르면 프로그램 트랜지스터가 프로그램되었다고 인식하고(안티 퓨즈의 데이터를 '1'로 인식), 선택된 비트 라인에 전류가 흐르지 않으면 프로그램 트랜지스터가 프로그램되지 않았다고 인식한다. 따라서, 리드 트랜지스터의 온/오프로 프로그램 트랜지스터의 단락 여부를 알 수 있다.
다음으로는 비트 라인을 공유하는 제1 및 제2 안티 퓨즈(11,12)의 평면도를 참조하여 종래 기술이 갖는 안티 퓨즈 어레이의 문제점을 설명하기로 한다.
도2의 (A)는 제1 및 제2 안티 퓨즈의 평면도이며, (B)는 복수의 제1 및 제2 안티 퓨즈를 갖는 안티 퓨즈 어레이의 평면도이다.
도2의 (A)를 참조하면, 반도체 기판(미도시) 내에 정의되는 활성 영역(210)과, 활성 영역(210) 상에 형성되는 비트 라인 콘택부(220)와, 제1 및 제2 프로그램 게이트 전극(230A,230B)과, 제1 및 제2 리드 게이트 전극(240A,240B)을 확인할 수 있다.
제1 및 제2 프로그램 게이트 전극(230A,230B)은 프로그램 트랜지스터 상에 구비되며, 제1 및 제2 리드 게이트 전극(240A,240B)은 리드 트랜지스터 상에 구비된다. 활성 영역(210)은 반도체 기판 내에 제1 및 제2 프로그램 트랜지스터 및 리드 트랜지스터의 소스-드레인 영역을 형성한다. 제1 및 제2 프로그램 게이트 전극(230A,230B)과 제1 및 제2 리드 게이트 전극(240A,240B)과 반도체 기판 사이에는 각각 게이트 절연막이 형성된다. 구체적으로는 제1 및 제2 리드 트랜지스터의 소스 영역은 비트 라인과 접속되고, 드레인 영역은 제1 및 제2 프로그램 트랜지스터의 일단과 접속된다. 제1 및 제2 프로그램 트랜지스터의 타단은 소스 영역으로 플로팅되어 더미 활성 영역으로써 STI(Shallow Trench Isolation) 처리한다.
(B)를 참조하면, 제1 및 제2 안티 퓨즈가 복수 개 구비되는 안티 퓨즈 어레이의 평면도로써, 종래 기술에 따른 안티 퓨즈 어레이는 프로그램 트랜지스터 상에 플로팅되는 더미 활성 영역(DUMMY)의 면적으로 인해 다수의 안티 퓨즈로 구성되는 안티 퓨즈 어레이의 면적 상의 제한을 갖게 된다.
또한, 안티 퓨즈는 게이트 전극 하단에 채널(channel)이 형성되어야 하므로, 소스 및 드레인 영역과 게이트 전극과의 중첩(overlap)되는 면적을 확보해야한다. 즉, 종래 기술에 따른 안티 퓨즈는 활성 영역의 에지(edge) 부분이 게이트 전극 영역에 중첩되어야 한다. 이는 게이트 영역의 사이즈(폭 또는 길이)를 증가시켜 중첩 영역의 넓이를 확보할 수 있으나 안티 퓨즈 어레이의 면적이 증가하게 되는 문제점을 가져올 수 있다.
도3은 본 발명의 제1 실시예에 따른 안티 퓨즈의 입체도이다.
도3을 참조하면, 안티 퓨즈는 활성 영역(310)과, 비트라인 콘택부(320)와, 프로그램 게이트 전극(330) 및 리드 게이트 전극(340)으로 구성될 수 있다.
활성 영역(310)은 반도체 기판(300) 내에 제1 방향으로 형성될 수 있고, 비트라인 콘택부(320)는 활성 영역(310) 상에 형성되어 비트 라인과 접속될 수 있다. 프로그램 게이트 전극(330)은 프로그램 트랜지스터(미도시) 상에 구비되며, 활성 영역(310) 내에 전체 또는 일부가 매립되어 형성될 수 있다. 프로그램 게이트 전극은 전체가 매립되어 형성되는 버리드(buried) 게이트 구조 또는 일부가 매립되는 리세스(recess) 게이트 구조일 수 있다. 프로그램 게이트 전극(330)은 프로그램 라인과 접속되어 프로그램 전압을 인가받는 전극이다. 리드 게이트 전극(340)은 리드 트랜지스터 상에 구비되며, 프로그램 게이트 전극(330)과 비트 라인 콘택부(320) 사이에 형성될 수 있다. 리드 게이트 전극(340)은 리드 라인과 접속되어 리드 전압을 인가받는 전극이다. 도시되지 않았으나, 프로그램 게이트 전극(330)과 인접한 활성 영역 사이 및 반도체 기판 표면과 리드 게이트 전극(340) 사이에는 게이트 절연막을 각각 포함할 수 있다.
전술한 바와 같이, 프로그램 게이트 전극(330)을 통해 높은 프로그램 전압을 인가함으로써 프로그램 게이트 전극(330)과 활성 영역(310) 사이의 게이트 절연막이 럽쳐되어 프로그래밍 동작을 수행할 수 있다. 이후 리드 게이트 전극(340)에 전압이 인가되어 선택되어 지면 소스와 드레인 영역 간에 전자가 이동할 수 있는 채널 영역이 형성되고, 채널 영역을 통해서 전류 패스(path)가 생성된다. 형성된 전류 패스가 비트 라인 콘택부(320)로 전달되고, 비트 라인 콘택부(320)에서 비트 라인으로 전달된 전류 패스를 통해서 프로그램 트랜지스터의 프로그램 정보를 알게 된다.
본 발명의 제1 실시예에 따른 안티 퓨즈는 활성 영역(310) 내에 게이트 영역이 매립되는 구조로써 활성 영역(310)의 에지(edge) 부분을 게이트 영역이 차단하는 형태로 볼 수 있다. 이러한 구조의 안티 퓨즈는 프로그램을 위한 채널 영역의 면적 증가 없이 게이트 영역의 면적을 증가시킬 수 있어 프로그래밍 동작의 효과를 높일 수 있으며, 매립되는 게이트 구조로써 본 발명의 안티 퓨즈를 구비하는 퓨즈 어레이의 면적을 줄일 수 있다.
도4는 도3에 따른 안티 퓨즈 어레이의 입체도이다.
앞서 도1에서 전술한 바와 같이, 안티 퓨즈 어레이는 비트 라인을 공유하여, 비트 라인을 기준으로 대향하여 구비되는 제1 및 제2 안티 퓨즈를 포함할 수 있다.
도시되지 않았으나, 도1과 같이 제1 안티 퓨즈는 제1 프로그램 트랜지스터(MP1) 및 제1 리드 트랜지스터(MR1)를 구비할 수 있다. 제2 안티 퓨즈는 제2 프로그램 트랜지스터(MP2) 및 제2 리드 트랜지스터(MR2)를 구비할 수 있다.
제1 및 제2 프로그램 트랜지스터는 프로그램 라인과 각각 연결되어 프로그램 여부에 따라 단락 여부가 결정되며, 제1 및 제2 리드 트랜지스터는 리드 라인과 각각 연결되어 제1 및 제2 프로그램 트랜지스터의 단락 여부를 전류 패스로써 비트 라인으로 출력한다. 이와 관련된 프로그램/리드 동작은 도1과 동일하다.
도4를 참조하면, 안티 퓨즈 어레이는 활성 영역(410)과, 비트 라인 콘택부(420)와, 제1 및 제2 프로그램 게이트 전극(430A,430B)과, 제1 및 제2 리드 게이트 전극(440A,440B)으로 구성될 수 있다.
활성 영역(410)은 반도체 기판(400) 내에 제1 방향으로 형성될 수 있고, 비트 라인 콘택부(420)는 활성 영역(410) 상에 형성되어 비트 라인과 접속될 수 있다. 제1 프로그램 게이트 전극(430A)은 제1 프로그램 트랜지스터 상에 구비되며, 활성 영역(410) 내에 전체 또는 일부가 매립되어 형성된다. 제2 프로그램 게이트 전극(430B)은 제2 프로그램 트랜지스터 상에 구비되며, 활성 영역(410) 내에 전체 또는 일부가 매립되어 형성된다. 이때, 제1 및 제2 프로그램 게이트 전극(430A,430B)은 비트 라인 콘택부(420)를 기준으로 비트 라인 콘택부(420)에 대향하여 형성될 수 있다. 여기서 제1 및 제2 프로그램 게이트 전극(430A,430B)은 전체가 매립되어 형성되는 버리드(buried) 게이트 구조 또는 일부가 매립되는 리세스(recess) 게이트 구조일 수 있다. 또한, 제1 및 제2 프로그램 게이트 전극(430A,430B)은 인접한 활성 영역의 에지를 차단하는 형태로 형성된다. 제1 및 제2 프로그램 게이트 전극(430A,430B)은 프로그램 라인과 각각 접속되어 프로그램 전압을 인가받는 전극이다.
또한, 제1 리드 게이트 전극(440A)은 제1 리드 트랜지스터 상에 구비되며, 제1 프로그램 게이트 전극(430A)과 비트 라인 콘택부(420) 사이에 형성된다. 제2 리드 게이트 전극(440B)은 제2 리드 트랜지스터 상에 구비되며, 제2 프로그램 게이트 전극(430B)과 비트 라인 콘택부(420) 사이에 형성된다. 제1 및 제2 리드 게이트 전극(440A,440B)은 리드 라인과 각각 접속되어 리드 전압을 인가받는 전극이다. 도시되지 않았으나, 활성 영역(410)과 제1 및 제2 프로그램 게이트 전극(430A,430B) 사이 및 반도체 기판(400)과 제1 및 제2 리드 게이트 전극(440A,440B) 사이에는 각각 게이트 절연막을 포함한다.
이러한 형태의 안티 퓨즈 어레이의 동작 원리는 도1에서 설명한 바와 같이 제1 및 제2 프로그램 게이트 전극(430A,430B)에 제1 및 제2 프로그램 게이트 전극(430A,430B)과 활성 영역(410) 사이에 형성된 게이트 절연막(gate oxide)이 파괴될 정도의 높은 프로그램 전압을 인가한다. 따라서, 게이트 절연막이 럽쳐(rupture)되면서 소스와 드레인 영역 간에 전자가 이동할 수 있는 채널 영역이 형성되고, 채널 영역을 통해서 전류 흐름이 생성된다. 이후, 프로그램 전압보다 낮은 리드 전압이 인가되고, 각각 리드 트랜지스터의 온(on)/오프(off)를 통해서 제1 및 제2 프로그램 트랜지스터(430A,430B)의 럽쳐 여부(제1 및 제2 프로그램 게이트 전극 측면의 게이트 절연막의 파괴)를 비트 라인(BL)으로 전달함으로써 안티 퓨즈의 프로그램 정보를 출력할 수 있다.
도5는 본 발명의 제2 실시예에 따른 안티 퓨즈의 입체도이다.
도5를 참조하면, 활성 영역(510)은 반도체 기판(500) 내에 제1 방향으로 형성될 수 있고, 비트라인 콘택부(520)는 활성 영역(510) 상에 형성되어 비트 라인과 접속될 수 있다. 프로그램 게이트 전극(530)은 프로그램 트랜지스터(미도시) 상에 구비되며, 활성 영역(510) 내에 전체 또는 일부가 매립되어 형성될 수 있다. 프로그램 게이트 전극(530)은 프로그램 라인과 접속되어 프로그램 전압을 인가받는 전극이다. 리드 게이트 전극(540)은 리드 트랜지스터 상에 구비되며, 프로그램 게이트 전극(530)과 비트 라인 콘택부(520) 사이에 형성될 수 있다. 리드 게이트 전극(540)은 활성 영역(510) 내에 전체 또는 일부가 매립되어 형성될 수 있다. 리드 게이트 전극(540)은 리드 라인과 접속되어 리드 전압을 인가받는 전극이다. 여기서 프로그램 게이트 전극(530) 및 리드 게이트 전극(540)은 전체가 매립되어 형성되는 버리드(buried) 게이트 구조 또는 일부가 매립되는 리세스(recess) 게이트 구조일 수 있다. 도시되지 않았으나, 프로그램 게이트 전극(530)과 인접한 활성 영역 사이 및 반도체 기판(500)과 리드 게이트 전극(540) 사이에는 게이트 절연막을 각각 포함할 수 있다.
전술한 바와 같이, 프로그램 게이트 전극(530)을 통해 높은 프로그램 전압을 인가함으로써 프로그램 게이트 전극(530)과 활성 영역(510) 사이의 게이트 절연막이 럽쳐되어 프로그래밍 동작을 수행할 수 있다. 이후 리드 게이트 전극(540)에 전압이 인가되어 선택되어 지면 소스와 드레인 영역 간에 전자가 이동할 수 있는 채널 영역이 형성되고, 채널 영역을 통해서 전류 패스(path)가 생성된다. 형성된 전류 패스가 비트 라인 콘택부(520)로 전달되고, 비트 라인 콘택부(520)에서 비트 라인으로 전달된 전류 패스를 통해서 프로그램 트랜지스터의 프로그램 정보를 알 수 있다.
본 발명의 제2 실시예에 따른 안티 퓨즈는 프로그램 게이트 전극(530)과 리드 게이트 전극(540)이 활성 영역(510) 내에 매립되는 구조로 게이트 전극이 인접한 활성 영역의 에지 부분을 차단하는 형태로 볼 수 있다. 이러한 구조의 안티 퓨즈는 프로그램을 위한 채널 영역의 면적 증가 없이 게이트 영역의 면적을 증가시킬 수 있어 프로그램 동작의 효과를 높일 수 있으며, 매립되는 게이트 구조로써 본 발명의 안티 퓨즈를 구비하는 안티 퓨즈 어레이의 면적을 줄일 수 있다. 또한, 리드 라인과 접속되어 리드 전압을 인가받는 리드 게이트 전극으로 구성된 게이트 영역이 오프(off)되는 경우 소스 영역에서 드레인 영역으로 발생하는 손실 전류를 줄일 수 있다.
도6은 도5에 따른 안티 퓨즈 어레이의 입체도이다.
전술하였듯이, 안티 퓨즈 어레이는 비트 라인을 공유하여, 비트 라인을 기준으로 대향하여 구비되는 제1 및 제2 안티 퓨즈를 포함할 수 있다. 도시되지 않았으나, 도1에서 설명한 바와 같이 제1 안티 퓨즈는 제1 프로그램 트랜지스터(MP1) 및 제1 리드 트랜지스터(MR1)를 구비할 수 있다. 제2 안티 퓨즈는 제2 프로그램 트랜지스터(MP2) 및 제2 리드 트랜지스터(MR2)를 구비할 수 있다.
제1 및 제2 프로그램 트랜지스터는 프로그램 라인과 각각 연결되어 프로그램 여부에 따라 단락 여부가 결정되며, 제1 및 제2 리드 트랜지스터는 리드 라인과 각각 연결되어 제1 및 제2 프로그램 트랜지스터의 단락 여부를 전류 패스로써 비트 라인으로 출력한다. 이와 관련된 프로그램/리드 동작은 도1과 동일하다.
구체적으로는 도6을 참조하면, 안티 퓨즈 어레이는 활성 영역(610)과, 비트 라인 콘택부(620)와, 제1 및 제2 프로그램 게이트 전극(630A,630B)과, 제1 및 제2 리드 게이트 전극(640A,640B)으로 구성될 수 있다.
활성 영역(610)은 반도체 기판(600) 내에 제1 방향으로 형성될 수 있고, 비트 라인 콘택부(620)는 활성 영역(610) 상에 형성되어 비트 라인과 접속될 수 있다. 제1 프로그램 게이트 전극(630A)은 제1 프로그램 트랜지스터 상에 구비되며, 활성 영역(610) 내에 전체 또는 일부가 매립되어 형성된다. 제2 프로그램 게이트 전극(630B)은 제2 프로그램 트랜지스터 상에 구비되며, 활성 영역(610) 내에 전체 또는 일부가 매립되어 형성된다. 이때, 제1 및 제2 프로그램 게이트 전극(630A,630B)은 비트 라인 콘택부(620)를 기준으로 비트 라인 콘택부620)에 대향하여 형성될 수 있다. 제1 및 제2 프로그램 게이트 전극(630A,630B)은 프로그램 라인과 각각 접속되어 프로그램 전압을 인가받는 전극이다.
제1 리드 게이트 전극(640A)은 제1 리드 트랜지스터 상에 구비되며, 제1 프로그램 게이트 전극(630A)과 비트 라인 콘택부(620) 사이에 형성되고 활성 영역(610) 내에 전체 또는 일부가 매립되어 형성된다. 또한, 제2 리드 게이트 전극(640B)은 제2 리드 트랜지스터 상에 구비되며, 제2 프로그램 게이트 전극(630B)과 비트 라인 콘택부(620) 사이에 형성되고 활성 영역(610) 내에 전체 또는 일부가 매립되어 형성된다. 제1 및 제2 리드 게이트 전극(640A,640B)은 리드 라인과 각각 접속되어 리드 전압을 인가받는 전극이다.
여기서 제1 및 제2 프로그램 게이트 전극(630A,630B)과 제1 및 제2 리드 게이트 전극(640A,640B)은 전체가 매립되어 형성되는 버리드(buried) 게이트 구조 또는 일부가 매립되는 리세스(recess) 게이트 구조일 수 있다. 또한, 제1 및 제2 프로그램 게이트 전극(630A,630B)은 인접한 활성 영역의 에지를 차단하는 형태로 형성된다.
도시되지 않았으나, 안티 퓨즈 어레이는 활성 영역(610)과 제1 및 제2 프로그램 게이트 전극(630A,630B) 사이 및 활성 영역(610)과 제1 및 제2 리드 게이트 전극(640A,640B) 사이에 각각 게이트 절연막을 포함한다.
이러한 구조의 안티 퓨즈의 동작 원리는 앞서 전술하였듯이 제1 및 제2 프로그램 게이트 전극(630A,630B)에 반도체 기판 사이에 형성된 게이트 절연막(gate oxide)이 파괴될 정도의 높은 프로그램 전압을 인가한다. 따라서, 게이트 절연막이 럽쳐(rupture)되면서 소스와 드레인 영역 간에 전자가 이동할 수 있는 채널 영역이 형성되고, 채널 영역을 통해서 전류 흐름이 생성된다. 이후, 프로그램 전압보다 낮은 리드 전압이 인가됨에 따라 제1 및 제2 리드 게이트 전극(640A,640B)의 온(on)/오프(off)를 통해서 제1 및 제2 프로그램 트랜지스터의 럽쳐 여부(제1 및 제2 프로그램 게이트 전극(630A,630B) 측면의 게이트 절연막의 파괴)를 비트 라인(BL)으로 전달함으로써 안티 퓨즈의 프로그램 정보를 출력할 수 있다.
도7은 본 발명의 게이트 구조를 적용한 복수의 안티 퓨즈 어레이의 입체도이다.
도7을 참조하면, 도6에서 전술한 구조의 안티 퓨즈 어레이를 더 구비되는 것을 확인할 수 있다.
간단하게, 안티 퓨즈 어레이는 제1 반도체 기판(700A)에 제1 및 제2 프로그램 게이트 전극(730A,730B)과 제1 및 제2 리드 게이트 전극(740A,740B)이 활성 영역(710A) 내에 매립되어 형성되는 구조이다. 이와 동일한 구조로 안티 퓨즈 어레이는 제2 반도체 기판(700B)에 제3 및 제4 프로그램 게이트 전극(730C,730D)과 제3 및 제4 리드 게이트 전극(740C,740D)이 활성 영역(710B) 내에 매립되어 형성되는 구조이다. 각각 게이트 전극과 활성 영역 사이에는 게이트 절연막을 포함한다.
다음으로 본 발명에 따른 안티 퓨즈 어레이의 효과에 대해 설명하면, 종래의 안티 퓨즈를 포함하는 안티 퓨즈 어레이의 구조는 게이트 전극의 형태가 반도체 기판 상에 형성되는 구조이다. 따라서, 전압이 인가되는 경우에 게이트의 하단에 채널이 형성되어야 하므로 활성 영역의 에지(edge)가 게이트 영역의 끝 혹은 약간의 중첩 영역(overlap)을 가져야 한다. 이때의 활성 영역(710A,710B)의 에지 사이의 면적을 (A) 라고 할 수 있다.
본 발명의 안티 퓨즈 어레이의 구조는 게이트 전극이 활성 영역 내에 파고들게 된다. 다시 말해, 게이트 전극의 형태가 활성 영역에 매립되어 형성되기 때문에 활성 영역의 계면을 차단하여 형태가 되어 활성 영역의 면적을 줄일 수 있다. 즉, 게이트 영역의 면적인 (B) 만큼의 공간만이 필요하게 된다. 참고로, 제1 및 제2 리드 게이트 전극(740A,740B)은 제1 실시예와 같이 활성 영역 내에 매립되는 구조가 아닌 반도체 기판 상에 형성되는 구조일 수 있으며, 본 발명의 따른 효과는 동일하다.
도8은 도7에 따른 복수의 안티 퓨즈 어레이의 평면도이다.
도8를 참조하면, 본 발명에 따른 안티 퓨즈 어레이는 프로그램 게이트 전극이 활성 영역의 에지를 차단하는 형태로써, 점선으로 표시된 바와 같이 종래의 안티 퓨즈 어레이에서 플로팅되는 더미 활성 영역의 면적이 필요하지 않게 된다. 따라서, 안티 퓨즈의 활성 영역에서 더미 활성 영역의 면적을 확보할 필요가 없게 되므로 게이트 전극 사이 간격(C)을 종래 대비하여 줄일 수 있다. 따라서 안티 퓨즈의 면적 감소만으로도 다수 개의 안티 퓨즈로 구성되는 안티 퓨즈 어레이의 전체 면적을 줄이는 효과를 가져올 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
300:반도체 기판 310:활성 영역
320:비트라인 콘택부 330:프로그램 게이트 전극
340:리드 게이트 전극

Claims (20)

  1. 프로그램 여부에 따라 단락 여부가 결정되는 프로그램 트랜지스터를 포함하고, 비트 라인과 상기 프로그램 트랜지스터에 연결되어 상기 프로그램 트랜지스터의 단락 여부를 각각 상기 비트 라인으로 출력하는 리드 트랜지스터로 구성되는 안티 퓨즈에서,
    반도체 기판 내에 제1 방향으로 형성된 활성 영역;
    상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부;
    상기 프로그램 트랜지스터 상에 구비되며, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 프로그램 게이트 전극;및
    상기 리드 트랜지스터 상에 구비되며, 상기 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되는 리드 게이트 전극
    을 포함하는 안티 퓨즈.
  2. 제1항에 있어서,
    상기 프로그램 게이트 전극은 인접한 상기 활성 영역의 에지를 차단하는 형태로 형성되는 안티 퓨즈.
  3. 제1항에 있어서,
    상기 프로그램 게이트 전극은 프로그램 라인과 접속되어 프로그램 전압을 인가받는 안티 퓨즈.
  4. 제1항에 있어서,
    상기 리드 게이트 전극은 리드 라인과 접속되어 리드 전압을 인가받는 안티 퓨즈.
  5. 제1항에 있어서,
    상기 활성 영역과 상기 프로그램 게이트 전극 사이 및 상기 반도체 기판과 상기 리드 게이트 전극 사이에 각각 게이트 절연막을 더 포함하는 안티 퓨즈.
  6. 프로그램 여부에 따라 단락 여부가 결정되는 프로그램 트랜지스터를 포함하고, 비트 라인과 상기 프로그램 트랜지스터에 연결되어 상기 프로그램 트랜지스터의 단락 여부를 각각 상기 비트 라인으로 출력하는 리드 트랜지스터로 구성되는 안티 퓨즈에서,
    반도체 기판 내에 제1 방향으로 형성된 활성 영역;
    상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부;
    상기 프로그램 트랜지스터 상에 구비되며, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 프로그램 게이트 전극;및
    상기 리드 트랜지스터 상에 구비되며, 상기 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되고, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 리드 게이트 전극
    을 포함하는 안티 퓨즈.
  7. 제6항에 있어서,
    상기 프로그램 게이트 전극은 인접한 상기 활성 영역의 에지를 차단하는 형태로 형성되는 안티 퓨즈.
  8. 제6항에 있어서,
    상기 프로그램 게이트 전극은 프로그램 라인과 접속되어 프로그램 전압을 인가받는 안티 퓨즈.
  9. 제6항에 있어서,
    상기 리드 게이트 전극은 리드 라인과 접속되어 리드 전압을 인가받는 안티 퓨즈.
  10. 제6항에 있어서,
    상기 활성 영역과 상기 프로그램 게이트 전극 사이 및 상기 활성 영역과 상기 리드 게이트 전극 사이에 각각 게이트 절연막을 더 포함하는 안티 퓨즈.
  11. 복수의 프로그램 라인 및 리드 라인들이 복수의 비트 라인과 매트릭스 형태로 배열되며, 상기 복수의 프로그램 라인과 각각 연결되어 프로그램 여부에 따라 단락 여부가 결정되는 제1 및 제2 프로그램 트랜지스터를 포함하고, 상기 복수의 리드 라인과 각각 연결되며 상기 비트 라인과 상기 제1 및 제2 프로그램 트랜지스터 사이에 각각 구비되어 상기 제1 및 제2 프로그램 트랜지스터의 단락 여부를 상기 비트 라인으로 출력하는 제1 및 제2 리드 트랜지스터를 포함하는 안티 퓨즈 어레이에서,
    반도체 기판 내에 제1 방향으로 형성된 활성 영역;
    상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부;
    상기 제1 및 제2 프로그램 트랜지스터 상에 각각 구비되며 상기 비트 라인 콘택부에 대향하여 형성되고, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제1 및 제2 프로그램 게이트 전극;
    상기 제1 리드 트랜지스터 상에 구비되며 상기 제1 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되는 제1 리드 게이트 전극; 및
    상기 제2 리드 트랜지스터 상에 구비되며 상기 제2 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되는 제2 리드 게이트 전극을 포함하는 안티 퓨즈 어레이.
  12. 제11항에 있어서,
    상기 제1 프로그램 게이트 전극 및 제2 프로그램 게이트 전극은 인접한 상기 활성 영역의 에지를 차단하는 형태로 형성되는 안티 퓨즈 어레이.
  13. 제11항에 있어서,
    상기 제1 및 제2 프로그램 게이트 전극은 상기 복수의 프로그램 라인과 각각 접속되어 프로그램 전압을 인가받는 안티 퓨즈 어레이.
  14. 제11항에 있어서,
    상기 제1 및 제2 리드 게이트 전극은 상기 복수의 리드 라인과 각각 접속되어 리드 전압을 인가받는 안티 퓨즈 어레이.
  15. 제11항에 있어서,
    상기 활성 영역과 상기 제1 및 제2 프로그램 게이트 전극 사이 및 상기 반도체 기판과 상기 제1 및 제2 리드 게이트 전극 사이에 각각 게이트 절연막을 더 포함하는 안티 퓨즈 어레이.
  16. 복수의 프로그램 라인 및 리드 라인들이 복수의 비트 라인과 매트릭스 형태로 배열되며, 상기 복수의 프로그램 라인과 연결되어 프로그램 여부에 따라 단락 여부가 결정되는 제1 및 제2 프로그램 트랜지스터를 포함하고, 상기 복수의 리드 라인과 각각 연결되며 상기 비트 라인과 상기 제1 및 제2 프로그램 트랜지스터 사이에 각각 구비되어 상기 제1 및 제2 프로그램 트랜지스터의 단락 여부를 상기 비트 라인으로 출력하는 제1 및 제2 리드 트랜지스터를 포함하는 안티 퓨즈 어레이 에서,
    반도체 기판 내에 제1 방향으로 형성된 활성 영역;
    상기 활성 영역 상에 형성되고 상기 비트 라인과 접속된 비트 라인 콘택부;
    상기 제1 및 제2 프로그램 트랜지스터 상에 각각 구비되며, 상기 비트 라인 콘택부에 대향하여 형성되고, 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제1 및 제2 프로그램 게이트 전극;
    상기 제1 리드 트랜지스터 상에 구비되며 상기 제1 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되고 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제1 리드 게이트 전극; 및
    상기 제2 리드 트랜지스터 상에 구비되며 상기 제2 프로그램 게이트 전극과 상기 비트 라인 콘택부 사이에 형성되고 상기 활성 영역 내에 전체 또는 일부가 매립되어 형성되는 제2 리드 게이트 전극을 포함하는 안티 퓨즈 어레이.
  17. 제16항에 있어서,
    상기 제1 프로그램 게이트 전극 및 제2 프로그램 게이트 전극은 인접한 상기 활성 영역의 에지를 차단하는 형태로 형성되는 안티 퓨즈 어레이.
  18. 제16항에 있어서,
    상기 제1 및 제2 프로그램 게이트 전극은 상기 복수의 프로그램 라인과 각각 접속되어 프로그램 전압을 인가받는 안티 퓨즈 어레이.
  19. 제16항에 있어서,
    상기 제1 및 제2 리드 게이트 전극은 상기 복수의 리드 라인과 각각 접속되어 리드 전압을 인가받는 안티 퓨즈 어레이.
  20. 제16항에 있어서,
    상기 활성 영역과 상기 제1 및 제2 프로그램 게이트 전극 사이 및 상기 활성 영역과 상기 제1 및 제2 리드 게이트 전극 사이에 각각 게이트 절연막을 더 포함하는 안티 퓨즈 어레이.
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