JP2018046243A - 半導体装置およびメモリ素子 - Google Patents
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Abstract
【課題】複数回の書き込みを行うとともにチップ面積の増加を抑制する半導体装置およびメモリ素子を提供する。【解決手段】半導体層1と、半導体層に離間して配置され半導体層と導電型が異なる第1乃至第4不純物層4a〜4dと、第1ゲート配線が第1不純物層と第2不純物層との間の半導体層の第1部分上に配置された、第1乃至第3ゲート配線3a〜3cと、第1絶縁層が第1部分と第1ゲート配線との間に配置された、第1乃至第3絶縁層2a〜2cと、第1乃至第3ゲート配線に電気的に接続する第1配線と、第1乃至第4不純物層に電気的に接続する第2配線6と、を備える。【選択図】図1B
Description
本発明の実施形態は、半導体装置およびメモリ素子に関する。
プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)は、論理演算回路や配線回路を再構成する必要のあるFPGA(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づきロジックスイッチのオン・オフを切り替える素子である。従来では、そのメモリとしてSRAM(Static Random Access Memory)を始めとする揮発性メモリが使用されており、電源を切ることでデータは消えることから、電源供給時には再度メモリへデータを書き込む必要があった。
プログラマブルロジックスイッチのメモリとしては不揮発性のフラッシュメモリを用いる方式が知られている。この方式においては、プログラマブルロジックスイッチの1つのセルは、2つの不揮発性メモリトランジスタと、1つのスイッチングトランジスタ(以下、パストランジスタとも云う)とで構成される。メモリトランジスタとしては、例えばフラッシュメモリトランジスタを用い、2つのフラッシュメモリトランジスタのいずれかを介して、スイッチングトランジスタのゲートには電源電圧もしくは0Vが入力される。ロジックスイッチをこのような構成とすることで、メモリとしてSRAMを使用した場合と比べて面積も縮小できる。
一方で、FPGAの中にはアンチヒューズ素子を用いる方式のものもある。これは特定のアンチヒューズ素子を低抵抗状態に遷移させることで複数の配線を電気的に接続し、さまざまな回路を実現する。
このタイプのFPGAの特徴として、配線の接続および非接続が不可逆なので、予期せず回路情報が変更されてしまう心配がない。すなわち、上述のフラッシュメモリを用いたFPGAでは使用が難しかった場面での使用が可能となる。しかし、一度接続してしまった配線を再び非接続にすることができないため、基本的に論理情報のプログラムは一度しかできない。
本実施形態は、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することのできる半導体装置およびメモリ素子を提供する。
本実施形態によるメモリ素子は、半導体層と、前記半導体層に離間して配置され前記半導体層と導電型が異なる第1乃至第4不純物層と、第1乃至第3ゲート配線であって、前記第1ゲート配線は前記第1不純物層と前記第2不純物層との間の前記半導体層の第1部分上に配置され、前記第2ゲート配線は前記第2不純物層と前記第3不純物層との間の前記半導体層の第2部分上に配置され、前記第3ゲート配線は前記第3不純物層と前記第4不純物層との間の前記半導体層の第3部分上に配置された、第1乃至第3ゲート配線と、第1乃至第3絶縁層であって、前記第1絶縁層は前記第1部分と前記第1ゲート配線との間に配置され、前記第2絶縁層は前記第2部分と前記第2ゲート配線との間に配置され、前記第3絶縁層は前記第3部分と前記第3ゲート配線との間に配置された、第1乃至第3絶縁層層と、前記第1乃至第3ゲート配線に電気的に接続する第1配線と、前記第1乃至第4不純物層に電気的に接続する第2配線と、を備えている。
以下に図面を参照して本発明の実施形態について詳細に説明する。
(第1実施形態)
第1実施形態による半導体装置は、不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)を備え、このロジックスイッチは、メモリを備え、このメモリは少なくとも1つのメモリ素子を有している。このメモリ素子の平面図を図1Aに示し、断面図を図1Bに示す。このメモリ素子10は、直列に接続された複数(図では3つ)のトランジスタを有し、各トランジスタは隣接するトランジスタとソースまたはドレインを共有し、かつゲートが一端で共通に接続された構成を有している。すなわち、メモリ素子10は、半導体層1と、この半導体層1上に配置された例えばポリシリコンからなるゲート配線3a〜3cと、これらのゲート配線3a〜3cを一端で共通に接続する例えばポリシリコンからなる配線3dと、ソースまたはドレインとなる活性層(不純物層)4a〜4dと、電極(導電部)5a〜5dと、これらの電極5a〜5dに接続された配線6と、を備えている。なお、ゲート配線3a〜3cのそれぞれと半導体層1との間に絶縁層2a〜2cが配置されている。
第1実施形態による半導体装置は、不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)を備え、このロジックスイッチは、メモリを備え、このメモリは少なくとも1つのメモリ素子を有している。このメモリ素子の平面図を図1Aに示し、断面図を図1Bに示す。このメモリ素子10は、直列に接続された複数(図では3つ)のトランジスタを有し、各トランジスタは隣接するトランジスタとソースまたはドレインを共有し、かつゲートが一端で共通に接続された構成を有している。すなわち、メモリ素子10は、半導体層1と、この半導体層1上に配置された例えばポリシリコンからなるゲート配線3a〜3cと、これらのゲート配線3a〜3cを一端で共通に接続する例えばポリシリコンからなる配線3dと、ソースまたはドレインとなる活性層(不純物層)4a〜4dと、電極(導電部)5a〜5dと、これらの電極5a〜5dに接続された配線6と、を備えている。なお、ゲート配線3a〜3cのそれぞれと半導体層1との間に絶縁層2a〜2cが配置されている。
活性層4a〜4dは、半導体層1と導電型が異なっている。活性層4aはゲート配線3aの一方の側の半導体層1に配置され、活性層4bはゲート配線3aとゲート配線3bとの間の半導体層1に配置され、活性層4cはゲート配線3bとゲート配線3cとの間の半導体層1に配置され、活性層4dはゲート配線3cの活性層4cと反対側の半導体層1に配置されている。電極5a〜5dはそれぞれ活性層4a〜4dに接続する。
(メモリ素子の動作方法)
このように構成されたメモリ素子10の動作について図2A乃至図2Hを参照して説明する。
このように構成されたメモリ素子10の動作について図2A乃至図2Hを参照して説明する。
まず、書き込み方法について述べる。ここでは、トランジスタがnチャネルMOSトランジスタの場合について説明する。書き込みを行なうメモリ素子の半導体層1および活性層4a〜4dに接地電圧を印加し、配線3dに書き込み電圧Vprgを印加する。この書き込みはゲート絶縁層の破壊によるものであり、絶縁層の破壊までの時間TTFは一般的に下記の式で表される。
TTF=A0・exp(−βE) (1)
ここで、A0は係数、βは加速係数、Eは絶縁層に印加される電界である。
ここで、A0は係数、βは加速係数、Eは絶縁層に印加される電界である。
これより、(1)式の関係を満たすことで絶縁層に破壊が生じ、ゲートからソースおよびドレインとなる活性層の両端への電流パスができる。このとき、ゲート配線3a〜3cは、いずれも電圧印加条件は同じであるが、3つのゲート配線3a〜3c下の絶縁層2a〜2cに全て同時に破壊が発生することはなく、いずれか1つの絶縁層に最初に欠陥が入り、この欠陥部分に電流が集中することで、電流パスが拡大し、他のゲート下の絶縁層には電流は殆ど流れない。例えば、ゲート配線3a下の絶縁層2aで破壊が発生したとすれば、ゲート配線3b、3c下の絶縁層2b、2cでは破壊は発生しない。
しかし、活性層4a〜4dは電極5a〜5dを介して配線6に接続されていることから、ゲート配線3aと配線6との間は低抵抗となりアンチヒューズの書込み状態となる。よって、配線3dと、ソースとなる活性層4a〜4dとの間の電流は図2Aに示すような線型な特性となる。このとき、図2Bに示すように、メモリ素子10においては、ゲート配線3a〜3cのいずれも破断していない。
次に、消去方法について述べる。書き込み動作によって、例えばゲート配線3a下の絶縁層2aが破壊された場合、電流パスは、ゲート配線3aから絶縁層2a中の電流パスを通り、ソースおよびドレインである活性層4a、4b、および電極5a、5bを介して配線6に電流が流れるよう形成される。このとき、配線3dに電圧Vbreakを印加することで、ゲート配線3aに流れ込む電流の密度を上げ、エレクトロマイグレーションを誘発させ、図2Dに示すように、ゲート配線3aを配線3dから断絶させる。これによりゲート配線3aは、メモリ素子10の配線3dから断絶されることになり、書き込み時に形成された電流パスも切り離され、配線3dと、ソース・ドレインとなる活性層4b〜4dとの間は初期状態と同様に高抵抗状態となり、電流は配線3dと、ソース・ドレインとなる活性層4a、4bとの間のリーク電流程度となる(図2B参照)。また、エレクトロマイグレーションの故障モデル式は一般的に下記の式で表される。
MTTF=A×J−n×eEa/kT (2)
ここで、MTTFは平均故障時間(h)、Aは配線の構造および材料によって決まる定数、nは定数(例えば、配線材料がAlのときはn=2)、Eaは活性化エネルギー(eV)、kはボルツマン定数、Tは配線の絶対温度(K)である。
ここで、MTTFは平均故障時間(h)、Aは配線の構造および材料によって決まる定数、nは定数(例えば、配線材料がAlのときはn=2)、Eaは活性化エネルギー(eV)、kはボルツマン定数、Tは配線の絶対温度(K)である。
このとき、本実施形態のメモリ素子10では、TTF<MTTFとなる必要がある。例えば、配線の幅WがW=0.23μm、電流密度が2mAのときに10μsでエレクトロマイグレーションが発生し、このとき定数Aは約6.8×10−32となる。
このような消去を行なった後、再び書き込み動作を行うと、例えばゲート配線3b下の絶縁層2bの破壊が起こり、配線3dと、ソース・ドレインとなる活性層4b〜4dとの間の電流は、図2Eに示すように、ゲート配線3aの書込み時と同様に、リニアなIV特性となる。このとき、メモリ素子10は、図2Dに示すように、ゲート配線3bは、破断していない。
更に、メモリ素子10の全てのゲート配線3b〜3c下において書き込みおよび消去を行うことで、図2Hに示すように配線3dはソース・ドレインとなる活性層4a〜4dとの電流パスが全て断絶され、これにより、配線3dと、ソース・ドレインとなる活性層4a〜4dとの間の電流はノイズレベルしか流さない(図2G参照)。
このような動作方法のため、第1実施形態のメモリ素子における書き込みおよび消去動作が可能な最大回数は、ゲート配線3a〜3cの本数により決まる。この第1実施形態においては、ゲート配線の本数を3本で説明したが、4本以上の場合でも適用することができる。また、メモリ素子10は、ロジックトランジスタと同様のゲート積層構造を有していたが、異なる積層構造のトランジスタであってもかまわない。例えば、メモリ素子としてMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)トランジスタ、またはHigh−k材料をゲート絶縁層に用いたトランジスタ等を用い、破壊に至るだけの電圧を印加することで同等の効果が得られる。
以上説明したように、第1実施形態のメモリ素子は、上述の書き込み動作および消去動作を行うことによって、ゲートとソース・ドレイン間の2端子素子として動作する。
次に、第1実施形態のメモリ素子10の具体例について図3A乃至3Eを参照して説明する。
第1具体例のメモリ素子10を図3Aに示す。この第1具体例のメモリ素子10は、図1Aに示すメモリ素子と同じ構成を備え、ゲート配線3a〜3cは同じゲート長を有している。この第1具体例においては、書き込みおよび消去時に、ゲート配線3a〜3cのうちのどの配線が破断するかは、製造時のバラツキによって決まる。
第2具体例のメモリ素子10を図3Bに示す。この第2具体例のメモリ素子10は、図3Aに示す第1具体例のメモリ素子において、ゲート配線3a、3b、3cの順にゲート長を大きくし、かつ活性層4a〜4dそれぞれに設けられる電極の数を複数(図3Bでは、2個)にした構成を有している。この第2具体例においては、複数のゲート配線のゲート長を変えることで、ゲート長が長い方が電流を多く流すことが可能となり、選択的に書き込みおよび消去を行い易い構成となっている。
第3具体例のメモリ素子10を図3Cに示す。この第3具体例のメモリ素子10は、図1Aに示すメモリ素子とは、活性層4a〜4dそれぞれに設けられる電極の数を変えた構成を有している。例えば、活性層4aには3個の電極5a1〜5a3、活性層4bには3個の電極5b1〜5b3、活性層4cには2個の電極5c1,5c2、活性層4dには1個の電極5dが設けられた構成を有している。この第3具体例においては、活性層に配置される電極の個数を変えることで、電流密度を変えることが可能となる。電極の数が多い活性層のほうが電流を多く流せることから、選択的に書き込みおよび消去を行い易くできる構成となっている。
第4具体例のメモリ素子10を図3Dに示す。この第4具体例のメモリ素子10は、活性層4a、4b、4c、4dの順にゲート幅方向のサイズが減少する構成を有するとともに、電極の個数も減少する構成を有している。この第4具体例においては、活性層のゲート幅方向のサイズが異なるため、電流密度が変えることが可能となり、選択的に書き込みおよび消去を行い易くできる構成となっている。
第5具体例のメモリ素子10を図3Eに示す。この第5具体例のメモリ素子10は、活性層4a〜4dの不純物濃度を変えた構成を有している。活性層4a〜4dの不純物濃度を変えることにより、ゲート絶縁層の破壊を起こすのに必要な電圧が変えることが可能となり、選択的に書き込みおよび消去を行い易くできる構成となっている。
第1実施形態のロジックスイッチは、メモリとしてSRAMを用いた場合に比べてチップ面積の増加を抑制することができる。
以上説明したように、第1実施形態によれば、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することが可能なロジックスイッチを提供することができる。
(第2実施形態)
第2実施形態による半導体装置について図4を参照して説明する。この第2実施形態の半導体装置は、不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)を備え、図4は、このロジックスイッチの回路図である。この第2実施形態のロジックスイッチは、マトリクス状に配置された4つメモリ素子1011〜1022と、nチャンネルの列選択トランジスタ201、202と、pチャネルのプログラム選択トランジスタ301、302と、nチャネルの行選択トランジスタ401、402と、列配線501、502と、行配線601、602と、制御回路100と、を備えている。
第2実施形態による半導体装置について図4を参照して説明する。この第2実施形態の半導体装置は、不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)を備え、図4は、このロジックスイッチの回路図である。この第2実施形態のロジックスイッチは、マトリクス状に配置された4つメモリ素子1011〜1022と、nチャンネルの列選択トランジスタ201、202と、pチャネルのプログラム選択トランジスタ301、302と、nチャネルの行選択トランジスタ401、402と、列配線501、502と、行配線601、602と、制御回路100と、を備えている。
各メモリ素子10ij(i.j=1,2)は、第1実施形態のメモリ素子、例えば図1Aに示すメモリ素子10と同じ構造を有している。すなわち、メモリ素子10ij(i.j=1,2)は、3つゲート配線を有している。第j(j=1,2)列のメモリ素子101j、102jはそれぞれ活性層が列配線50jに接続される。第i(i=1,2)行のメモリ素子10i1,10i2はそれぞれ、ゲートが行配線60iに接続される。
列トランジスタ20j(j=1,2)はそれぞれ、ソースおよびドレインの一方の端子がワード線WLjに接続され、他方の端子が列配線50jに接続され、ゲート(制御端子)が制御線Ng1に接続されている。
プログラム選択トランジスタ30i(i=1,2)はそれぞれ、ソースおよびドレインの一方の端子がビット線BLiに接続され、他方の端子が行配線60iに接続され、ゲート(制御端子)がプログラム制御線Pg1に接続されている。
行選択トランジスタ40i(i=1,2)はそれぞれ、ソースおよびドレインの一方の端子が行配線60iに接続され、他方の端子が出力端子Outiに接続され、ゲートが制御線Ng2に接続されている。
制御回路100には、図4ではビット線BL1、BL2が接続されているが、この制御回路100は、後述する書き込み動作、読み出し動作、消去動作において、ビット線BL1,BL2ばかりでなく、ワード線WL1,WL2、制御線Ng1,Ng2、プログラム制御線Pg1にそれぞれ電圧を印加することにより駆動制御する。
(書き込み動作)
第2実施形態のロジックスイッチの書き込み動作について図5を参照して説明する。図5は、図4に示すロジックスイッチのメモリ素子1011に書き込み動作を行うための電圧を示した図である。ここで使用するメモリ素子1011〜1022は、図1A,1Bに示す第1実施形態で説明したメモリ素子であって、3本のゲート配線3a〜3cを有し、最大で3回の書き込みを行うことができる。なお、図5では、制御回路100は省略してある。
第2実施形態のロジックスイッチの書き込み動作について図5を参照して説明する。図5は、図4に示すロジックスイッチのメモリ素子1011に書き込み動作を行うための電圧を示した図である。ここで使用するメモリ素子1011〜1022は、図1A,1Bに示す第1実施形態で説明したメモリ素子であって、3本のゲート配線3a〜3cを有し、最大で3回の書き込みを行うことができる。なお、図5では、制御回路100は省略してある。
書き込み時には、メモリ素子1011のゲートが接続するプログラム選択トランジスタ301がオンとなるようにプログラム制御線Pg1に電圧Vp1(例えば、0V)を印加し、一方の端子に接続されたビット線BL1にプログラム電圧Vprgを印加する。更に、列選択トランジスタ2011がオンとなるように制御線Ng1に電圧Vn1を印加する。また、行選択トランジスタ401がオンとなるように制御線Ng2に電圧Vn2を印加する。ここで、選択されたメモリ素子1011のソースおよびドレインには0Vが印加されるよう、ワード線WL1は0Vとする。このとき、メモリ素子1011と行配線601を共有する非選択のメモリ素子1012のソースおよびドレインには書き込み防止電圧を印加するため、ワード線WL2に書き込み防止電圧Vinhibitを印加する。例えば、選択したメモリ素子1011の破線で囲んだゲートn001と活性層との交点のゲート絶縁層が破壊をすることで、メモリ素子1011の書込みが実施される。書き込み防止電Vinhibitは、Vinhibit<Vprgを満たすものとし、VDD程度となることが好ましい。
(読み出し動作)
次に、第2実施形態のロジックスイッチの読み出し動作について図6を参照して説明する。図6は、図4に示すロジックスイッチのメモリ素子1011から読み出し動作を行うための電圧を示した図である。なお、図6では、制御回路100は省略してある。
次に、第2実施形態のロジックスイッチの読み出し動作について図6を参照して説明する。図6は、図4に示すロジックスイッチのメモリ素子1011から読み出し動作を行うための電圧を示した図である。なお、図6では、制御回路100は省略してある。
読み出し時には、プログラム選択トランジスタ301、302がオフになるように、これらのゲート、ソース、および基板には電圧Voffを印加し、行選択トランジスタ401,402、および列選択トランジスタ201,202がオンとなるよう制御線Ng1,Ng2にはそれぞれ電圧Vn1,Vn2を印加する。これより、読み出し信号Vreadをワード線WL1,WL2に印加することで、書き込みを実施したメモリ素子は低抵抗の電流パスができていることから、上記読み出し信号が出力端子Out1,Out2に出力される。
(消去動作)
次に、第2実施形態のロジックスイッチの消去動作について図7を参照して説明する。図7は、図4に示すロジックスイッチのメモリ素子1011に書き込みを行った場合の消去動作を行うための電圧を示した図である。なお、図7では、制御回路100は省略してある。
次に、第2実施形態のロジックスイッチの消去動作について図7を参照して説明する。図7は、図4に示すロジックスイッチのメモリ素子1011に書き込みを行った場合の消去動作を行うための電圧を示した図である。なお、図7では、制御回路100は省略してある。
消去時には、メモリ素子1011のゲートが接続するプログラム選択トランジスタ301がオンとなる電圧Vp1(例えば、0V)をプログラム制御線Pg1に印加し、ビット線BL1にストレス電圧Vstress(>0V)を印加する。更に、列選択トランジスタ201がオンとなるように制御線Ng1に電圧Vn1を印加する。また、行選択トランジスタ401がオンとなるように制御線Ng2に電圧Vn2を印加する。ここで、選択をしたメモリ素子1011のソースおよびドレインには0Vが印加されるよう、ワード線WL1は0Vとする。このとき、メモリ素子1011と行配線601を共有する非選択メモリ素子1012のソースおよびドレインには、ゲートの破断を防止するために、ワード線WL2に破断防止電圧Vinhibit2を印加する。例えば、書き込み選択をしたメモリ素子1011の行配線601より分岐したゲート配線n001と、活性層(図1A、1Bの活性層4a〜4d)との交差領域のゲート絶縁層が破壊をしている場合、上記交差領域にてゲート配線(例えば、図1に示すゲート配線3a)がエレクトロマイグレーションにより破断する。これより、ゲート配線n001は行配線601から切り離されるが、ゲート配線線n002、n003は行配線601と接続しており、なおかつ活性層との交差領域のゲート絶縁層の破壊も発生していないことから、メモリ素子1011は初期状態と同様に高抵抗となる。
このようにして、書き込み、読み出し、消去の一連の動作を実施することが可能となり、書き込みおよび消去が可能な最大回数は、1つのメモリ素子で活性層と交差するゲート配線の本数となる。
このように構成された第2実施形態のロジックスイッチは、例えば、図8に示すレイアウトを有する。
以上説明したように、第2実施形態も第1実施形態と同様に、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することが可能なロジックスイッチを提供することができる。
(第3実施形態)
第3実施形態による半導体装置について図9を参照して説明する。この第3実施形態の半導体装置は、不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)を備え、このロジックスイッチを図9に示す。この第3実施形態のロジックスイッチは、図4に示すロジックスイッチにおいて、電流モニタ回路200と、を新たに設けた構成を有している。
第3実施形態による半導体装置について図9を参照して説明する。この第3実施形態の半導体装置は、不揮発性プログラマブルロジックスイッチ(以下、ロジックスイッチとも云う)を備え、このロジックスイッチを図9に示す。この第3実施形態のロジックスイッチは、図4に示すロジックスイッチにおいて、電流モニタ回路200と、を新たに設けた構成を有している。
電流モニタ回路200は、書き込み時および消去時にメモリ素子1011〜1022の行配線601,602に流れる電流をモニタする。また、第3実施形態においては、制御回路100は、第2実施形態と同様に、書き込み動作、読み出し動作、消去動作において、ビット線BL1,BL2ばかりでなく、ワード線WL1,WL2、制御線Ng1,Ng2、プログラム制御線Pg1にそれぞれ電圧を印加することにより駆動制御するとともに、電流モニタ回路200によってモニタされた電流値に基づいて書き込み動作および消去動作を制御する。
(書き込み動作)
第3実施形態のロジックスイッチの書き込み動作について図10を参照して説明する。図10は、図9に示すロジックスイッチのメモリ素子1011に書き込み動作を行うための電圧を示した図である。ここで使用するメモリ素子1011〜1022は、図1A,1Bに示す第1実施形態で説明したメモリ素子であって、3本のゲート配線3a〜3cを有し、最大で3回の書き込みを行うことができる。
第3実施形態のロジックスイッチの書き込み動作について図10を参照して説明する。図10は、図9に示すロジックスイッチのメモリ素子1011に書き込み動作を行うための電圧を示した図である。ここで使用するメモリ素子1011〜1022は、図1A,1Bに示す第1実施形態で説明したメモリ素子であって、3本のゲート配線3a〜3cを有し、最大で3回の書き込みを行うことができる。
この書き込み時には、メモリ素子1011のゲートが接続するプログラム選択トランジスタ301がオンとなるよう電圧Vp1(例えば、0V)をプログラム制御線Pg1に印加し、ビット線BL1にプログラム電圧Vprgを印加する。更に、列選択トランジスタ201がオンとなるように制御線Ng1に電圧Vn1を印加する。また、行選択トランジスタ401がオンとなるように制御線Ng2に電圧Vn2を印加する。ここで、選択したメモリ素子1011のソースおよびドレインには0Vが印加されるように、ワード線WL1は0Vとする。このとき、メモリ素子1011と行配線601を共有する非選択のメモリ素子1012のソースおよびドレインには書き込み防止電圧を印加するため、ワード線WL2に書き込み防止電圧Vinhibitを印加する。例えば、選択をしたメモリ素子1011の行配線601より分岐したゲートn001と活性層との交差領域のゲート絶縁層が破壊をすることで、メモリ素子1011の書込みが実施される。
また、書き込み時には、電流モニタ回路200で、書き込みを行なったメモリ素子1011のゲートが接続している行配線601の電流をモニタする。書き込み、すなわち、ゲート絶縁層の破壊が起こったとき、書き込みを行なうメモリ素子1011のゲートとソースとの間、およびゲートとドレインとの間に伝導パスが形成される。これにより、電流量が増大し、この増大する際の信号をトリガーとして、書き込み制御回路100より、書き込み電圧Vprgの印加を止める。書き込み電圧の入力には、電流の増大を知らせるトリガーを受け取るまで1回のパルスで行うか、もしくは短いパルスを複数回入力して電流増大を知らせるトリガーを受け取ったところで書き込みを終了するようにしてもよい。書き込み防止電圧Vinhibitは、Vinhibit<Vprgを満たすものとし、VDD程度となることが好ましい。
(読み出し動作)
次に、第3実施形態のロジックスイッチの読み出し動作について図11を参照して説明する。図11は、図10に示すロジックスイッチのメモリ素子1011から読み出し動作を行うための電圧を示した図である。
次に、第3実施形態のロジックスイッチの読み出し動作について図11を参照して説明する。図11は、図10に示すロジックスイッチのメモリ素子1011から読み出し動作を行うための電圧を示した図である。
読み出し時には、プログラム選択トランジスタ301,302はオフになるようこれらのゲート、ソース、基板には電圧Voffを印加し、行選択トランジスタ401,402および列選択トランジスタ201,202はオンとなるよう制御線Ng1,Ng2にはそれぞれ電圧Vn1、Vn2を印加する。これより、読み出し信号Vreadをワード線WL1,WL2に印加することで、書き込みを実施したメモリ素子は低抵抗の電流パスができていることから、上記読み出し信号が出力端子Out1およびOut2に出力される。
(消去動作)
次に、第3実施形態のロジックスイッチの消去動作について図12を参照して説明する。図12は、図10に示すロジックスイッチのメモリ素子1011に書き込みを行った場合の消去動作を行うための電圧を示した図である。
次に、第3実施形態のロジックスイッチの消去動作について図12を参照して説明する。図12は、図10に示すロジックスイッチのメモリ素子1011に書き込みを行った場合の消去動作を行うための電圧を示した図である。
消去時には、メモリ素子1011のゲートが接続するプログラム選択トランジスタ301がオンとなる電圧Vp1(例えば、0V)を制御線Pg1に印加し、ビット線BL1にストレス電圧Vstress(>0V)を印加する。更に、列選択トランジスタ201がオンとなるように制御線Ng1に電圧Vn1を印加する。また、行選択トランジスタ401がオンとなるように制御線Ng2に電圧Vn2を印加する。ここで、選択をしたメモリ素子1011のソースおよびドレインには0Vが印加されるよう、ワード線WL1は0Vとする。このとき、メモリ素子1011と行配線601を共有する非選択のメモリ素子1012のソースおよびドレインにはゲート絶縁層の破断を防止するために、ワード線WL2にゲート破断防止電圧Vinhibit2を印加する。例えば、選択をしたメモリ素子1011の行配線601から分岐したゲートn001と活性層との交差領域のゲート絶縁層が破壊している場合、上記交差領域にてゲート配線がエレクトロマイグレーションにより破断する。これより、ゲート配線n001は行配線601から切り離される。しかし、ゲート配線n002、n003は行配線601と接続しており、なおかつ活性層との交差領域のゲート絶縁層の破壊も発生していないことから、メモリ素子1011は初期状態と同様に高抵抗となる。
また、書き込み時と同様に、ビット線BL1よりストレス電圧を印加した時に、電流モニタ回路200で、書き込みを行なったメモリ素子(例えば、メモリ素子1011)のゲートが接続している行配線(例えば、配線601)の電流をモニタする。消去、すなわち、ゲート配線n001のエレクトロマイグレーションが起こったとき、ゲート配線の破断により行配線601は伝導パスから断絶され急激に電流量が減少する。電流が減少する際の信号をトリガーとして、書き込み制御回路100より、ストレス電圧Vstressの印加を止める。ストレス電圧の入力には、電流減少を知らせるトリガーを受け取るまで1回のパルスで行うか、もしくは短いパルスを複数回入力して電流減少を知らせるトリガーを受け取ったところで消去動作を終了する方法を用いてもよい。
このようにして、書き込み、読み出し、消去の一連の動作を実施することが可能となり、書き込みおよび消去が可能な最大回数は、1つのメモリ素子で活性層と交差するゲート配線の本数となる。
以上説明したように、第3実施形態も第2実施形態と同様に、複数回の書き込みを行うことができるとともにチップ面積の増加を抑制することが可能なロジックスイッチを提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1・・・半導体層、2a〜2c・・・ゲート絶縁層、3a〜3c・・・ゲート配線、4a〜4d・・・活性層、5a〜5d・・・電極、6・・・配線、10,1011〜1022・・・メモリ素子、201,202・・・列選択トランジスタ、301,302・・・プログラム選択トランジスタ、401,402・・・行選択トランジスタ、501,502・・・列配線、601,602・・・行配線、BL1,BL2・・・ビット線、WL1,WL2・・・ワード線、100・・・制御回路、200・・・電流モニタ回路
Claims (10)
- 半導体層と、
前記半導体層に離間して配置され前記半導体層と導電型が異なる第1乃至第4不純物層と、
第1乃至第3ゲート配線であって、前記第1ゲート配線は前記第1不純物層と前記第2不純物層との間の前記半導体層の第1部分上に配置され、前記第2ゲート配線は前記第2不純物層と前記第3不純物層との間の前記半導体層の第2部分上に配置され、前記第3ゲート配線は前記第3不純物層と前記第4不純物層との間の前記半導体層の第3部分上に配置された、第1乃至第3ゲート配線と、
第1乃至第3絶縁層であって、前記第1絶縁層は前記第1部分と前記第1ゲート配線との間に配置され、前記第2絶縁層は前記第2部分と前記第2ゲート配線との間に配置され、前記第3絶縁層は前記第3部分と前記第3ゲート配線との間に配置された、第1乃至第3絶縁層層と、
前記第1乃至第3ゲート配線に電気的に接続する第1配線と、
前記第1乃至第4不純物層に電気的に接続する第2配線と、
を備えたメモリ素子。 - 前記第1乃至第4不純物層のそれぞれと前記第2配線との間に配置された第1乃至第4導電部を更に備えた請求項1記載のメモリ素子。
- 前記第1配線は前記第1乃至第3ゲート配線のそれぞれの端部に接続された請求項1または2記載のメモリ素子。
- 請求項1乃至3のいずれかに記載のメモリ素子と、
前記第1配線に接続された第3配線と、
前記第3配線に交差し前記第2配線に接続する第4配線と、
を備えた半導体装置。 - 前記第3および第4配線に電気的に接続された制御回路を更に備えた請求項4記載の半導体装置。
- ソースおよびドレインの一方が前記第3配線に接続され、他方が前記制御回路に接続された第1トランジスタを更に備えた請求項5記載の半導体装置。
- 前記制御回路は、前記メモリ素子への書き込み時に、前記第3配線と前記第4配線との間に、前記第1乃至第3絶縁層のいずれかが破壊する第1電圧を印加する請求項5または6記載の半導体装置。
- 前記制御回路は、前記メモリ素子からの読み出し時に、前記第4配線に読み出し信号を印加する請求項5乃至7のいずれかに記載の半導体装置。
- 前記制御回路は、前記メモリ素子への消去動作時に、前記第1乃至第3ゲート配線のいずれかが破断する第2電圧を前記第3配線に印加する請求項5乃至8のいずれかに記載の半導体装置。
- 前記第3配線を流れる電流をモニタするモニタ回路を更に備え、
前記制御回路は、前記モニタ回路からの信号に基づいて、前記第1電圧または第2電圧の印加を中止する請求項5乃至9のいずれかに記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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