TW202201420A

TW202201420A - 電子熔絲單元陣列結構

Info

Publication number: TW202201420A
Application number: TW109139506A
Authority: TW
Inventors: 趙鐘敏; 朴星俊; 朴星範; 安基植
Original assignee: 韓商啟方半導體有限公司
Priority date: 2020-06-19
Filing date: 2020-11-12
Publication date: 2022-01-01
Also published as: KR102342532B1

Abstract

本發明揭示一種eFuse單元陣列，其包括一第一單位單元及一第二單位單元，其等各包含一PN二極體、一單元讀取電晶體及一熔絲元件。該第一單位單元中之該PN二極體、該單元讀取電晶體及該熔絲元件之一第一放置順序相對於該第二單位單元中之該PN二極體、該單元讀取電晶體及該熔絲元件之一第二放置順序相反。

Description

電子熔絲單元陣列結構

本描述係關於一種電子熔絲(eFuse)單元陣列結構。

在超大規模積體電路中，通常具有可經程式化用於一次性可程式化(OTP)記憶體之熔絲(諸如eFuse)。一半導體晶片可包含一或多個eFuse作為一eFuse單元陣列。一eFuse記憶體可儲存根據一熔絲之一程式狀態具有不同邏輯位準之資料。eFuse記憶體可用於各種器件中。例如，當偵測到一電源管理IC (PMIC)器件中之一缺陷記憶體單元時，一半導體記憶體器件可藉將缺陷記憶體單元替換為一冗餘記憶體單元而由執行一修復操作。eFuse係非揮發性儲存元件，其包含：一反熔絲(anti-fuse)，其係提供一初始高電阻且當熔斷時提供一選擇性低電阻或短路之一可程式化元件；或一熔絲元件，其係提供一初始低電阻且當熔斷時提供一選擇性高電阻或開路之一可程式化元件。

作為一次性可程式化(OTP)記憶體，若約10 mA至30 mA之一相對大電流通過eFuse記憶體元件，則eFuse可程式化。若eFuse經程式化或係一開路，則通過eFuse之電阻大於數十KΩ。為使記憶體元件eFuse成為開路，可能需要一較大程式化電流，且可能需要具有大通道寬度之一金屬氧化物半導體(MOS)電晶體來程式化OTP記憶體元件，從而導致增加半導體非揮發性記憶體器件之一晶片面積。可期望減小OTP記憶體之一大小以具有非揮發性記憶體(NVM)半導體器件之緊湊設計。

提供本[發明內容]以按一簡化形式引入下文在[實施方式]中進一步描述之概念之選擇。本[發明內容]不意欲識別所主張之標的之關鍵特徵或必要特徵，亦不意欲用於輔助判定所主張之標的之範疇。

在一一般態樣中，一種eFuse單元陣列包含一第一單位單元及一第二單位單元，其等各包含一PN二極體、一單元讀取電晶體及一熔絲元件。該第一單位單元中之該PN二極體、該單元讀取電晶體及該熔絲元件之一第一放置順序相對於該第二單位單元中之該PN二極體、該單元讀取電晶體及該熔絲元件之一第二放置順序相反。

該第一單位單元及該第二單位單元之各者可進一步包含耦合至該PN二極體之一陰極之一寫入字線、耦合至該單元讀取電晶體之一閘極之一讀取字線及耦合至該熔絲元件之一陽極之一位元線。

在該第一單位單元及該第二單位單元之各者中，該單元讀取電晶體之一源極區域、該PN二極體之一陽極及該熔絲元件之一陰極可透過一共同節點彼此耦合。

該第一單位單元中之該PN二極體之一位置可與該第二單位單元中之該PN二極體之一位置互為相反。

該第一單位單元中之該熔絲元件之一位置可與該第二單位單元中之該熔絲元件之一位置互為相反。

該eFuse單元陣列可進一步包含電耦合至該第一單位單元及該第二單位單元中之該等熔絲元件之各者之一共用讀取電晶體。該單元讀取電晶體及該共用讀取電晶體可為NMOS電晶體。

該eFuse單元陣列可進一步包含電耦合至該第一單位單元及該第二單位單元中之該等熔絲元件之各者之一共用程式電晶體。該共用程式電晶體可為一PMOS電晶體。

該第一單位單元及該第二單位單元中之該等熔絲元件之各者可進一步電耦合至該共用讀取電晶體。

該PN二極體可包含一N型井區域中之一N型摻雜區域、該N型井區域中之一P型摻雜區域、包圍該N型摻雜區域之一溝渠隔離區域及包圍該溝渠隔離區域之一P型防護環結構。

該單元讀取電晶體可包含一井區域中之一源極區域及一汲極區域、安置於該源極區域與該汲極區域之間的一閘極絕緣層及一閘極電極。該源極區域可電耦合至該PN二極體之該P型摻雜區域。

該熔絲元件可包含形成於一隔離區域上之多晶矽層及形成於該多晶矽層上之矽化物層。該熔絲元件之一陰極可電耦合至該PN二極體之該P型摻雜區域及該單元讀取電晶體之該源極區域。

在另一一般態樣中，一種eFuse單元陣列包含經組態用於一寫入操作之一寫入字線、經組態用於一讀取操作之一讀取字線、安置為正交於該寫入字線及該讀取字線之一位元線、耦合至該讀取字線之一PN二極體、耦合至該讀取字線之一單元讀取電晶體及耦合至該位元線之一熔絲元件。

該寫入字線可耦合至該PN二極體之一陰極。該讀取字線可耦合至該單元讀取電晶體之一閘極。該位元線可耦合至該熔絲元件之一陽極。

該單元讀取電晶體之一源極區域、該PN二極體之一陽極及該熔絲元件之一陰極可透過一共同節點彼此耦合。

該eFuse單元陣列可進一步包含耦合至該熔絲元件之一共用讀取電晶體用於讀取操作。一讀取電流可流動通過該單元讀取電晶體、該熔絲元件及該共用讀取電晶體。

該eFuse單元陣列可進一步包含耦合至該熔絲元件以提供一程式化電流至該熔絲元件之一共用程式電晶體。該程式化電流可流動通過該共用程式電晶體、該熔絲元件及該PN二極體，使得該程式化電流具有與該熔絲上之該讀取電流之電流路徑相反之一電流路徑。

該eFuse單元陣列可進一步包含經組態以判定該熔絲元件是否經程式化之一感測放大器。

該eFuse單元陣列可進一步包含經組態以提供一讀取電流之一讀取電流供應器。該讀取電流供應器可包含一讀取電流電晶體及耦合至該讀取電流電晶體之一讀取電流電阻器。

該eFuse單元陣列可進一步包含經組態以供應一參考電壓之一參考電壓供應器。該參考電壓供應器可包含對應於之該讀取電流電晶體之一第一參考電晶體及對應於該讀取電流電阻器之一第一參考電阻器。

該參考電壓供應器可進一步包含對應於該單元讀取電晶體之一第二參考電晶體、對應於該熔絲之一第二參考電阻器及對應於該共用讀取電晶體之一第三參考電晶體。

該PN二極體可包含一N型井區域中之一N型摻雜區域、該N型井區域中之一P型摻雜區域、包圍該N型井區域之一溝渠隔離區域及包圍該溝渠隔離區域之一P型防護環結構。

該eFuse單元陣列可進一步包含經組態以選擇該單元陣列中之字線之一者之一字線驅動器、經組態以提供一程式化電流至該熔絲之一程式驅動器及經組態以控制該字線驅動器及該程式驅動器之一控制邏輯。

在另一一般態樣中，一種eFuse單元陣列包含耦合至一位元線之一記憶體元件、經組態以將該記憶體元件耦合至一寫入字線之一二極體、耦合至該記憶體元件之一單元讀取電晶體及耦合至一讀取字線之該單元讀取電晶體之一閘極、經組態以藉由該位元線將該記憶體元件耦合至一接地之一共用讀取電晶體及藉由該位元線耦合至該記憶體元件之一共用程式電晶體。

該eFuse單元陣列可進一步包含該單元讀取電晶體之一源極區域、該PN二極體之一陽極及該記憶體元件之一陰極耦合至其之一共同節點。

該寫入字線可耦合至該PN二極體之一陰極，且該位元線耦合至該熔絲之一陽極。

該記憶體元件可為一次性可程式化(OTP)記憶體元件，且可為一熔絲或一反熔絲之一者。

在另一一般態樣中，一種eFuse單元陣列包含：複數個單位單元，其等各包括耦合至一位元線之一記憶體元件、經組態以將該記憶體元件耦合至一寫入字線之一二極體及耦合至該記憶體元件及一讀取字線之一單元讀取電晶體；一共用讀取電晶體，其經組態以透過該位元線將該記憶體元件耦合至一接地；及一共用程式電晶體，其透過該位元線耦合至該記憶體元件。該複數個單位單元之奇數個單位單元中之該記憶體元件、該單元讀取電晶體及該二極體之一第一放置順序相對於該複數個單位單元之偶數個單位單元中之該記憶體元件、該單元讀取電晶體及該二極體之一第二放置順序相反。

該寫入字線可耦合至該二極體之一陰極，該讀取字線可耦合至該單元讀取電晶體之一閘極，且該位元線可耦合至該記憶體元件之一陽極。

在該複數個單位單元之各者中，該單元讀取電晶體之一源極區域、該二極體之一陽極及該記憶體元件之一陰極可透過一共同節點彼此耦合。

其他特徵及態樣將自以下詳細描述、圖式及發明申請專利範圍顯而易見。

提供以下詳細描述以助於讀者獲得本文所描述之方法、裝置及/或系統之一綜合理解。然而，本文所描述之方法、裝置及/或系統之各種改變、修改及等效物將在理解本申請案之揭示內容之後變得明顯。例如，本文所描述之操作之順序僅係實例，且不受限於本文所闡述之順序而是可改變，如在理解本申請案之揭示內容之後明白，但必須以一特定順序發生之操作除外。另外，本技術中已知之特徵之描述可為了增加清晰度及簡潔性而省略。

本文所描述之特徵可以不同形式體現，且不應被解釋為受限於本文所描述之實例。確切而言，僅提供本文所描述之實例以繪示將在理解本申請案之揭示內容之後明白之實施上文描述之方法、裝置及/或系統之許多可能方式。

在說明書中，當一元件(諸如一層、區域或基板)描述為「位於另一元件上」、「連接至」另一元件或「耦合至」另一元件時，其可直接「位於另一元件上」、「連接至」另一元件或「耦合至」另一元件，或可存在介於其等之間之一或多個其他元件。相比而言，當一元件描述為「直接位於另一元件上」、「直接連接至」另一元件或「直接耦合至」另一元件時，可不存在介於其等之間之一或多個其他元件。

如本文所使用，術語「及/或」包含相關聯之所列品項之任兩種或多種之任一者及任何組合。

儘管術語(諸如「第一」、「第二」及「第三」)可在本文中用於描述各種構件、組件、區域、層或區段，但此等構件、組件、區域、層或區段不應由此等術語限制。確切而言，此等術語僅用於區分一構件、組件、區域、層或區段與另一構件、組件、區域、層或區段。因此，在不背離實例之教示之情況下，本文所描述之實例中指涉之一第一構件、組件、區域、層或區段亦可指稱一第二構件、組件、區域、層或區段。

空間相對術語(諸如「上方」、「上」、「下方」及「下」)可為了便於描述而在本文中用於描述如圖中所展示的一元件之與另一元件之關係。此等空間相對術語意欲涵蓋除圖中所描繪之定向之外之使用或操作中之器件之不同定向。例如，若圖中之器件翻轉，則描述為相對於另一元件在「上方」或「上」之一元件將相對於另一元件在「下方」或「下」。因此，取決於器件之空間定向，術語「上方」涵蓋上方及下方定向兩者。器件亦可以其他方式定向(例如旋轉90度或依其他定向)，且應相應地解譯本文所使用之空間相對術語。

本文所使用之術語係僅用於描繪各種實例，且不用於限制本發明。除非上下文另有明確指示，否則冠詞「一」及「該」意欲亦包含複數形式。術語「包括」、「包含」及「具有」指定存在所述特徵、數字、操作、構件、元件及/或其等之組合，但不排除存在或添加一或多個其他特徵、數字、操作、構件、元件及/或其等之組合。

本文所描述之實例之特徵可以各種方式組合，如將在理解本申請案之揭示內容之後明白。此外，儘管本文所描述之實例具有多種組態，但其他組態可行，如將在理解本申請案之揭示內容之後明白。

本發明提供一種具有能夠減少一eFuse單元之佔用面積之一eFuse單元陣列之半導體器件。

本發明藉由將eFuse單元設計為交錯堆疊而揭示一種半導體器件，藉此改良設計規則滿意度及防止歸因於一程式模式中之產生之洩漏電流而損壞相鄰單元之熔絲。

下文，基於圖式中所繪示之實例而更詳細描述本發明。

圖1A繪示根據一實例之具有一eFuse單元陣列之一半導體器件之一方塊圖。

如圖中所繪示，半導體器件10可包含一控制邏輯20、一字線WL驅動器40、一程式化驅動器50、一單元陣列60、一感測放大器70及其類似者。然而，明顯的是本發明不受限於此等組態，且其他組態可替換或添加。本文中，應注意相對於一實例或實施例使用術語「可」(例如關於一實例或實施例可包含或實施的內容)意謂存在至少一實例或實施例，其中包含或實施此一特徵而所有實例及實施例不受限於此。

控制邏輯20可經組態以基於一控制信號而供應適合於一程式模式或一讀取模式之一內部控制信號。另外，控制邏輯20可經組態以供應一各自控制信號至字線(WL)驅動器40、程式化驅動器50及感測放大器70。字線驅動器40可包括一字線選擇器且可經組態以啟動一寫入字線(WWL)或一讀取字線(RWL)。程式驅動器(PD驅動器) 50可包括一位元線選擇器，且其可經組態以供應由WSEL接腳控制之一程式化電流。eFuse單元陣列60可包括複數個單位單元或位元單元，其亦稱為eFuse單元陣列或熔絲單元陣列。感測放大器70可經組態以感測一參考電流與通過eFuse之一感測電流之間的電流差以產生一輸出作為一數位資料。所產生之數位資料提供至一輸出接腳DOUT。感測放大器經組態以偵測eFuse是否熔斷。

在圖1A中，RE接腳可經組態以藉由針對一讀取操作提供一讀取啟用信號而啟動一讀取輸入。PEB接腳亦可經組態以藉由針對寫入操作提供程式啟用信號啟動程式輸入。ADD接腳可經組態以提供一位址選擇至字線(WL)驅動器40。WSEL接腳可經組態以在程式模式中提供一程式化電流。VDD及VSS接腳可經組態以分別供應一外部供應電力及接地電力。

eFuse單元陣列60包括含有一OTP記憶體元件之複數個單位單元。例如，一電子熔絲(eFuse)型元件或反熔絲型元件可用於OTP記憶體元件。在一實例中，eFuse型元件係一OTP記憶體元件。eFuse型元件可藉由將一高電壓或高電流施加於eFuse元件而程式化。

根據一實例，eFuse單元陣列60包括128列*16行。即，eFuse單元陣列60可包括128個字線及16個位元線。因此，總計2048個位元單元或單位單元配置於eFuse單元陣列60中。各單元晶格具有一eFuse，其可包含一OTP元件、一二極體及一讀取電晶體，其在圖1C及圖1D中進一步詳細描述。

在本實例中，一列包括一寫入字線WWL及一讀取字線RWL。因此，存在128個WWL及128個RWL。且WWL及RWL一對一交錯配置。在本實例中，需要字線選擇器及位元線選擇器以執行單位單元之程式化。128個字線之一者及16個位元線之一者透過列解碼及行解碼依序選擇。因此，當依序選擇時，操作單位單元結構。

圖1B繪示根據一實例之具有一eFuse單元陣列之一半導體器件之一晶片佈局。

如圖1B中所展示，eFuse單元陣列60佔用相對大於其他器件面積之一面積。用於選擇eFuse單元陣列之各單元之一WL驅動器40安置於eFuse單元陣列之右邊。另外，為程式化或熔斷熔絲元件，PD驅動器50安置於eFuse單元陣列正下方。與一讀取操作相關聯之一感測放大器(BL S/A) 70安置於PD驅動器50下方。且用於控制WL驅動器40及PD驅動器50兩者之一控制邏輯區塊20位於右下角。因此，形成具有一相對緊緻晶片大小之半導體記憶體器件10。當與一典型單元陣列大小相比時，單元陣列大小可減少，藉此減少總晶片大小。

圖1C繪示根據一實例之eFuse單元陣列之一單元佈局。

如上文所描述，例如，eFuse單元陣列60包括總計2048個單位單元，且許多單位單元配置於一框30中。例如，圖1C係其中安置許多單位單元之框30之一放大圖。單位單元100a、100b、100c、100d平行配置。各單位單元包括至少三個組件或三個器件：一PN二極體、一開關電晶體(讀取電晶體)及一熔絲。

例如，如圖1C中所展示，第一單位單元100a包括一第一PN二極體110a、一第一單元讀取電晶體120a及一第一記憶體元件130a。依相同方式，第二單位單元100b包括一第二PN二極體110b、一第二單元讀取電晶體120b及一第二記憶體元件130b。關於第三及第四單位單元，其等具有PN二極體110c及110d、讀取電晶體120c、120d及記憶體元件130c、130d。記憶體元件130a、130b、130c、130d之各者可為(例如)一熔絲或一反熔絲。根據一實施例，記憶體元件130a、130b、130c、130d係一一次性寫入器件，其每單位單元至多寫入一次。

如圖1C中所繪示，在一實例中，單位單元中之單元讀取電晶體120a、120b、120c及120d之各者固定於中心。然而，PN二極體110a、110b、110c及110d之位置自左至右或自右至左改變，使得PN二極體之位置交錯以形成一鋸齒形狀。熔絲130a、130b、130c、130d之位置依類似於PN二極體之一方式交錯。

在一實例中，第一單位單元100a中之PN二極體、讀取操作二極體及熔絲元件之順序與第二單位單元100b中之PN二極體、讀取操作二極體及熔絲元件在相同方向(例如X軸)上之順序相反。第二單位單元100b具有與第一單位單元100a相反之一順序。在此實例中，第一單位單元100a具有一第一放置順序：自左至右方向為第一PN二極體110a、第一單元讀取電晶體120a及第一記憶體元件130a。然而，第二單位單元100b具有一第二放置順序：自左至右方向為第二記憶體元件130b、第二單元讀取電晶體120b及第二PN二極體110b。第三單位單元100c之放置順序相同於第一單位單元。第四單位單元100d之放置順序相同於第二單位單元100b。

可期望第一PN二極體110a及第二PN二極體110b在相鄰單位單元中彼此對角線安置。因此，第一PN二極體110a及第二PN二極體110b安置為彼此隔開盡可能遠。為了在第一PN二極體與第二PN二極體之間具有一最長距離，可期望第一PN二極體110a位於相對於第二PN二極體110b之一對角線位置。

若將第一PN二極體110a及第二PN二極體110b安置為盡可能彼此相對間隔開，則其可能有助於減小NW至NW洩漏電流。例如，第一PN二極體110a形成於一第一NW中，且第二PN二極體110b形成於一第二NW中。當第一NW及第二NW彼此接近時，洩漏電流可易於彼此流動。若洩漏電流自第一PN二極體流動至第二PN二極體，則電耦合至第二PN二極體之第二熔絲可歸因於由洩漏電流無意地程式化之一未程式化第二熔絲而損壞。因此，第二熔絲可能發生故障。因此，期望最小化兩個N型井之間的洩漏電流。若洩漏電流減小，則可減輕熔絲元件之故障。

剩餘單位單元100c及100d中之PN二極體可依相同於單位單元100a及100b之方式配置。在一實例中，彼此相鄰之單位單元之第三PN二極體110c及第四PN二極體110d配置為彼此隔開。另外，第三熔絲130c及第四熔絲130d亦安置為隔開以彼此成對角。即，彼此相鄰之單位單元之熔絲可配置為彼此隔開較遠。

因此，如圖1C之實例所繪示，奇數列單位單元100a及100c具有相同配置結構。偶數列單位單元100b及100d具有相同配置結構。對應地，奇數列(第1列、第3列、第5列等)具有彼此相同之結構，且偶數列(第2列、第4列、第6列等)亦具有彼此相同之結構。

半導體記憶體器件可包括複數個單位單元以形成一單元陣列，其中單位單元之各者至少包括具有以下之三個組件：一PN二極體、一單元讀取電晶體；及一熔絲元件，且其中單位單元包括至少一第一單位單元及一第二單位單元且該第一單位單元及該第二單位單元交錯配置以形成單元陣列，其中該第一單位單元中之三個組件之一放置順序與該第二單位單元中之三個組件在相同方向上之放置順序相反。

圖1D繪示根據一實例之兩個eFuse單元之一橫截面圖。

圖1D係沿圖1C中之單位單元100a及100b之線A-A'及B-B'取得之一橫截面圖。如圖中所繪示，在本發明中，第一PN二極體110a及第二PN二極體110b分別形成在第一NW 112a及第二NW 112b中。第一NW 112a及第二NW 112b放置為彼此相距最遠。藉由將兩個PN二極體配置為彼此隔開較遠，可減小NW至NW (虛線)之間的洩漏電流。

由於單位單元之各者僅包括三個器件：PN二極體、讀取電晶體及記憶體元件(熔絲)，因此單元陣列具有一相對緊緻面積。若單位單元包括四個器件，則單元陣列之總面積將大於本發明之實例。

另外，如圖1D中所繪示，第一類型單位單元100自圖式之左邊以記憶體元件130、單元讀取電晶體120及PN二極體110之順序配置。第二類型單位單元100b以PN二極體110、單元讀取電晶體120及記憶體元件130之順序配置。

另外，PN二極體110之一陰極(N型摻雜區域) 113耦合至一控制邏輯20。PN二極體110之一陽極(P型摻雜區域) 114透過金屬線175耦合至單元讀取電晶體120之N型高度摻雜源極區域126及記憶體元件130之陰極。單元讀取電晶體120之一N型高度摻雜汲極區域125耦合至用於一讀取操作之感測放大器70之一輸入線(例如參閱圖5)。另外，N型高度摻雜源極區域126耦合至PN二極體110及記憶體元件130。另外，記憶體元件130之陰極使用金屬線175透過一共同節點CN耦合至PN二極體110之P+陽極114及單元讀取電晶體120之N型高度摻雜源極區域126。另外，單位單元100a中之三個組件由一P+防護環結構150包圍。

第二類型單位單元100b具有類似於第一類型單位單元100a之結構。然而，第二類型單位單元100b中之三個組件之配置之一順序相對於第一類型單位單元100a相反。

圖2繪示根據一實例之eFuse單元陣列之一方塊圖。

如先前所描述，eFuse單元陣列60可包括複數個單位單元100。各單位單元100可包括一PN二極體110、一單元讀取電晶體(或第一讀取電晶體) 120及一記憶體元件130。eFuse單元陣列60可進一步包括一共用讀取電晶體(或第二讀取電晶體) 140及耦合至記憶體元件130之一共用程式電晶體或一程式操作電晶體或第三開關電晶體210。

儘管單元讀取電晶體120位於單位單元100中，但共用讀取電晶體140位於單位單元100外部，導致佔用eFuse單元陣列60之面積縮小。共用讀取電晶體140耦合至相同行中之單位單元中之各eFuse 130。即，共用讀取電晶體140透過位元線BL耦合至複數個單位單元100。複數個個讀取電晶體及一共用讀取電晶體140耦合至位元線BL。

通常，共用讀取電晶體140可包括於一單位單元100中。然而，根據本發明，為了減小單位單元100之尺寸，其被設計為自單位單元100排除共用讀取電晶體140。因此，單位單元100之大小及包含單位單元之eFuse單元陣列60之大小可減小。其有效地減小佔據晶片面積中之最大面積之eFuse單元陣列60之尺寸。

在圖2中，形成一P型防護環150以包圍PN二極體110、單元讀取電晶體120及記憶體元件130。另外，單元讀取電晶體(或第一讀取電晶體) 120及共用讀取電晶體(或第二讀取電晶體) 140可為一n型金屬氧化物半導體(NMOS)電晶體或NMOS金屬氧化物半導體場電晶體(NMOSFET)。共用程式電晶體(或第三開關電晶體) 210可為一p型金屬氧化物半導體(PMOS)電晶體或一PMOS金屬氧化物半導體場電晶體(PMOSFET)。

如圖2中所繪示，包含於單位單元100中之二極體110、單元讀取電晶體120及記憶體元件130藉由一金屬線175透過一共同節點CN彼此電耦合。另外，共用讀取電晶體140及共用程式電晶體210透過位元線BL之第三節點N3電耦合到至熔絲元件。

圖3A繪示根據一實例之eFuse單元之一電路示意圖。

根據圖3A，如上文所描述，一單位單元100包括三個器件，其等包含一PN二極體110、一單元讀取電晶體120及一記憶體元件130。此外，進一步包含包括一寫入字線WRL、一讀取字線RWL及一程式位元線BL。

單位單元100之二極體110之一陰極C可經組態以接收寫入字線WWL。單位單元100之讀取電晶體120之一閘極G可經組態以接收讀取字線RWL。

程式PMOS電晶體210可用於程式化單位單元100。程式PMOS電晶體210可在一程式操作中由其他單位單元共用。共用程式電晶體210之一源極S被稱為eFuse陣列60之程式節點，且可經組態以接收程式電壓VDD。電晶體210之一汲極D耦合到至單位單元100之eFuse 130之節點N3。程式電晶體210之一閘極G可經組態以自反及NAND閘205接收一程式信號。

讀取NMOS電晶體140可充當待讀取之單位單元100之一電流路徑。換言之，讀取電晶體140可針對讀取操作由其它單位單元共用。共用讀取電晶體140的源極S可經組態以接收基準電壓VSS或接地。共用讀取電晶體140的汲極D耦合到單位單元100的eFuse 130的節點N3。電晶體140的閘極G可經組態以接收讀啟用信號。

寫入字線WWL及PN二極體110之一陰極C在一第一節點N1處耦合在一起。讀取字線RWL及單元讀取電晶體120之一閘極在一第二節點N2處耦合在一起。程式位元線BL及熔絲元件之一陽極A在一第三節點N3處耦合在一起。另外，單位單元100進一步包括一共同節點CN。PN二極體110之一陽極A、單元讀取電晶體120之一源極端子及記憶體元件130之一陰極C透過一共同節點CN耦合在一起。

在本實例中，位元線在正交於寫入字線及讀取字線之一方向上形成。因此，寫入字線WWL、讀取字線RWL及程式位元線BL分別耦合至PN二極體110、單元讀取電晶體120及記憶體元件130。

根據實施例，eFuse單元陣列進一步包括形成於單位單元100區域外部之一共用讀取電晶體140及一共用程式電晶體210。共用讀取電晶體140用於一讀取操作。一讀取啟用信號施加於共用讀取電晶體140之閘極端子，其根據讀取啟用信號在接通/關斷狀態下操作。在該實例中，共用讀取電晶體140可為一NMOS電晶體。共用讀取電晶體140之一汲極端子透過程式位元線BL耦合至記憶體元件130之陽極。共用讀取電晶體140之一源極端子可經組態以接收參考電壓或接地。

共用程式電晶體210可經組態以在程式模式中提供一程式化電流，且可位於一程式化電流控制器200中。一NAND閘極205可經組態以在程式模式中接通共用程式電晶體210。共用程式電晶體210可在讀取模式中處於一關斷狀態。共用程式電晶體210可為一PMOS電晶體。在共用程式電晶體210之一PMOS之情況中，即使熔絲熔斷，閘極-源極電壓(V_GS )亦係恒定的，恒定電流在程式模式中流動。若共用程式電晶體210使用NMOS，則程式化電流在程式模式中改變，因為當熔絲元件熔斷時V_GS 改變。

共用讀取電晶體140及共用程式電晶體210分別耦合於位元線1BL之相對端上。此處，單位單元100中之記憶體元件130、共用讀取電晶體140及共用程式電晶體210全部透過位元線BL之第三節點N3彼此耦合。

圖3B繪示根據一實例之具有讀取/寫入電流路徑之一eFuse單元之一電路示意圖。

箭頭線1繪示當單位單元100經程式化時一程式化電流之流動。當單位單元100經程式化時，一程式化電流流動。例如，當單位單元100經程式化時，關閉單位單元100之讀取字線RWL以使讀取電晶體120與eFuse 130電切斷連接。啟動寫入字線WWL以接通二極體110。啟動信號以接通共用程式電晶體210。因此，電流自程式電晶體210之源極S流動通過電晶體210之汲極D、eFuse 130、二極體110之陽極A及二極體110之陰極，如箭頭線1所繪示。電流引起熔絲eFuse 130燒斷或引起單位單元100經程式化。可替代地闡釋，當程式電晶體210及二極體110接通時，程式電晶體210之源極S處之程式電壓VDD傳遞至電晶體210之汲極D以程式化eFuse 130。

記憶體元件130由程式化電流程式化或熔斷。程式化或熔斷係指增加熔絲之電阻之任務。在本發明中，矽化多晶矽用作為一電子熔絲(eFuse)，且可藉由形成於多晶矽層上之矽化物層中的遷移來增加電阻。此處，程式化電流從記憶體元件(eFuse) 130之陽極流動至陰極。使用矽化物層自陰極至陽極之電遷移(EM)程式化矽化物多晶矽結構。接著，程式化電流透過PN二極體及寫入字線WWL退出。此處，先前選擇寫入字線。

在圖3B中，箭頭線2繪示當讀取單位單元100時讀取電流之流動。例如，當讀取單位單元100時，關閉單位單元100之寫入字線WWL以使PN二極體110與eFuse 130電斷開連接。啟動讀取字線RWL以接通讀取電晶體120之單元。啟動信號以接通共用讀取電晶體140。在一讀取操作中，關斷程式電晶體210，因此與eFuse 130電斷開連接。接通讀取電晶體120。迫使一讀取電流至NMOS電晶體120之汲極D。電流流動通過電晶體120、eFuse 130及節點N3。因此，電流自電晶體120之汲極D、電晶體120之源極S、eFuse 130、電晶體140之汲極D及電晶體140之源極S或接地流動，如箭頭線2所繪示。

預先選擇用於一讀取操作之一讀取字線RWL，且將用於一讀取操作之一電流供應至單元讀取電晶體120之汲極端子。讀取電流通過記憶體元件130。讀取電流取決於記憶體元件130之電阻而變動。當熔絲元件熔斷且電阻較高時，讀取電流值較小。稍後，其可轉換為一電阻或電壓以查看熔絲元件是否經程式化。且通過記憶體元件130之電流流動通過位元線BL至共用讀取電晶體140。此處，讀取電流自記憶體元件130之陰極至陽極方向流動，且可看到讀取電流在與程式化電流相反之方向上流動。另外，因為讀取電流不通過PN二極體110，因此一讀取操作可不需要一高驅動電壓。因此，一低驅動電流可用作為一讀取電流。讀取電流可檢查記憶體元件130是否經程式化。若電流路徑中之電阻較高，則假定選定熔絲已經程式化。若不高，則假定選定熔絲未經程式化。

圖4繪示根據一實例之用於一寫入操作之eFuse單元陣列之一電路示意圖。

如圖中所繪示，可程式化單元陣列60包括複數個單元單元100a、100b、100n、寫入字線1WWL、2WWL、nWWL及讀取字線1RWL、2RWL、nRWL及位元線1BL、2BL。在本實例中，存在128個讀取/寫入字線及16個位元線。

例如，在選定行中，第一PN二極體110a耦合至第一寫入字線1WWL，且第二PN二極體110b耦合至第二寫入字線2WWL。依相同方式，第n單位單元100n中之第n PN二極體110n耦合至第n寫入字線nWWL。

在選定行中，第一單元讀取電晶體120a耦合至第一讀取字線1RWL，且第二單元讀取電晶體120b耦合至第二讀取字線2RWL。依相同方式，第n單元讀取電晶體120n耦合至第n讀取字線nRWL。

在選定行中，第一、第二及第n熔絲130a、130b及130n均僅耦合至一第一位元線1BL。即，熔絲130a、130b、130n之各者包括一陰極端子及一陽極端子，且其中第一、第二熔絲及第n熔絲130a、130b及130n之陽極端子共同耦合至相同第一位元線1BL。

未選定行中之PN二極體、讀取電晶體及熔絲依相同於選定行之方式電耦合。

例如，在未選定行中，第一PN二極體110a'耦合至第一寫入字線1WWL。第二PN二極體110b'耦合至第二寫入字線2WWL。因此，第n單位單元100n中之第n PN二極體110n'耦合至第n寫入字線nWWL。

另外，在未選定行中，第一單元讀取電晶體120a'耦合至第一讀取字線1RWL，第二單元讀取電晶體120b'耦合至第二讀取字線2RWL，且第n單元讀取電晶體120n'耦合至第n讀取字線nRWL。

亦在未選定行中，第一、第二及第n個熔絲130a'、130b'及130n'均僅耦合至一第二位元線2BL。即，熔絲130a'、130b'及130n'包括一陰極端子及一陽極端子。第一記憶體元件130a'之所有陽極端子、第二記憶體元件130b'之陽極端子及第n記憶體元件130n'之陽極端子共同耦合至相同第二位元線2BL。

字線之一者由WL驅動器40中之字線選擇器選擇性地啟動。另外，位元線之一者由PD驅動器50中之位元線選擇器選擇性地啟動。

如圖4中所繪示，耦合至第一位元線1BL之第一共用讀取電晶體140包含於選定行中。另外，同樣地，未選定行包括耦合至第二位元線2BL之第二共用讀取電晶體140'。

共用讀取電晶體140及140'之各者包括一第二源極端子、一第二汲極端子及一第二閘極端子。第一共用讀取電晶體140之第二汲極端子耦合至第一位元線1BL且其第二源極端子接地。第二共用讀取電晶體140'具有類似於第一共用讀取電晶體140之結構。在共用讀取電晶體140和140'中，讀取啟用信號施加於第二閘極端子以控制單位單元100之讀取操作。讀取操作由用於感測讀取電流之讀取啟用信號執行。

另外，eFuse單元陣列60進一步包括具有共用程式電晶體210及210'之程式化電流控制器200。程式化電流控制器200控制用於程式化熔絲之程式化電流。程式PMOS電晶體可用作為共用程式電晶體210。共用程式電晶體210包括一第三源極端子、一第三汲極端子及一第三閘極端子。共用程式電晶體210之第三汲極端子耦合至第一位元線1BL。程式PMOS電晶體210在一程式操作中由單位單元100、100b及100n共用。共用程式電晶體210之源極區域215被稱為eFuse陣列60之程式節點，且可經組態以接收程式電壓VDD (參閱圖10)。

如圖4中所繪示，各單位單元100藉由一溝渠隔離區域或另一場氧化物與其他相鄰單位單元電絕緣。因此，單位單元之間產生的洩漏電流可減少。

且在一實例中，記憶體元件130可為矽化多晶矽(Poly-Si)層。矽化物層形成於多晶矽層上。矽化物層可為矽化鈷(CoSi2)、矽化鎳(NiSi)、矽化鎢(WSi)或矽化鈦(TiSi2)之一者，但不限於此。

在寫入或程式化操作之前或之後，熔絲元件之電阻可改變。例如，在寫入或程式化操作之前，熔絲元件之電阻可具有約300 Ω或更小之一電阻值。在寫入或程式化操作之後，eFuse可具有約3 kΩ或更大之一電阻值。

在本發明之實例中，描述具有一整個eFuse單元陣列之一半導體器件之一程式操作。

在該實例中，透過自控制邏輯20提供之一選擇信號來選擇第一單位單元100進行程式操作。接著，關斷單元讀取電晶體120及共用讀取電晶體140，且接通共用程式電晶體210。根據一接通操作，將約3 V至約8 V之一程式電壓施加於共用程式電晶體210之一源極端子，且一程式化電流流動通過第一位元線1BL。可由WL驅動器自128個WWL選擇一WWL。接通PN二極體110及第一位元線1BL，使得一程式化電流流動至熔絲元件，且接著熔絲元件最終熔斷(經程式化)。程式化電流依序流動通過共用程式電晶體210、第一位元線1BL、第一記憶體元件130及第一PN二極體110。經程式化熔絲可具有約3,000 Ω或更高之一高電阻。

若在程式化操作期間未選擇單位單元100'，則第二PN二極體110'用於保護第二記憶體元件130'。第二PN二極體110'阻斷流動至第二單位單元100'中之第二記憶體元件130'中之電流，此係因為未選擇第二單位單元100'。因此，可保護第二單位單元100'中之第二記憶體元件130'免受第一單位單元100中進行之程式操作之影響。

圖5繪示根據一實例之用於一讀取操作之eFuse單元陣列之一電路示意圖。

在圖5中，省略PN二極體110，此係因為在讀取操作期間不使用PN二極體110。例如，當讀取單位單元100時，啟動讀取字線RWL以接通單元讀取電晶體120。啟動信號以接通共用讀取電晶體140。接通感測放大器70。因此，電流自感測放大器70流動通過第二位元線RBL 75、電晶體120之汲極D、電晶體120之源極S、eFuse 130、電晶體140之汲極D通過第一位元線BL 65及電晶體140之源極S或接地。

感測放大器70可能能夠在判定eFuse之狀態時比較參考電阻與eFuse電阻。可透過一讀取操作量測自記憶體元件(eFuse) 130通過之電流量或跨eFuse之電壓量。自所量測之電流或電壓，可獲得eFuse電阻，且將其與感測放大器70中之參考電阻進行比較。例如，若eFuse電阻小於參考電阻，則判定選定記憶體體元件130未經程式化。相反地，若eFuse電阻大於參考電阻，則判定熔絲元件已經程式化。參考電壓供應器400提供用於eFuse單元陣列60中之一讀取操作之等效電路。

在半導體記憶體器件中之讀取操作期間，128個RWL之一者由字線驅動器40選擇。輸出選定RWL中之16個單元之eFuse資訊。為進一步詳細描述讀取操作，控制邏輯20選擇第一單位單元100以執行讀取操作，且提供一選擇信號至第一單位單元100。接著，對單元讀取電晶體120及讀取電流供應器300中之讀取電流電晶體310進行接通操作。亦對參考電壓供應器400中提供之所有開關電晶體410、420及430進行接通操作。

在圖5中，讀取電流供應器300用於提供一讀取電流至經選擇用於讀取操作之單位單元100。即，在半導體器件10之讀取操作期間，將讀取電流提供至選定單位單元100。此一讀取電流供應器300包括一讀取電流電晶體310及一讀取電流電阻器320，其中讀取電流電阻器由絕緣層上之非矽化物多晶矽薄膜形成。可使用除非矽化物多晶矽薄膜之外之材料。為供應讀取電流，在一非限制性實例中，根據此組態配置之一讀取電壓可在約1至約6V之範圍內。

當接通讀取電流電晶體310時，讀取電流流動通過讀取電流電晶體310、讀取電流電阻器320、單元讀取電晶體120及記憶體元件130，且接著流動通過共用讀取電晶體140。單元讀取電晶體120及讀取電流電阻器320藉由金屬線75或導體彼此電耦合。金屬線可屬於用於讀取操作之第二位元線75。因此，第二位元線75亦被稱為讀取位元線RBL。在此實例中，讀取位元線RBL 75僅用於讀取操作而非程式操作，然而，第一位元線65 (BL)用於程式操作及讀取操作兩者。因此，第一位元線65被稱為程式位元線(PRL)或讀取位元線(RBL)。讀取電流被供應至單元讀取電晶體120之汲極端子。另外，接通選定單元讀取電晶體120，讀取電流依原樣轉移至記憶體元件130。由於熔絲元件140藉由位元線BL耦合至共用讀取電晶體140之汲極端子D，因此讀取電流在共用讀取電晶體140之源極端子S處放電至接地。此處，可在讀取操作期間量測跨eFuse元件140之電壓，其取決於eFuse元件140之電阻。感測放大器70比較跨熔絲元件140之所量測電壓與參考電壓以判定熔絲元件140是否經程式化(或熔斷)。此處，讀取電流電阻器320及單元讀取電晶體120之汲極端子在第四節點N4處耦合在一起。單元讀取電晶體120之汲極端子D及感測放大器70在第五節點或讀取節點N5處耦合在一起。單元讀取電晶體120之一汲極D耦合且形成用於eFuse單元陣列60之讀取節點N5。讀取節點N5透過讀取位元線75耦合至感測放大器70。

另外，相同讀取電流亦供應至一參考電壓供應器400，其經組態以供應一參考電壓至感測放大器70。參考電壓供應器400包括第一參考電晶體410、第一參考電阻器440、第二參考電晶體420、第二參考電阻器450及第三參考電晶體430。參考電壓供應器400提供等效電路至用於eFuse單元陣列60中之一讀取操作之電流路徑。

以下[表1]建議表示用於一讀取操作之電晶體或電阻器之參考電壓供應器400中之參考電晶體及參考電阻器。

表1展示第一至第三參考電晶體410、420及430分別表示讀取電流電晶體310、單元讀取電晶體120及共用讀取電晶體140。第一參考電阻器440表示讀取電流電阻器320，且第二參考電阻器450表示記憶體元件(eFuse) 130。 [表1]

編號	參考器件	對應器件	類型
1	第一參考電晶體410	讀取電流電晶體310	PMOS
2	第二參考電晶體420	單元讀取電晶體120	NMOS
3	第三參考電晶體430	共用讀取電晶體140	NMOS
4	第一參考電阻器440	讀取電流電阻器320	電阻器
5	第二參考電阻器450	記憶體元件130	電阻器

第一參考電晶體410及對應讀取電流電晶體310可為PMOS器件(諸如)以最小化原本在讀取操作期間發生之失配特性。第二及第三參考電晶體420及430及對應共用讀取電晶體120及140可為NMOS電晶體以最小化原本在讀取操作期間發生之失配特性。由於在實例中使用此等方法，因此可最小化讀取操作期間之失配特性。

根據圖5之實例，讀取電流電晶體310可為一P通道MOS電晶體。讀取電流電阻器320可具有一預定第一電阻值。另外，讀取電流電阻器320之一端可耦合至讀取電流電晶體310之一第四汲極端子。讀取電流電阻器320之另一端通常透過位元線220A耦合至eFuse單元結構100中之單元讀取電晶體120之汲極端子之各者。讀取電流電阻器320之另一端亦可耦合至位元線感測放大器70。在一非限制性實例中，讀取電流電阻器320之第一電阻值可具有未經程式化電阻值(即，300 Ω或更小)與最小電阻值(即，當程式化時為3000 Ω)之間的約1600 Ω之一中間值。

根據圖5之實例，參考電壓供應器400可提供一參考電壓至位元線感測放大器70。參考電壓供應器400可包括三個開關電晶體410、420及430及使用一非矽化多晶矽層形成之兩個參考電阻器440及450。參考電壓供應器400可使用串聯耦合之複數個電阻器來對讀取電壓進行分壓，且可以產生分壓作為參考電壓。三個開關電晶體410、420及430可串聯耦合。第二參考電阻器440可耦合於第一參考電晶體410與第二參考電晶體420之間，且第二參考電阻器450可耦合於第二參考電晶體420與第三參考電晶體430之間。

根據圖5之實例，第一參考電晶體410可為一PMOS器件。關於第一參考電晶體410，其源極端子可接收讀取電壓，其閘極端子可接收反向讀取控制信號，且其汲極端子可耦合至第一參考電阻器440之一端以選擇性地向提供讀取電壓至第一參考電阻器440。第二參考電晶體420可選擇性地耦合第一參考電阻器440及第二參考電阻器450。即，第二參考電晶體420可為具有共同耦合至第一參考電阻器440及感測放大器70之一汲極端子、輸入有讀取控制信號之一閘極端子及耦合至第二參考電阻器450之一源極端子之一NMOS。第三參考電晶體430可為一NMOS，其汲極端子耦合至第二參考電阻器450，一閘極端子接收一讀取控制信號，且一源極端子接地，使得電流歸因於讀取電壓而流動通過第一參考電阻器440及第二參考電阻器450。

根據圖5之實例，參考電壓供應器400中提供之兩個電阻器(即，第一參考電阻器440及第二參考電阻器450)可分別具有一預定電阻值。預定電阻值可在一未程式化狀態中之電阻值與一程式化狀態中之電阻值之間。在一非限制性實例中，各電阻值可具有eFuse 140之一未程式化狀態中之約50 Ω至約200 Ω之電阻值與一程式化狀態中之一約3000 Ω至約10000 Ω之最小電阻值之間的1500 Ω至5000Ω之一中間值。

接著，描述各器件之一横截面圖。

圖6繪示根據一實例之eFuse單元中之一PN二極體之一橫截面圖。

如圖中所繪示，P型井區域111形成於半導體基板上，且一N型井區域112形成於P型井區域111中。一N+陰極113及一P+陽極114形成為在N型井區域112中彼此間隔，且各具有一預定深度。形成一溝渠隔離區域160以包圍形成於N型井區域112中之N+陰極113及P+陽極114。另外，具有矽化物層152之一P型防護環150形成於P型井區域111中以包圍PN二極體結構110且其安置為鄰近於溝渠隔離區域160。另外，矽化物層152形成於PN二極體中之N+陰極113及P+陽極124上。一接觸插塞及一金屬部分可形成於各矽化物層152上。

圖7繪示根據一實例之eFuse單元中之一單元讀取電晶體之一橫截面圖。

一P型井區域121形成於半導體基板中。另外，一閘極絕緣膜122及一閘極電極123形成於P型井區域121上。一間隔物124形成於閘極電極123之一側壁上。一n+汲極區域125及一n+源極區域126在P型井區域121中形成於兩個閘極電極123上。矽化物層152形成於閘極電極123、n+汲極區域125及n+源極區域126上。另外，p+防護環150亦形成於P型井區域121中，且溝渠隔離區域160經形成以包圍單元讀取電晶體120。

圖8繪示根據一實例之eFuse單元中之一eFuse元件之一橫截面圖。

記憶體元件130可為多晶矽熔絲，其包含形成於多晶矽材料142上之矽化物層144。矽化物層144可使用矽化鈷、矽化鎳及矽化鈦之一者，但不限於此。用於一陽極之一接觸插塞及用於一陰極之一接觸插塞可形成於記憶體元件130中，且一金屬部分形成於其上。記憶體元件130具有一陽極及一陰極。陽極及陰極經形成以藉由一絕緣膜與半導體基板絕緣。具有一預定深度之一溝渠型熔絲隔離區域170形成於位於記憶體元件130一下部分中之P型井區域121中。溝渠型熔絲隔離區域170之橫向長度比記憶體元件130之橫向長度長。另外，具有矽化物層152之防護環150亦經形成為鄰近於溝渠隔離區域160。

圖9繪示根據一實例之具有讀取/寫入電流路徑之eFuse單元之一橫截面圖。

儘管圖9繪示配置於一垂直方向上之各器件以便於描述，但如圖1D中所繪示，其配置於在一半導體基板上。

如圖9中所展示，PN二極體110、單元讀取電晶體120及記憶體元件130彼此耦合。PN二極體110之N+陰極113耦合至控制邏輯20，且P+陽極114耦合至單元讀取電晶體120之n+源極區域126及記憶體元件130之陰極。單元讀取電晶體120之n+汲極區域125耦合至感測放大器70之輸入線。另外，單元讀取電晶體120之n+源極區域126耦合至PN二極體110及記憶體元件130。另外，在共同節點CN中使用金屬佈線175將記憶體元件130之陰極耦合至PN二極體110之P+陽極114及單元讀取電晶體120之n+源極區域126。

在此組態中，單元讀取電晶體120及共用讀取電晶體140在程式操作期間關斷。為程式化記憶體元件130，程式化電流流動至記憶體元件130。箭頭線1繪示程式化電流路徑，其指示電流自記憶體元件130向PN二極體110之方向流動。因此，記憶體元件130之電阻值增加。

另一方面，在讀取操作期間，單元讀取電晶體120及共用讀取電晶體140接通。接著，讀取電流自單元讀取電晶體120輸出且流動通過記憶體元件130且轉移至耦合至位元線之共用讀取電晶體140。箭頭線2指示讀取電流路徑。

如上文所描述，本發明之半導體器件10之程式操作通過PN二極體120，而讀取操作不通過PN二極體120，藉此提供不同電流。存在能夠以一低電壓操作之一添加優點，此係因為讀取及寫入操作中之電流方向彼此相反，且不期望在讀取操作中通過PN二極體。

圖10繪示根據一實例之eFuse單元陣列之一橫截面圖。

如圖中所繪示，複數個單位單元100配置於一列方向上，且在實例中，提供總計128個單位單元。各單位單元100a、100b、100i及100n具有一記憶體元件130、單元讀取電晶體120及PN二極體110。當配置於一列方向上時，單位單元100a、100b、100i及100n彼此交錯安置。即，自圖式之左側，具有第一類型結構之第一單位單元100a在一第一方向上依次具有PN二極體110、單元讀取電晶體120及記憶圖元件130。第二單位單元100b在與第一方向相反之一第二方向上具有與第一單位單元100a相反之三個組件之一配置，如圖1C中先前所描述。作為第二類型結構之第二單位單元100b依次具有記憶體元件130、單元讀取電晶體120及PN二極體110。

因此，如圖10中所繪示，例如，安置於第一列中之單位單元100a及安置於第127列之第127個單位單元100i具有相同結構。安置於第一列之單位單元100a中及安置於第127列之單位單元100i中之三個器件之配置順序相同。同樣地，安置於第二列中之單位單元100b及安置於第128列中之最後一個單位單元100n具有相同結構。佈置在第二行的單元單元100b中的三個設備的配置順序與佈置在第128行中的最後一個單元單元100n的配置順序相同。換言之，配置順序經對稱結構化。因此，奇數列(第1列、第3列、…、第127列等)具有彼此相同之結構，偶數列(第2列、第4列、…、第128列等)具有彼此相同之結構。在該實例中，安置於奇數列(第1列、第3列、…、第127列等)中之單位單元集可指稱一第一類型之一單位單元組，而安置於偶數列(第2列、第4列、…、第128列等)中之單位單元集可指稱一第二類型單位單元組。

如圖10中所繪示，PN二極體110及記憶體元件130相對於第一類型單位單元100a中之單元讀取電晶體120分別安置於左邊及右邊。然而，與第一類型單位單元100a相比，PN二極體110及記憶體元件130在第二類型單位單元100b中之位置相反。此係因為易於確保其中形成兩個PN二極體之兩個N型井區域之間的一空間，如先前在圖1C中所提及，以減少兩個N型井區域之間的洩漏電流。

詳細地，PN二極體110之N+陰極113耦合至控制邏輯20，且PN二極體110之P+陽極114耦合至單元讀取電晶體120之n+源極區域126。單元讀取電晶體120之n+汲極區域125耦合至感測放大器70之輸入線。單元讀取電晶體120之n+源極區域126耦合至PN二極體110及記憶體元件130。構成記憶體元件130之陰極耦合至PN二極體110之P+陽極114及單元讀取電晶體120之n+源極區域126。

在圖10中，共用讀取電晶體140透過位元線BL耦合至記憶體元件130之陽極，且程式化電流控制器200之共用程式電晶體210亦透過位元線BL耦合至記憶體元件130之陽極。共用讀取電晶體140之一源極155可經組態以接收參考電壓VSS或接地。一NMOS器件可用於共用讀取電晶體140。

一PMOS器件可用作為共用程式電晶體210。共用程式電晶體210之源極區域215被稱為eFuse陣列60之程式節點，且可經組態以接收程式電壓VDD。共用程式電晶體210之一閘極電極230可經組態以自反及閘極205接收一程式信號。另外，共用程式電晶體210之一P+汲極區域225透過位元線BL耦合至共用讀取電晶體140之一N+汲極區域145。

根據本實例，單位單元100藉由依序耦合PN二極體110、單元讀取電晶體120及記憶體元件130而形成。單位單元100可具有用於一讀取操作之兩個開關電晶體120及140，但在本實例中，單一開關電晶體(讀取電晶體) 120形成於單位單元100中。另一開關電晶體(共用讀取電晶體) 140提供於單位單元外部以具有單位單元100之一緊緻大小。

因此，本發明可提供一種用於使半導體器件10具有一較小面積之設計。即，一典型單位單元包括兩個開關電晶體、一PN二極體及一熔絲元件，具有約60 μm² 至約200 μm² 之一單元面積。另一方面，本發明中之一單位單元之單元面積包括可設計為約20 μm² 至約50 μm² 之一開關電晶體、一PN二極體及一熔絲元件。因此，半導體器件10之面積可設計為較小。

根據具有如上文所描述之本發明之eFuse單元陣列之半導體器件，一單位單元藉由依序耦合一PN二極體、一單元讀取電晶體及一熔絲而形成。當位於單位單元外部時，熔絲元件之讀取操作中涉及之共用讀取電晶體透過位元線耦合。因此，當一典型單位單元與相比時，單元面積可減小，藉此滿足一更嚴格半導體器件設計規則。

根據本發明，當堆疊單位單元以形成一單元陣列時，各單位單元藉由定位於彼此相反之方向上而堆疊。根據堆疊方向，因為單位單元之各熔絲定位為彼此隔開，因此可能防止相鄰單元之熔絲由程式模式中之洩漏電流損壞，藉此改良半導體記憶體器件之可靠性。

儘管本發明包含特定實例，但將在理解本申請案之揭示內容之後明白可在不背離申請專利範圍及其等效物之精神及範疇之情況下在此等實例中進行形式及細節中之各種改變。本文所描述之實例應僅以描述意義考量，而非為了限制目的。各實例中之特徵或態樣之描述應被視為可適用於其他實例中之類似特徵或態樣。若所描述之技術以一不同順序執行及/或若一所描述之系統、架構、器件或電路中之組件依一不同方式組合及/或由其他組件或其等效物替換或補充，則可達成適合結果。因此，本發明之範疇未由詳細描述界定，而由申請專利範圍及其等效物界定，且申請專利範圍及其等效物之範疇內之所有變動應被視為包含於本發明中。

10:半導體器件 20:控制邏輯 30:框 40:字線(WL)驅動器 50:程式化驅動器 60:單元陣列 65:第一位元線BL 70:感測放大器 75:第二位元線/讀取位元線RBL 100:單位單元 100':單位單元 100a:單位單元 100b:單位單元 100c:單位單元 100d:單位單元 100i:單位單元 100n:第n單位單元 110:PN二極體 110':第二PN二極體 110a:第一PN二極體 110b:第二PN二極體 110b':第二PN二極體 110c:第三PN二極體 110d:第四PN二極體 110n:第n PN二極體 110n':第n PN二極體 111:P型井區域 112:N型井區域 112a:第一NW 112b:第二NW 113:陰極 114:陽極 120:單元讀取電晶體 120a:第一單元讀取電晶體 120b:第二單元讀取電晶體 120b':第二單元讀取電晶體 120c:讀取電晶體 120d:讀取電晶體 120n:第n單元讀取電晶體 120n':第n單元讀取電晶體 121:P型井區域 122:閘極絕緣膜 123:閘極電極 134:間隔物 125:n+汲極區域 126:n+源極區域 130:電子熔絲(eFuse) 130':第二記憶體元件 130a:第一記憶體元件/第一熔絲 130a':第一熔絲 130b:第二記憶體元件/第二熔絲 130b':第二熔絲 130c:記憶體元件/第三熔絲 130d:記憶體元件/第四熔絲 130n:第n熔絲 130n':第n熔絲 140:第一共用讀取電晶體 140':第二共用讀取電晶體 142:多晶矽材料 144:矽化物層 145:N+汲極區域 150:p+防護環 152:矽化物層 155:源極 160:溝渠隔離區域 170:溝渠型熔絲隔離區域 175:金屬佈線 200:程式化電流控制器 205:反及閘 210:共用程式電晶體 210':共用程式電晶體 215:源極區域 225:P+汲極區域 230:閘極電極 300:讀取電流供應器 310:讀取電流電晶體 320:讀取電流電阻器 400:參考電壓供應器 410:第一參考電晶體 420:第二參考電晶體 430:第三參考電晶體 440:第一參考電阻器 450:第二參考電阻器 A:陽極 BL:程式位元線 1BL:位元線 2BL:位元線 C:陰極 CN:共同節點 D:汲極 DOUT:輸出接腳 G:閘極 N1:第一節點 N2:第二節點 N3:第三節點 N4:第四節點 N5:第五節點/讀取節點 RWL:讀取字線 1RWL:讀取字線 2RWL:讀取字線 nRWL:讀取字線 S:源極 VDD:程式電壓 VSS:參考電壓 WWL:寫入字線 1WWL:寫入字線 2WWL:寫入字線 nWWL:寫入字線

圖1C繪示根據一實例之eFuse單元陣列之一單元佈局。

圖1D繪示根據一實例之兩個eFuse單元之一橫截面圖。

圖2繪示根據一實例之eFuse單元陣列之一方塊圖。

圖3A繪示根據一實例之eFuse單元之一電路示意圖。

圖3B繪示根據一實例之具有讀取/寫入電流路徑之eFuse單元之一電路示意圖。

圖10繪示根據一實例之eFuse單元陣列之一橫截面圖。

在圖式及詳細描述中，相同元件符號係指相同元件。圖式不按比例繪製，且圖式中之元件之相對大小、比例及描繪可為了闡明、說明及方便而誇大。

60:單元陣列

100:單位單元

110:PN二極體

120:單元讀取電晶體

130:電子熔絲(eFuse)

140:共用讀取電晶體

200:程式化電流控制器

205:反及閘

210:共用程式電晶體

A:陽極

BL:程式位元線

C:陰極

CN:共同節點

D:汲極

G:閘極

N1:第一節點

N2:第二節點

N3:第三節點

N5:第五節點/讀取節點

RWL:讀取字線

S:源極

WWL:寫入字線

Claims

一種eFuse單元陣列，其包括：一第一單位單元及一第二單位單元，其各包括：一PN二極體；一單元讀取電晶體；及一熔絲元件，其中該第一單位單元中之該PN二極體、該單元讀取電晶體及該熔絲元件之一第一放置順序相對於該第二單位單元中之該PN二極體、該單元讀取電晶體及該熔絲元件之一第二放置順序相反。
如請求項1之eFuse單元陣列，其中該第一單位單元及該第二單位單元之各者進一步包括：一寫入字線，其耦合至該PN二極體之一陰極；一讀取字線，其耦合至該單元讀取電晶體之一閘極；及一位元線，其耦合至該熔絲元件之一陽極。
如請求項1之eFuse單元陣列，其中在該第一單位單元及該第二單位單元之各者中，該單元讀取電晶體之一源極區域、該PN二極體之一陽極及該熔絲元件之一陰極透過一共同節點彼此耦合。
如請求項1之eFuse單元陣列，其中該第一單位單元中之該PN二極體之一位置可與該第二單位單元中之該PN二極體之一位置互為相反。
如請求項1之eFuse單元陣列，其中該第一單位單元中之該熔絲元件之一位置可與該第二單位單元中之該熔絲元件之一位置互為相反。
如請求項1之eFuse單元陣列，其進一步包括：一共用讀取電晶體，其電耦合至該第一單位單元及該第二單位單元中之該等熔絲元件之各者，其中該單元讀取電晶體及該共用讀取電晶體係NMOS電晶體。
如請求項6之eFuse單元陣列，其進一步包括：一共用程式電晶體，其電耦合至該第一單位單元及該第二單位單元中之該等熔絲元件之各者，其中該共用程式電晶體係一PMOS電晶體。
如請求項7之eFuse單元陣列，其中該第一單位單元及該第二單位單元中之該等熔絲元件之各者進一步電耦合至該共用讀取電晶體。
如請求項1之eFuse單元陣列，其中該PN二極體包括：一N型井區域中之一N型摻雜區域；該N型井區域中之一P型摻雜區域；一溝渠隔離區域，其包圍該N型井區域；及一P型防護環結構，其包圍該溝渠隔離區域。
如請求項9之eFuse單元陣列，其中該單元讀取電晶體包括：一井區域中之一源極區域及一汲極區域；一閘極絕緣層及一閘極電極，其安置於該源極區域與該汲極區域之間，其中該源極區域電耦合至該PN二極體之該P型摻雜區域。
如請求項10之eFuse單元陣列，其中該熔絲元件包括：一多晶矽層，其形成於一隔離區域上；及一矽化物層，其形成於該多晶矽層上，其中該熔絲元件之一陰極電耦合至該PN二極體之該P型摻雜區域及該單元讀取電晶體之該源極區域。
一種eFuse單元陣列，其包括：一寫入字線，其經組態用於一寫入操作；一讀取字線，其經組態用於一讀取操作；一位元線，其安置為正交於該寫入字線及該讀取字線；一PN二極體，其耦合至該寫入字線；一單元讀取電晶體，其耦合至該讀取字線；及一熔絲元件，其耦合至該位元線。
如請求項12之eFuse單元陣列，其中該寫入字線耦合至該PN二極體之一陰極，該讀取字線耦合至該單元讀取電晶體之一閘極，且該位元線耦合至該熔絲元件之一陽極。
如請求項12之eFuse單元陣列，其中該單元讀取電晶體之一源極區域、該PN二極體之一陽極及該熔絲元件之一陰極透過一共同節點彼此耦合。
如請求項12之eFuse單元陣列，其進一步包括：一共用讀取電晶體，其耦合至該熔絲元件以用於讀取操作，其中一讀取電流流動通過該單元讀取電晶體、該熔絲元件及該共用讀取電晶體。
如請求項15之eFuse單元陣列，其進一步包括：一共用程式電晶體，其耦合至該熔絲元件以提供一程式化電流至該熔絲元件，其中該程式化電流流動通過該共用程式電晶體、該熔絲元件及該PN二極體，使得該程式化電流具有與該熔絲上之該讀取電流之電流路徑相反之一電流路徑。
如請求項12之eFuse單元陣列，其進一步包括：一感測放大器，其經組態以判定該熔絲元件是否經程式化。
如請求項12之eFuse單元陣列，其進一步包括：一讀取電流供應器，其經組態以提供一讀取電流，其中該讀取電流供應器包括：一讀取電流電晶體；及一讀取電流電阻器，其耦合至該讀取電流電晶體。
如請求項18之eFuse單元陣列，其進一步包括：一參考電壓供應器，其經組態以供應一參考電壓，其中該參考電壓供應器包括：一第一參考電晶體，其對應於該讀取電流電晶體；及一第一參考電阻器，其對應於該讀取電流電阻器。
如請求項19之eFuse單元陣列，其中該參考電壓供應器進一步包括：一第二參考電晶體，其對應於該單元讀取電晶體；一第二參考電阻器，其對應於該熔絲；及一第三參考電晶體，其對應於該共用讀取電晶體。
如請求項12之eFuse單元陣列，其中該PN二極體包括：一N型井區域中之一N型摻雜區域；該N型井區域中之一P型摻雜區域；一溝渠隔離區域，其包圍該N型井區域；及一P型防護環結構，其包圍該溝渠隔離區域。
如請求項21之eFuse單元陣列，其中該單元讀取電晶體包括：一井區域中之一源極區域及一汲極區域；一閘極絕緣層及一閘極電極，其等安置於該源極區域與該汲極區域之間，其中該源極區域電耦合至該PN二極體之該P型摻雜區域。
如請求項22之eFuse單元陣列，其中該熔絲元件包括：一多晶矽層，其形成於一隔離區域上；及一矽化物層，其形成於該多晶矽層上，其中該熔絲元件之一陰極電耦合至該PN二極體之該P型摻雜區域及該單元讀取電晶體之該源極區域。
如請求項12之eFuse單元陣列，其進一步包括：一字線驅動器，其經組態以選擇該單元陣列中之字線之一者；一程式驅動器，其經組態以提供一程式化電流至該熔絲；及一控制邏輯，其經組態以控制該字線驅動器及該程式驅動器。
一種eFuse單元陣列，其包括：一記憶體元件，其耦合至一位元線；一二極體，其經組態以將該記憶體元件耦合至一寫入字線；一單元讀取電晶體，其耦合至該記憶體元件，且該單元讀取電晶體之一閘極耦合至一讀取字線；一共用讀取電晶體，其經組態以透過該位元線將該記憶體元件耦合至一接地；及一共用程式電晶體，其透過該位元線耦合至該記憶體元件。
如請求項25之eFuse單元陣列，其進一步包括該單元讀取電晶體之一源極區域、該PN二極體之一陽極及該記憶體元件之一陰極耦合至其之一共同節點。
如請求項25之eFuse單元陣列，其中該寫入字線耦合至該PN二極體之一陰極，且該位元線耦合至該熔絲之一陽極。
如請求項25之eFuse單元陣列，其中該記憶體元件係一次性可程式化(OTP)記憶體元件，且係一熔絲或一反熔絲之一者。
一種eFuse單元陣列，其包括：複數個單位單元，其各包括耦合至一位元線之一記憶體元件、經組態以將該記憶體元件耦合至一寫入字線之一二極體及耦合至該記憶體元件及一讀取字線之一單元讀取電晶體；一共用讀取電晶體，其經組態以透過該位元線將該記憶體元件耦合至一接地；及一共用程式電晶體，其透過該位元線耦合至該記憶體元件，其中該複數個單位單元中之奇數的單位單元之該記憶體元件、該單元讀取電晶體及該二極體之一第一放置順序相對於該複數個單位單元中之偶數的單位單元之該記憶體元件、該單元讀取電晶體及該二極體之一第二放置順序相反。
如請求項29之eFuse單元陣列，其中該寫入字線耦合至該二極體之一陰極，該讀取字線耦合至該單元讀取電晶體之一閘極，且該位元線耦合至該記憶體元件之一陽極。
如請求項29之eFuse單元陣列，其中在該複數個單位單元之各者中，該單元讀取電晶體之一源極區域、該二極體之一陽極及該記憶體元件之一陰極透過一共同節點彼此耦合。