JP2009503901A - 一回限りプログラム可能なメモリ及びそれを動作させる方法 - Google Patents
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Description
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- 2ビットメモリセルを有する一回限りプログラム可能な(OTP)メモリであって、前記2ビットメモリセルは:
ビット線に結合された第1の電流電極、第1のワード線に結合された制御電極、及び第2の電流電極を有する第1の選択用トランジスタ;
前記第1の選択用トランジスタの前記第2の電流電極に結合された第1の電流電極、プログラム線に結合された制御電極、及び第2の電流電極を有するプログラム可能トランジスタ;及び
前記ビット線に結合された第1の電流電極、第2のワード線に結合された制御電極、及び前記プログラム可能トランジスタの前記第2の電流電極に結合された第2の電流電極を有する第2の選択用トランジスタ;
を有し、
前記プログラム可能トランジスタは、その前記第1の電流電極と前記制御電極との間の第1のプログラム可能領域、及びその前記第2の電流電極と前記制御電極との間の第2のプログラム可能領域を有し、且つ前記第1のプログラム可能領域及び前記第2のプログラム可能領域は独立に、当初のインピーダンスから比較的低いインピーダンスに変化させられることが可能である、
OTPメモリ。 - 前記プログラム可能トランジスタの前記制御電極はゲートを有し、前記プログラム可能トランジスタは、前記ゲートの下にゲート誘電体を有し、前記プログラム可能トランジスタの前記第1の電流電極の一部は前記ゲート誘電体の第1部分と重なっており、前記プログラム可能トランジスタの前記第2の電流電極の一部は前記ゲート誘電体の第2部分と重なっており、前記ゲート誘電体の前記第1部分は前記第1のプログラム可能領域を有し、且つ前記ゲート誘電体の前記第2部分は前記第2のプログラム可能領域を有する、請求項1に記載のOTPメモリ。
- 前記第1及び第2のプログラム可能領域は、前記プログラム可能トランジスタの前記制御電極への負電圧の印加に応答して、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項1に記載のOTPメモリ。
- 前記第1のプログラム可能領域は、前記第1の選択用トランジスタの前記第1及び第2の電流電極、前記プログラム可能トランジスタの前記第1の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して電流を流すことによって、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項1に記載のOTPメモリ。
- 前記第2のプログラム可能領域は、前記第2の選択用トランジスタの前記第1及び第2の電流電極、前記プログラム可能トランジスタの前記第2の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して電流を流すことによって、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項1に記載のOTPメモリ。
- 前記第1の選択用トランジスタの前記制御電極に結合された第1の出力、前記第2の選択用トランジスタの前記制御電極に結合された第2の出力、及び第3の出力を有するワード線選択回路;及び
前記ワード線選択回路の前記第3の出力に結合された入力、及び前記プログラム可能トランジスタの前記制御電極に結合された出力を有する電流制限回路;
を更に有する請求項1に記載のOTPメモリ。 - 前記ビット線に結合された複数の2ビットメモリセルを更に有する請求項1に記載のOTPメモリ。
- 前記第1及び第2のワード線と前記プログラム線とに結合された複数の2ビットメモリセルを更に有する請求項1に記載のOTPメモリ。
- 半導体基板を更に有し、前記第1の選択用トランジスタの前記第2の電流電極、及び前記プログラム可能トランジスタの前記第1の電流電極は、前記半導体基板内のドーピングされた領域を共有している、請求項1に記載のOTPメモリ。
- 前記当初のインピーダンスは前記比較的低いインピーダンスより3桁以上大きい、請求項1に記載のOTPメモリ。
- 一回限りプログラム可能な(OTP)メモリを動作させる方法であって:
ビット線に結合された第1の電流電極、第1のワード線に結合された制御電極、及び第2の電流電極を有する第1の選択用トランジスタを設ける段階;
前記第1の選択用トランジスタの前記第2の電流電極に結合された第1の電流電極、プログラム線に結合された制御電極、及び第2の電流電極を有するプログラム可能トランジスタを設ける段階;
前記ビット線に結合された第1の電流電極、第2のワード線に結合された制御電極、及び前記プログラム可能トランジスタの前記第2の電流電極に結合された第2の電流電極を有する第2の選択用トランジスタを設ける段階であり、前記第1の選択用トランジスタ、前記プログラム可能トランジスタ及び前記第2の選択用トランジスタにより2ビットメモリセルが形成される段階;
前記第1の選択用トランジスタの前記第1及び第2の電流電極、前記プログラム可能トランジスタの前記第1の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して第1のプログラム電流を流すことによって、第1ビットをプログラムする段階;及び
前記第2の選択用トランジスタの前記第1及び第2の電流電極、前記プログラム可能トランジスタの前記第2の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して第2のプログラム電流を流すことによって、第2ビットをプログラムする段階;
を有する方法。 - 前記第1ビットをプログラムする段階は更に、前記第1のワード線に有効化信号を与え、前記第2のワード線に無効化信号を与えることを有する、請求項11に記載の方法。
- 前記第1ビットをプログラムする段階は更に、前記第1の選択用トランジスタを作動させること、前記第2の選択用トランジスタを作動させないこと、及び前記第1の選択用トランジスタの前記第1の電流電極と前記プログラム可能トランジスタの前記制御電極との間に電位差を与えることを有する、請求項11に記載の方法。
- 前記電位差は、前記プログラム可能トランジスタの前記第1の電流電極から前記プログラム可能トランジスタの前記制御電極に、前記第1のプログラム電流を流させる、請求項13に記載の方法。
- 前記電位差は、前記プログラム可能トランジスタの前記制御電極に印加される負電圧、及び前記第1の選択用トランジスタの前記第1の電流電極に印加される正電圧から成る、請求項14に記載の方法。
- 前記プログラム可能トランジスタの前記第1の電流電極の損傷を回避するのに十分なだけ前記第1のプログラム電流を制限すること、
を更に有する請求項15に記載の方法。 - 前記第1のプログラム電流は、前記プログラム可能トランジスタの前記第1の電流電極と前記制御電極との間に恒久的なインピーダンス低減を生じさせるのに十分な大きさ及び期間を有する、請求項11に記載の方法。
- 2つの選択用トランジスタの間に直列にプログラム可能トランジスタを有する一回限りプログラム可能な(OTP)メモリセルであって、前記プログラム可能トランジスタは、そのゲートとその第1のソース/ドレインとの間の第1のプログラム可能領域、及び前記ゲートとその第2のソース/ドレインとの間の第2のプログラム可能領域を有する、OTPメモリセル。
- 前記第1のプログラム可能領域は前記プログラム可能トランジスタのゲート誘電体の第1の部分であり、前記第2のプログラム可能領域は前記ゲート誘電体の第2の部分であり、前記ゲート誘電体の前記第1及び第2の部分は、インピーダンスが低減された状態に恒久的にプログラムされることが可能である、請求項18に記載のOTPメモリセル。
- 前記ゲート誘電体の前記第1及び第2の部分は、それを流れる電流によって前記インピーダンスが低減された状態に変化させられる、請求項19に記載のOTPメモリセル。
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