JP2017041625A - アンチヒューズ型ワンタイムプログラミングメモリセル及び当該メモリセルを備えるアレイ構造 - Google Patents

Abstract

【課題】より信頼できる性能のＯＴＰメモリを実現するため、改善されたＯＴＰメモリの構造を供する必要がある。【解決手段】アンチヒューズ型ＯＴＰメモリセルは以下の構造を有する。第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、及び第４ドーピング領域が、ウエル領域内に形成される。ゲート酸化物層がウエル領域の表面を覆う。第１ゲートが、ゲート酸化物層上に形成され、かつ、第１ドーピング領域と第２ドーピング領域の両側にかかる。第１ゲートはワード線に接続される。第２ゲートが、ゲート酸化物層上に形成され、かつ、第２ドーピング領域と第３ドーピング領域の両側にかかる。第２ゲートはアンチヒューズ制御ラインに接続される。第３ゲートが、ゲート酸化物層上に形成され、かつ、第３ドーピング領域と第４ドーピング領域の両側にかかる。第３ゲートはアイソレーション制御ラインに接続される。【選択図】図１Ｂ

Description

本発明は、不揮発性メモリセルに関し、より具体的には、アンチヒューズ型ワンタイムプログラムメモリセル及びこのメモリセルを備えるアレイ構造に関する。

周知なように、不揮発性メモリは、供給電力が中断した後でもデータを連続的に保持することができる。一般的には、不揮発性メモリが工場を離れた後、ユーザーは、不揮発性メモリへデータを記録するために、その不揮発性メモリをプログラムすることができる。

不揮発性メモリがプログラムされる回数に従って、不揮発性メモリは、再プログラミング可能メモリ（ＭＴＰメモリとも呼ばれる。）、１回プログラミング型メモリ（ＯＴＰメモリとも呼ばれる。）、及び、マスク読み取り専用メモリ（マスクＲＯＭとも呼ばれる。）に分類され得る。

一般的には、ＭＴＰメモリは何度でもプログラムされることが可能で、かつ、ＭＴＰメモリに記憶されたデータは何度でも修正することが可能である。対照的に、ＯＴＰメモリは１度しかプログラムすることができない。ＯＴＰメモリがプログラムされた後、記憶されたデータを修正することはできない。しかもマスクＲＯＭが工場を離れた後、すべての記憶されたデータはマスクＲＯＭ内に記録されたままである。ユーザーは、マスクＲＯＭから記憶されたデータを読み出すことしかできず、マスクＲＯＭをプログラムすることはできない。

しかも特性に依存して、ＯＴＰメモリは２種類に分類され得る。つまりヒューズ型ＯＴＰメモリとアンチヒューズ型ＯＴＰメモリである。ヒューズ型ＯＴＰメモリのメモリセルがプログラムされる前、そのメモリセルは、低抵抗記憶状態を有する。ヒューズ型ＯＴＰメモリのメモリセルがプログラムされた後、そのメモリセルは、高抵抗記憶状態を有する。

他方、アンチヒューズ型ＯＴＰメモリのメモリセルは、プログラムされる前には高抵抗記憶状態を有し、かつ、アンチヒューズ型ＯＴＰメモリのメモリセルは、プログラムされた後には低抵抗記憶状態を有する。

米国特許第６７００１５１号明細書

半導体製造プロセスの進歩が進むことで、ＯＴＰメモリの製造プロセスは、ＣＭＯＳ半導体製造プロセスと相性が良くなっている。ＣＭＯＳ半導体製造プロセスが絶えず進歩しているので、より信頼できる性能のＯＴＰメモリを実現するため、改善されたＯＴＰメモリの構造を供する必要がある。

特許文献１に開示されているＯＴＰメモリは、酸化物トレンチを用いてＯＴＰセルを隔離している。しかしＯＴＰメモリ内に酸化物トレンチを製造することで、ＯＴＰメモリのレイアウト面積が大きくなってしまう。

本発明の第１実施形態は、アンチヒューズ型ＯＴＰメモリセルを供する。当該アンチヒューズ型ＯＴＰメモリセルは、ウエル領域、第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、第４ドーピング領域、ゲート酸化物層、第１ゲート、第２ゲート、第３ゲート、及び第１金属層を有する。前記第１ドーピング領域、前記第２ドーピング領域、前記第３ドーピング領域、及び前記第４ドーピング領域は、前記ウエル領域の表面内に形成される。前記ゲート酸化物層は前記ウエル領域の表面を覆う。前記第１ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかる。前記第１ゲートはワード線と接続する。前記第２ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかる。前記第２ゲートはアンチヒューズ制御線と接続する。前記第３ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第３ドーピング領域と前記第４ドーピング領域の両端にかかる。前記第３ゲートはアイソレーション制御線と接続する。前記第１金属層は、ビアを介して前記第１ドーピング領域と接続する。前記第１金属層はビット線である。

本発明の第２実施形態は、アンチヒューズ型ＯＴＰメモリセルを供する。当該アンチヒューズ型ＯＴＰメモリセルは、セレクトトランジスタ、アンチヒューズトランジスタ、及び、アイソレーショントランジスタを有する。前記セレクトトランジスタの第１ドレイン／ソース端子は、ビット線と接続する。前記セレクトトランジスタのゲート端子は、ワード線と接続する。前記アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記セレクトトランジスタの第２ドレイン／ソース端子と接続する。前記アンチヒューズトランジスタのゲート端子は、アンチヒューズ制御線と接続する。前記アイソレーショントランジスタの第１ドレイン／ソース端子は、前記アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記アイソレーショントランジスタのゲート端子は、アイソレーション制御線と接続する。

本発明の第３実施形態は、アレイ構造を供する。当該アレイ構造は、第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び、第２アイソレーション制御線と接続する。当該アレイ構造は、ウエル領域、第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、第４ドーピング領域、第５ドーピング領域、第６ドーピング領域、第７ドーピング領域、ゲート酸化物層、第１ゲート、第２ゲート、第３ゲート、第４ゲート、第５ゲート、第６ゲート、及び、第１金属層を有する。前記第１ドーピング領域、前記第２ドーピング領域、前記第３ドーピング領域、前記第４ドーピング領域、前記第５ドーピング領域、前記第６ドーピング領域、及び、前記第７ドーピング領域は、前記ウエル領域の表面内に形成される。前記ゲート酸化物層は前記ウエル領域の表面を覆う。前記第１ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかる。前記第１ゲートは前記第１ワード線と接続する。前記第２ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかる。前記第２ゲートは前記第１アンチヒューズ制御線と接続する。前記第３ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第３ドーピング領域と前記第４ドーピング領域の両端にかかる。前記第３ゲートは前記第１アイソレーション制御線と接続する。前記第４ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第７ドーピング領域と前記第６ドーピング領域の両端にかかる。前記第４ゲートは前記第２ワード線と接続する。前記第５ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第６ドーピング領域と前記第５ドーピング領域の両端にかかる。前記第５ゲートは前記第２アンチヒューズ制御線と接続する。前記第６ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第５ドーピング領域と前記第４ドーピング領域の両端にかかる。前記第６ゲートは前記第２アイソレーション制御線と接続する。前記第１金属層は、第１ビアを介して前記第１ドーピング領域と接続し、かつ、第２ビアを介して前記第７ドーピング領域と接続する。前記第１金属層は前記第１ビット線である。

本発明の第４実施形態は、アレイ構造を供する。当該アレイ構造は、第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び、第２アイソレーション制御線と接続する。当該アレイ構造は、第１メモリセル及び第２メモリセルを有する。前記第１メモリセルは、第１セレクトトランジスタ、第１アンチヒューズトランジスタ、及び、第１アイソレーショントランジスタを有する。前記第１セレクトトランジスタの第１ドレイン／ソース端子は、前記第１ビット線と接続する。前記第１セレクトトランジスタのゲート端子は、前記第１ワード線と接続する。前記第１アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記第１セレクトトランジスタの第２ドレイン／ソース端子と接続する。前記第１アンチヒューズトランジスタのゲート端子は、前記第１アンチヒューズ制御線と接続する。前記第１アイソレーショントランジスタの第１ドレイン／ソース端子は、前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記第１アイソレーショントランジスタのゲート端子は、前記第１アイソレーション制御線と接続する。前記第２メモリセルは、第２セレクタトランジスタ、第２アンチヒューズトランジスタ、及び、第２アイソレーショントランジスタを有する。前記第２セレクトトランジスタの第１ドレイン／ソース端子は、前記第１ビット線と接続する。前記第２セレクトトランジスタのゲート端子は、前記第２ワード線と接続する。前記第２アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記第２セレクトトランジスタの第２ドレイン／ソース端子と接続する。前記第２アンチヒューズトランジスタのゲート端子は、前記第２アンチヒューズ制御線と接続する。前記第２アイソレーショントランジスタの第１ドレイン／ソース端子は、前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記第２アイソレーショントランジスタのゲート端子は、前記第２アイソレーション制御線と接続する。前記第１メモリセルの第１アイソレーショントランジスタの第２ドレイン／ソース端子は、前記第２メモリセルの第２アイソレーショントランジスタの第２ドレイン／ソース端子と接続する。

本発明の第５実施形態は、アンチヒューズ型ＯＴＰメモリセルを供する。当該アンチヒューズ型ＯＴＰメモリセルは、ウエル領域、第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、ゲート酸化物層、第１ゲート、第２ゲート、第３ゲート、及び第１金属層を有する。前記第１ドーピング領域、前記第２ドーピング領域、及び前記第３ドーピング領域は、前記ウエル領域の表面内に形成される。前記ゲート酸化物層は前記ウエル領域の表面を覆う。前記第１ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかる。前記第１ゲートはワード線と接続する。前記第２ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかる。前記第２ゲートはアンチヒューズ制御線と接続する。前記第３ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第３ドーピング領域と第４ドーピング領域の両端にかかる。前記第３ゲートはアイソレーション制御線と接続する。前記第１金属層は、ビアを介して前記第１ドーピング領域と接続する。前記第１金属層はビット線である。前記第４ドーピング領域は、前記アンチヒューズ型ＯＴＰメモリセルに隣接する他のアンチヒューズ型ＯＴＰメモリセル内に含まれる。

本発明の第６実施形態は、アンチヒューズ型ＯＴＰメモリセルを供する。当該アンチヒューズ型ＯＴＰメモリセルは、セレクトトランジスタ、アンチヒューズトランジスタ、及び、アイソレーショントランジスタを有する。前記セレクトトランジスタの第１ドレイン／ソース端子は、ビット線と接続する。前記セレクトトランジスタのゲート端子はワード線と接続する。前記アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記セレクトトランジスタの第２ドレイン／ソース端子と接続する。前記アンチヒューズトランジスタのゲート端子は、アンチヒューズ制御線と接続する。前記アイソレーショントランジスタの第１ドレイン／ソース端子は、前記アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記アイソレーショントランジスタのゲート端子は、アイソレーション制御線と接続する。前記アイソレーショントランジスタの第２ドレイン／ソース端子は、当該アンチヒューズ型ＯＴＰメモリセルに隣接する他のアンチヒューズ型ＯＴＰメモリセル内に含まれる。

本発明の第７実施形態は、アレイ構造を供する。当該アレイ構造は、第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、及び第１アイソレーション制御線と接続する。当該アレイ構造は、ウエル領域、第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、第４ドーピング領域、第５ドーピング領域、第６ドーピング領域、ゲート酸化物層、第１ゲート、第２ゲート、第３ゲート、第４ゲート、第５ゲート、及び、第１金属層を有する。前記第１ドーピング領域、前記第２ドーピング領域、前記第３ドーピング領域、前記第４ドーピング領域、前記第５ドーピング領域、及び、前記第６ドーピング領域は、前記ウエル領域の表面内に形成される。前記ゲート酸化物層は前記ウエル領域の表面を覆う。前記第１ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかる。前記第１ゲートは前記第１ワード線と接続する。前記第２ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかる。前記第２ゲートは前記第１アンチヒューズ制御線と接続する。前記第３ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第３ドーピング領域と前記第４ドーピング領域の両端にかかる。前記第３ゲートは前記第１アイソレーション制御線と接続する。前記第４ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第６ドーピング領域と前記第５ドーピング領域の両端にかかる。前記第４ゲートは前記第２ワード線と接続する。前記第５ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第５ドーピング領域と前記第４ドーピング領域の両端にかかる。前記第５ゲートは前記第２アンチヒューズ制御線と接続する。前記第１金属層は、第１ビアを介して前記第１ドーピング領域と接続し、かつ、第２ビアを介して前記第６ドーピング領域と接続する。前記第１金属層は前記第１ビット線である。

本発明の第８実施形態は、アレイ構造を供する。当該アレイ構造は、第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、及び第１アイソレーション制御線と接続する。当該アレイ構造は、第１メモリセル及び第２メモリセルを有する。前記第１メモリセルは、第１セレクトトランジスタ、第１アンチヒューズトランジスタ、及び、第１アイソレーショントランジスタを有する。前記第１セレクトトランジスタの第１ドレイン／ソース端子は、前記第１ビット線と接続する。前記第１セレクトトランジスタのゲート端子は、前記第１ワード線と接続する。前記第１アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記第１セレクトトランジスタの第２ドレイン／ソース端子と接続する。前記第１アンチヒューズトランジスタのゲート端子は、前記第１アンチヒューズ制御線と接続する。前記第１アイソレーショントランジスタの第１ドレイン／ソース端子は、前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記第１アイソレーショントランジスタのゲート端子は、前記第１アイソレーション制御線と接続する。前記第２メモリセルは、第２セレクトトランジスタ、第２アンチヒューズトランジスタ、及び、前記第１アイソレーショントランジスタを有する。前記第２セレクトトランジスタの第１ドレイン／ソース端子は、前記第１ビット線と接続する。前記第２セレクトトランジスタのゲート端子は、前記第２ワード線と接続する。前記第２アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記第２セレクトトランジスタの第２ドレイン／ソース端子と接続する。前記第２アンチヒューズトランジスタのゲート端子は、前記第２アンチヒューズ制御線と接続する。前記第１アイソレーショントランジスタの第２ドレイン／ソース端子は、前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。

本発明の第９実施形態は、アンチヒューズ型ＯＴＰメモリセルを供する。当該アンチヒューズ型ＯＴＰメモリセルは、ウエル領域、第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、ゲート酸化物層、第１ゲート、第２ゲート、及び第１金属層を有する。前記第１ドーピング領域、前記第２ドーピング領域、及び、前記第３ドーピング領域は、前記ウエル領域の表面内に形成される。前記ゲート酸化物層は前記ウエル領域の表面を覆う。前記第１ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかる。前記第１ゲートはアンチヒューズ制御線と接続する。前記第２ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかる。前記第２ゲートはアイソレーション制御線と接続する。前記第１金属層は、ビアを介して前記第１ドーピング領域と接続する。前記第１金属層はビット線である。前記第１ゲート下の前記ゲート酸化物層は、第１部分と第２部分に分割される。前記第１部分は、前記第１ドーピング領域に近い。前記第２部分は、前記第２ドーピング領域に近い。前記第１部分は、前記第２部分よりも厚い。

本発明の第１０実施形態は、アンチヒューズ型ＯＴＰメモリセルを供する。当該アンチヒューズ型ＯＴＰメモリセルは、アンチヒューズトランジスタ、及び、アイソレーショントランジスタを有する。前記アンチヒューズトランジスタの第１ドレイン／ソース端子は、ビット線と接続する。前記アンチヒューズトランジスタのゲート端子は、アンチヒューズ制御線と接続する。前記アイソレーショントランジスタの第１ドレイン／ソース端子は、前記アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記アイソレーショントランジスタのゲート端子は、アイソレーション制御線と接続する。前記アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第１部分と第２部分に分割される。前記第１部分は、前記アンチヒューズトランジスタの第１ドレイン／ソース端子に近い。前記第２部分は、前記アンチヒューズトランジスタの第２ドレイン／ソース端子に近い。前記第１部分は、前記第２部分よりも厚い。

本発明の第１１実施形態は、アレイ構造を供する。当該アレイ構造は、第１ビット線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び第２アイソレーション制御線と接続する。当該アレイ構造は、ウエル領域、第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、第４ドーピング領域、第５ドーピング領域、ゲート酸化物層、第１ゲート、第２ゲート、第３ゲート、第４ゲート、及び、第１金属層を有する。前記第１ドーピング領域、前記第２ドーピング領域、前記第３ドーピング領域、前記第４ドーピング領域、及び、前記第５ドーピング領域は、前記ウエル領域の表面内に形成される。前記ゲート酸化物層は前記ウエル領域の表面を覆う。前記第１ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかる。前記第１ゲートは前記第１アンチヒューズ制御線と接続する。前記第２ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかる。前記第２ゲートは前記第１アイソレーション制御線と接続する。前記第３ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第５ドーピング領域と前記第４ドーピング領域の両端にかかる。前記第３ゲートは前記第２アンチヒューズ制御線と接続する。前記第４ゲートは、前記ゲート酸化物層上に形成され、かつ、前記第４ドーピング領域と前記第３ドーピング領域の両端にかかる。前記第４ゲートは前記第２アイソレーション制御線と接続する。前記第１金属層は、第１ビアを介して前記第１ドーピング領域と接続し、かつ、第２ビアを介して前記第５ドーピング領域と接続する。前記第１金属層は前記第１ビット線である。前記第１ゲート下の前記ゲート酸化物層は、第１部分と第２部分に分割される。前記第３ゲート下の前記ゲート酸化物層は、第３部分と第４部分に分割される。前記第１部分は、前記第１ドーピング領域に近い。前記第２部分は、前記第２ドーピング領域に近い。前記第３部分は、前記第５ドーピング領域に近い。前記第４部分は、前記第４ドーピング領域に近い。前記第１部分は、前記第２部分よりも厚い。前記第３部分は、前記第４部分よりも厚い。

本発明の第１２実施形態は、アレイ構造を供する。当該アレイ構造は、第１ビット線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び第２アイソレーション制御線と接続する。当該アレイ構造は、第１メモリセル及び第２メモリセルを有する。前記第１メモリセルは、第１アンチヒューズトランジスタ、及び、第１アイソレーショントランジスタを有する。前記第１アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記第１ビット線と接続する。前記第１アンチヒューズトランジスタのゲート端子は、前記第１アンチヒューズ制御線と接続する。前記第１アイソレーショントランジスタの第１ドレイン／ソース端子は、前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記第１アイソレーショントランジスタのゲート端子は、前記第１アイソレーション制御線と接続する。前記第２メモリセルは、第２アンチヒューズトランジスタ、及び、第２アイソレーショントランジスタを有する。前記第２アンチヒューズトランジスタの第１ドレイン／ソース端子は、前記第１ビット線と接続する。前記第２アンチヒューズトランジスタのゲート端子は、前記第２アンチヒューズ制御線と接続する。前記第２アイソレーショントランジスタの第１ドレイン／ソース端子は、前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する。前記第２アイソレーショントランジスタのゲート端子は、前記第２アイソレーション制御線と接続する。前記第１メモリセルの前記第１アイソレーショントランジスタの第２ドレイン／ソース端子は、前記第２メモリセルの前記第２アイソレーショントランジスタの第２ドレイン／ソース端子と接続する。前記第１アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第１部分と第２部分に分割される。前記第２アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第３部分と第４部分に分割される。前記第１部分は、前記第１アンチヒューズトランジスタの第１ドレイン／ソース端子に近い。前記第２部分は、前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子に近い。前記第３部分は、前記第２アンチヒューズトランジスタの第１ドレイン／ソース端子に近い。前記第４部分は、前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子に近い。前記第１部分は、前記第２部分よりも厚い。前記第３部分は、前記第４部分よりも厚い。

本発明の多数の目的、特徴、及び利点は、添付図面と共に以降の本発明の実施形態の詳細な説明を読めばすぐに明らかとなる。しかし本願で用いられている図面は、説明目的ではなく、限定と解されてはならない。

本発明の上記目的及び利点は、以降の詳細な説明と添付図面を参照した当業者にはすぐに明らかとなる。添付図面は以下である。

本発明の第１実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。 図１Ａのアンチヒューズ型ワンタイムプログラムメモリセルの線ＡＡ’で取られた概略的断面図である。 本発明の第１実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的等価回路図である。 本発明の第１実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第１実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第１実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第１実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第１実施形態によるＯＴＰメモリセルのアレイ構造を表す概略的等価回路図である。 本発明の第２実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。 図４Ａのアンチヒューズ型ワンタイムプログラムメモリセルの線ＢＢ’で取られた概略的断面図である。 本発明の第２実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的等価回路図である。 本発明の第２実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第２実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第２実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第２実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第２実施形態によるＯＴＰメモリセルのアレイ構造を表す概略的等価回路図である。 本発明の第３実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。 図７Ａのアンチヒューズ型ワンタイムプログラムメモリセルの線ＣＣ’で取られた概略的断面図である。 本発明の第３実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的等価回路図である。 本発明の第３実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第３実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第３実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第３実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。 本発明の第３実施形態によるＯＴＰメモリセルのアレイ構造を表す概略的等価回路図である。

［第１の実施形態］
図１Ａは、本発明の第１実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。図１Ｂは、図１Ａのアンチヒューズ型ワンタイムプログラムメモリセルの線ＡＡ’で取られた概略的断面図である。図１Ｃは、本発明の第１実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的等価回路図である。簡潔に、アンチヒューズ型ワンタイムプログラムメモリセルは、ＯＴＰメモリセルとも呼ばれる。

図１Ａと図１Ｂに示されているように、２つのＯＴＰメモリセルｃｘとｃｙは、ｐウエル領域ＰＷ内に構築される。第１ドーピング領域１１０、第２ドーピング領域１２０、第３ドーピング領域１３０、第４ドーピング領域１４０、第５ドーピング領域１５０、第６ドーピング領域１６０、及び第７ドーピング領域１７０が、ｐウエル領域ＰＷ内に形成される。しかもゲート酸化物層１５２は、ｐウエル領域ＰＷの上側表面を覆う。この実施形態では、７つのドーピング領域１１０、１２０、１３０、１４０、１５０、１６０、及び１７０がｎ型ドーピング領域である。

ＯＴＰメモリセルｃｘの構造について以下で説明する。第１ゲート１１５は、ゲート酸化物層１５２上に形成され、かつ、第１ドーピング領域１１０と第２ドーピング領域１２０の両端にかかる。しかも第１ゲート１１５は、ワード線ＷＬｘと接続する。第２ゲート１２５は、ゲート酸化物層１５２上に形成され、かつ、第２ドーピング領域１２０と第３ドーピング領域１３０の両端にかかる。第２ゲート１２５はアンチヒューズ制御線ＡＦｘと接続する。第３ゲート１３５は、ゲート酸化物層１５２上に形成され、かつ、第３ドーピング領域１３０と第４ドーピング領域１４０の両端にかかる。第３ゲート１３５は、アイソレーション制御線ＩＳｘと接続する。

ＯＴＰメモリセルｃｙの構造について以下で説明する。第４ゲート１６５は、ゲート酸化物層１５２上に形成され、かつ、第７ドーピング領域１７０と第６ドーピング領域１６０の両端にかかる。しかも第４ゲート１６５は、ワード線ＷＬｙと接続する。第５ゲート１５５は、ゲート酸化物層１５２上に形成され、かつ、第６ドーピング領域１６０と第５ドーピング領域１５０の両端にかかる。第５ゲート１５５は、アンチヒューズ制御線ＡＦｙと接続する。第６ゲート１４５は、ゲート酸化物層１５２上に形成され、かつ、第５ドーピング領域１５０と第４ドーピング領域１４０の両端にかかる。第６ゲート１４５は、アイソレーション制御線ＩＳｙと接続する。

第１金属層１９０は、６つのゲート１１５、１２５、１３５、１４５、１５５、１６５を覆うように設けられている。しかも第１金属層１９０は、２つのビアを介して、第１ドーピング領域１１０及び第７ドーピング領域１７０と接続する。第１金属層１９０は、ＯＴＰメモリセルｃｘとｃｙのビット線ＢＬとして用いられる。

図１Ｃを参照して欲しい。第１ドーピング領域１１０、第２ドーピング領域１２０、及び第１ゲート１１５は、ＯＴＰメモリセルｃｘのセレクトトランジスタＴｓｘとして協働するように形成される。第２ドーピング領域１２０、第３ドーピング領域１３０、及び第２ゲート１２５は、ＯＴＰメモリセルｃｘのアンチヒューズトランジスタＴａｘとして協働するように形成される。第３ドーピング領域１３０、第４ドーピング領域１４０、及び第３ゲート１３５は、ＯＴＰメモリセルｃｘのアイソレーショントランジスタＴｉｘとして協働するように形成される。セレクトトランジスタＴｓｘの第１ドレイン／ソース端子は、ビット線ＢＬと接続する。セレクトトランジスタＴｓｘのゲート端子は、ワード線ＷＬｘと接続する。アンチヒューズトランジスタＴａｘの第１ドレイン／ソース端子は、セレクトトランジスタＴｓｘの第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａｘのゲート端子は、アンチヒューズ制御線ＡＦｘと接続する。アイソレーショントランジスタＴｉｘの第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａｘの第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉｘのゲート端子は、アイソレーション制御線ＩＳｘと接続する。

第７ドーピング領域１７０、第６ドーピング領域１６０、及び第４ゲート１６５は、ＯＴＰメモリセルｃｙのセレクトトランジスタＴｓｙとして協働するように形成される。第６ドーピング領域１６０、第５ドーピング領域１５０、及び第５ゲート１５５は、ＯＴＰメモリセルｃｙのアンチヒューズトランジスタＴａｙとして協働するように形成される。第５ドーピング領域１５０、第４ドーピング領域１４０、及び第６ゲート１４５は、ＯＴＰメモリセルｃｙのアイソレーショントランジスタＴｉｙとして協働するように形成される。セレクトトランジスタＴｓｙの第１ドレイン／ソース端子は、ビット線ＢＬと接続する。セレクトトランジスタＴｓｙのゲート端子は、ワード線ＷＬｙと接続する。アンチヒューズトランジスタＴａｙの第１ドレイン／ソース端子は、セレクトトランジスタＴｓｙの第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａｙのゲート端子は、アンチヒューズ制御線ＡＦｙと接続する。アイソレーショントランジスタＴｉｙの第１ドレイン／ソース端子は、前記アンチヒューズトランジスタＴａｙの第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉｙのゲート端子は、アイソレーション制御線ＩＳｙと接続する。

この実施形態では、ＯＴＰメモリセルｃｘのアイソレーショントランジスタＴｉｘの第２ドレイン／ソース端子は、ＯＴＰメモリセルｃｙのアイソレーショントランジスタＴｉｙの第２ドレイン／ソース端子と接続する。換言すると、２つのアイソレーショントランジスタＴｉｘとＴｉｙは、ＯＴＰメモリセルｃｘのアンチヒューズトランジスタＴａｘの第２ドレイン／ソース端子と、ＯＴＰメモリセルｃｙのアンチヒューズトランジスタＴａｙの第２ドレイン／ソース端子との間で直列接続する。この状況では、ｐウエル領域内に浅いトレンチ分離構造を形成して、ＯＴＰメモリセルｃｙからＯＴＰメモリセルｃｙを分離する必要はない。

図２Ａ〜図２Ｄは、本発明の第１実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。

図２Ａを参照して欲しい。ＯＴＰメモリセルｃｘを第１記憶状態となるようにプログラムするため、接地電圧（０Ｖ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｘに供され、第１プログラム電圧Ｖｐ１はアンチヒューズ制御線ＡＦｘに供され、かつ、セレクト電圧Ｖｄｄはアイソレーション制御線ＩＳｘに供される。それに加えて、接地電圧（０Ｖ）が、ＯＴＰメモリセルｃｙのワード線ＷＬｙ、アンチヒューズ制御線ＡＦｙ、及び、アイソレーション制御線ＩＳｙに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内で、かつ、第１プログラム電圧Ｖｐ１は４Ｖ〜１１Ｖの範囲内である。セレクトトランジスタＴｓｘが、ワード線ＷＬｘへ供されるセレクト電圧Ｖｄｄとビット線ＢＬへ供される接地電圧（０Ｖ）に応じてｏｎ状態になるとき、バイアス電圧Ｖｐ１が、アンチヒューズトランジスタＴａｘのゲート酸化物層へ印加される。第１プログラム電圧Ｖｐ１がゲート酸化物層の耐電圧範囲を超えるので、アンチヒューズトランジスタＴａｘのゲート酸化物層は破壊する。破壊したゲート酸化物層は、数十オームの低抵抗値を有するレジスタとみなされ得る。換言すると、低抵抗レジスタは、アンチヒューズ制御線ＡＦｘとアンチヒューズトランジスタＴａｘの２つのドレイン／ソース端子との間で接続される。この状況では、ＯＴＰメモリセルｃｘは第１記憶状態である。

図２Ｂを参照して欲しい。ＯＴＰメモリセルｃｘが第１記憶状態となるようにプログラムされた後、ＯＴＰメモリセルｃｙは第２記憶状態となるようにプログラムされる。図２Ｂに示されているように、セレクト電圧（Ｖｄｄ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｙに供され、第１プログラム電圧Ｖｐ１はアンチヒューズ制御線ＡＦｙに供され、かつ、セレクト電圧Ｖｄｄはアイソレーション制御線ＩＳｙに供される。それに加えて、接地電圧（０Ｖ）が、ＯＴＰメモリセルｃｘのワード線ＷＬｘ、アンチヒューズ制御線ＡＦｘ、及び、アイソレーション制御線ＩＳｘに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内である。セレクトトランジスタＴｓｙが、ビット線ＢＬとワード線ＷＬｙへ供されるセレクト電圧Ｖｄｄに応じてｏｆｆ状態になるとき、バイアス電圧Ｖｐ１がアンチヒューズトランジスタＴａｙのゲート酸化物層へ印加され、かつ、アンチヒューズトランジスタＴａｙのゲート酸化物層は破壊しない。破壊しないゲート酸化物層は、数メガオームの高抵抗値を有するレジスタとみなされ得る。換言すると、高抵抗レジスタは、アンチヒューズ制御線ＡＦｙとアンチヒューズトランジスタＴａｙの２つのドレイン／ソース端子との間で接続される。この状況では、ＯＴＰメモリセルｃｙは第２記憶状態である。

図２Ａと図２Ｂを再度参照して欲しい。ＯＴＰメモリセルｃｘ又はＯＴＰメモリセルｃｙのプログラム処理中、２つの隣接するＯＴＰメモリセル間の２つのアンチヒューズ制御線ＡＦｘとＡＦｙは、それぞれ異なるバイアス電圧を受け取る。本発明の教示を保持しながら多数の修正型及び代替型がなしえることに留意して欲しい。たとえば他の実施形態では、同一のバイアス電圧（たとえば接地電圧）が、２つのアンチヒューズ制御線ＡＦｘとＡＦｙに供される。この実施形態では、ＯＴＰメモリセルｃｘが第１記憶状態となるようにプログラムされる間又はＯＴＰメモリセルｃｙが第２記憶状態となるようにプログラムされる間、セレクト電圧Ｖｄｄはワード線ＷＬｘ（又はＷＬｙ）とアイソレーション制御線ＩＳｘ（又はＩＳｙ）に供される。他の実施形態では、ＯＴＰメモリセルｃｘが第１記憶状態となるようにプログラムされる間又はＯＴＰメモリセルｃｙが第２記憶状態となるようにプログラムされる間、セレクト電圧Ｖｄｄはワード線ＷＬｘ（又はＷＬｙ）に供され、かつ、制御電圧はアイソレーション制御線ＩＳｘ（又はＩＳｙ）に供される。制御電圧の大きさはセレクト電圧Ｖｄｄの大きさ以下で、かつ、制御電圧の大きさは接地電圧以下である。

図２Ｃを参照して欲しい。ＯＴＰメモリセルｃｘを読み出すため、接地電圧（０Ｖ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｘに供され、読み出し電圧Ｖｒｅａｄはアンチヒューズ制御線ＡＦｘに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御ラインＩＳｘに供される。それに加えて、接地電圧（０Ｖ）は、ＯＴＰメモリセルｃｙのワード線ＷＬｙ、アンチヒューズ制御線ＡＦｙ、及び、アイソレーション制御線ＩＳｙに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内で、かつ、読み出し電圧Ｖｒｅａｄは０．７５Ｖ〜３．６Ｖの範囲内である。この状況では、ＯＴＰメモリセルｃｘは第１記憶状態である。セレクトトランジスタＴｓｘがセレクト電圧Ｖｄｄに応じてｏｎ状態になるとき、アンチヒューズトランジスタＴａｘは読み出し電圧Ｖｒｅａｄに応じて読み出し電流Ｉｒを発生させる。読み出し電流Ｉｒは、セレクトトランジスタＴｓｘを通ってビット線ＢＬへ向かうように流れる。低抵抗レジスタがアンチヒューズ制御線ＡＦｘとアンチヒューズトランジスタＴａｘの２つのドレイン／ソース端子との間で接続するので、読み出し電流Ｉｒの大きさは数マイクロアンペアである。

図２Ｄを参照して欲しい。ＯＴＰメモリセルｃｙを読み出すため、接地電圧（０Ｖ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｙに供され、読み出し電圧Ｖｒｅａｄはアンチヒューズ制御線ＡＦｙに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御ラインＩＳｙに供される。それに加えて、接地電圧（０Ｖ）は、ＯＴＰメモリセルｃｘのワード線ＷＬｘ、アンチヒューズ制御線ＡＦｘ、及び、アイソレーション制御線ＩＳｘに供される。この状況では、ＯＴＰメモリセルｃｙは第２記憶状態である。セレクトトランジスタＴｓｙがセレクト電圧Ｖｄｄに応じてｏｎ状態になるとき、アンチヒューズトランジスタＴａｙは読み出し電圧Ｖｒｅａｄに応じて読み出し電流Ｉｒを発生させる。読み出し電流Ｉｒは、セレクトトランジスタＴｓｙを通ってビット線ＢＬへ向かうように流れる。高抵抗レジスタがアンチヒューズ制御線ＡＦｙとアンチヒューズトランジスタＴａｙの２つのドレイン／ソース端子との間で接続するので、読み出し電流Ｉｒの大きさは非常に（１μＡよりもはるかに）小さい。

換言すると、読み出しサイクル中、ＯＴＰメモリセルｃｘとＯＴＰメモリセルｃｙはそれぞれ、ビット線ＢＬを流れる読み出し電流Ｉｒの大きさに従って、第１記憶状態と第２記憶状態を有すると判断される。本発明の教示を保持しながら多数の修正型及び代替型がなしえることに留意して欲しい。たとえば、ＯＴＰメモリセルｃｘとｃｙの製造過程中、アンチヒューズトランジスタＴａｘとＴａｙのゲート酸化物層はエッチングされる。従って、アンチヒューズトランジスタＴａｘのゲート酸化物層は、セレクトトランジスタＴｓｘのゲート酸化物層及びアイソレーショントランジスタＴｉｘのゲート酸化物層よりも薄い。またアンチヒューズトランジスタＴａｙのゲート酸化物層は、セレクトトランジスタＴｓｙのゲート酸化物層及びアイソレーショントランジスタＴｉｙのゲート酸化物層よりも薄い。この状況では、ＯＴＰメモリセルｃｘとｃｙのプログラムに成功する確率はさらに増大する。あるいは、アンチヒューズトランジスタＴａｘとＴａｙのゲート酸化物層及びアイソレーショントランジスタＴｉｘとＴｉｙのゲート酸化物層がエッチングされる。アンチヒューズトランジスタＴａｘのゲート酸化物層及びアイソレーショントランジスタＴｉｘのゲート酸化物層は、セレクトトランジスタＴｓｘのゲート酸化物層よりも薄い。そしてアンチヒューズトランジスタＴａｙのゲート酸化物層及びアイソレーショントランジスタＴｉｙのゲート酸化物層は、セレクトトランジスタＴｓｙのゲート酸化物層よりも薄い。あるいは、アンチヒューズトランジスタＴａｘとＴａｙのゲート酸化物層及びセレクトトランジスタＴｓｘとＴｓｙのゲート酸化物層がエッチングされる。アンチヒューズトランジスタＴａｘのゲート酸化物層及びセレクトトランジスタＴｓｘのゲート酸化物層は、アイソレーショントランジスタＴｉｘのゲート酸化物層よりも薄い。そしてアンチヒューズトランジスタＴａｙのゲート酸化物層及びセレクトトランジスタＴｓｙのゲート酸化物層は、アイソレーショントランジスタＴｉｙのゲート酸化物層よりも薄い。

図３は、本発明の第１実施形態によるＯＴＰメモリセルのアレイ構造を表す概略的等価回路図である。図３に示されているように、アレイ構造は、４×３アレイ中にＯＴＰメモリセルｃ１１〜ｃ３４を有する。第１行のＯＴＰメモリセルｃ１１、ｃ１２、ｃ１３、及びｃ１４は、第１ビット線ＢＬ１と接続する。第２行のＯＴＰメモリセルｃ２１、ｃ２２、ｃ２３、及びｃ２４は、第２ビット線ＢＬ２と接続する。第３行のＯＴＰメモリセルｃ３１、ｃ３２、ｃ３３、及びｃ３４は、第３ビット線ＢＬ３と接続する。以降、ＯＴＰメモリセルｃ１１〜ｃ１４の構造が例として表される。ＯＴＰメモリセルｃ２１〜ｃ２４及びｃ３１〜ｃ３４の構造は、ＯＴＰメモリセルｃ１１〜ｃ１４の構造と相似するので、ここでは重ねて説明しない。

ＯＴＰメモリセルｃ１１は、セレクトトランジスタＴｓ１１、アンチヒューズトランジスタＴａ１１、及び、アイソレーショントランジスタＴｉ１１を有する。セレクトトランジスタＴｓ１１の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１１のゲート端子は、第１ワード線ＷＬ１と接続する。アンチヒューズトランジスタＴａ１１の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１１の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１１のゲート端子は、第１アンチヒューズ制御線ＡＦ１と接続する。アイソレーショントランジスタＴｉ１１の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１１の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１１のゲート端子は、第１アイソレーション制御線ＩＳ１と接続する。

ＯＴＰメモリセルｃ１２は、セレクトトランジスタＴｓ１２、アンチヒューズトランジスタＴａ１２、及び、アイソレーショントランジスタＴｉ１２を有する。セレクトトランジスタＴｓ１２の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１２のゲート端子は、第２ワード線ＷＬ２と接続する。アンチヒューズトランジスタＴａ１２の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１２の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１２のゲート端子は、第２アンチヒューズ制御線ＡＦ２と接続する。アイソレーショントランジスタＴｉ１２の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１２の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１２のゲート端子は、第２アイソレーション制御線ＩＳ２と接続する。しかも、ＯＴＰメモリセルｃ１１のアイソレーショントランジスタＴｉ１１の第２ドレイン／ソース端子は、ＯＴＰメモリセルｃ１２のアイソレーショントランジスタＴｉ１２の第２ドレイン／ソース端子と接続する。

ＯＴＰメモリセルｃ１３は、セレクトトランジスタＴｓ１３、アンチヒューズトランジスタＴａ１３、及び、アイソレーショントランジスタＴｉ１３を有する。セレクトトランジスタＴｓ１３の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１３のゲート端子は、第３ワード線ＷＬ３と接続する。アンチヒューズトランジスタＴａ１３の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１３の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１３のゲート端子は、第３アンチヒューズ制御線ＡＦ３と接続する。アイソレーショントランジスタＴｉ１３の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１３の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１３のゲート端子は、第３アイソレーション制御線ＩＳ３と接続する。

ＯＴＰメモリセルｃ１４は、セレクトトランジスタＴｓ１４、アンチヒューズトランジスタＴａ１４、及び、アイソレーショントランジスタＴｉ１４を有する。セレクトトランジスタＴｓ１４の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１４のゲート端子は、第４ワード線ＷＬ４と接続する。アンチヒューズトランジスタＴａ１４の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１４の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１４のゲート端子は、第４アンチヒューズ制御線ＡＦ４と接続する。アイソレーショントランジスタＴｉ１４の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１４の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１４のゲート端子は、第４アイソレーション制御線ＩＳ４と接続する。しかも、ＯＴＰメモリセルｃ１３のアイソレーショントランジスタＴｉ１３の第２ドレイン／ソース端子は、ＯＴＰメモリセルｃ１４のアイソレーショントランジスタＴｉ１４の第２ドレイン／ソース端子と接続する。

［第２の実施形態］
図４Ａは、本発明の第２実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。図４Ｂは、図４Ａのアンチヒューズ型ワンタイムプログラムメモリセルの線ＢＢ’で取られた概略的断面図である。簡潔に、アンチヒューズ型ワンタイムプログラムメモリセルは、ＯＴＰメモリセルとも呼ばれる。第１実施形態と比較すると、１つのアイソレーショントランジスタＴｉｘｙが、２つのアンチヒューズトランジスタＴａｘとＴａｙとの間で直列に接続する。

図４Ａと図４Ｂに示されているように、２つのＯＴＰメモリセルｃｘとｃｙが、ｐウエル領域ＰＷ内に構築される。第１ドーピング領域４１０、第２ドーピング領域４２０、第３ドーピング領域４３０、第４ドーピング領域４４０、第５ドーピング領域４５０、及び第６ドーピング領域４６０は、ｐウエル領域ＰＷの上側表面の下に形成される。しかもゲート酸化物層４５２は、ｐウエル領域ＰＷの上側表面を覆う。この実施形態では、６つのドーピング領域４１０、４２０、４３０、４４０、４５０、及び４６０は、ｎ型ドーピング領域である。

ＯＴＰメモリセルｃｘの構造について以下で説明する。第１ゲート４１５は、ゲート酸化物層４５２上に形成され、かつ、第１ドーピング領域４１０と第２ドーピング領域４２０の両端にかかる。しかも第１ゲート４１５は、ワード線ＷＬｘと接続する。第２ゲート４２５は、ゲート酸化物層４５２上に形成され、かつ、第２ドーピング領域４２０と第３ドーピング領域４３０の両端にかかる。第２ゲート４２５はアンチヒューズ制御線ＡＦｘと接続する。第３ゲート４３５は、ゲート酸化物層４５２上に形成され、かつ、第３ドーピング領域４３０と第４ドーピング領域４４０の両端にかかる。第３ゲート４３５は、アイソレーション制御線ＩＳｘｙと接続する。

ＯＴＰメモリセルｃｙの構造について以下で説明する。第４ゲート４６５は、ゲート酸化物層４５２上に形成され、かつ、第６ドーピング領域４６０と第５ドーピング領域４５０の両端にかかる。しかも第４ゲート４６５は、ワード線ＷＬｙと接続する。第５ゲート４５５は、ゲート酸化物層４５２上に形成され、かつ、第５ドーピング領域４５０と第４ドーピング領域４４０の両端にかかる。第５ゲート４５５はアンチヒューズ制御線ＡＦｙと接続する。

この実施形態では、第３ゲート４３５、第３ドーピング領域４３０、及び第４ドーピング領域４４０は、アイソレーショントランジスタＴｉｘｙとして協働するように形成される。しかもアイソレーショントランジスタＴｉｘｙは、ＯＴＰメモリセルｃｘとｃｙによって共有される。

第１金属層４９０は、６つのゲート４１５、４２５、４３５、４５５、及び４６５を覆うように設けられている。しかも第１金属層４９０は、２つのビアを介して、第１ドーピング領域４１０及び第６ドーピング領域４６０と接続する。第１金属層４９０は、ＯＴＰメモリセルｃｘとｃｙのビット線ＢＬとして用いられる。

図４Ｃを参照して欲しい。第１ドーピング領域４１０、第２ドーピング領域４２０、及び第１ゲート４１５は、セレクトトランジスタＴｓｘとして協働するように形成される。第２ドーピング領域４２０、第３ドーピング領域４３０、及び第２ゲート４２５は、アンチヒューズトランジスタとして協働するように形成される。第３ドーピング領域４３０、第４ドーピング領域４４０、及び第３ゲート４３５は、アイソレーショントランジスタＴｉｘｙとして協働するように形成される。第６ドーピング領域４６０、第５ドーピング領域４５０、及び第４ゲート４６５は、セレクトトランジスタＴｓｙとして協働するように形成される。第５ドーピング領域４５０、第４ドーピング領域４４０、及び第５ゲート４５５は、セレクトトランジスタＴａｙとして協働するように形成される。

セレクトトランジスタＴｓｘの第１ドレイン／ソース端子は、ビット線ＢＬと接続する。セレクトトランジスタＴｓｘのゲート端子は、ワード線ＷＬｘと接続する。アンチヒューズトランジスタＴａｘの第１ドレイン／ソース端子は、セレクトトランジスタＴｓｘの第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａｘのゲート端子は、アンチヒューズ制御線ＡＦｘと接続する。セレクトトランジスタＴｓｙの第１ドレイン／ソース端子は、ビット線ＢＬと接続する。セレクトトランジスタＴｓｙのゲート端子は、ワード線ＷＬｙと接続する。アンチヒューズトランジスタＴａｙの第１ドレイン／ソース端子は、セレクトトランジスタＴｓｙの第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａｙのゲート端子は、アンチヒューズ制御線ＡＦｙと接続する。アイソレーショントランジスタＴｉｘｙの第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａｘの第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉｘｙのゲート端子は、アイソレーション制御線ＩＳｘｙと接続する。アイソレーショントランジスタＴｉｘｙの第２ドレイン／ソース端子は、アンチヒューズトランジスタＴａｙの第２ドレイン／ソース端子と接続する。

この実施形態では、１つのアイソレーショントランジスタＴｉｘｙは、ＯＴＰメモリセルｃｘのアンチヒューズトランジスタＴａｘの第２ドレイン／ソース端子と、ＯＴＰメモリセルｃｙのアンチヒューズトランジスタＴａｙの第２ドレイン／ソース端子との間で直列に接続する。ＯＴＰメモリセルｃｘとＯＴＰメモリセルｃｙがアイソレーショントランジスタＴｉｘｙによって分離されているので、ｐウエル領域内に浅いトレンチ分離構造を形成する必要はない。

図５Ａ〜図５Ｄは、本発明の第２実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。

図５Ａを参照して欲しい。ＯＴＰメモリセルｃｘを第１記憶状態となるようにプログラムするため、接地電圧（０Ｖ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｘに供され、第１プログラム電圧Ｖｐ１はアンチヒューズ制御線ＡＦｘに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御線ＩＳｘｙに供される。それに加えて、接地電圧（０Ｖ）が、ＯＴＰメモリセルｃｙのワード線ＷＬｙ、及び、アンチヒューズ制御線ＡＦｙに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内で、かつ、第１プログラム電圧Ｖｐ１は４Ｖ〜１１Ｖの範囲内である。セレクトトランジスタＴｓｘが、ワード線ＷＬｘへ供されるセレクト電圧Ｖｄｄとビット線ＢＬへ供される接地電圧（０Ｖ）に応じてｏｎ状態になるとき、バイアス電圧Ｖｐ１が、アンチヒューズトランジスタＴａｘのゲート酸化物層へ印加される。第１プログラム電圧Ｖｐ１がゲート酸化物層の耐電圧範囲を超えるので、アンチヒューズトランジスタＴａｘのゲート酸化物層は破壊する。破壊したゲート酸化物層は、数十オームの低抵抗値を有するレジスタとみなされ得る。換言すると、低抵抗レジスタは、アンチヒューズ制御線ＡＦｘとアンチヒューズトランジスタＴａｘの２つのドレイン／ソース端子との間で接続される。この状況では、ＯＴＰメモリセルｃｘは第１記憶状態である。

図５Ｂを参照して欲しい。ＯＴＰメモリセルｃｘが第１記憶状態となるようにプログラムされた後、ＯＴＰメモリセルｃｙは第２記憶状態となるようにプログラムされる。図４Ｂに示されているように、セレクト電圧（Ｖｄｄ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｙに供され、第１プログラム電圧Ｖｐ１はアンチヒューズ制御線ＡＦｙに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御線ＩＳｘｙに供される。それに加えて、接地電圧（０Ｖ）が、ＯＴＰメモリセルｃｘのワード線ＷＬｘ、及び、アンチヒューズ制御線ＡＦｘに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内である。セレクトトランジスタＴｓｙが、ワード線ＷＬｙとビット線ＢＬへ供されるセレクト電圧Ｖｄｄに応じてｏｆｆ状態になるとき、バイアス電圧Ｖｐ１がアンチヒューズトランジスタＴａｙのゲート酸化物層へ印加され、かつ、アンチヒューズトランジスタＴａｙのゲート酸化物層は破壊しない。破壊しないゲート酸化物層は、数メガオームの高抵抗値を有するレジスタとみなされ得る。換言すると、高抵抗レジスタは、アンチヒューズ制御線ＡＦｙとアンチヒューズトランジスタＴａｙの２つのドレイン／ソース端子との間で接続される。この状況では、ＯＴＰメモリセルｃｙは第２記憶状態である。

図５Ｃを参照して欲しい。ＯＴＰメモリセルｃｘを読み出すため、接地電圧（０Ｖ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｘに供され、読み出し電圧Ｖｒｅａｄはアンチヒューズ制御線ＡＦｘに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御ラインＩＳｘｙに供される。それに加えて、接地電圧（０Ｖ）は、ＯＴＰメモリセルｃｙのワード線ＷＬｙ、及び、アンチヒューズ制御線ＡＦｙに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内で、かつ、読み出し電圧Ｖｒｅａｄは０．７５Ｖ〜３．６Ｖの範囲内である。この状況では、ＯＴＰメモリセルｃｘは第１記憶状態である。セレクトトランジスタＴｓｘがセレクト電圧Ｖｄｄに応じてｏｎ状態になるとき、アンチヒューズトランジスタＴａｘは読み出し電圧Ｖｒｅａｄに応じて読み出し電流Ｉｒを発生させる。読み出し電流Ｉｒは、セレクトトランジスタＴｓｘを通ってビット線ＢＬへ向かうように流れる。低抵抗レジスタがアンチヒューズ制御線ＡＦｘとアンチヒューズトランジスタＴａｘの２つのドレイン／ソース端子との間で接続するので、読み出し電流Ｉｒの大きさは数マイクロアンペアである。

図５Ｄを参照して欲しい。ＯＴＰメモリセルｃｙを読み出すため、接地電圧（０Ｖ）がビット線ＢＬに供され、セレクト電圧Ｖｄｄはワード線ＷＬｙに供され、読み出し電圧Ｖｒｅａｄはアンチヒューズ制御線ＡＦｙに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御ラインＩＳｘｙに供される。それに加えて、接地電圧（０Ｖ）が、ＯＴＰメモリセルｃｘのワード線ＷＬｘ、及び、アンチヒューズ制御線ＡＦｘに供される。この状況では、ＯＴＰメモリセルｃｙは第２記憶状態である。セレクトトランジスタＴｓｙがセレクト電圧Ｖｄｄに応じてｏｎ状態になるとき、アンチヒューズトランジスタＴａｙは読み出し電圧Ｖｒｅａｄに応じて読み出し電流Ｉｒを発生させる。読み出し電流Ｉｒは、セレクトトランジスタＴｓｙを通ってビット線ＢＬへ向かうように流れる。高抵抗レジスタがアンチヒューズ制御線ＡＦｙとアンチヒューズトランジスタＴａｙの２つのドレイン／ソース端子との間で接続するので、読み出し電流Ｉｒの大きさは非常に（１μＡよりもはるかに）小さい。

換言すると、読み出しサイクル中、ＯＴＰメモリセルｃｘとＯＴＰメモリセルｃｙはそれぞれ、ビット線ＢＬを流れる読み出し電流Ｉｒの大きさに従って、第１記憶状態と第２記憶状態を有すると判断される。本発明の教示を保持しながら多数の修正型及び代替型がなしえることに留意して欲しい。たとえば、ＯＴＰメモリセルｃｘとｃｙの製造過程中、アンチヒューズトランジスタＴａｘとＴａｙのゲート酸化物層はエッチングされる。従って、アンチヒューズトランジスタＴａｘのゲート酸化物層は、セレクトトランジスタＴｓｘのゲート酸化物層及びアイソレーショントランジスタＴｉｘｙのゲート酸化物層よりも薄く、かつ、アンチヒューズトランジスタＴａｙのゲート酸化物層は、セレクトトランジスタＴｓｙのゲート酸化物層及びアイソレーショントランジスタＴｉｘｙのゲート酸化物層よりも薄い。この状況では、ＯＴＰメモリセルｃｘとｃｙのプログラムに成功する確率はさらに増大する。あるいは、アンチヒューズトランジスタＴａｘとＴａｙのゲート酸化物層及びアイソレーショントランジスタＴｉｘｙのゲート酸化物層がエッチングされる。アンチヒューズトランジスタＴａｘのゲート酸化物層及びアイソレーショントランジスタＴｉｘｙのゲート酸化物層は、セレクトトランジスタＴｓｘのゲート酸化物層よりも薄い。そしてアンチヒューズトランジスタＴａｙのゲート酸化物層及びアイソレーショントランジスタＴｉｘｙのゲート酸化物層は、セレクトトランジスタＴｓｙのゲート酸化物層よりも薄い。あるいは、アンチヒューズトランジスタＴａｘとＴａｙのゲート酸化物層及びセレクトトランジスタＴｓｘとＴｓｙのゲート酸化物層がエッチングされる。アンチヒューズトランジスタＴａｘのゲート酸化物層及びセレクトトランジスタＴｓｘのゲート酸化物層は、アイソレーショントランジスタＴｉｘｙのゲート酸化物層よりも薄い。そしてアンチヒューズトランジスタＴａｙのゲート酸化物層及びセレクトトランジスタＴｓｙのゲート酸化物層は、アイソレーショントランジスタＴｉｘｙのゲート酸化物層よりも薄い。

図６は、本発明の第２実施形態によるＯＴＰメモリセルのアレイ構造を表す概略的等価回路図である。図６に示されているように、アレイ構造は、４×３アレイ中にＯＴＰメモリセルｃ１１〜ｃ３４を有する。第１行のＯＴＰメモリセルｃ１１、ｃ１２、ｃ１３、及びｃ１４は、第１ビット線ＢＬ１と接続する。第２行のＯＴＰメモリセルｃ２１、ｃ２２、ｃ２３、及びｃ２４は、第２ビット線ＢＬ２と接続する。第３行のＯＴＰメモリセルｃ３１、ｃ３２、ｃ３３、及びｃ３４は、第３ビット線ＢＬ３と接続する。以降、ＯＴＰメモリセルｃ１１〜ｃ１４の構造が例として表される。ＯＴＰメモリセルｃ２１〜ｃ２４及びｃ３１〜ｃ３４の構造は、ＯＴＰメモリセルｃ１１〜ｃ１４の構造と相似するので、ここでは重ねて説明しない。

ＯＴＰメモリセルｃ１１とＯＴＰメモリセルｃ１２の組み合わせは、セレクトトランジスタＴｓ１１、アンチヒューズトランジスタＴａ１１、アイソレーショントランジスタＴｉａ、セレクトトランジスタＴｓ１２、及び、アンチヒューズトランジスタＴａ１２を有する。

セレクトトランジスタＴｓ１１の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１１のゲート端子は、第１ワード線ＷＬ１と接続する。アンチヒューズトランジスタＴａ１１の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１１の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１１のゲート端子は、第１アンチヒューズ制御線ＡＦ１と接続する。セレクトトランジスタＴｓ１２の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１２のゲート端子は、第２ワード線ＷＬ２と接続する。アンチヒューズトランジスタＴａ１２の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１２の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１２のゲート端子は、第２アンチヒューズ制御線ＡＦ２と接続する。アイソレーショントランジスタＴｉａの第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１１の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉａのゲート端子は、第１アイソレーション制御線ＩＳ１２と接続する。アイソレーショントランジスタＴｉａの第２ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１２の第２ドレイン／ソース端子と接続する。

ＯＴＰメモリセルｃ１３とＯＴＰメモリセルｃ１４の組み合わせは、セレクトトランジスタＴｓ１３、アンチヒューズトランジスタＴａ１３、アイソレーショントランジスタＴｉｂ、セレクトトランジスタＴｓ１４、及び、アンチヒューズトランジスタＴａ１４を有する。

セレクトトランジスタＴｓ１３の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１３のゲート端子は、第３ワード線ＷＬ３と接続する。アンチヒューズトランジスタＴａ１３の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１３の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１３のゲート端子は、第３アンチヒューズ制御線ＡＦ３と接続する。セレクトトランジスタＴｓ１４の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。セレクトトランジスタＴｓ１４のゲート端子は、第４ワード線ＷＬ４と接続する。アンチヒューズトランジスタＴａ１４の第１ドレイン／ソース端子は、セレクトトランジスタＴｓ１４の第２ドレイン／ソース端子と接続する。アンチヒューズトランジスタＴａ１４のゲート端子は、第４アンチヒューズ制御線ＡＦ４と接続する。アイソレーショントランジスタＴｉｂの第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１３の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉｂのゲート端子は、第２アイソレーション制御線ＩＳ３４と接続する。アイソレーショントランジスタＴｉｂの第２ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１４の第２ドレイン／ソース端子と接続する。

［第３の実施形態］
図７Ａは、本発明の第３実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的上面図である。図７Ｂは、図７Ａのアンチヒューズ型ワンタイムプログラムメモリセルの線ＣＣ’で取られた概略的断面図である。図７Ｃは、本発明の第３実施形態によるアンチヒューズ型ワンタイムプログラムメモリセルの概略的等価回路図である。簡潔に、アンチヒューズ型ワンタイムプログラムメモリセルは、ＯＴＰメモリセルとも呼ばれる。

図７Ａと図７Ｂに示されているように、２つのＯＴＰメモリセルｃｘとｃｙが、ｐウエル領域ＰＷ内に構築される。第１ドーピング領域７１０、第２ドーピング領域７２０、第３ドーピング領域７３０、第４ドーピング領域７４０、及び第５ドーピング領域７５０は、ｐウエル領域ＰＷの上側表面の下に形成される。しかもゲート酸化物層７５２は、ｐウエル領域ＰＷの上側表面を覆う。この実施形態では、ゲート酸化物層７５２の第１ドーピング領域７１０と第５ドーピング領域７５０との間の部分がエッチングされる。従って、第２ドーピング領域７２０の近くでのゲート酸化物層７５２は、第１ドーピング領域７１０の近くでのゲート酸化物層７５２よりも薄い。同様に、第４ドーピング領域７４０の近くでのゲート酸化物層７５２は、第５ドーピング領域７５０の近くでのゲート酸化物層７５２よりも薄い。また、第２ゲート７２５と第４ゲート７３５の下に位置するゲート酸化物層７５２は薄い。

ＯＴＰメモリセルｃｘの構造について以下で説明する。第１ゲート７１５は、ゲート酸化物層７５２上に形成され、かつ、第１ドーピング領域７１０と第２ドーピング領域７２０の両端にかかる。しかも第１ゲート７１５は、アンチヒューズ制御線ＡＦｘと接続する。第２ゲート７２５は、ゲート酸化物層７５２上に形成され、かつ、第２ドーピング領域７２０と第３ドーピング領域７３０の両端にかかる。第２ゲート７２５は、アイソレーション制御線ＩＳｘと接続する。しかも第１ゲート７１５の下のゲート酸化物層７５２は、第１部分と第２部分に分割される。第１部分は、第１ドーピング領域７１０に近い。第２部分は、第２ドーピング領域７２０に近い。第１部分は第２部分よりも厚い。

ＯＴＰメモリセルｃｙの構造について以下で説明する。第３ゲート７４５は、ゲート酸化物層７５２上に形成され、かつ、第５ドーピング領域７５０と第４ドーピング領域７４０の両端にかかる。しかも第３ゲート７４５はアンチヒューズ制御線ＡＦｙと接続する。第４ゲート７３５は、ゲート酸化物層７５２上に形成され、かつ、第４ドーピング領域７４０と第３ドーピング領域７３０の両端にかかる。第４ゲート７３５は、アイソレーション制御線ＩＳｙと接続する。しかも第３ゲート７４５の下のゲート酸化物層７５２は、第３部分と第４部分に分割される。第３部分は第５ドーピング領域７５０に近い。第４部分は第４ドーピング領域７４０に近い。第３部分は第４部分よりも厚い。

第１金属層７９０は、４つのゲート７１５、７２５、７３５、及び７４５を覆うように設けられている。しかも第１金属層７９０は、２つのビアを介して、第１ドーピング領域７１０及び第５ドーピング領域７５０と接続する。第１金属層７９０は、ＯＴＰメモリセルｃｘとｃｙのビット線ＢＬとして用いられる。

図７Ｂと図７Ｃを参照して欲しい。第１ドーピング領域７１０、第２ドーピング領域７２０、及び第１ゲート７１５は、ＯＴＰメモリセルｃｘのアンチヒューズトランジスタＴａｘとして協働するように形成される。第２ドーピング領域７２０、第３ドーピング領域７３０、及び第２ゲート７２５は、ＯＴＰメモリセルｃｘのアイソレーショントランジスタＴｉｘとして協働するように形成される。アンチヒューズトランジスタＴａｘの第１ドレイン／ソース端子は、ビット線ＢＬと接続する。アンチヒューズトランジスタＴａｘのゲート端子は、アンチヒューズ制御線ＡＦｘと接続する。アイソレーショントランジスタＴｉｘの第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａｘの第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉｘのゲート端子は、アイソレーション制御線ＩＳｘと接続する。

第５ドーピング領域７５０、第４ドーピング領域７４０、及び第３ゲート７４５は、ＯＴＰメモリセルｃｙのアンチヒューズトランジスタＴａｙとして協働するように形成される。第４ドーピング領域７４０、第３ドーピング領域７３０、及び第４ゲート７３５は、ＯＴＰメモリセルｃｙのアイソレーショントランジスタＴｉｙとして協働するように形成される。アンチヒューズトランジスタＴａｙの第１ドレイン／ソース端子は、ビット線ＢＬと接続する。アンチヒューズトランジスタＴａｙのゲート端子は、アンチヒューズ制御線ＡＦｙと接続する。アイソレーショントランジスタＴｉｙの第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａｙの第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉｙのゲート端子は、アイソレーション制御線ＩＳｙと接続する。

この実施形態では、ＯＴＰメモリセルｃｘのアイソレーショントランジスタＴｉｘの第２ドレイン／ソース端子は、ＯＴＰメモリセルｃｙのアイソレーショントランジスタＴｉｙの第２ドレイン／ソース端子と接続する。換言すると、２つのアイソレーショントランジスタＴｉｘとＴｉｙは、ＯＴＰメモリセルｃｘのアンチヒューズトランジスタＴａｘの第２ドレイン／ソース端子と、ＯＴＰメモリセルｃｙのアンチヒューズトランジスタＴａｙの第２ドレイン／ソース端子との間で直列接続する。この状況では、ｐウエル領域内に浅いトレンチ分離構造を形成して、ＯＴＰメモリセルｃｙからＯＴＰメモリセルｃｙを分離する必要はない。

図８Ａ〜図８Ｄは、本発明の第３実施形態によるＯＴＰメモリセルのプログラミングと読み出しに係る電圧信号を概略的に表している。

図８Ａを参照して欲しい。ＯＴＰメモリセルｃｘを第１記憶状態となるようにプログラムするため、接地電圧（０Ｖ）がビット線ＢＬに供され、第１プログラム電圧Ｖｐ１はアンチヒューズ制御線ＡＦｘに供され、かつ、セレクト電圧Ｖｄｄはアイソレーション制御線ＩＳｘに供される。それに加えて、接地電圧（０Ｖ）が、ＯＴＰメモリセルｃｙのアンチヒューズ制御線ＡＦｙ、及び、アイソレーション制御線ＩＳｙに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内で、かつ、第１プログラム電圧Ｖｐ１は４Ｖ〜１１Ｖの範囲内である。この状況では、接地電圧（０Ｖ）はビット線ＢＬへ供され、かつ、バイアス電圧Ｖｐ１はアンチヒューズトランジスタＴａｘのゲート酸化物層へ印加される。第１プログラム電圧Ｖｐ１がゲート酸化物層の耐電圧範囲を超えるので、アンチヒューズトランジスタＴａｘのゲート酸化物層の第２部分（つまり薄い部分）は破壊する。破壊したゲート酸化物層は、数十オームの低抵抗値を有するレジスタとみなされ得る。換言すると、低抵抗レジスタは、アンチヒューズ制御線ＡＦｘとアンチヒューズトランジスタＴａｘの２つのドレイン／ソース端子との間で接続される。この状況では、ＯＴＰメモリセルｃｘは第１記憶状態である。

図８Ｂを参照して欲しい。ＯＴＰメモリセルｃｘが第１記憶状態となるようにプログラムされた後、ＯＴＰメモリセルｃｙは第２記憶状態となるようにプログラムされる。図８Ｂに示されているように、セレクト電圧（Ｖｄｄ）がビット線ＢＬに供され、第１プログラム電圧Ｖｐ１はアンチヒューズ制御線ＡＦｙに供され、かつ、セレクト電圧Ｖｄｄはアイソレーション制御線ＩＳｙに供される。それに加えて、接地電圧（０Ｖ）が、ＯＴＰメモリセルｃｘのアンチヒューズ制御線ＡＦｘ、及び、アイソレーション制御線ＩＳｘに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内である。この状況では、セレクト電圧はビット線ＢＬへ供され、かつ、バイアス電圧Ｖｐ１はアンチヒューズトランジスタＴａｙのゲート酸化物層へ印加される。アンチヒューズトランジスタＴａｙのゲート酸化物層は破壊しない。破壊しないゲート酸化物層は、数メガオームの高抵抗値を有するレジスタとみなされ得る。換言すると、高抵抗レジスタは、アンチヒューズ制御線ＡＦｙとアンチヒューズトランジスタＴａｙの２つのドレイン／ソース端子との間で接続される。この状況では、ＯＴＰメモリセルｃｙは第２記憶状態である。

図８Ａと図８Ｂを再度参照して欲しい。ＯＴＰメモリセルｃｘ又はＯＴＰメモリセルｃｙのプログラム処理中、２つの隣接するＯＴＰメモリセル間の２つのアンチヒューズ制御線ＡＦｘとＡＦｙは、それぞれ異なるバイアス電圧を受け取る。本発明の教示を保持しながら多数の修正型及び代替型がなしえることに留意して欲しい。たとえば他の実施形態では、同一のバイアス電圧（たとえば接地電圧）が、２つのアンチヒューズ制御線ＡＦｘとＡＦｙに供される。

図８Ｃを参照して欲しい。ＯＴＰメモリセルｃｘを読み出すため、接地電圧（０Ｖ）がビット線ＢＬに供され、読み出し電圧Ｖｒｅａｄはアンチヒューズ制御線ＡＦｘに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御ラインＩＳｘに供される。それに加えて、接地電圧（０Ｖ）は、ＯＴＰメモリセルｃｙのアンチヒューズ制御線ＡＦｙ、及び、アイソレーション制御ラインＩＳｙに供される。ある実施形態では、セレクト電圧Ｖｄｄの大きさは０．７５Ｖ〜３．６Ｖの範囲内で、かつ、読み出し電圧Ｖｒｅａｄは０．７５Ｖ〜３．６Ｖの範囲内である。この状況では、ＯＴＰメモリセルｃｘは第１記憶状態である。アンチヒューズトランジスタＴａｘは読み出し電圧Ｖｒｅａｄに応じて読み出し電流Ｉｒを発生させる。読み出し電流Ｉｒは、セレクトトランジスタＴｓｘを通ってビット線ＢＬへ向かうように流れる。低抵抗レジスタがアンチヒューズ制御線ＡＦｘとアンチヒューズトランジスタＴａｘの２つのドレイン／ソース端子との間で接続するので、読み出し電流Ｉｒの大きさは数マイクロアンペアである。

図８Ｄを参照して欲しい。ＯＴＰメモリセルｃｙを読み出すため、接地電圧（０Ｖ）がビット線ＢＬに供され、読み出し電圧Ｖｒｅａｄはアンチヒューズ制御線ＡＦｙに供され、かつ、接地電圧（０Ｖ）はアイソレーション制御ラインＩＳｙに供される。それに加えて、接地電圧（０Ｖ）は、ＯＴＰメモリセルｃｘのアンチヒューズ制御線ＡＦｘ、及び、アイソレーション制御ラインＩＳｘに供される。この状況では、ＯＴＰメモリセルｃｙは第２記憶状態である。アンチヒューズトランジスタＴａｙは読み出し電圧Ｖｒｅａｄに応じて読み出し電流Ｉｒを発生させる。読み出し電流Ｉｒは、セレクトトランジスタＴｓｙを通ってビット線ＢＬへ向かうように流れる。高抵抗レジスタがアンチヒューズ制御線ＡＦｙとアンチヒューズトランジスタＴａｙの２つのドレイン／ソース端子との間で接続するので、読み出し電流Ｉｒの大きさは非常に（１μＡよりもはるかに）小さい。

換言すると、読み出しサイクル中、ＯＴＰメモリセルｃｘとＯＴＰメモリセルｃｙはそれぞれ、ビット線ＢＬを流れる読み出し電流Ｉｒの大きさに従って、第１記憶状態と第２記憶状態を有すると判断される。

本発明の第３実施形態では、２つのＯＴＰメモリセルｃｘとｃｙは、２つのアイソレーショントランジスタＴｉｘとＴｉｙを介して互いに隔離されている。第２実施形態と第３実施形態の教示を保持しながら多数の修正型及び代替型がなしえることに留意して欲しい。たとえば変形例では、有効な隔離を実現するため、１つのアイソレーショントランジスタが、アンチヒューズトランジスタＴａｘとＴａｙとの間に配置される。あるいは、ＯＴＰメモリセルｃｘの製造のエッチングプロセス中、ゲート酸化物層７５２の第１ドーピング領域７１０と第２ドーピング領域７２０との間の部分だけがエッチングされる。従って、アンチヒューズトランジスタＴａｘのゲート酸化物層の第１部分は、アイソレーショントランジスタＴｉｘのゲート酸化物層よりも厚い。

図９は、本発明の第３実施形態によるＯＴＰメモリセルのアレイ構造を表す概略的等価回路図である。図３に示されているように、アレイ構造は、４×３アレイ中にＯＴＰメモリセルｃ１１〜ｃ３４を有する。第１行のＯＴＰメモリセルｃ１１、ｃ１２、ｃ１３、及びｃ１４は、第１ビット線ＢＬ１と接続する。第２行のＯＴＰメモリセルｃ２１、ｃ２２、ｃ２３、及びｃ２４は、第２ビット線ＢＬ２と接続する。第３行のＯＴＰメモリセルｃ３１、ｃ３２、ｃ３３、及びｃ３４は、第３ビット線ＢＬ３と接続する。以降、ＯＴＰメモリセルｃ１１〜ｃ１４の構造が例として表される。ＯＴＰメモリセルｃ２１〜ｃ２４及びｃ３１〜ｃ３４の構造は、ＯＴＰメモリセルｃ１１〜ｃ１４の構造と相似するので、ここでは重ねて説明しない。

ＯＴＰメモリセルｃ１１は、アンチヒューズトランジスタＴａ１１、及び、アイソレーショントランジスタＴｉ１１を有する。アンチヒューズトランジスタＴａ１１の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。アンチヒューズトランジスタＴａ１１のゲート端子は、第１アンチヒューズ制御線ＡＦ１と接続する。アイソレーショントランジスタＴｉ１１の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１１の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１１のゲート端子は、第１アイソレーション制御線ＩＳ１と接続する。

ＯＴＰメモリセルｃ１２は、アンチヒューズトランジスタＴａ１２、及び、アイソレーショントランジスタＴｉ１２を有する。アンチヒューズトランジスタＴａ１２の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。アンチヒューズトランジスタＴａ１２のゲート端子は、第２アンチヒューズ制御線ＡＦ２と接続する。アイソレーショントランジスタＴｉ１２の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１２の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１２のゲート端子は、第２アイソレーション制御線ＩＳ２と接続する。しかも、ＯＴＰメモリセルｃ１１のアイソレーショントランジスタＴｉ１１の第２ドレイン／ソース端子は、ＯＴＰメモリセルｃ１２のアイソレーショントランジスタＴｉ１２の第２ドレイン／ソース端子と接続する。

ＯＴＰメモリセルｃ１３は、アンチヒューズトランジスタＴａ１３、及び、アイソレーショントランジスタＴｉ１３を有する。アンチヒューズトランジスタＴａ１３の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。アンチヒューズトランジスタＴａ１３のゲート端子は、第３アンチヒューズ制御線ＡＦ３と接続する。アイソレーショントランジスタＴｉ１３の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１３の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１３のゲート端子は、第３アイソレーション制御線ＩＳ３と接続する。

ＯＴＰメモリセルｃ１４は、アンチヒューズトランジスタＴａ１４、及び、アイソレーショントランジスタＴｉ１４を有する。アンチヒューズトランジスタＴａ１４の第１ドレイン／ソース端子は、第１ビット線ＢＬ１と接続する。アンチヒューズトランジスタＴａ１４のゲート端子は、第４アンチヒューズ制御線ＡＦ４と接続する。アイソレーショントランジスタＴｉ１４の第１ドレイン／ソース端子は、アンチヒューズトランジスタＴａ１４の第２ドレイン／ソース端子と接続する。アイソレーショントランジスタＴｉ１４のゲート端子は、第４アイソレーション制御線ＩＳ４と接続する。しかも、ＯＴＰメモリセルｃ１３のアイソレーショントランジスタＴｉ１３の第２ドレイン／ソース端子は、ＯＴＰメモリセルｃ１４のアイソレーショントランジスタＴｉ１４の第２ドレイン／ソース端子と接続する。

上述の説明から、本発明は、アンチヒューズ型ワンタイムプログラムメモリセル及びこのメモリセルを備えるアレイ構造を供する。２つの隣接するＯＴＰメモリセルを隔離するため、少なくとも１つのアイソレーショントランジスタが、これらのＯＴＰメモリセルの間に配置される。この状況では、ｐウエル領域内に浅いトレンチ分離構造を形成して、これらのＯＴＰメモリセル同士を分離する必要はない。従って、製造プロセスの複雑さは大幅に軽減され、アレイ構造のレイアウト面積は実効的に減少する。

本発明は、現時点で最も実用的で好適な実施形態と考えられるもので説明されているが、本発明は、開示された実施形態に限定される必要がないことに留意して欲しい。対照的に、「特許請求の範囲」の請求項は、その技術的思想及び技術的範囲に含まれる様々な修正型及び同様の構成を網羅するように最広義の解釈がなされることが意図されている。

１１０、４１０、７１０ 第１ドーピング領域、１２０、４２０、７２０ 第２ドーピング領域、１３０、４３０、７３０ 第３ドーピング領域、１４０、４４０、７４０ 第４ドーピング領域、１５０、４５０、７５０ 第５ドーピング領域、１６０、４６０ 第６ドーピング領域、１７０ 第７ドーピング領域、１１５、４１５、７１５ 第１ゲート、１２５、４２５、７２５ 第２ゲート、１３５、４３５、７４５ 第３ゲート、１４５ 第６ゲート、１５５、４５５ 第５ゲート、１６５、４６５、７３５ 第４ゲート、４５２、７５２ ゲート酸化物層、４９０、７９０ 第１金属層。

Claims (29)

1. ウエル領域、
   前記ウエル領域の表面内に形成される第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、及び第４ドーピング領域、
   前記ウエル領域の表面を覆うゲート酸化物層、
   前記ゲート酸化物層上に形成され、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかり、かつ、ワード線と接続する第１ゲート、
   前記ゲート酸化物層上に形成され、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかり、かつ、アンチヒューズ制御線と接続する第２ゲート、
   前記ゲート酸化物層上に形成され、前記第３ドーピング領域と前記第４ドーピング領域の両端にかかり、かつ、アイソレーション制御線と接続する第３ゲート、並びに、
   ビアを介して前記第１ドーピング領域と接続する、ビット線である第１金属層、
   を有するアンチヒューズ型ＯＴＰメモリセル。
2. 前記第４ドーピング領域を介して隣接するアンチヒューズ型ＯＴＰメモリセルと接続する、請求項１に記載のアンチヒューズ型ＯＴＰメモリセル。
3. 請求項１に記載のアンチヒューズ型ＯＴＰメモリセルであって、
   前記ゲート酸化物層のうちの前記第２ゲートの下に位置する部分が、前記ゲート酸化物層のうちの前記第１ゲートの下に位置する部分よりも薄い、アンチヒューズ型ＯＴＰメモリセル。
4. 第１ドレイン／ソース端子がビット線と接続し、かつ、ゲート端子はワード線と接続するセレクトトランジスタ、
   第１ドレイン／ソース端子が前記セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子はアンチヒューズ制御線と接続するアンチヒューズトランジスタ、及び、
   第１ドレイン／ソース端子が前記アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子はアイソレーション制御線と接続するアイソレーショントランジスタ、
   を有するアンチヒューズ型ＯＴＰメモリセル。
5. 前記アイソレーショントランジスタの第２ドレイン／ソース端子を介して隣接するアンチヒューズ型ＯＴＰメモリセルと接続する、請求項４に記載のアンチヒューズ型ＯＴＰメモリセル。
6. 第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び、第２アイソレーション制御線と接続するアレイ構造であって、
   ウエル領域、
   前記ウエル領域の表面内に形成される第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、第４ドーピング領域、第５ドーピング領域、第６ドーピング領域、及び第７ドーピング領域、
   前記ウエル領域の表面を覆うゲート酸化物層、
   前記ゲート酸化物層上に形成され、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかり、かつ、前記第１ワード線と接続する第１ゲート、
   前記ゲート酸化物層上に形成され、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかり、かつ、前記第１アンチヒューズ制御線と接続する第２ゲート、
   前記ゲート酸化物層上に形成され、前記第３ドーピング領域と前記第４ドーピング領域の両端にかかり、かつ、前記第１アイソレーション制御線と接続する第３ゲート、
   前記ゲート酸化物層上に形成され、前記第７ドーピング領域と前記第６ドーピング領域の両端にかかり、かつ、前記第２ワード線と接続する第４ゲート、
   前記ゲート酸化物層上に形成され、前記第６ドーピング領域と前記第５ドーピング領域の両端にかかり、かつ、前記第２アンチヒューズ制御線と接続する第５ゲート、
   前記ゲート酸化物層上に形成され、前記第５ドーピング領域と前記第４ドーピング領域の両端にかかり、かつ、前記第２アイソレーション制御線と接続する第６ゲート、並びに、
   第１ビアを介して前記第１ドーピング領域と接続し、第２ビアを介して前記第７ドーピング領域と接続する、前記第１ビット線である第１金属層、
   を有するアレイ構造。
7. 請求項６に記載のアレイ構造であって、
   前記ゲート酸化物層のうちの前記第２ゲートの下に位置する部分が、前記ゲート酸化物層のうちの前記第１ゲートの下に位置する部分よりも薄く、かつ、
   前記ゲート酸化物層のうちの前記第５ゲートの下に位置する部分は、前記ゲート酸化物層のうちの前記第４ゲートの下に位置する部分よりも薄い、
   アレイ構造。
8. 請求項６に記載のアレイ構造であって、
   前記ウエル領域の表面内に形成される第８ドーピング領域、第９ドーピング領域、第１０ドーピング領域、第１１ドーピング領域、第１２ドーピング領域、第１３ドーピング領域、及び第１４ドーピング領域、
   前記ゲート酸化物層上に形成され、前記第８ドーピング領域と前記第９ドーピング領域の両端にかかり、かつ、前記第１ワード線と接続する第７ゲート、
   前記ゲート酸化物層上に形成され、前記第９ドーピング領域と前記第１０ドーピング領域の両端にかかり、かつ、前記第１アンチヒューズ制御線と接続する第８ゲート、
   前記ゲート酸化物層上に形成され、前記第１０ドーピング領域と前記第１１ドーピング領域の両端にかかり、かつ、前記第１アイソレーション制御線と接続する第９ゲート、
   前記ゲート酸化物層上に形成され、前記第１４ドーピング領域と前記第１３ドーピング領域の両端にかかり、かつ、前記第２ワード線と接続する第１０ゲート、
   前記ゲート酸化物層上に形成され、前記第１３ドーピング領域と前記第１２ドーピング領域の両端にかかり、かつ、前記第２アンチヒューズ制御線と接続する第１１ゲート、
   前記ゲート酸化物層上に形成され、前記第１２ドーピング領域と前記第１１ドーピング領域の両端にかかり、かつ、前記第２アイソレーション制御線と接続する第１２ゲート、並びに、
   第３ビアを介して前記第８ドーピング領域と接続し、第４ビアを介して前記第１４ドーピング領域と接続する、かつ、第２ビット線である第２金属層、
   をさらに有するアレイ構造。
9. 第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び、第２アイソレーション制御線と接続するアレイ構造であって、
   第１ドレイン／ソース端子が前記第１ビット線と接続し、かつ、ゲート端子は前記第１ワード線と接続する第１セレクトトランジスタ、
   第１ドレイン／ソース端子が前記第１セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アンチヒューズ制御線と接続する第１アンチヒューズトランジスタ、及び、
   第１ドレイン／ソース端子が前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アイソレーション制御線と接続する第１アイソレーショントランジスタ、
   を有する第１メモリセル、並びに、
   第１ドレイン／ソース端子が前記第１ビット線と接続し、かつ、ゲート端子は前記第２ワード線と接続する第２セレクトトランジスタ、
   第１ドレイン／ソース端子が前記第２セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アンチヒューズ制御線と接続する第２アンチヒューズトランジスタ、及び、
   第１ドレイン／ソース端子が前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アイソレーション制御線と接続する第２アイソレーショントランジスタ、
   を有する第２メモリセル、を有し、
   前記第１メモリセルの前記第１アイソレーショントランジスタの第２ドレイン／ソース端子は、前記第２メモリセルの前記第２アイソレーショントランジスタの第２ドレイン／ソース端子と接続する、アレイ構造。
10. 請求項９に記載のアレイ構造であって、
    第１ドレイン／ソース端子が第２ビット線と接続し、かつ、ゲート端子は前記第１ワード線と接続する第３セレクトトランジスタ、
    第１ドレイン／ソース端子が前記第３セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アンチヒューズ制御線と接続する第３アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第３アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アイソレーション制御線と接続する第３アイソレーショントランジスタ、
    を有する第３メモリセル、並びに、
    第１ドレイン／ソース端子が前記第２ビット線と接続し、かつ、ゲート端子は前記第２ワード線と接続する第４セレクトトランジスタ、
    第１ドレイン／ソース端子が前記第４セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アンチヒューズ制御線と接続する第４アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第４アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アイソレーション制御線と接続する第４アイソレーショントランジスタ、
    を有する第４メモリセル、
    をさらに有し、
    前記第３メモリセルの前記第３アイソレーショントランジスタの第２ドレイン／ソース端子は、前記第４メモリセルの前記第４アイソレーショントランジスタの第２ドレイン／ソース端子と接続する、
    アレイ構造。
11. 請求項９に記載のアレイ構造であって、前記第１メモリセルが第１記憶状態となるようにプログラムされる間、
    接地電圧は前記第１ビット線に供され、
    セレクト電圧は前記第１ワード線に供され、
    第１プログラム電圧は前記第１アンチヒューズ制御線に供され、
    第１制御電圧は前記第１アイソレーション制御線に供され、かつ、
    前記接地電圧は、前記第２ワード線、前記第２アンチヒューズ制御線、及び、前記第２アイソレーション制御線に供される、
    アレイ構造。
12. アンチヒューズ型ＯＴＰメモリセルであって、
    ウエル領域、
    前記ウエル領域の表面内に形成される第１ドーピング領域、第２ドーピング領域、及び、第３ドーピング領域、
    前記ウエル領域の表面を覆うゲート酸化物層、
    前記ゲート酸化物層上に形成され、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかり、かつ、ワード線と接続する第１ゲート、
    前記ゲート酸化物層上に形成され、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかり、かつ、アンチヒューズ制御線と接続する第２ゲート、
    前記ゲート酸化物層上に形成され、前記第３ドーピング領域と第４ドーピング領域の両端にかかり、かつ、アイソレーション制御線と接続する第３ゲート、並びに、
    ビアを介して前記第１ドーピング領域と接続する、ビット線である第１金属層、
    を有し、
    前記第４ドーピング領域は、当該アンチヒューズ型ＯＴＰメモリセルに隣接する他のアンチヒューズ型ＯＴＰメモリセル内に含まれる、
    アンチヒューズ型ＯＴＰメモリセル。
13. 請求項１２に記載のアンチヒューズ型ＯＴＰメモリセルであって、
    前記ゲート酸化物層のうちの前記第２ゲートの下に位置する部分が、前記ゲート酸化物層のうちの前記第１ゲートの下に位置する部分よりも薄い、
    ＯＴＰメモリセル。
14. アンチヒューズ型ＯＴＰメモリセルであって、
    第１ドレイン／ソース端子がビット線と接続し、かつ、ゲート端子はワード線と接続するセレクトトランジスタ、
    第１ドレイン／ソース端子が前記セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子はアンチヒューズ制御線と接続するアンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子はアイソレーション制御線と接続するアイソレーショントランジスタ、
    を有し、
    前記アイソレーショントランジスタの第２ドレイン／ソース端子は、当該アンチヒューズ型ＯＴＰメモリセルに隣接する他のアンチヒューズ型ＯＴＰメモリセル内に含まれる、
    アンチヒューズ型ＯＴＰメモリセル。
15. 第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、及び、第１アイソレーション制御線と接続するアレイ構造であって、
    ウエル領域、
    前記ウエル領域の表面内に形成される第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、第４ドーピング領域、第５ドーピング領域、及び、第６ドーピング領域、
    前記ウエル領域の表面を覆うゲート酸化物層、
    前記ゲート酸化物層上に形成され、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかり、かつ、前記第１ワード線と接続する第１ゲート、
    前記ゲート酸化物層上に形成され、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかり、かつ、前記第１アンチヒューズ制御線と接続する第２ゲート、
    前記ゲート酸化物層上に形成され、前記第３ドーピング領域と前記第４ドーピング領域の両端にかかり、かつ、前記第１アイソレーション制御線と接続する第３ゲート、
    前記ゲート酸化物層上に形成され、前記第６ドーピング領域と前記第５ドーピング領域の両端にかかり、かつ、前記第２ワード線と接続する第４ゲート、
    前記ゲート酸化物層上に形成され、前記第５ドーピング領域と前記第４ドーピング領域の両端にかかり、かつ、前記第２アンチヒューズ制御線と接続する第５ゲート、並びに、
    第１ビアを介して前記第１ドーピング領域と接続し、かつ、第２ビアを介して前記第６ドーピング領域と接続する、前記第１ビット線である第１金属層、
    を有するアレイ構造。
16. 請求項１５に記載のアレイ構造であって、
    前記ゲート酸化物層のうちの前記第２ゲートの下に位置する部分が、前記ゲート酸化物層のうちの前記第１ゲートの下に位置する部分よりも薄く、かつ、
    前記ゲート酸化物層のうちの前記第５ゲートの下に位置する部分は、前記ゲート酸化物層のうちの前記第４ゲートの下に位置する部分よりも薄い、
    アレイ構造。
17. 請求項１５に記載のアレイ構造であって、
    前記ウエル領域の表面内に形成される第７ドーピング領域、第８ドーピング領域、第９ドーピング領域、第１０ドーピング領域、第１１ドーピング領域、及び、第１２ドーピング領域、
    前記ゲート酸化物層上に形成され、前記第７ドーピング領域と前記第８ドーピング領域の両端にかかり、かつ、前記第１ワード線と接続する第６ゲート、
    前記ゲート酸化物層上に形成され、前記第８ドーピング領域と前記第９ドーピング領域の両端にかかり、かつ、前記第１アンチヒューズ制御線と接続する第７ゲート、
    前記ゲート酸化物層上に形成され、前記第９ドーピング領域と前記第１０ドーピング領域の両端にかかり、かつ、前記第１アイソレーション制御線と接続する第８ゲート、
    前記ゲート酸化物層上に形成され、前記第１２ドーピング領域と前記第１１ドーピング領域の両端にかかり、かつ、前記第２ワード線と接続する第９ゲート、
    前記ゲート酸化物層上に形成され、前記第１１ドーピング領域と前記第１０ドーピング領域の両端にかかり、かつ、前記第２アンチヒューズ制御線と接続する第１０ゲート、並びに、
    第３ビアを介して前記第７ドーピング領域と接続し、かつ、第４ビアを介して前記第１２ドーピング領域と接続する、第２ビット線である第２金属層、
    をさらに有するアレイ構造。
18. 第１ビット線、第１ワード線、第２ワード線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、及び、第１アイソレーション制御線と接続するアレイ構造であって、
    第１ドレイン／ソース端子が前記第１ビット線と接続し、かつ、ゲート端子は前記第１ワード線と接続する第１セレクトトランジスタ、
    第１ドレイン／ソース端子が前記第１セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アンチヒューズ制御線と接続する第１アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アイソレーション制御線と接続する第１アイソレーショントランジスタ、
    を有する第１メモリセル、並びに、
    第１ドレイン／ソース端子が前記第１ビット線と接続し、かつ、ゲート端子は前記第２ワード線と接続する第２セレクトトランジスタ、
    第１ドレイン／ソース端子が前記第２セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アンチヒューズ制御線と接続する第２アンチヒューズトランジスタ、及び、
    第２ドレイン／ソース端子が前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する前記第１アイソレーショントランジスタ、
    を有する第２メモリセル、
    を有するアレイ構造。
19. 請求項１８に記載のアレイ構造であって、
    第１ドレイン／ソース端子が第２ビット線と接続し、かつ、ゲート端子は前記第１ワード線と接続する第３セレクトトランジスタ、
    第１ドレイン／ソース端子が前記第３セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アンチヒューズ制御線と接続する第３アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第３アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アイソレーション制御線と接続する第２アイソレーショントランジスタ、
    を有する第３メモリセル、並びに、
    第１ドレイン／ソース端子が前記第２ビット線と接続し、かつ、ゲート端子は前記第２ワード線と接続する第４セレクトトランジスタ、
    第１ドレイン／ソース端子が前記第４セレクトトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アンチヒューズ制御線と接続する第４アンチヒューズトランジスタ、及び、
    第２ドレイン／ソース端子が前記第４アンチヒューズトランジスタの第２ドレイン／ソース端子と接続する前記第２アイソレーショントランジスタ、
    を有する第４メモリセル、
    をさらに有するアレイ構造。
20. 請求項１８に記載のアレイ構造であって、前記第１メモリセルが第１記憶状態となるようにプログラムされる間、
    接地電圧は前記第１ビット線に供され、
    セレクト電圧は前記第１ワード線に供され、
    第１プログラム電圧は前記第１アンチヒューズ制御線に供され、
    前記接地電圧は、前記第１アイソレーション制御線に供され、かつ、
    前記接地電圧は、前記第２ワード線、及び、前記第２アンチヒューズ制御線に供される、
    アレイ構造。
21. アンチヒューズ型ＯＴＰメモリセルであって、
    ウエル領域、
    前記ウエル領域の表面内に形成される第１ドーピング領域、第２ドーピング領域、及び、第３ドーピング領域、
    前記ウエル領域の表面を覆うゲート酸化物層、
    前記ゲート酸化物層上に形成され、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかり、かつ、アンチヒューズ制御線と接続する第１ゲート、
    前記ゲート酸化物層上に形成され、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかり、かつ、アイソレーション制御線と接続する第２ゲート、並びに、
    ビアを介して前記第１ドーピング領域と接続する、ビット線である第１金属層、
    を有し、
    前記第１ゲート下の前記ゲート酸化物層は、第１部分と第２部分に分割され、
    前記第１部分は前記第１ドーピング領域に近く、
    前記第２部分は前記第２ドーピング領域に近く、かつ、
    前記第１部分は前記第２部分よりも厚い、
    アンチヒューズ型ＯＴＰメモリセル。
22. 前記第３ドーピング領域を介して隣接するアンチヒューズ型ＯＴＰメモリセルと接続する、請求項２１に記載のアンチヒューズ型ＯＴＰメモリセル。
23. アンチヒューズ型ＯＴＰメモリセルであって、
    第１ドレイン／ソース端子がビット線と接続し、かつ、ゲート端子はアンチヒューズ制御線と接続するアンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子はアイソレーション制御線と接続するアイソレーショントランジスタ、
    を有し、
    前記アンチヒューズトランジスタのゲート端子でのゲート酸化物層は第１部分と第２部分に分割され、
    前記第１部分は前記アンチヒューズトランジスタの第１ドレイン／ソース端子に近く、
    前記第２部分は前記アンチヒューズトランジスタの第２ドレイン／ソース端子に近く、かつ、
    前記第１部分は前記第２部分よりも厚い、
    アンチヒューズ型ＯＴＰメモリセル。
24. 前記アイソレーショントランジスタの第２ドレイン／ソース端子を介して隣接するアンチヒューズ型ＯＴＰメモリセルと接続する、請求項２３に記載のアンチヒューズ型ＯＴＰメモリセル。
25. 第１ビット線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び、第２アイソレーション制御線と接続するアレイ構造であって、
    ウエル領域、
    前記ウエル領域の表面内に形成される第１ドーピング領域、第２ドーピング領域、第３ドーピング領域、第４ドーピング領域、及び、第５ドーピング領域、
    前記ウエル領域の表面を覆うゲート酸化物層、
    前記ゲート酸化物層上に形成され、前記第１ドーピング領域と前記第２ドーピング領域の両端にかかり、かつ、前記第１アンチヒューズ制御線と接続する第１ゲート、
    前記ゲート酸化物層上に形成され、前記第２ドーピング領域と前記第３ドーピング領域の両端にかかり、かつ、前記第１アイソレーション制御線と接続する第２ゲート、
    前記ゲート酸化物層上に形成され、前記第５ドーピング領域と前記第４ドーピング領域の両端にかかり、かつ、前記第２アンチヒューズ制御線と接続する第３ゲート、
    前記ゲート酸化物層上に形成され、前記第４ドーピング領域と前記第３ドーピング領域の両端にかかり、かつ、前記第２アイソレーション制御線と接続する第４ゲート、並びに、
    第１ビアを介して前記第１ドーピング領域と接続し、第２ビアを介して前記第５ドーピング領域と接続し、かつ、前記第１ビット線である第１金属層、
    を有し、
    前記第１ゲート下の前記ゲート酸化物層は、第１部分と第２部分に分割され、
    前記第３ゲート下の前記ゲート酸化物層は、第３部分と第４部分に分割され、
    前記第１部分は前記第１ドーピング領域に近く、
    前記第２部分は前記第２ドーピング領域に近く、
    前記第３部分は前記第５ドーピング領域に近く、
    前記第４部分は前記第４ドーピング領域に近く、
    前記第１部分は前記第２部分よりも厚く、かつ、
    前記第３部分は前記第４部分よりも厚い、
    アレイ構造。
26. 請求項２５に記載のアレイ構造であって、
    前記ウエル領域の表面内に形成される第６ドーピング領域、第７ドーピング領域、第８ドーピング領域、第９ドーピング領域、及び、第１０ドーピング領域、
    前記ゲート酸化物層上に形成され、前記第６ドーピング領域と前記第７ドーピング領域の両端にかかり、かつ、前記第１アンチヒューズ制御線と接続する第５ゲート、
    前記ゲート酸化物層上に形成され、前記第７ドーピング領域と前記第８ドーピング領域の両端にかかり、かつ、前記第１アイソレーション制御線と接続する第６ゲート、
    前記ゲート酸化物層上に形成され、前記第１０ドーピング領域と前記第９ドーピング領域の両端にかかり、かつ、前記第２アンチヒューズ制御線と接続する第７ゲート、
    前記ゲート酸化物層上に形成され、前記第９ドーピング領域と前記第８ドーピング領域の両端にかかり、かつ、前記第２アイソレーション制御線と接続する第８ゲート、並びに、
    第３ビアを介して前記第６ドーピング領域と接続し、かつ、第４ビアを介して前記第１０ドーピング領域と接続する、第２ビット線である第２金属層、
    をさらに有し、
    前記第５ゲート下の前記ゲート酸化物層は、第５部分と第６部分に分割され、
    前記第７ゲート下の前記ゲート酸化物層は、第７部分と第８部分に分割され、
    前記第５部分は前記第６ドーピング領域に近く、
    前記第６部分は前記第７ドーピング領域に近く、
    前記第７部分は前記第１０ドーピング領域に近く、
    前記第８部分は前記第９ドーピング領域に近く、
    前記第５部分は前記第６部分よりも厚く、かつ、
    前記第７部分は前記第８部分よりも厚い、
    アレイ構造。
27. 第１ビット線、第１アンチヒューズ制御線、第２アンチヒューズ制御線、第１アイソレーション制御線、及び、第２アイソレーション制御線と接続するアレイ構造であって、
    第１ドレイン／ソース端子が前記第１ビット線と接続し、かつ、ゲート端子は前記第１アンチヒューズ制御線と接続する第１アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アイソレーション制御線と接続する第１アイソレーショントランジスタ、
    を有する第１メモリセル、並びに、
    第１ドレイン／ソース端子が前記第１ビット線と接続し、かつ、ゲート端子は前記第２アンチヒューズ制御線と接続する第２アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アイソレーション制御線と接続する第２アイソレーショントランジスタ、
    を有する第２メモリセル、
    を有し、
    前記第１メモリセルの前記第１アイソレーショントランジスタの第２ドレイン／ソース端子は、前記第２メモリセルの前記第２アイソレーショントランジスタの第２ドレイン／ソース端子と接続し、
    前記第１アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第１部分と第２部分に分割され、
    前記第２アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第３部分と第４部分に分割され、
    前記第１部分は、前記第１アンチヒューズトランジスタの第１ドレイン／ソース端子に近く、
    前記第２部分は、前記第１アンチヒューズトランジスタの第２ドレイン／ソース端子に近く、
    前記第３部分は、前記第２アンチヒューズトランジスタの第１ドレイン／ソース端子に近く、
    前記第４部分は、前記第２アンチヒューズトランジスタの第２ドレイン／ソース端子に近く、
    前記第１部分は前記第２部分よりも厚く、かつ、
    前記第３部分は前記第４部分よりも厚い、
    アレイ構造。
28. 請求項２７に記載のアレイ構造であって、
    第１ドレイン／ソース端子が第２ビット線と接続し、かつ、ゲート端子は前記第１アンチヒューズ制御線と接続する第３アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第３アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第１アイソレーション制御線と接続する第３アイソレーショントランジスタ、
    を有する第３メモリセル、並びに、
    第１ドレイン／ソース端子が前記第２ビット線と接続し、かつ、ゲート端子は前記第２アンチヒューズ制御線と接続する第４アンチヒューズトランジスタ、及び、
    第１ドレイン／ソース端子が前記第４アンチヒューズトランジスタの第２ドレイン／ソース端子と接続し、かつ、ゲート端子は前記第２アイソレーション制御線と接続する第４アイソレーショントランジスタ、
    を有する第４メモリセル、
    をさらに有し、
    前記第３メモリセルの前記第３アイソレーショントランジスタの第２ドレイン／ソース端子は、前記第４メモリセルの前記第４アイソレーショントランジスタの第２ドレイン／ソース端子と接続し、
    前記第３アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第５部分と第６部分に分割され、
    前記第４アンチヒューズトランジスタのゲート端子でのゲート酸化物層は、第７部分と第８部分に分割され、
    前記第５部分は、前記第３アンチヒューズトランジスタの第１ドレイン／ソース端子に近く、
    前記第６部分は、前記第３アンチヒューズトランジスタの第２ドレイン／ソース端子に近く、
    前記第７部分は、前記第４アンチヒューズトランジスタの第１ドレイン／ソース端子に近く、
    前記第８部分は、前記第４アンチヒューズトランジスタの第２ドレイン／ソース端子に近く、
    前記第５部分は前記第６部分よりも厚く、かつ、
    前記第７部分は前記第８部分よりも厚い、
    アレイ構造。
29. 請求項２７に記載のアレイ構造であって、前記第１メモリセルが第１記憶状態となるようにプログラムされる間、
    接地電圧は前記第１ビット線に供され、
    第１プログラム電圧は前記第１アンチヒューズ制御線に供され、
    セレクト電圧は前記第１アイソレーション制御線に供され、かつ、
    前記接地電圧は、前記第２アンチヒューズ制御線、及び、前記第２アイソレーション制御線に供される、
    アレイ構造。

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