TWI618227B - 反熔絲型一次編程的記憶胞及其相關的陣列結構 - Google Patents

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TWI618227B TW105111528A TW105111528A TWI618227B TW I618227 B TWI618227 B TW I618227B TW 105111528 A TW105111528 A TW 105111528A TW 105111528 A TW105111528 A TW 105111528A TW I618227 B TWI618227 B TW I618227B
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Abstract

一種反熔絲型一次編程的記憶胞具有以下的結構。形成於一井區的一第一摻雜區、一第二摻雜區、一第三摻雜區與一第四摻雜區。一閘極氧化層，覆蓋於該井區的該表面。一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至一字元線。一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至一反熔絲控制線。一第三閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至一隔離控制線。

Description

反熔絲型一次編程的記憶胞及其相關的陣列結構
本發明是有關於一種非揮發性記憶體(Non-volatile memory)，且特別是有關於一種反熔絲型一次編程的記憶胞(antifuse-type one time programming memory cell)及其相關的陣列結構(array structure)。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。
而根據編程的次數，非揮發性記憶體可進一步區分為：多次編程的記憶體(multi-time programming memory，簡稱MTP記憶體)、一次編程的記憶體(one time programming memory，簡稱OTP記憶體)或者光罩式唯讀記憶體(Mask ROM記 憶體)。
基本上，使用者可以對MTP記憶體進行多次的編程，用以多次修改儲存資料。而使用者僅可以編程一次OTP記憶體，一旦OTP記憶體編程完成之後，其儲存資料將無法修改。而Mask ROM記憶體於出廠之後，所有的儲存資料已經記錄在其中，使用者僅能夠讀取Mask ROM記憶體中的儲存資料，而無法進行編程。
再者，OTP記憶體根據其特性可區分為熔絲型(fuse-type)OTP記憶體與反熔絲型(antifuse-type)OTP記憶體。熔絲型OTP記憶體的記憶胞(memory cell)尚未進行編程(program)時，其為低電阻值的儲存狀態；而進行編程之後的記憶胞，其具備高電阻值的儲存狀態。
反熔絲型OTP記憶體的記憶胞尚未進行編程(program)時，其具備高電阻值的儲存狀態；而進行編程之後的記憶胞，其具備低電阻值的儲存狀態。
隨著半導體製程的演進，OTP記憶體的製程已經可以相容於CMOS的半導體製程。而在CMOS半導體製程持續進步下，更需要改進OTP記憶體的結構使得OTP記憶體具備更可靠的效能。
本發明係有關於一種反熔絲型一次編程的記憶胞， 包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區與一第四摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至一字元線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至一反熔絲控制線；一第三閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至一隔離控制線；以及一第一金屬層，經由一穿透洞連接至該第一摻雜區域，且該第一金屬層係為一位元線。
本發明係有關於一種反熔絲型一次編程的記憶胞，包括：一選擇電晶體，具有一第一汲源端連接至一位元線，一閘極端連接至一字元線，以及一第二汲源端；一反熔絲電晶體，具有一第一汲源端連接至該選擇電晶體的該第二汲源端，一閘極端連接至一反熔絲控制線，以及一第二汲源端；以及一隔離電晶體，具有一第一汲源端連接至該反熔絲電晶體的該第二汲源端，一閘極端連接至一隔離控制線，以及一第二汲源端。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線、一第二反熔絲控制線、一第一隔離控制線與一第二隔離控線，該陣列結構包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第五摻雜區、一第六摻雜區與一第七摻雜 區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至該第一字元線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該第一反熔絲控制線；一第三閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至該第一隔離控制線；一第四閘極，形成於該第七摻雜區與該第六摻雜區之間的該閘極氧化層上，其中該第四閘極連接至該第二字元線；一第五閘極，形成於該第六摻雜區與該第五摻雜區之間的該閘極氧化層上，其中該第五閘極連接至該第二反熔絲控制線；一第六閘極，形成於該第五摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第六閘極連接至該第二隔離控制線；以及一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第七摻雜區域，其中該第一金屬層係為該第一位元線。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線、一第二反熔絲控制線、一第一隔離控制線與一第二隔離控制線，該陣列結構包括：一第一記憶胞，包括：一第一選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第一字元線，以及一第二汲源端；一第一反熔絲電晶體，具有一第一汲源端連接至該第一選擇電晶體的該第二汲源端，一閘極端連接至該 第一反熔絲控制線，以及一第二汲源端；以及一第一隔離電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的該第二汲源端，一閘極端連接至該第一隔離控制線，以及一第二汲源端；以及一第二記憶胞，包括：一第二選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第二字元線，以及一第二汲源端；一第二反熔絲電晶體，具有一第一汲源端連接至該第二選擇電晶體的該第二汲源端，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及一第二隔離電晶體，具有一第一汲源端連接至該第二反熔絲電晶體的該第二汲源端，一閘極端連接至該第二隔離控制線，以及一第二汲源端；其中，該第一記憶胞中之該第一隔離電晶體的該第二汲源端連接至該第二記憶胞中之該第二隔離電晶體的該第二汲源端。
本發明係有關於一種反熔絲型一次編程的記憶胞，包括：一井區；一第一摻雜區、一第二摻雜區與一第三摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至一字元線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至一反熔絲控制線；一第三閘極，形成於該第三摻雜區與一第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至一隔離控制線；以及一第一金屬層，經由一穿透洞連接至該第一摻雜區域，且該第一金屬層係為一位元線；其中，該反 熔絲型一次編程的記憶胞相鄰於另一反熔絲型一次編程的記憶胞，且該第四摻雜區位於該另一反熔絲型一次編程的記憶胞之內。
本發明係有關於一種反熔絲型一次編程的記憶胞，包括：一選擇電晶體，具有一第一汲源端連接至一位元線，一閘極端連接至一字元線，以及一第二汲源端；一反熔絲電晶體，具有一第一汲源端連接至該選擇電晶體的該第二汲源端，一閘極端連接至一反熔絲控制線，以及一第二汲源端；以及一隔離電晶體，具有一第一汲源端連接至該反熔絲電晶體的該第二汲源端，一閘極端連接至一隔離控制線，以及一第二汲源端；其中，該反熔絲型一次編程的記憶胞相鄰於另一反熔絲型一次編程的記憶胞，且該隔離電晶體的該第二汲源端位於該另一反熔絲型一次編程的記憶胞之內。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線、一第二反熔絲控制線與一第一隔離控制線，該陣列結構包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第五摻雜區與一第六摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至該第一字元線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該第 一反熔絲控制線；一第三閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至該第一隔離控制線；一第四閘極，形成於該第六摻雜區與該第五摻雜區之間的該閘極氧化層上，其中該第四閘極連接至該第二字元線；一第五閘極，形成於該第五摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第五閘極連接至該第二反熔絲控制線；以及一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第六摻雜區域，其中該第一金屬層係為該第一位元線。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線、一第二反熔絲控制線與一第一隔離控制線，該陣列結構包括：一第一記憶胞，包括：一第一選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第一字元線，以及一第二汲源端；一第一反熔絲電晶體，具有一第一汲源端連接至該第一選擇電晶體的該第二汲源端，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第一隔離電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的該第二汲源端，一閘極端連接至該第一隔離控制線，以及一第二汲源端；以及一第二記憶胞，包括：一第二選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第二字元線，以及一第二汲源端；一第二反熔絲電晶體，具有一第一汲源端連接至該第二選擇電晶體的該第二汲 源端，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及該第一隔離電晶體，具有該第二汲源端連接至該第二反熔絲電晶體的該第二汲源端。
本發明係有關於一種反熔絲型一次編程的記憶胞，包括：一井區；一第一摻雜區、一第二摻雜區與一第三摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至一反熔絲控制線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至一隔離控制線；以及一第一金屬層，經由一穿透洞連接至該第一摻雜區域，且該第一金屬層係為一位元線；其中，該第一閘極下方之該閘極氧化層被區分為一第一部份相鄰於該第一摻雜區以及一第二部份相鄰於該第二摻雜區，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度。
本發明係有關於一種反熔絲型一次編程的記憶胞，包括：一反熔絲電晶體，具有一第一汲源端連接至一位元線，一閘極端連接至一反熔絲控制線，以及一第二汲源端；以及一隔離電晶體，具有一第一汲源端連接至該反熔絲電晶體的該第二汲源端，一閘極端連接至一隔離控制線，以及一第二汲源端；其中，該反熔絲電晶體的該閘極端的一閘極氧化層被區分為一第一部份以及一第二部份，該第一部份相鄰於該反熔絲電晶體之該第一 汲源端以及該第二部份相鄰於該反熔絲電晶體之該第二汲源端，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一反熔絲控制線、一第二反熔絲控制線、一第一隔離控制線與一第二隔離控線，該陣列結構包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區與一第五摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至該第一反熔絲控制線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該第一隔離控制線；一第三閘極，形成於該第五摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至該第二反熔絲控制線；一第四閘極，形成於該第四摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第四閘極連接至該第二隔離控制線；以及一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第五摻雜區域，其中該第一金屬層係為該第一位元線；其中，該第一閘極下方之該閘極氧化層被區分為一第一部份相鄰於該第一摻雜區以及一第二部份相鄰於該第二摻雜區，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度；以及，其中，該第三閘極下方之該閘極氧化層被區分為一第三部份 相鄰於該第五摻雜區以及一第四部份相鄰於該第四摻雜區，且該第三部份的該閘極氧化層厚度大於該第四部份的該閘極氧化層厚度。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一反熔絲控制線、一第二反熔絲控制線、一第一隔離控制線與一第二隔離控制線，該陣列結構包括：一第一記憶胞，包括：一第一反熔絲電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第一隔離電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的該第二汲源端，一閘極端連接至該第一隔離控制線，以及一第二汲源端；以及一第二記憶胞，包括：第二反熔絲電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及一第二隔離電晶體，具有一第一汲源端連接至該第二反熔絲電晶體的該第二汲源端，一閘極端連接至該第二隔離控制線，以及一第二汲源端；其中，該第一記憶胞中之該第一隔離電晶體的該第二汲源端連接至該第二記憶胞中之該第二隔離電晶體的該第二汲源端；其中，該第一反熔絲電晶體的該閘極端的一閘極氧化層被區分為一第一部份以及一第二部份，該第一部份相鄰於該第一反熔絲電晶體之該第一汲源端以及該第二部份相鄰於該第一反熔絲電晶體之該第二汲源端，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度；以及，其中，該第二反熔絲電晶體的該閘極端 的該閘極氧化層被區分為一第三部份以及一第四部份，該第三部份相鄰於該第二反熔絲電晶體之該第一汲源端以及該第四部份相鄰於第二該反熔絲電晶體之該第二汲源端，且該第三部份的該閘極氧化層厚度大於該第四部份的該閘極氧化層厚度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110、120、130、140、150、160、170‧‧‧摻雜區域
115、125、135、145、155、165‧‧‧閘極
152‧‧‧閘極氧化層
190‧‧‧金屬層
410、420、430、440、450、460‧‧‧摻雜區域
415、425、435、455、465‧‧‧閘極
452‧‧‧閘極氧化層
490‧‧‧金屬層
710、720、730、740、750‧‧‧摻雜區域
715、725、735、745‧‧‧閘極
752‧‧‧閘極氧化層
790‧‧‧金屬層
第1A圖至第1C圖為本發明第一實施例反熔絲型一次編程記憶胞的上視圖、剖面圖與等效電路圖。
第2A圖至第2D圖為本發明第一實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。
第3圖所繪示為本發明第一實施例OTP記憶胞所組成之陣列結構。
第4A圖至第4C圖為本發明第二實施例反熔絲型一次編程記憶胞的上視圖、剖面圖與等效電路圖。
第5A圖至第5D圖為本發明第二實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。
第6圖所繪示為本發明第二實施例OTP記憶胞所組成之陣列結構。
第7A圖至第7C圖為本發明第三實施例反熔絲型一次編程記憶胞的上視圖、剖面圖與等效電路圖。
第8A圖至第8D圖為本發明第三實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。
第9圖所繪示為本發明第三實施例OTP記憶胞所組成之陣列結構。
請參照第1A圖，其所繪示為本發明第一實施例反熔絲型一次編程記憶胞(以下簡稱為OTP記憶胞)的上視圖。第1B圖為本發明第一實施例OTP記憶胞沿著AA’方向的剖面圖。第1C圖為本發明第一實施例OTP記憶胞的等效電路圖。
如第1A圖與第1B圖所示，二個OTP記憶胞cx、cy製作於P型井區(P-Well)PW中。首先，於P型井區PW的表面上方形成一閘極氧化層(gate oxide layer)152。將閘極氧化層152蝕刻出開口之後，即可在P型井區PW的表面下方形成第一摻雜區110、第二摻雜區120、第三摻雜區130、第四摻雜區140、第五摻雜區150、第六摻雜區160、第七摻雜區170。其中，上述七個摻雜區110、120、130、140、150、160、170為N型摻雜區。其中，在另一實施例中，P型井區及N型摻雜區也可以用N型井區(N-Well)NW及P型摻雜區置換。
OTP記憶胞cx中，第一閘極115形成於第一摻雜區110與第二摻雜區120之間的閘極氧化層152上方，第一閘極115連接至字元線(word line)WLx。第二閘極125形成於第二摻雜區120與第三摻雜區130之間的閘極氧化層152上方，第二閘極125 連接至反熔絲控制線(antifuse control line)AFx。第三閘極135形成於第三摻雜區130與第四摻雜區140之間的閘極氧化層152上方，第三閘極135連接至隔離控制線(isolation control line)ISx。
OTP記憶胞cy中，第四閘極165形成於第七摻雜區170與第六摻雜區160之間的閘極氧化層152上方，第四閘極165連接至字元線WLy。第五閘極155形成於第六摻雜區160與第五摻雜區150之間的閘極氧化層152上方，第五閘極155連接至反熔絲控制線AFy。第六閘極145形成於第五摻雜區150與第四摻雜區140之間的閘極氧化層152上方，第六閘極145連接至隔離控制線ISy。
另外，第一金屬層190位於六個閘極115、125、135、145、155、165的上方，經由二個穿透洞(via)連接至第一摻雜區110與第七摻雜區170，第一金屬層190作為OTP記憶胞cx與cy的位元線BL。
如第1C圖所示，OTP記憶胞cx中，第一摻雜區110、第二摻雜區120與第一閘極115形成選擇電晶體(select transistor)Tsx；第二摻雜區120、第三摻雜區130與第二閘極125形成反熔絲電晶體(antifuse transistor)Tax；第三摻雜區130、第四摻雜區140與第三閘極135形成隔離電晶體(isolation transistor)Tix。因此，選擇電晶體Tsx的第一汲源端(drain/source terminal)連接至位元線BL、選擇電晶體Tsx的閘極端(gate terminal)連接至字元線WLx；反熔絲電晶體Tax的第一汲源端連 接至選擇電晶體Tsx的第二汲源端；反熔絲電晶體Tax的閘極端連接至反熔絲控制線AFx；隔離電晶體Tix的第一汲源端連接至反熔絲電晶體Tax的第二汲源端、隔離電晶體Tix的閘極端連接至隔離控制線ISx。
OTP記憶胞cy中，第七摻雜區170、第六摻雜區160與第四閘極165形成選擇電晶體Tsy；第六摻雜區160、第五摻雜區150與第五閘極155形成反熔絲電晶體Tay；第五摻雜區150、第四摻雜區140與第六閘極145形成隔離電晶體Tiy。因此，選擇電晶體Tsy的第一汲源端連接至位元線BL、選擇電晶體Tsy的閘極端連接至字元線WLy；反熔絲電晶體Tay的第一汲源端連接至選擇電晶體Tsy的第二汲源端；反熔絲電晶體Tay的閘極端連接至反熔絲控制線AFy；隔離電晶體Tiy的第一汲源端連接至反熔絲電晶體Tay的第二汲源端、隔離電晶體Tiy的閘極端連接至隔離控制線ISy。
再者，根據本發明的第一實施例，OTP記憶胞cx中隔離電晶體Tix的第二汲源端連接至OTP記憶胞cy中隔離電晶體Tiy的第二汲源端。換言之，OTP記憶胞cx中反熔絲電晶體Tax的第二汲源端以及OTP記憶胞cy中反熔絲電晶體Tay的第二汲源端之間串接了二個隔離電晶體Tix、Tiy。本發明第一實施例係利用隔離電晶體Tix、Tiy來隔離二個OTP記憶胞，因此P型井區中不需要另外製做淺溝渠隔離結構(shallow trench isolation structure)來隔離二個記憶胞。
請參照第2A圖至第2D圖，其所繪示為本發明第一實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。
如第2A圖所示，將OTP記憶胞cx編程為第一儲存狀態時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WLx，提供第一編程電壓Vp1至反熔絲控制線AFx，提供選擇電壓Vdd至隔離控制線ISx。再者，其他OTP記憶胞cy的字元線WLy、反熔絲控制線AFy與隔離控制線ISy皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V，第一編程電壓Vp1約為4V~11V。
因此，當選擇電晶體Tsx接收到字元線WLx上的選擇電壓Vdd且位元線BL提供接地電壓(0V)而開啟(turn on)時，反熔絲電晶體Tax的閘極氧化層上承受了Vp1的偏壓。由於第一編程電壓Vp1已超過閘極氧化層的耐壓範圍，所以反熔絲電晶體Tax的閘極氧化層會破裂(rupture)，而破裂的閘極氧化層即形成一低電阻，其電阻值約為數百K歐姆以下。換言之，OTP記憶胞cx中，反熔絲控制線AFx與反熔絲電晶體Tax的二個汲源端之間連接一低電阻，即可視為第一儲存狀態。
如第2B圖所示，將OTP記憶胞cx編程為第一儲存狀態後，再將OTP記憶胞cy編程為第二儲存狀態時，提供選擇電壓Vdd至位元線BL，提供選擇電壓Vdd至字元線WLy，提供第一編程電壓Vp1至反熔絲控制線AFy，提供選擇電壓Vdd至隔離控制線ISy。再者，其他OTP記憶胞cx的字元線WLx、反熔 絲控制線AFx與隔離控制線ISx皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V。
因此，當選擇電晶體Tsy接收到字元線Wly與位元線BL上的選擇電壓Vdd而關閉(turn off)時，反熔絲電晶體Tay的閘極氧化層上的(Vp1-Vdd)偏壓無法讓反熔絲電晶體Tay的閘極氧化層破裂，而未破裂的閘極氧化層即形成一高電阻，其電阻值約為數百萬歐姆(mega ohm)以上。換言之，OTP記憶胞cy中，反熔絲控制線AFy與反熔絲電晶體Tay的二個汲源端之間連接一高電阻，即可視為第二儲存狀態。
由以上第2A圖與第2B圖的說明可知，在編程OTP記憶胞cx或者OTP記憶胞cy時，相鄰的二個OTP記憶胞中的二條隔離控制線ISx與ISy接收不同的偏壓。當然，本發明並不限定於此，在此領域的技術人員也可以提供相同的偏壓(例如接地電壓)至二條隔離控制線ISx與ISy。在上述實施例中，若要將OTP記憶胞cx編程為第一儲存狀態時，則將選擇電壓Vdd同時提供至字元線WLx與隔離控制線Isx；或者，若要將OTP記憶胞cy編程為第一儲存狀態時，則將選擇電壓Vdd同時提供至字元線WLy與隔離控制線Isy。當然，在其他的實施例中，若要將OTP記憶胞cx編程為第一儲存狀態時，也可將選擇電壓Vdd提供至字元線WLx並且將控制電壓提供至隔離控制線Isx；或者，若要將OTP記憶胞cy編程為第一儲存狀態時，則將選擇電壓Vdd同時提供至字元線WLy並且將控制電壓提供至隔離控制線Isy。此 時，控制電壓需小於等於選擇電壓Vdd，且控制電壓需大於等於接地電壓(0V)。
如第2C圖所示，讀取動作OTP記憶胞cx時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WLx，提供讀取電壓Vread至反熔絲控制線AFx、提供接地電壓(0V)至隔離控制線ISx。再者，其他OTP記憶胞cy的字元線WLy、反熔絲控制線AFy與隔離控制線ISy皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V，讀取電壓Vread約為0.75V~3.6V。
由於OTP記憶胞cx為第一儲存狀態，當選擇電晶體Tsx接收到選擇電壓Vdd而開啟時，讀取電壓Vread可使得反熔絲電晶體Tax中產生讀取電流Ir經由選擇電晶體Tsx流向位元線BL。由於反熔絲控制線AFx與反熔絲電晶體Tax的二個汲源端之間連接一低電阻，因此，讀取電流Ir約為數μA。
如第2D圖所示，讀取動作OTP記憶胞cy時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WLy，提供讀取電壓Vread至反熔絲控制線AFy、提供接地電壓(0V)至隔離控制線ISy。再者，其他OTP記憶胞cx的字元線WLx、反熔絲控制線AFx與隔離控制線ISx皆提供接地電壓(0V)。
由於OTP記憶胞cy為第二儲存狀態，當選擇電晶體Tsy接收到選擇電壓Vdd而開啟時，讀取電壓Vread可使得反熔絲電晶體Tay中產生讀取電流Ir經由選擇電晶體Tsy流向位元線BL。由於反熔絲控制線AFy與反熔絲電晶體Tay的二個汲源 端之間連接一大電阻，因此，讀取電流Ir非常小，會小於1μA。
換言之，於讀取動作時，根據位元線BL上的讀取電流Ir大小即可判斷出OTP記憶胞cx為第一儲存狀態，且OTP記憶胞cy為第二儲存狀態。
當然上述的實施例，也可以經過適當的修改。舉例來說，為了要提高OTP記憶胞cx與cy編程成功之機率，熟知此技藝的人士可以在OTP記憶胞cx與cy的製程過程中，對反熔絲電晶體Tax與Txy中的閘極氧化層進行蝕刻步驟，使得反熔絲電晶體Tax與Tay中閘極氧化層厚度比其他電晶體(選擇電晶體Tsx與Tsy、隔離電晶體Tix與Tiy)的閘極氧化層的厚度還薄。或者，於製造OTP記憶胞cx與cy的過程，將反熔絲電晶體Tax與Tay、隔離電晶體Tix與Tiy的閘極氧化層進行蝕刻步驟，使得選擇電晶體Tsx與Tsy的閘極氧化層厚度比其他電晶體(反熔絲電晶體Tax與Tay、隔離電晶體Tix、Tiy)的閘極氧化層厚度還厚。或者，於製造OTP記憶胞cx與cy的過程，將反熔絲電晶體Tax與Tay、選擇電晶體Tsx與Tsy的閘極氧化層進行蝕刻步驟，使得隔離電晶體Tix與Tiy的閘極氧化層厚度比其他電晶體(反熔絲電晶體Tax與Tay、選擇電晶體Tsx與Tsy)的閘極氧化層厚度還厚。
請參照第3圖，其所繪示為本發明第一實施例OTP記憶胞所組成之陣列結構。陣列結構由4×3個OTP記憶胞c11~c34所組成。以下以第一位元線BL1所連接的一列(row)OTP記憶胞c11~c14來作說明。而第二位元線BL2連接至OTP記憶胞 c21~c24，第三位元線BL3連接至OTP記憶胞c31~c34也具有類似的結構。
OTP記憶胞c11包括一選擇電晶體Ts11、一反熔絲電晶體Ta11與一隔離電晶體Ti11。選擇電晶體Ts11的第一汲源端連接至第一位元線BL1，選擇電晶體Ts11的閘極端連接至第一字元線WL1；反熔絲電晶體Ta11的第一汲源端連接至選擇電晶體Ts11的第二汲源端，反熔絲電晶體Ta11的閘極端連接至第一反熔絲控制線AF1；隔離電晶體Ti11的第一汲源端連接至反熔絲電晶體Ta11的第二汲源端，隔離電晶體Ti11的閘極端連接至第一隔離控制線IS1。
另外，OTP記憶胞c12包括一選擇電晶體Ts12、一反熔絲電晶體Ta12與一隔離電晶體Ti12。選擇電晶體Ts12的第一汲源端連接至第一位元線BL1，選擇電晶體Ts12的閘極端連接至第二字元線WL2；反熔絲電晶體Ta12的第一汲源端連接至選擇電晶體Ts12的第二汲源端，反熔絲電晶體Ta12的閘極端連接至第二反熔絲控制線AF2；隔離電晶體Ti12的第一汲源端連接至反熔絲電晶體Ta12的第二汲源端、隔離電晶體Ti12的閘極端連接至第二隔離控制線IS2。再者，OTP記憶胞c11中隔離電晶體Ti11的第二汲源端連接至OTP記憶胞c12中隔離電晶體Ti12的第二汲源端。
OTP記憶胞c13包括一選擇電晶體Ts13、一反熔絲電晶體Ta13與一隔離電晶體Ti13。選擇電晶體Ts13的第一汲源 端連接至第一位元線BL1，選擇電晶體Ts13的閘極端連接至第三字元線WL3；反熔絲電晶體Ta13的第一汲源端連接至選擇電晶體Ts13的第二汲源端，反熔絲電晶體Ta13的閘極端連接至第三反熔絲控制線AF3；隔離電晶體Ti13的第一汲源端連接至反熔絲電晶體Ta13的第二汲源端，隔離電晶體Ti13的閘極端連接至第三隔離控制線IS3。
另外，OTP記憶胞c14包括一選擇電晶體Ts14、一反熔絲電晶體Ta14與一隔離電晶體Ti14。選擇電晶體Ts14的第一汲源端連接至第一位元線BL1，選擇電晶體Ts14的閘極端連接至第四字元線WL4；反熔絲電晶體Ta14的第一汲源端連接至選擇電晶體Ts14的第二汲源端，反熔絲電晶體Ta14的閘極端連接至第四反熔絲控制線AF4；隔離電晶體Ti14的第一汲源端連接至反熔絲電晶體Ta14的第二汲源端、隔離電晶體Ti14的閘極端連接至第四隔離控制線IS4。再者，OTP記憶胞c13中隔離電晶體Ti13的第二汲源端連接至OTP記憶胞c14中隔離電晶體Ti14的第二汲源端。
請參照第4A圖，其所繪示為本發明第二實施例反熔絲型一次編程記憶胞(以下簡稱為OTP記憶胞)的上視圖。第4B圖為本發明第一實施例OTP記憶胞沿著BB’方向的剖面圖。第4C圖為本發明第一實施例OTP記憶胞的等效電路圖。相較於第一實施例，其差異在於二個反熔絲電晶體Tax與Tay之間串接單一個隔離電晶體Tixy。說明如下： 如第4A圖與第4B圖所示，二個OTP記憶胞cx、cy製作於P型井區(P-Well)PW中。首先，於P型井區PW的表面上方形成一閘極氧化層(gate oxide layer)452。將閘極氧化層452蝕刻出開口之後，即可在P型井區PW的表面下方形成第一摻雜區410、第二摻雜區420、第三摻雜區430、第四摻雜區440、第五摻雜區450、第六摻雜區460。其中，上述六個摻雜區410、420、430、440、450、460為N型摻雜區。其中，在另一實施例中，P型井區及N型摻雜區也可以用N型井區(N-Well)NW及P型摻雜區置換。
OTP記憶胞cx中，第一閘極415形成於第一摻雜區410與第二摻雜區420之間的閘極氧化層452上方，第一閘極415連接至字元線WLx。第二閘極425形成於第二摻雜區420與第三摻雜區430之間的閘極氧化層452上方，第二閘極425連接至反熔絲控制線AFx。第三閘極435形成於第三摻雜區430與第四摻雜區440之間的閘極氧化層452上方，第三閘極435連接至隔離控制線ISxy。
OTP記憶胞cy中，第四閘極465形成於第六摻雜區460與第五摻雜區450之間的閘極氧化層452上方，第四閘極465連接至字元線WLy。第五閘極455形成於第五摻雜區450與第四摻雜區440之間的閘極氧化層452上方，第五閘極455連接至反熔絲控制線AFy。
根據本發明的第二實施例，第三閘極435、第三摻 雜區430與第四摻雜區440形成隔離電晶體Tixy。且OTP記憶胞cx、cy共同擁有隔離電晶體Tixy。
另外，第一金屬層490位於五個閘極415、425、435、455、465的上方，經由二個穿透洞(via)連接至第一摻雜區410與第六摻雜區460，第一金屬層490作為OTP記憶胞cx與cy的位元線BL。
如第4C圖所示，OTP記憶胞cx與OTP記憶胞cy中，第一摻雜區410、第二摻雜區420與第一閘極415形成選擇電晶體Tsx；第二摻雜區420、第三摻雜區430與第二閘極425形成反熔絲電晶體Tax；第三摻雜區430、第四摻雜區440與第三閘極435形成隔離電晶體Tixy，第六摻雜區460、第五摻雜區450與第四閘極465形成選擇電晶體Tsy；第五摻雜區450、第四摻雜區440與第五閘極455形成反熔絲電晶體Tay。
因此，選擇電晶體Tsx的第一汲源端連接至位元線BL、選擇電晶體Tsx的閘極端連接至字元線WLx；反熔絲電晶體Tax的第一汲源端連接至選擇電晶體Tsx的第二汲源端；反熔絲電晶體Tax的閘極端連接至反熔絲控制線AFx。再者，選擇電晶體Tsy的第一汲源端連接至位元線BL、選擇電晶體Tsy的閘極端連接至字元線WLy；反熔絲電晶體Tay的第一汲源端連接至選擇電晶體Tsy的第二汲源端；反熔絲電晶體Tay的閘極端連接至反熔絲控制線AFy。另外，隔離電晶體Tixy的第一汲源端連接至反熔絲電晶體Tax的第二汲源端、隔離電晶體Tixy的閘極端連接至 隔離控制線ISxy、隔離電晶體Tixy的第二汲源端連接至反熔絲電晶體Tay的第二汲源端。
再者，根據本發明的第二實施例，OTP記憶胞cx中反熔絲電晶體Tax的第二汲源端以及OTP記憶胞cy中反熔絲電晶體Tay的第二汲源端之間串接了一個隔離電晶體Tixy。本發明第二實施例係利用隔離電晶體Tixy來隔離二個OTP記憶胞，因此P型井區中不需要另外製做淺溝渠隔離結構。
請參照第5A圖至第5D圖，其所繪示為第二實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。
如第5A圖所示，將OTP記憶胞cx編程為第一儲存狀態時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WLx，提供第一編程電壓Vp1至反熔絲控制線AFx，提供接地電壓(0V)至隔離控制線ISxy。再者，其他OTP記憶胞cy的字元線WLy、反熔絲控制線AFy皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V，第一編程電壓Vp1約為4V~11V。
因此，當選擇電晶體Tsx接收到字元線WLx上的選擇電壓Vdd且位元線BL提供接地電壓(0V)而開啟(turn on)時，反熔絲電晶體Tax的閘極氧化層上承受了Vp1的偏壓。由於第一編程電壓Vp1已超過閘極氧化層的耐壓範圍，所以反熔絲電晶體Tax的閘極氧化層會破裂(rupture)，而破裂的閘極氧化層即形成一低電阻，其電阻值約為數百K歐姆以下。換言之，OTP記憶胞cx中，反熔絲控制線AFx與反熔絲電晶體Tax的二個汲源端之間連 接一低電阻，即可視為第一儲存狀態。
如第5B圖所示，將OTP記憶胞cx編程為第一儲存狀態後，再將OTP記憶胞cy編程為第二儲存狀態時，提供選擇電壓Vdd至位元線BL，提供選擇電壓Vdd至字元線WLy，提供第一編程電壓Vp1至反熔絲控制線AFy，提供選擇電壓Vdd至隔離控制線ISxy。再者，其他OTP記憶胞cx的字元線WLx與反熔絲控制線AFx皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V。
因此，當選擇電晶體Tsy接收到字元線Wly與位元線BL上的選擇電壓Vdd而關閉(turn off)時，反熔絲電晶體Tay的閘極氧化層上的(Vp1-Vdd)偏壓無法讓反熔絲電晶體Tay的閘極氧化層破裂，而未破裂的閘極氧化層即形成一高電阻，其電阻值約為數百萬歐姆(mega ohm)以上。換言之，OTP記憶胞cy中，反熔絲控制線AFy與反熔絲電晶體Tay的二個汲源端之間連接一高電阻，即可視為第二儲存狀態。
如第5C圖所示，讀取動作OTP記憶胞cx時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WLx，提供讀取電壓Vread至反熔絲控制線AFx、提供接地電壓(0V)至隔離控制線ISxy。再者，其他OTP記憶胞cy的字元線WLy、反熔絲控制線AFy皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V，讀取電壓Vread約為0.75V~3.6V。
由於OTP記憶胞cx為第一儲存狀態，當選擇電晶 體Tsx接收到選擇電壓Vdd而開啟時，讀取電壓Vread可使得反熔絲電晶體Tax中產生讀取電流Ir經由選擇電晶體Tsx流向位元線BL。由於反熔絲控制線AFx與反熔絲電晶體Tax的二個汲源端之間連接一低電阻，因此，讀取電流Ir約為數μA。
如第5D圖所示，讀取動作OTP記憶胞cy時，提供接地電壓(0V)至位元線BL，提供選擇電壓Vdd至字元線WLy，提供讀取電壓Vread至反熔絲控制線AFy、提供接地電壓(0V)至隔離控制線ISxy。再者，其他OTP記憶胞cx的字元線WLx、反熔絲控制線AFx皆提供接地電壓(0V)。
由於OTP記憶胞cy為第二儲存狀態，當選擇電晶體Tsy接收到選擇電壓Vdd而開啟時，讀取電壓Vread可使得反熔絲電晶體Tay中產生讀取電流Ir經由選擇電晶體Tsy流向位元線BL。由於反熔絲控制線AFy與反熔絲電晶體Tay的二個汲源端之間連接一大電阻，因此，讀取電流Ir非常小，會小於1μA。
換言之，於讀取動作時，根據位元線BL上的讀取電流Ir大小即可判斷出OTP記憶胞cx為第一儲存狀態，且OTP記憶胞cy為第二儲存狀態。
相同地，為了要提高OTP記憶胞cx與cy編程成功之機率，熟知此技藝的人士可以在OTP記憶胞cx與cy的製程過程中，對反熔絲電晶體Tax與Txy中的閘極氧化層進行蝕刻步驟，使得反熔絲電晶體Tax與Tay中閘極氧化層厚度比其他電晶體(選擇電晶體Tsx與Tsy、隔離電晶體Tixy)的閘極氧化層的厚度 還薄。或者，於製造OTP記憶胞cx與cy的過程，將反熔絲電晶體Tax與Tay、隔離電晶體Tixy的閘極氧化層進行蝕刻步驟，使得選擇電晶體Tsx與Tsy的閘極氧化層厚度比其他電晶體(反熔絲電晶體Tax與Tay、隔離電晶體Tixy)的閘極氧化層厚度還厚。或者，於製造OTP記憶胞cx與cy的過程，將反熔絲電晶體Tax與Tay、選擇電晶體Tsx與Tsy的閘極氧化層進行蝕刻步驟，使得隔離電晶體Tixy的閘極氧化層厚度比其他電晶體(反熔絲電晶體Tax與Tay、選擇電晶體Tsx與Tsy)的閘極氧化層厚度還厚。
請參照第6圖，其所繪示為本發明第二實施例OTP記憶胞所組成之陣列結構。陣列結構由4×3個OTP記憶胞c11~c34所組成。以下以第一位元線BL1所連接的一列OTP記憶胞c11~c14來作說明。而第二位元線BL2連接至OTP記憶胞c21~c24，第三位元線BL3連接至OTP記憶胞c31~c34也具有類似的結構。
OTP記憶胞c11與OTP記憶胞c12中包括一選擇電晶體Ts11、一反熔絲電晶體Ta11、一隔離電晶體Tia、一選擇電晶體Ts12、一反熔絲電晶體Ta12。
選擇電晶體Ts11的第一汲源端連接至第一位元線BL1，選擇電晶體Ts11的閘極端連接至第一字元線WL1；反熔絲電晶體Ta11的第一汲源端連接至選擇電晶體Ts11的第二汲源端，反熔絲電晶體Ta11的閘極端連接至第一反熔絲控制線AF1。選擇電晶體Ts12的第一汲源端連接至第一位元線BL1，選擇電晶 體Ts12的閘極端連接至第二字元線WL2；反熔絲電晶體Ta12的第一汲源端連接至選擇電晶體Ts12的第二汲源端，反熔絲電晶體Ta12的閘極端連接至第二反熔絲控制線AF2。隔離電晶體Tia的第一汲源端連接至反熔絲電晶體Ta11的第二汲源端，隔離電晶體Tia的閘極端連接至第一隔離控制線IS12，隔離電晶體Tia的第二汲源端連接至反熔絲電晶體Ta12的第二汲源端。
OTP記憶胞c13與OTP記憶胞c14中包括一選擇電晶體Ts13、一反熔絲電晶體Ta13、一隔離電晶體Tib、一選擇電晶體Ts14、一反熔絲電晶體Ta14。
選擇電晶體Ts13的第一汲源端連接至第一位元線BL1，選擇電晶體Ts13的閘極端連接至第三字元線WL3；反熔絲電晶體Ta13的第一汲源端連接至選擇電晶體Ts13的第二汲源端，反熔絲電晶體Ta13的閘極端連接至第三反熔絲控制線AF3。選擇電晶體Ts14的第一汲源端連接至第一位元線BL1，選擇電晶體Ts14的閘極端連接至第四字元線WL4；反熔絲電晶體Ta14的第一汲源端連接至選擇電晶體Ts14的第二汲源端，反熔絲電晶體Ta14的閘極端連接至第四反熔絲控制線AF4。隔離電晶體Tib的第一汲源端連接至反熔絲電晶體Ta13的第二汲源端，隔離電晶體Tib的閘極端連接至第二隔離控制線IS34，隔離電晶體Tib的第二汲源端連接至反熔絲電晶體Ta14的第二汲源端。
請參照第7A圖，其所繪示為本發明第三實施例反熔絲型一次編程記憶胞(以下簡稱為OTP記憶胞)的上視圖。第7B 圖為本發明第三實施例OTP記憶胞沿著CC’方向的剖面圖。第7C圖為本發明第三實施例OTP記憶胞的等效電路圖。
如第7A圖與第7B圖所示，二個OTP記憶胞cx、cy製作於P型井區(P-Well)PW中。首先，於P型井區PW的表面上方形成一閘極氧化層(gate oxide layer)752。先蝕刻部分區域的閘極氧化層452使厚度變薄，再將閘極氧化層452蝕刻出開口之後，即可在P型井區PW的表面下方形成第一摻雜區710、第二摻雜區720、第三摻雜區730、第四摻雜區740、第五摻雜區750。根據本發明的第三實施例，第一摻雜區域710至第五摻雜區域750之間的閘極氧化層752會進一步被蝕刻。因此，靠近第二摻雜區域720的一側之閘極氧化層752厚度會比靠近第一摻雜區域710的一側之閘極氧化層752還薄。同理，靠近第四摻雜區域740的一側之閘極氧化層752厚度會比靠近第五摻雜區域750的一側之閘極氧化層752還薄。再者，第二閘極725與第四閘極735下方之閘極氧化層752厚度也較薄。
OTP記憶胞cx中，第一閘極715形成於第一摻雜區710與第二摻雜區720之間的閘極氧化層752上方，第一閘極715連接至反熔絲控制線AFx。第二閘極725形成於第二摻雜區720與第三摻雜區730之間的閘極氧化層752上方，第二極725連接至隔離控制線ISx。再者，第一閘極715下方的閘極氧化層752區分為第一部份與第二部份，第一部份的閘極氧化層752靠近第一摻雜區710，第二部份的閘極氧化層752靠近第二摻雜區720， 且第一部份的閘極氧化層752之厚度大於第二部份的閘極氧化層752之厚度。
OTP記憶胞cy中，第三閘極745形成於第五摻雜區750與第四摻雜區740之間的閘極氧化層752上方，第三閘極745連接至反熔絲控制線AFy。第四閘極735形成於第四摻雜區740與第三摻雜區730之間的閘極氧化層752上方，第四閘極735連接至隔離控制線ISy。再者，第三閘極745下方的閘極氧化層752區分為第三部份與第四部份，第三部份的閘極氧化層752靠近第五摻雜區750，第四部份的閘極氧化層752靠近第四摻雜區740，且第三部份的閘極氧化層752之厚度大於第四部份的閘極氧化層752之厚度。
另外，第一金屬層790位於四個閘極715、725、735、745的上方，經由二個穿透洞(via)連接至第一摻雜區710與第五摻雜區750，第一金屬層790作為OTP記憶胞cx與cy的位元線BL。
如第7B與第7C圖所示，OTP記憶胞cx中，第一摻雜區710、第二摻雜區720與第一閘極715形成反熔絲電晶體Tax；第二摻雜區720、第三摻雜區730與第二閘極725形成隔離電晶體Tix。因此，反熔絲電晶體Tax的第一汲源端連接至位元線BL；反熔絲電晶體Tax的閘極端連接至反熔絲控制線AFx；隔離電晶體Tix的第一汲源端連接至反熔絲電晶體Tax的第二汲源端、隔離電晶體Tix的閘極端連接至隔離控制線ISx。
OTP記憶胞cy中，第五摻雜區750、第四摻雜區740與第三閘極745形成反熔絲電晶體Tay；第四摻雜區740、第三摻雜區730與第四閘極735形成隔離電晶體Tiy。因此，反熔絲電晶體Tay的第一汲源端連接至位元線BL；反熔絲電晶體Tay的閘極端連接至反熔絲控制線AFy；隔離電晶體Tiy的第一汲源端連接至反熔絲電晶體Tay的第二汲源端、隔離電晶體Tiy的閘極端連接至隔離控制線ISy。
再者，根據本發明的第三實施例，OTP記憶胞cx中隔離電晶體Tix的第二汲源端連接至OTP記憶胞cy中隔離電晶體Tiy的第二汲源端。換言之，OTP記憶胞cx中反熔絲電晶體Tax的第二汲源端以及OTP記憶胞cy中反熔絲電晶體Tay的第二汲源端之間串接了二個隔離電晶體Tix、Tiy。本發明第三實施例係利用隔離電晶體Tix、Tiy來隔離二個OTP記憶胞，因此P型井區中不需要另外製做淺溝渠隔離結構來隔離二個記憶胞。
請參照第8A圖至第8D圖，其所繪示為本發明第三實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。
如第8A圖所示，將OTP記憶胞cx編程為第一儲存狀態時，提供接地電壓(0V)至位元線BL，提供第一編程電壓Vp1至反熔絲控制線AFx，提供選擇電壓Vdd至隔離控制線ISx。再者，其他OTP記憶胞cy的反熔絲控制線AFy與隔離控制線ISy皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V，第一編程電壓Vp1約為4V~11V。
由於位元線BL提供接地電壓(0V)且反熔絲控制線AFx提供第一第一編程電壓Vp1，反熔絲電晶體Tax的閘極氧化層上承受了Vp1的偏壓。由於第一編程電壓Vp1已超過閘極氧化層的耐壓範圍，所以反熔絲電晶體Tax中第二部份較薄的閘極氧化層會破裂，而破裂的閘極氧化層即形成一低電阻，其電阻值約為數百K歐姆以下。換言之，OTP記憶胞cx中，反熔絲控制線AFx與反熔絲電晶體Tax的二個汲源端之間連接一低電阻，即可視為第一儲存狀態。
如第8B圖所示，將OTP記憶胞cx編程為第一儲存狀態後，再將OTP記憶胞cy編程為第二儲存狀態時，提供選擇電壓(Vdd)至位元線BL，提供第一編程電壓Vp1至反熔絲控制線AFy，提供選擇電壓Vdd至隔離控制線ISy。再者，其他OTP記憶胞cx的反熔絲控制線AFx與隔離控制線ISx皆提供接地電壓(0V)。其中，選擇電壓Vdd約為O.75V~3.6V。
由於位元線BL提供選擇電壓(Vdd)且反熔絲控制線AFy提供第一第一編程電壓Vp1，反熔絲電晶體Tay的閘極氧化層上承受了(Vp1-Vdd)的偏壓。由於(Vp1-Vdd)偏壓尚在閘極氧化層的耐壓範圍內，所以反熔絲電晶體Tay的閘極氧化層不會破裂，而未破裂的閘極氧化層即形成一高電阻，其電阻值約為數百萬歐姆(mega ohm)以上。換言之，OTP記憶胞cy中，反熔絲控制線AFy與反熔絲電晶體Tay的二個汲源端之間連接一高電阻，即可視為第二儲存狀態。
由以上第8A圖與第8B圖的說明可知，在編程OTP記憶胞cx或者OTP記憶胞cy時，相鄰的二個OTP記憶胞中的二條隔離控制線ISx與ISy接收不同的偏壓。當然，本發明並不限定於此，在此領域的技術人員也可以提供相同的偏壓(例如接地電壓)至二條隔離控制線ISx與ISy。
如第8C圖所示，讀取動作OTP記憶胞cx時，提供接地電壓(0V)至位元線BL，提供讀取電壓Vread至反熔絲控制線AFx、提供接地電壓(0V)至隔離控制線ISx。再者，其他OTP記憶胞cy的反熔絲控制線AFy與隔離控制線ISy皆提供接地電壓(0V)。其中，選擇電壓Vdd約為0.75V~3.6V，讀取電壓Vread約為0.75V~3.6V。
由於OTP記憶胞cx為第一儲存狀態，當反熔絲電晶體Tax接收到讀取電壓Vread時，可使得反熔絲電晶體Tax中產生讀取電流Ir流向位元線BL。由於反熔絲控制線AFx與反熔絲電晶體Tax的二個汲源端之間連接一低電阻，因此，讀取電流Ir約為數μA。
如第8D圖所示，讀取動作OTP記憶胞cy時，提供接地電壓(0V)至位元線BL，提供讀取電壓Vread至反熔絲控制線AFy、提供接地電壓(0V)至隔離控制線ISy。再者，其他OTP記憶胞cx的反熔絲控制線AFx與隔離控制線ISx皆提供接地電壓(0V)。
由於OTP記憶胞cy為第二儲存狀態，當反熔絲電 晶體Tay接收到讀取電壓Vread時，可使得反熔絲電晶體Tay中產生讀取電流Ir流向位元線BL。由於反熔絲控制線AFy與反熔絲電晶體Tay的二個汲源端之間連接一大電阻，因此，讀取電流Ir非常小，會小於1μA。
換言之，於讀取動作時，根據位元線BL上的讀取電流Ir大小即可判斷出OTP記憶胞cx為第一儲存狀態，且OTP記憶胞cy為第二儲存狀態。
再者，第三實施例的二個OTP記憶胞cx、cy內利用二個隔離電晶體Tix、Tiy來進行隔離。當然，本發明並不限定於此，在此領域的技術人員可以參考本發明的第二實施例與第三實施例，來進一步修改第三實施例。並且，將第三實施例修改為二個反熔絲電晶體Tax、Tay之間僅串接單一隔離電晶體來進行隔離。
或者，本發明的第三實施例也可以修改為二個反熔絲電晶體Tax、Tay具有較厚的閘極氧化層752。亦即，於進行時刻步驟時，僅第一摻雜區域710與第二摻雜區域720之間的閘極氧化層752以及第四摻雜區域740與第五摻雜區域750之間的閘極氧化層752被蝕刻。如此，可使得反熔絲電晶體Tax的第一部份閘極氧化層與隔離電晶體Tix的閘極氧化層厚度相同；反熔絲電晶體Tay的第一部份閘極氧化層與隔離電晶體Tiy的閘極氧化層厚度相同。
請參照第9圖，其所繪示為本發明第三實施例OTP 記憶胞所組成之陣列結構。陣列結構由4×3個OTP記憶胞c11~c34所組成。以下以第一位元線BL1所連接的一列(row)OTP記憶胞c11~c14來作說明。而第二位元線BL2連接至OTP記憶胞c21~c24，第三位元線BL3連接至OTP記憶胞c31~c34也具有類似的結構。
OTP記憶胞c11包括一反熔絲電晶體Ta11與一隔離電晶體Ti11。反熔絲電晶體Ta11的第一汲源端連接至第一位元線BL1，反熔絲電晶體Ta11的閘極端連接至第一反熔絲控制線AF1；隔離電晶體Ti11的第一汲源端連接至反熔絲電晶體Ta11的第二汲源端，隔離電晶體Ti11的閘極端連接至第一隔離控制線IS1。
另外，OTP記憶胞c12包括一反熔絲電晶體Ta12與一隔離電晶體Ti12。反熔絲電晶體Ta12的第一汲源端連接至第一位元線BL1，反熔絲電晶體Ta12的閘極端連接至第二反熔絲控制線AF2；隔離電晶體Ti12的第一汲源端連接至反熔絲電晶體Ta12的第二汲源端、隔離電晶體Ti12的閘極端連接至第二隔離控制線IS2。再者，OTP記憶胞c11中隔離電晶體Ti11的第二汲源端連接至OTP記憶胞c12中隔離電晶體Ti12的第二汲源端。
OTP記憶胞c13包括一反熔絲電晶體Ta13與一隔離電晶體Ti13。反熔絲電晶體Ta13的第一汲源端連接至第一位元線BL1，反熔絲電晶體Ta13的閘極端連接至第三反熔絲控制線AF3；隔離電晶體Ti13的第一汲源端連接至反熔絲電晶體Ta13 的第二汲源端，隔離電晶體Ti13的閘極端連接至第三隔離控制線IS3。
另外，OTP記憶胞c14包括一反熔絲電晶體Ta14與一隔離電晶體Ti14。反熔絲電晶體Ta14的第一汲源端連接至第一位元線BL1，反熔絲電晶體Ta14的閘極端連接至第四反熔絲控制線AF4；隔離電晶體Ti14的第一汲源端連接至反熔絲電晶體Ta14的第二汲源端、隔離電晶體Ti14的閘極端連接至第四隔離控制線IS4。再者，OTP記憶胞c13中隔離電晶體Ti13的第二汲源端連接至OTP記憶胞c14中隔離電晶體Ti14的第二汲源端。
由以上的說明可知，本發明提出一種反熔絲型一次編程的記憶胞及其相關的陣列結構。再者，二個OTP記憶胞之間利用至少一個隔離電晶體來隔離二個OTP記憶胞，因此P型井區中不需要另外製做淺溝渠隔離結構來隔離二個記憶胞。如此可以大幅降低製程的複雜度，並且有效地減少陣列結構的佈局面積。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110、120、130、140、150、160、170‧‧‧摻雜區域
115、125、135、145、155、165‧‧‧閘極
152‧‧‧閘極氧化層
190‧‧‧金屬層

Claims (18)

  1. 一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線、一第二反熔絲控制線、一第一隔離控制線與一第二隔離控線，該陣列結構包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第五摻雜區、一第六摻雜區與一第七摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至該第一字元線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該第一反熔絲控制線；一第三閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至該第一隔離控制線；一第四閘極，形成於該第七摻雜區與該第六摻雜區之間的該閘極氧化層上，其中該第四閘極連接至該第二字元線；一第五閘極，形成於該第六摻雜區與該第五摻雜區之間的該閘極氧化層上，其中該第五閘極連接至該第二反熔絲控制線；一第六閘極，形成於該第五摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第六閘極連接至該第二隔離控制線；以及一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並 經由一第二穿透洞連接至該第七摻雜區域，其中該第一金屬層係為該第一位元線。
  2. 如申請專利範圍第1項所述之陣列結構，其中該第二閘極下方的該閘極氧化層之厚度小於該第一閘極下方的該閘極氧化層之厚度；以及，該第五閘極下方的該閘極氧化層之厚度小於該第四閘極下方的該閘極氧化層之厚度。
  3. 如申請專利範圍第1項所述之陣列結構，其中該陣列結構更包括：一第八摻雜區、一第九摻雜區、一第十摻雜區與一第十一摻雜區、一第十二摻雜區、一第十三摻雜區與一第十四摻雜區，形成於該井區的該表面；一第七閘極，形成於該第八摻雜區與該第九摻雜區之間的該閘極氧化層上，其中該第七閘極連接至該第一字元線；一第八閘極，形成於該第九摻雜區與該第十摻雜區之間的該閘極氧化層上，其中該第八閘極連接至該第一反熔絲控制線；一第九閘極，形成於該第十摻雜區與該第十一摻雜區之間的該閘極氧化層上，其中該第九閘極連接至該第一隔離控制線；一第十閘極，形成於該第十四摻雜區與該第十三摻雜區之間的該閘極氧化層上，其中該第十閘極連接至該第二字元線；一第十一閘極，形成於該第十三摻雜區與該第十二摻雜區之間的該閘極氧化層上，其中該第十一閘極連接至該第二反熔絲控制線； 一第十二閘極，形成於該第十二摻雜區與該第十一摻雜區之間的該閘極氧化層上，其中該第十二閘極連接至該第二隔離控制線；以及一第二金屬層，經由一第三穿透洞連接至該第八摻雜區域並經由一第四穿透洞連接至該第十四摻雜區域，其中該第二金屬層係為一第二位元線。
  4. 一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線、一第二反熔絲控制線與一第一隔離控制線，該陣列結構包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第五摻雜區與一第六摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至該第一字元線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該第一反熔絲控制線；一第三閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至該第一隔離控制線；一第四閘極，形成於該第六摻雜區與該第五摻雜區之間的該閘極氧化層上，其中該第四閘極連接至該第二字元線；一第五閘極，形成於該第五摻雜區與該第四摻雜區之間的該 閘極氧化層上，其中該第五閘極連接至該第二反熔絲控制線；以及一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第六摻雜區域，其中該第一金屬層係為該第一位元線。
  5. 如申請專利範圍第4項所述之陣列結構，其中該第二閘極下方的該閘極氧化層之厚度小於該第一閘極下方的該閘極氧化層之厚度；以及，該第五閘極下方的該閘極氧化層之厚度小於該第四閘極下方的該閘極氧化層之厚度。
  6. 如申請專利範圍第4項所述之陣列結構，其中該陣列結構更包括：一第七摻雜區、一第八摻雜區、一第九摻雜區與一第十摻雜區、一第十一摻雜區與一第十二摻雜區，形成於該井區的該表面；一第六閘極，形成於該第七摻雜區與該第八摻雜區之間的該閘極氧化層上，其中該第六閘極連接至該第一字元線；一第七閘極，形成於該第八摻雜區與該第九摻雜區之間的該閘極氧化層上，其中該第七閘極連接至該第一反熔絲控制線；一第八閘極，形成於該第九摻雜區與該第十摻雜區之間的該閘極氧化層上，其中該第八閘極連接至該第一隔離控制線；一第九閘極，形成於該第十二摻雜區與該第十一摻雜區之間的該閘極氧化層上，其中該第九閘極連接至該第二字元線；一第十閘極，形成於該第十一摻雜區與該第十摻雜區之間的 該閘極氧化層上，其中該第十閘極連接至該第二反熔絲控制線；以及一第二金屬層，經由一第三穿透洞連接至該第七摻雜區域並經由一第四穿透洞連接至該第十二摻雜區域，其中該第二金屬層係為一第二位元線。
  7. 一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線、一第二反熔絲控制線與一第一隔離控制線，該陣列結構包括：一第一記憶胞，包括：一第一選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第一字元線，以及一第二汲源端；一第一反熔絲電晶體，具有一第一汲源端連接至該第一選擇電晶體的該第二汲源端，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第一隔離電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的該第二汲源端，一閘極端連接至該第一隔離控制線，以及一第二汲源端；以及一第二記憶胞，包括：一第二選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第二字元線，以及一第二汲源端；一第二反熔絲電晶體，具有一第一汲源端連接至該第二選擇電晶體的該第二汲源端，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及該第一隔離電晶體，具有該第二汲源端連接至該第二反熔絲電晶體的該第二汲源端。
  8. 如申請專利範圍第7項所述之陣列結構，其中該陣列結構 更包括：一第三記憶胞，包括：一第三選擇電晶體，具有一第一汲源端連接至一第二位元線，一閘極端連接至該第一字元線，以及一第二汲源端；一第三反熔絲電晶體，具有一第一汲源端連接至該第三選擇電晶體的該第二汲源端，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第二隔離電晶體，具有一第一汲源端連接至該第三反熔絲電晶體的該第二汲源端，一閘極端連接至該第一隔離控制線，以及一第二汲源端；以及一第四記憶胞，包括：一第四選擇電晶體，具有一第一汲源端連接至該第二位元線，一閘極端連接至該第二字元線，以及一第二汲源端；一第四反熔絲電晶體，具有一第一汲源端連接至該第四選擇電晶體的該第二汲源端，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及該第二隔離電晶體，具有該第二汲源端連接至該第四反熔絲電晶體的該第二汲源端。
  9. 如申請專利範圍第7項所述之陣列結構，其中將該第一記憶胞編程為一第一儲存狀態時，提供一接地電壓至該第一位元線、一選擇電壓至該第一字元線、一第一編程電壓至該第一反熔絲控制線、該接地地壓至該第一隔離控制線；以及，提供該接地電壓至該第二字元線與該第二反熔絲控制線。
  10. 一種反熔絲型一次編程的記憶胞，包括：一井區；一第一摻雜區、一第二摻雜區與一第三摻雜區，形成於該井 區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至一反熔絲控制線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至一隔離控制線；以及一第一金屬層，經由一穿透洞連接至該第一摻雜區域，且該第一金屬層係為一位元線；其中，該第一閘極下方之該閘極氧化層被區分為一第一部份相鄰於該第一摻雜區以及一第二部份相鄰於該第二摻雜區，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度。
  11. 如申請專利範圍第10項所述之反熔絲型一次編程的記憶胞，其中該反熔絲型一次編程的記憶胞利用該第三摻雜區連接至相鄰的另一反熔絲型一次編程的記憶胞。
  12. 一種反熔絲型一次編程的記憶胞，包括：一反熔絲電晶體，具有一第一汲源端連接至一位元線，一閘極端連接至一反熔絲控制線，以及一第二汲源端；以及一隔離電晶體，具有一第一汲源端連接至該反熔絲電晶體的該第二汲源端，一閘極端連接至一隔離控制線，以及一第二汲源端；其中，該反熔絲電晶體的該閘極端的一閘極氧化層被區分為 一第一部份以及一第二部份，該第一部份相鄰於該反熔絲電晶體之該第一汲源端以及該第二部份相鄰於該反熔絲電晶體之該第二汲源端，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度。
  13. 如申請專利範圍第12項所述之反熔絲型一次編程的記憶胞，其中該反熔絲型一次編程的記憶胞利用該隔離電晶體的該第二汲源端連接至相鄰的另一反熔絲型一次編程的記憶胞。
  14. 一種陣列結構，連接至一第一位元線、一第一反熔絲控制線、一第二反熔絲控制線、一第一隔離控制線與一第二隔離控線，該陣列結構包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區與一第五摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至該第一反熔絲控制線；一第二閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該第一隔離控制線；一第三閘極，形成於該第五摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第三閘極連接至該第二反熔絲控制線；一第四閘極，形成於該第四摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第四閘極連接至該第二隔離控制線；以及 一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第五摻雜區域，其中該第一金屬層係為該第一位元線；其中，該第一閘極下方之該閘極氧化層被區分為一第一部份相鄰於該第一摻雜區以及一第二部份相鄰於該第二摻雜區，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度；以及其中，該第三閘極下方之該閘極氧化層被區分為一第三部份相鄰於該第五摻雜區以及一第四部份相鄰於該第四摻雜區，且該第三部份的該閘極氧化層厚度大於該第四部份的該閘極氧化層厚度。
  15. 如申請專利範圍第14項所述之陣列結構，其中該陣列結構更包括：一第六摻雜區、一第七摻雜區、一第八摻雜區、一第九摻雜區與一第十摻雜區，形成於該井區的該表面；一第五閘極，形成於該第六摻雜區與該第七摻雜區之間的該閘極氧化層上，其中該第五閘極連接至該第一反熔絲控制線；一第六閘極，形成於該第七摻雜區與該第八摻雜區之間的該閘極氧化層上，其中該第六閘極連接至該第一隔離控制線；一第七閘極，形成於該第十摻雜區與該第九摻雜區之間的該閘極氧化層上，其中該第七閘極連接至該第二反熔絲控制線；一第八閘極，形成於該第九摻雜區與該第八摻雜區之間的該 閘極氧化層上，其中該第八閘極連接至該第二隔離控制線；以及一第二金屬層，經由一第三穿透洞連接至該第六摻雜區域並經由一第四穿透洞連接至該第十摻雜區域，其中該第二金屬層係為一第二位元線；其中，該第五閘極下方之該閘極氧化層被區分為一第五部份相鄰於該第六摻雜區以及一第六部份相鄰於該第七摻雜區，且該第五部份的該閘極氧化層厚度大於該第六部份的該閘極氧化層厚度；以及其中，該第七閘極下方之該閘極氧化層被區分為一第七部份相鄰於該第十摻雜區以及一第八部份相鄰於該第九摻雜區，且該第七部份的該閘極氧化層厚度大於該第八部份的該閘極氧化層厚度。
  16. 一種陣列結構，連接至一第一位元線、一第一反熔絲控制線、一第二反熔絲控制線、一第一隔離控制線與一第二隔離控制線，該陣列結構包括：一第一記憶胞，包括：一第一反熔絲電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第一隔離電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的該第二汲源端，一閘極端連接至該第一隔離控制線，以及一第二汲源端；以及一第二記憶胞，包括：第二反熔絲電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第二反熔絲控制線， 以及一第二汲源端；以及一第二隔離電晶體，具有一第一汲源端連接至該第二反熔絲電晶體的該第二汲源端，一閘極端連接至該第二隔離控制線，以及一第二汲源端；其中，該第一記憶胞中之該第一隔離電晶體的該第二汲源端連接至該第二記憶胞中之該第二隔離電晶體的該第二汲源端；其中，該第一反熔絲電晶體的該閘極端的一閘極氧化層被區分為一第一部份以及一第二部份，該第一部份相鄰於該第一反熔絲電晶體之該第一汲源端以及該第二部份相鄰於該第一反熔絲電晶體之該第二汲源端，且該第一部份的該閘極氧化層厚度大於該第二部份的該閘極氧化層厚度；以及其中，該第二反熔絲電晶體的該閘極端的該閘極氧化層被區分為一第三部份以及一第四部份，該第三部份相鄰於該第二反熔絲電晶體之該第一汲源端以及該第四部份相鄰於第二該反熔絲電晶體之該第二汲源端，且該第三部份的該閘極氧化層厚度大於該第四部份的該閘極氧化層厚度。
  17. 如申請專利範圍第16項所述之陣列結構，其中該陣列結構更包括：一第三記憶胞，包括：一第三反熔絲電晶體，具有一第一汲源端連接至一第二位元線，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第三隔離電晶體，具有一第一汲源端連接至該第三反熔絲電晶體的該第二汲源端，一閘極端連接至該第一隔離控制線，以及一第二汲源端；以及 一第四記憶胞，包括：一第四反熔絲電晶體，具有一第一汲源端連接至該第二位元線，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及一第四隔離電晶體，具有一第一汲源端連接至該第四反熔絲電晶體的該第二汲源端，一閘極端連接至該第二隔離控制線，以及一第二汲源端；其中，該第三記憶胞中之該第三隔離電晶體的該第二汲源端連接至該第四記憶胞中之該第四隔離電晶體的該第二汲源端；其中，該第三反熔絲電晶體的該閘極端的一閘極氧化層被區分為一第五部份以及一第六部份，該第五部份相鄰於該第三反熔絲電晶體之該第一汲源端以及該第六部份相鄰於該第三反熔絲電晶體之該第二汲源端，且該第五部份的該閘極氧化層厚度大於該第六部份的該閘極氧化層厚度；以及其中，該第四反熔絲電晶體的該閘極端的該閘極氧化層被區分為一第七部份以及一第八部份，該第七部份相鄰於該第四反熔絲電晶體之該第一汲源端以及該第八部份相鄰於該第四反熔絲電晶體之該第二汲源端，且該第七部份的該閘極氧化層厚度大於該第八部份的該閘極氧化層厚度。
  18. 如申請專利範圍第16項所述之陣列結構，其中將該第一記憶胞編程為一第一儲存狀態時，提供一接地電壓至該第一位元線、一第一編程電壓至該第一反熔絲控制線、一選擇電壓至該第一隔離控制線；以及，提供該接地電壓至該第二反熔絲控制線與該第二隔離控制線。
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