CN115240746A

CN115240746A - Otp存储器及其制造方法、otp电路

Info

Publication number: CN115240746A
Application number: CN202110444444.4A
Authority: CN
Inventors: 李雄; 朱黄霞; 冯鹏
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2021-04-23
Filing date: 2021-04-23
Publication date: 2022-10-25
Also published as: WO2022222313A1

Abstract

本申请提供一种OTP存储器及其制造方法、OTP电路，通过OTP存储器中的存储单元使用两个串联二极管作为熔断的结构，从而减少了存储单元的体积、减少整个OTP存储器的体积，进而提高了存储单元以及OTP存储器的集积度。

Description

OTP存储器及其制造方法、OTP电路

技术领域

本申请涉及存储器技术领域，尤其涉及一种一次可编程(One TimeProgrammable，简称：OTP)存储器及其制造方法、OTP电路。

背景技术

OTP是一种通过半导体结构实现的存储器，在一次写入数据后，将不再进行写入操作，且支持后续的多次数据读取。因其具有的一次写入的特性，被应用于数据不变的密钥、芯片存储、冗余设计以及射频识别等技术领域中，用于对数据进行处理。

现有技术中，OTP中包括利用栅氧结构作为熔断电路的存储单元，每个存储单元在衬底上设置有源区，在有源区上设置N型扩散区，以及两个分离的栅极结构，形成两个晶体管，分别为熔丝晶体管和控制晶体管，当字线和位线之间接入高电平后，熔丝晶体管的栅极氧化层被击穿，栅极和漏极导通，认为其被熔断，使得通过判断熔丝晶体管的熔断和未熔断的两种状态，分别代表数据1和数据0。

采用现有技术，OTP存储器中每个存储单元上所设置的两个栅极结构中，熔丝栅极对应于薄栅氧化层、控制栅级对应于厚栅氧化层，因为设计规则(DRC)的要求，使得两个栅极之间的距离较大，造成了存储单元整体的体积较大，进而使得OTP存储器的整体体积较大而集积度较小，不便于OTP存储器在各领域的推广与应用。

发明内容

本申请提供一种OTP存储器及其制造方法、OTP电路，用于解决现有技术中，具有栅极结构存储单元由于设计规则要求导致的体积较大、集积度较小的技术问题。

本申请第一方面提供一种OTP存储器，包括：

第一有源区、第二有源区，以及设置在所述第一有源区和所述第二有源区之间的隔离区；所述第一有源区和所述第二有源区的导电类型不同；

所述第一有源区上设置有第一扩散区，用于连接第一连接线；所述第一有源区和所述第一扩散区的导电类型不同；

所述第二有源区上设置有第二扩散区，用于连接第二连接线；

在本申请第一方面一实施例中，所述第一有源区为P型阱；所述第二有源区为N型阱。

在本申请第一方面一实施例中，所述第一扩散区为N型扩散区；所述第二扩散区为N型扩散区。

在本申请第一方面一实施例中，所述第一有源区和所述第一扩散区构成第一二极管；所述第一有源区和所述第二有源区构成第二二极管。

在本申请第一方面一实施例中，所述第一二极管的击穿电压，小于所述第二二极管的击穿电压。

在本申请第一方面一实施例中，所述第一连接线为字线；所述第二连接线为位线。

本申请第二方面提供一种OTP存储器的制造方法，包括：

提供半导体衬底；

在所述衬底上形成半导体层；所述半导体层包括第一有源区、第二有源区，所述第一有源区和所述第二有源区的导电类型不同；

在所述半导体层上形成隔离区；所述隔离区设置在所述第一有源区和所述第二有源区之间；

在所述第一有源区上形成第一扩散区；所述第一有源区和所述第一扩散区的导电类型不同；

在所述第二有源区上形成第二扩散区；

将所述第一扩散区与第一连接线连接；

将所述第二扩散区与第二连接线连接。

在本申请第二方面一实施例中，所述第一有源区为P型阱；所述第二有源区为N型阱。

在本申请第二方面一实施例中，所述第一扩散区为N型扩散区；所述第二扩散区为N型扩散区。

在本申请第二方面一实施例中，所述第一有源区和所述第一扩散区构成第一二极管；所述第一有源区和所述第二有源区构成第二二极管。

在本申请第二方面一实施例中，所述第一二极管的击穿电压，小于所述第二二极管的击穿电压。

在本申请第二方面一实施例中，所述第一连接线为字线；所述第二连接线为位线。

本申请第三方面提供一种OTP电路，包括：

多条第一连接线、多条第二连接线和多个存储结构；

每条所述第二连接线连接至少一个存储结构，每条所述第二连接线分别通过所述至少一个存储单元与所述多条第一连接线连接；

所述存储单元包括：第一二极管和第二二极管；

所述第一二极管的负极连接所述第一连接线，所述第一二极管的正极连接所述第二二极管的正极，所述第二二极管的负极连接所述第二连接线。

在本申请第三方面一实施例中，所述第一二极管的击穿电压小于所述第二二极管的击穿电压。

在本申请第三方面一实施例中，所述第一连接线为字线；所述第二连接线为位线。

综上，本申请提供的OTP存储器及其制造方法、OTP电路，在每个存储单元中，使用两个二极管串联作为击穿的结构，使得每个存储单元可以通过二极管是否被击穿，来确定存储单元存储数据“1”或者存储数据“0”。与使用栅氧结构作为熔断电路的存储单元相比，由于没有栅极结构和相应的设计规则(DRC)的限制，从而减少了存储单元/OTP存储器的体积，因此相对地提高了存储单元/OTP存储器的集积度。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为OTP存储器阵列的等效电路结构示意图；

图2为现有技术中基于栅氧结构的一种存储单元的等效电路结构示意图；

图3为现有技术中基于栅氧结构的一种存储单元的结构示意图；

图4为本申请提供的存储单元一实施例的等效电路结构示意图；

图5为本申请提供的存储单元一实施例的结构示意图；

图6为本申请提供的存储单元一实施例的等效电路结构示意图；

图7为本申请提供的一实施例中OTP存储器阵列的等效电路结构示意图；

图8为本申请提供的OTP存储器中存储单元制作方法的流程示意图；

图9为本申请提供的OTP存储器中存储单元制作方法在各个流程的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在正式介绍本申请实施例之前，先结合附图，对本申请所应用的场景，以及现有技术中所存在的问题进行介绍。具体地，本申请可应用于一次可编程(One TimeProgrammable，简称：OTP)存储器中，本申请具体提供一种OTP存储器中存储单元的实现方式，每个存储单元可以提供OTP存储器的数据写入和数据读取的功能。其中，由于每个存储单元只能被写入一次的特性，因此被广泛应用在数据不变的密钥、芯片存储、冗余设计以及射频识别等对数据安全要求较高的领域中，在存储器中写入数据后，将不能被再次写入，能够保护存储器中的数据的唯一性和准确性。

在一些实施例中，图1为OTP存储器阵列的等效电路结构示意图，如图1所示的OTP存储器阵列中包括多个存储单元，每个存储单元可用于存储一个数据“0”或者一个数据“1”，所有多个存储单元可以呈行列分布，按照其行列分布规律，将多个存储单元标记为P11、P12、P13……，同时，多个存储单元按照行列分布，与同样行列分布的多条字线(WordLine，简称：WL)和位线(Bit Line，简称：BL)连接。

例如，在如图1所示的OTP存储器阵列中，多条字线呈行分布，记为WL1、WL2、WL3……，多条位线呈列分布，记为BL1、BL2、BL3……，多个存储单元在字线和位线之间，呈矩阵分布。第一行存储单元均与字线WL1连接，第二行存储单元均与字线WL2连接，以此类推；第一列存储单元均与位线BL1连接，第二行存储单元均与位线BL2连接，以此类推，使得每个存储单元均与一条字线和位线连接。

在一些实施例中，本申请实施例中提供的字线、位线也可以是其他的连接线、或者其他的名称，对上述连接线的具体实现不做限定。例如，可以将图1中的多条字线记为多条第一连接线、多条位线记为第二连接线等，连接线可用于实现字线或者位线对应的功能即可。

在一些实施例中，图2为现有技术中基于栅氧结构的一种存储单元的等效电路示意图，其中，以图1所示的OTP存储器阵列中，第一行、第一列的存储单元P11作为示例，如图2所示，该存储单元包括：第一晶体管M1和第二晶体管M2。第一晶体管M1和第二晶体管M2的栅极均连接WL1，同时，第一晶体管M1的漏极连接位线BL1、源极连接第二晶体管M2的漏极，第二晶体管M2的源极为浮栅设置(Floating)。

在一些实施例中，如图2所示的存储单元因其设置的栅极结构，又可被称为栅氧熔丝存储单元，第一晶体管M1和第二晶体管M2作为存储单元中两个分离的结构，在第一晶体管M1和第二晶体管M2所连接的字线WL1和位线BL1之间共同组成一条熔断路径。第一晶体管M1可用于进行熔断，为熔丝晶体管，其栅极可称为熔丝栅极；第二晶体管M2可用于进行读写控制，为控制晶体管，其栅极可称为控制栅极。每个存储单元可以通过第一晶体管M1的是否熔断，来存储数据“1”或者存储数据“0”。

在一些实施例中，对于如图2所示的存储单元P11，当需要写入数据“1”时，在字线WL1上施加高电平、在位线BL1上施加低电平，使得第一晶体管M1的熔丝栅极被击穿，即编程后第一晶体管M1的栅极和漏极导通。随后，当读取存储单元P11中的数据时，在字线WL1上施加高电平，在位线BL1上读取电流数据，当读取到从字线WL1经由存储单元P11的大电流时，说明存储单元P11内的熔丝栅极熔断，判断存储单元P11内存储数据“1”，当没有读取到从字线WL1经由存储单元P11的电流时，说明存储单元P11内的熔丝栅极未熔断，判断存储单元P11内存储数据“0”。

在一些实施例中，为了实现如图2所示的电路结构，图3为现有技术中基于栅氧结构的一种存储单元的结构示意图，可用于实现如图2所示中存储结构的电路。其中，存储单元的半导体最下方是N型阱(Deep N-Well)、N型阱上方是P型阱(P-Well in Deep N-Well)，P型阱上设置有N型扩散区，N型扩散区分别连接位线BL、第一Poly Gate、第二Poly Gate和浮栅Floating设置，第一Ploy Gate和第二Poly Gate连接字线WLr和字线WLp。

在如图3所示的存储单元中，虽然通过两个晶体管的栅氧结构实现了熔断和控制，但由于两个晶体管引入了两个分离的栅极结构，且在两个晶体管对应于不同厚度的栅氧化层时，出于掩膜版对准和刻蚀工艺误差等设计、工程规则的要求考虑，每个存储单元内的两个晶体管的栅极结构都需要间隔足够大的距离，造成了每个存储单元所占的体积较大，进而导致OTP存储器整体的体积较大，相对又降低了存储单元/OTP存储器的集积度，不便于OTP存储器在各领域的推广与应用。

因此，本申请提供一种OTP存储器及其制造方法、OTP电路，通过OTP存储器中存储单元的设计，在存储单元中使用N+/PW以及PW/NW两个二极管串联作为熔断的结构，避免了使用栅氧结构作为熔断通路，从而减少了存储单元的体积、减少整个OTP存储器的体积，因此相对地提高了存储单元/OTP存储器的集积度。

下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

需要说明的是，本申请的二极管的存储单元结构还可以应用于其他基于CMOS工艺的集成电路产品、以及相关半导体产品，本申请后续实施例中，以该存储单元的结构在OTP存储器的应用仅作为一个示例，而非对其进行限定。

图4为本申请提供的存储单元一实施例的等效电路结构示意图，如图4所示的存储单元可应用于如图1所示的OTP存储器阵列中，在图4中，以图1中的存储结构P11作为示例，对本实施例中的存储单元的电路结构进行说明。

在一些实施例中，如图4所示的存储单元P11包括：第一二极管D1和第二二极管D2，其中，第一二极管D1的负极连接字线WL1，第一二极管D1的正极连接第二二极管D2的正极，第二二极管D2的负极连接位线BL1。其中，需要说明的是，第二二极管D2在具体的实现结构中，构成负极的有源区可以具体通过扩散区连接位线BL1，具体结构可以参照图5所示的结构示意图。

在一些实施例中，第一二极管D1的击穿电压V1小于第二二极管D2的击穿电压V2。

在一些实施例中，对于如图4所示的存储单元P11，当需要写入数据“1”时，在字线WL1上施加高电平V3、在位线BL1上施加低电平0V，V1＜V3＜V2，则存储单元P11两侧的电压使得第一二极管D1被击穿。

随后，当读取存储单元P11中的数据时，在字线WL1上施加高电平，在位线BL1上读取电流数据，当读取到从字线WL1经由存储单元P11的电流大于预设值时，说明存储单元P11内的第一二极管D1被击穿，使得存储单元P11的电阻降低、电流增大，判断存储单元P11内存储数据“1”，当没有读取到从字线WL1经由存储单元P11的电流时，说明存储单元P11内的第一二极管D1未被击穿，判断存储单元P11内存储数据“0”。

在一些实施例中，图5为本申请提供的存储单元一实施例的结构示意图，如图5所示的存储单元的结构可用于实现如图4所示的电路，如图5中同样以存储单元P11作为示例，则该存储单元包括：

第一有源区101、第二有源区102和隔离区103，其中，第一有源区101和第二有源区102的导电类型不同。

在一种具体的实现方式中，可以通过第一有源区101和第二有源区102中离子注入类型不同的方式，将第一有源区101设置为P型阱(PW)、将第二有源区102设置为N型阱(NW)，实现第一有源区101和第二有源区102导电类型的不同。

图6为本申请提供的存储单元一实施例的等效电路结构示意图，如图6示出了在图5的基础上，P型阱的第一有源区101和N型阱的第二有源区102之间，根据导电类型的不同可以构成等效的第二二极管D2。第二二极管D2的正极为第一有源区101一侧、负极为第二有源区102一侧。

在一些实施例中，隔离区103可以通过浅槽隔离(Shallow Trench Isolation，简称：STI)技术实现。

第一有源区101上还设置有第一扩散区201，用于连接字线WL1；第二有源区201上还设置有第二扩散区202，用于连接位线BL1。且第一有源区101与第一扩散区201的导电类型不同。

在一种具体的实现方式中，第一扩散区201可以是N型扩散区(N+)，第二扩散区202也可以是N型扩散区(N+)，则如图6所示，N型的第一扩散区201与P型阱的第一有源区101之间可以根据导电类型的不同构成等效的第一二极管D1。第一二极管D1的正极为第一有源区101一侧、负极为第一扩散区201一侧。

图7为本申请提供的的一实施例OTP存储器阵列的等效电路结构示意图，如图7示出了图1所示的OTP存储器阵列，采用如图4-6所示的存储结构后，OTP存储器阵列的具体电路结构。其中，每个存储单元均包括串联连接的第一二极管和第二二极管，两个二极管的连接关系均与图4所示的存储单元P11的电路结构相同。

则对于图7所示的OTP存储器，在向每一个存储单元写入数据时，向该存储单元所连接的字线和位线施加对应的电平，控制存储单元的第一二极管处于击穿或者未击穿的状态，来控制该存储单元具体存储数据“1”或者存储数据“0”。

在一些实施例中，V3可以是6V，则V1＜6V＜V2。当向图7所示的存储单元P11写入数据时，向存储单元P11连接的字线WL1施加6V的电压，向存储单元P11连接的位线BL1施加0V的电压，从而使得存储单元P11的第一二极管D1被击穿。

与此同时，为了防止字线WL1上施加的6V电压对该字线上其他存储单元中二极管的误击穿，当字线WL1上施加6V的电压时，除了待写入数据的存储单元P11所连接的位线BL1施加0V的电压，其他位线BL2、BL3……都施加电压V4，0＜V4＜6V，V4可以根据设计窗口设计，例如，图7所示的示例中V4可以为3V，或者，在其他具体实现中还可以是2V或者4V等。同时，其他字线WL2、WL3……都施加0V的电压。

综上，本申请实施例提供的OTP存储器，由于在每个存储单元中，使用二极管作为击穿的结构，使得每个存储单元可以通过二极管是否被击穿，来确定存储单元存储数据“1”或者存储数据“0”。与使用栅氧结构作为熔断通路的存储单元相比，由于减少了栅极结构，没有了相应的设计规则(DRC)的限制，从而减少了每个存储单元的体积、进而减少整个OTP存储器的体积，因此相对地提高了存储单元/OTP存储器的集积度。

在一些实施例中，本申请还提供一种用于制作如图5所示的存储单元的半导体结构的方法。其中，图8为本申请提供的OTP存储器中存储单元制作方法的流程示意图，如图8所示的方法包括：

S1：提供半导体衬底。其中，所述半导体衬底可以是Si衬底、Ge衬底、SiGe衬底、SOI或者GOI等；或者，还可以为包括其他半导体或者化合物半导体的衬底，例如GaAs、InP或者SiC等；或者，还可以为叠层结构，例如Si/SiGe等，或者还可以为其他外延结构，例如SGOI等。

S2：在衬底上形成半导体层；参照图9，图9为本申请提供的OTP存储器中存储单元制作方法在各个流程的结构示意图，如图9的状态①所示，所形成的半导体层包括第一有源区PW和第二有源区NW，且第一有源区和第二有源区的导电类型不同。在一些实施例中，可以通过不同的离子注入类型，在衬底分别形成第一有源区PW和第二有源区NW。

S3：在半导体层上形成隔离区STI；如图9的状态①所示，隔离区设置在第一有源区和第二有源区之间。在一些实施例中，隔离区STI可以在第一有源区PW和第二有源区NW形成之后，在二者之间填充沟槽以形成隔离。

S4：在第一有源区PW上形成第一扩散区N+；如图9的状态②所示，第一有源区(P型)和第一扩散区(N型)的导电类型不同。

S5：在第二有源区NW上形成第二扩散区；S4和S5的先后顺序不作限定。

S6：将第一扩散区N+与第一连接线WL连接。

S7：将第二扩散区N+与第二连接线BL连接；S6和S7的先后顺序不作限定。

有关图9所示的制作方法所制作出的存储单元的具体结构和原理可以参照如图4-6所示的实施例，不再赘述。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims

1.一种OTP存储器，其特征在于，包括：

所述第二有源区上设置有第二扩散区，用于连接第二连接线。

2.根据权利要求1所述的OTP存储器，其特征在于，

所述第一有源区为P型阱；所述第二有源区为N型阱。

3.根据权利要求2所述的OTP存储器，其特征在于，

所述第一扩散区为N型扩散区；所述第二扩散区为N型扩散区。

4.根据权利要求2或3所述的OTP存储器，其特征在于，

所述第一有源区和所述第一扩散区构成第一二极管；所述第一有源区和所述第二有源区构成第二二极管。

5.根据权利要求4所述的OTP存储器，其特征在于，

所述第一二极管的击穿电压，小于所述第二二极管的击穿电压。

6.根据权利要求1-5任一项所述的OTP存储器，其特征在于，

所述第一连接线为字线；所述第二连接线为位线。

7.一种OTP存储器的制造方法，其特征在于，包括：

提供半导体衬底；

在所述第二有源区上形成第二扩散区；

将所述第一扩散区与第一连接线连接；

将所述第二扩散区与第二连接线连接。

8.根据权利要求7所述的OTP存储器的制造方法，其特征在于，

所述第一有源区为P型阱；所述第二有源区为N型阱。

9.根据权利要求8所述的OTP存储器的制造方法，其特征在于，

10.根据权利要求8或9所述的OTP存储器的制造方法，其特征在于，

11.根据权利要求10所述的OTP存储器的制造方法，其特征在于，

12.根据权利要求7-11任一项所述的OTP存储器的制造方法，其特征在于，

所述第一连接线为字线；所述第二连接线为位线。

13.一种OTP电路，其特征性在于，包括：

多条第一连接线、多条第二连接线和多个存储结构；

所述存储单元包括：第一二极管和第二二极管；

14.根据权利要求13所述的电路，其特征在于，

所述第一二极管的击穿电压小于所述第二二极管的击穿电压。

15.根据权利要求13或14所述的电路，其特征在于，

所述第一连接线为字线；所述第二连接线为位线。