TW202403577A - 用於物理不可複製技術的帶鰭式場效電晶體一次編程記憶胞 - Google Patents

用於物理不可複製技術的帶鰭式場效電晶體一次編程記憶胞 Download PDF

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Abstract

一種一次編程(OTP)記憶胞，包括一反熔絲電晶體、一第一電晶體與一第二電晶體。反熔絲電晶體包括：一第一條鰭、一第二條鰭、一第一閘極結構、一第一汲/源接觸層與一第二汲/源接觸層。第一條鰭的一中間區域與第二條鰭的一中間區域被第一閘極結構所覆蓋。第一汲/源接觸層電性連接於第一條鰭的第一端與第二條鰭的第一端。第二汲/源接觸層電性連接於第二條鰭的第二端，但未電性連接於第一條鰭的第二端。第一電晶體連接至第一汲/源接觸層。第二電晶體連接至第二汲/源接觸層。

Description

用於物理不可複製技術的帶鰭式場效電晶體一次編程記憶胞
本發明是有關於一種非揮發性記憶胞，且特別是有關於一種用於物理不可複製技術的帶鰭式場效電晶體(Fin Field-Effect Transistor，簡稱FinFET電晶體)一次編程記憶胞(one time programming memory cell，簡稱OTP記憶胞)。
眾所周知，一次編程的記憶體(one time programming memory，簡稱OTP記憶體)為一種非揮發性記憶體(non-volatile memory)。OTP記憶體中包括多個一次編程記憶胞(簡稱OTP記憶胞)。OTP記憶胞僅能進行一次編程動作，一旦OTP記憶胞進行編程動作之後，OTP記憶胞的儲存資料將無法修改。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護半導體晶片內部的資料，防止半導體晶片的內部資料被竊取。根據PUF技術，半導體晶片能夠提供一隨機碼(random code)。此隨機碼可作為半導體晶片(semiconductor chip)上特有的身分碼(ID code)，用來保護內部的資料。
一般來說，PUF技術是利用半導體晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括半導體的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出半導體晶片，但是其隨機碼幾乎不可能被複製(duplicate)。因此，具有PUF技術的半導體晶片通常被運用於高安全防護的應用(applications with high security requirements)。
舉例來說，美國專利號碼US 9,613,714揭露一種用於物理不可複製技術的一次編程記憶胞與記憶胞陣列及其相關隨機碼產生方法。
本發明係有關於一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括：一第一條鰭；一第二條鰭；一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一反熔絲控制線；一第一汲/源接觸層，電性連接至該第一條鰭的一第一端以及電性連接至該第二條鰭的一第一端；一第二汲/源接觸層，電性連接至該第二條鰭的一第二端，且該第二汲/源接觸層未電性連接至該第一條鰭的一第二端；一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第一電晶體的該第二汲/源端連接至該第一汲/源接觸層；以及，一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第二汲/源接觸層。
本發明係有關於一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括：一第一汲/源接觸層；一第一條鰭，該第一條鰭的一第一端電性連接至該第一汲/源接觸層；一第二條鰭 ，該第二條鰭的一第一端電性連接至該第一汲/源接觸層；一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋；一第二汲/源接觸層；一第三條鰭，該第三條鰭的一第一端電性連接至該第一條鰭的一第二端，該第三條鰭的一第二端未電性連接至該第二汲/源接觸層；一第四條鰭 ，該第四條鰭的一第一端電性連接至該第二條鰭的一第二端，該第四條鰭的一第二端電性連接至該第二汲/源接觸層；一第二閘極結構，包括一第三閘極介電層、一第四閘極介電層與一第二閘極層；其中，該第三條鰭的一中間區域上方與二側邊表面被該第三閘極介電層覆蓋，該第四條鰭的一中間區域上方與二側邊表面被該第四閘極介電層覆蓋，該第三閘極介電層與該第四閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一反熔絲控制線；一第三汲/源接觸層；一第五條鰭，該第五條鰭的一第一端電性連接至該第二汲/源接觸層，該第五條鰭的一第二端電性連接至該第三汲/源接觸層；以及，一第三閘極結構，包括一第五閘極介電層與一第三閘極層；其中，該第五條鰭的一中間區域上方與二側邊表面被該第五閘極介電層覆蓋，該第五閘極介電層該第三閘極層覆蓋。
本發明係有關於一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括：一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端；一第一條鰭，該第一條鰭的一第一端電性連接至該第一電晶體的該第二汲/源端；一第一閘極結構，包括一第一閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第一閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一第一反熔絲控制線；一第二條鰭，該第二條鰭的一第一端電性連接至該第一條鰭的一第二端；一第二閘極結構，包括一第二閘極介電層與一第二閘極層；其中，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第二閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一第二反熔絲控制線；以及，一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第二條鰭的一第二端。
本發明係有關於一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括：一第一汲/源接觸層，連接至一第一位元線；一第二汲/源接觸層，連接至一第二位元線；一第一條鰭，該第一條鰭的一第一端電性連接至該第一汲/源接觸層；一第二條鰭，該第二條鰭的一第一端電性連接至該第二汲/源接觸層；一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一字元線；一第三條鰭，該第三條鰭的一第一端電性連接至該第一條鰭的一第二端；一第四條鰭，該第四條鰭的一第一端電性連接至該第二條鰭的一第二端；一第二閘極結構，包括一第三閘極介電層、一第四閘極介電層與一第二閘極層；其中，該第三條鰭的一中間區域上方與二側邊表面被該第三閘極介電層覆蓋，該第四條鰭的一中間區域上方與二側邊表面被該第四閘極介電層覆蓋，該第三閘極介電層與該第四閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一跟隨控制線；一第五條鰭，該第五條鰭的一第一端電性連接至該第三條鰭的一第二端；一第六條鰭，該第六條鰭的一第一端電性連接至該第四條鰭的一第二端；以及，一第三閘極結構，包括一第五閘極介電層、一第六閘極介電層與一第三閘極層；其中，該第五條鰭的一中間區域上方與二側邊表面被該第五閘極介電層覆蓋，該第六條鰭的一中間區域上方與二側邊表面被該第六閘極介電層覆蓋，該第五閘極介電層與該第六閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至一反熔絲控制線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
值得說明的是，本文所描述的「破裂」可指的是量子穿隧(Quantum Tunneling)技術。詳細來說，在FinFET晶體的閘極端子上累積的能量達到某個程度後，FinFET電晶體會發生量子穿隧，而FinFET電晶體的閘極端子上累積的能量會透過閘極漏電路徑被釋放，因此產生大於一預定臨界值的量子穿隧電流。量子穿隧的機制可類似於閘極氧化層崩潰(gate oxide breakdown)，但並不限於硬性/破壞性崩潰。例如，量子穿隧可為利用能井補助穿隧(trap-assisted tunneling)的軟性崩潰，但本發明不限於此。為便於理解，產生大於預定臨界值的量子穿隧電流的FinFET電晶體可稱其閘極介電層「破裂」，而產生小於預定臨界值的量子穿隧電流(或是並未發生量子穿隧)的FinFET電晶體可稱其閘極介電層「未破裂」。請參照第1A圖至第1C圖，其所繪示為FinFET電晶體的製作流程示意圖。第1D圖為FinFET電晶體的上視圖。
如第1A圖所示，在半導體基板(sub)上進行蝕刻並形成多條凸出結構，這些凸出結構凸出於半導體基板(sub)表面。接著，形成絕緣層110覆蓋於半導體基板(sub)的表面與凸出結構的下方。而凸出結構未被絕緣層110所覆蓋的區域即成為鰭(Fin)112、114、116、118。也就是說，這些鰭112、114、116、118是由半導體基板(sub)延伸出去，且多條鰭112、114、116、118凸出於絕緣層110的表面。
如第1B圖所示，於絕緣層110上形成一閘極結構，覆蓋於鰭112、114、116、118的中間區域，並暴露出鰭112、114、116、118的二側區域。其中，閘極結構包括：閘極介電層(gate dielectric layer)122、124、126、128分別覆蓋於鰭112、114、116、118的中間區域上方與二側邊表面(lateral surface)。再者，閘極層120覆蓋閘極介電層122、124、126、128，且閘極層120位於絕緣層110上。
接著，如第1C圖所示，形成汲/源接觸層(drain/source contact layer)130接觸於鰭112、114、116、118的第一側區域，以及形成汲/源接觸層140接觸於鰭112、114、116、118的第二側區域。
因此，二個汲/源接觸層130、140，閘極結構以及鰭112、114、116、118即構成FinFET電晶體。再者，鰭112、114、116、118的中間區域可視為FinFET電晶體的通道區域(channel region)。
另外，鰭112、114、116、118有各種摻雜型態。舉例來說，鰭112、114、116、118的第一側區域與第二側區域為N型摻雜區(N-doped region)，鰭112、114、116、118的中間區域為未摻雜區(undoped region)。或者，鰭112、114、116、118的第一側區域與第二側區域為P型摻雜區(P-doped region)，鰭112、114、116、118的中間區域為未型摻雜區。或者，鰭112、114、116、118皆為P型摻雜區。或者，鰭112、114、116、118皆為N型摻雜區。或者，鰭112、114、116、118皆為未摻雜區。
再者，為了方便說明，在第 1D圖所示的FinFET電晶體M FIN上視圖中，省略絕緣層110與半導體基板(sub)。如第 1D圖所示，FinFET電晶體M FIN包括：閘極結構、鰭112、114、116、118與汲/源接觸層140、130。閘極結構包括：閘極介電層122、124、126、128分別覆蓋於鰭112、114、116、118的中間區域上方與二側邊表面，閘極層120覆蓋閘極介電層122、124、126、128。再者，汲/源接觸層130接觸於鰭112、114、116、118的第一側區域上方表面，汲/源接觸層140接觸於鰭112、114、116、118的第二側區域上方表面。
另外，在第1D圖中的FinFET電晶體M FIN係以四條鰭112、114、116、118為例來說明。當然本發明並不限定於此，FinFET電晶體中也可以設計其他數目的鰭。
本發明利用設計於半導體基板上的多個FinFET電晶體來組合成OTP記憶胞，並修改其中部份FinFET電晶體的結構。再者，組合這些FinFET電晶體，並設計各種FinFET電晶體的連接關係來完成本發明的OTP記憶胞，並運用於PUF技術。
請參照第2A圖，其所繪示為本發明第一實施例運用於PUF技術的OTP記憶胞上視圖。第一實施例的OTP記憶胞由三個FinFET電晶體所組成，每個FinFET電晶體的構造類似於第1D圖的FinFET電晶體，此處不再贅述。OTP記憶胞包括：第一選擇電晶體M FIN_sel1、第二選擇電晶體M FIN_sel2以及反熔絲電晶體M FIN_AF。
第一選擇電晶體M FIN_sel1包括：汲/源接觸層 230、汲/源接觸層232、閘極結構與多條鰭212、214、216、218。其中，閘極結構覆蓋於鰭212、214、216、218的中間區域。閘極結構包括：閘極介電層222、224、226、228分別覆蓋於鰭212、214、216、218的中間區域上方與二側邊表面，閘極層220覆蓋於閘極介電層222、224、226、228。再者，汲/源接觸層230接觸於鰭212、214、216、218的第一側區域上方表面，汲/源接觸層232接觸於鰭212、214、216、218的第二側區域上方表面。也就是說，鰭212、214、216、218的第一端電性連接至汲/源接觸層230，鰭212、214、216、218的第二端電性連接至汲/源接觸層232。
反熔絲電晶體M FIN_AF包括：汲/源接觸層 232、汲/源接觸層234、閘極結構與多條鰭252、254、256、258。其中，閘極結構覆蓋於鰭252、254、256、258的中間區域。閘極結構包括：閘極介電層262、264、266、268分別覆蓋於鰭252、254、256、258的中間區域上方與二側邊表面，閘極層260覆蓋於閘極介電層262、264、266、268。汲/源接觸層232接觸於鰭252、254、256、258的第一側區域上方表面。根據本發明的第一實施例，汲/源接觸層234僅接觸於鰭256、258的第二側區域上方表面；汲/源接觸層234未接觸於鰭252、254的第二側區域。也就是說，鰭252、254、256、258的第一端電性連接至汲/源接觸層232，鰭256、258的第二端電性連接至汲/源接觸層234，鰭252、254的第二端未電性連接至汲/源接觸層234。
另外，如第2A圖所示，反熔絲電晶體M FIN_AF中鰭252的第一端電性連接至第一選擇電晶體M FIN_sel1中鰭212的第二端。同理，反熔絲電晶體M FIN_AF中鰭254、256、258的第一端分別電性連接至第一選擇電晶體M FIN_sel1中鰭214、216、218的第二端。
當然，也可以於半導體基板上製作一條較長的鰭，並區分二個部份。第一部份屬於第一選擇電晶體M FIN_sel1的鰭212，第二部份屬於反熔絲電晶體M FIN_AF中的鰭252。也就是說，反熔絲電晶體M FIN_AF中的鰭252與第一選擇電晶體M FIN_sel1的鰭212是一體成形。同理，鰭254與鰭214是一體成形，鰭256與鰭216是一體成形，鰭258與鰭218是一體成形。
第二選擇電晶體M FIN_sel2包括：汲/源接觸層 234、汲/源接觸層236、閘極結構與多條鰭276、278。其中，閘極結構覆蓋於鰭276、278的中間區域。閘極結構包括：閘極介電層286、288分別覆蓋於鰭276、278的中間區域上方與二側邊表面，閘極層280覆蓋於閘極介電層286、288。再者，汲/源接觸層234接觸於鰭276、278的第一側區域上方表面，汲/源接觸層236接觸於鰭276、278的第二側區域上方表面。也就是說，鰭276、278的第一端電性連接至汲/源接觸層234，鰭276、278的第二端電性連接至汲/源接觸層236。
另外，如第2A圖所示，反熔絲電晶體M FIN_AF中鰭256的第二端電性連接至第二選擇電晶體M FIN_sel2中鰭276的第一端。同理，反熔絲電晶體M FIN_AF中鰭258的第二端電性連接至第二選擇電晶體M FIN_sel2中鰭278的第一端。
當然，第二選擇電晶體M FIN_sel1的鰭276、反熔絲電晶體M FIN_AF中的鰭256與第一選擇電晶體M FIN_sel1的鰭216可以是一體成形。同理，鰭278、鰭258與鰭218可以是一體成形。
另外，在第一選擇電晶體M FIN_sel1中，汲/源接觸層230連接至第一位元線BL 1，閘極層220連接至第一字元線WL 1。在反熔絲電晶體M FIN_AF中，閘極層260連接至反熔絲控制線AF。在第二選擇電晶體M FIN_sel2中，汲/源接觸層236連接至第二位元線BL 2，閘極層280連接至第二字元線WL 2。
第一實施例的OTP記憶胞也可以簡單的修改。舉例來說，在第2A圖OTP記憶胞中，第二選擇電晶體M FIN_sel2的閘極結構尺寸較小。第2B圖為修改第一實施例後的OTP記憶胞。在修改的OTP記憶胞中，將第一選擇電晶體M FIN_sel1、第二選擇電晶體M FIN_sel2以及反熔絲電晶體M FIN_AF的閘極結構為設計為相同尺寸。
請參照第3A圖與第3B圖，其所繪示為本發明第一實施例OTP記憶胞進行註冊動作(enroll action)的偏壓以及運作示意圖。第3C圖與第3D圖為本發明第一實施例OTP記憶胞進行讀取動作(read action)的偏壓以及運作示意圖。
在第一實施例的OTP記憶胞中，第一位元線BL 1與反熔絲控制線AF之間為註冊路徑(enroll path)。開啟(turn on)第一選擇電晶體M FIN_sel1即可開啟註冊路徑。關閉(turn off)第一選擇電晶體M FIN_sel1即可關閉註冊路徑。類似地，第二位元線BL 2與反熔絲控制線AF之間為讀取路徑(read path)。開啟第二選擇電晶體M FIN_sel2即可開啟讀取路徑。關閉第二選擇電晶體M FIN_sel2即可關閉讀取路徑。
如第3A圖與第3B圖所示，於註冊動作時，第一位元線BL 1接收接地電壓(0V)，第一字元線WL 1接收開啟電壓(on voltage，V ON)，反熔絲控制線AF接收註冊電壓V ENRL，第二字元線WL 2為0V，第二位元線BL 2為0V。其中，註冊電壓V ENRL在3V~6V之間，開啟電壓V ON在0.4V~3V之間。因此，第一選擇電晶體M FIN_sel1開啟(turn on)，亦即註冊路徑開啟。另外，第二選擇電晶體M FIN_sel2關閉(turn off)，亦即讀取路徑關閉。
在註冊路徑中，由於第一選擇電晶體M FIN_sel1開啟，第一位元線BL 1的接地電壓(0V)經由第一選擇電晶體M FIN_sel1傳遞至反熔絲型電晶體M FIN_ AF的汲/源接觸層232以及鰭252、254、256、258。當反熔絲型控制線AF接收註冊電壓V ENRL時，反熔絲型電晶體M FIN_ AF的鰭252、254、256、258與閘極層260之間承受的電壓應力(voltage stress)為註冊電壓V ENRL，造成四個閘極介電層262、264、266、268其中之一破裂(rupture)。
由於OTP記憶胞的製造變異，於註冊動作時，並無法預測反熔絲電晶體M FIN_AF中哪個閘極介電層262、264、266、268會破裂，因此本發明第一實施例的OTP記憶胞可運用於PUF技術。
舉例來說，如第3A圖所示之OTP記憶胞，於註冊動作時，閘極介電層266破裂，註冊電流I ENRL由反熔絲控制線AF經由閘極層260、閘極介電層266、鰭256、汲/源接觸層232、第一選擇電晶體M FIN_sel1流至第一位元線BL 1。也就是說，由於閘極介電層266破裂，閘極層260與鰭256之間呈現低電阻值的狀態。
或者，如第3B圖所示之OTP記憶胞，於註冊動作時，閘極介電層262破裂，註冊電流I ENRL由反熔絲控制線AF經由閘極層260、閘極介電層262、鰭252、汲/源接觸層232、第一選擇電晶體M FIN_sel1流至第一位元線BL 1。也就是說，由於閘極介電層262破裂，閘極層260與鰭252之間呈現低電阻值的狀態。
當然，除了第3A圖與第3B圖之外，於註冊動作時，也有可能是閘極介電層264或者268破裂。此處不再贅述。
另外，在第一實施例的OTP記憶胞中，由於反熔絲電晶體M FIN_AF中僅有鰭256、258連接至汲/源接觸層234，鰭252、254並未連接至汲/源接觸層234。也就是說，反熔絲電晶體M FIN_AF的鰭252、254並未連接於第二位元線BL 2與反熔絲控制線AF之間，鰭252、254並未包含在讀取路徑中。僅有反熔絲電晶體M FIN_AF的鰭256、258包含於讀取路徑中。
如第3C圖與3D圖所示，於讀取動作時，第一位元線BL 1為0V，第一字元線WL 1為0V，反熔絲控制線AF接收讀取電壓V RD，第二字元線WL 2接收開啟電壓(on voltage，V ON)，第二位元線BL 2接收接地電壓(0V)。其中，讀取電壓V RD在0.75V~1.2V之間。因此，第二選擇電晶體M FIN_sel2開啟(turn on)，亦即讀取路徑開啟。另外，第一選擇電晶體M FIN_sel1關閉(turn off)，亦即註冊路徑關閉。
如第3C圖所示，反熔絲電晶體M FIN_AF的閘極介電層266破裂(rupture)，鰭256與閘極層260之間為低電阻值狀態。因此，OTP記憶胞的讀取路徑中產生較大的讀取電流I RD，由反熔絲控制線AF經由閘極層260、閘極介電層266、鰭256、汲/源接觸層234、第二選擇電晶體M FIN_sel2流至第二位元線BL 2。另外，由於反熔絲電晶體M FIN_AF的其他閘極介電層262、264、268未破裂(rupture)，所以讀取電流I RD不會通過對應的鰭252、254、258。
類似地，如果反熔絲電晶體M FIN_AF中的閘極介電層268破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上也會有較大的讀取電流I RD，其運作原理不再贅述。
如第3D圖所示，反熔絲電晶體M FIN_AF的閘極介電層262破裂(rupture)，使得鰭252與閘極層260之間為低電阻值狀態。然而，由於鰭252並未電性連接至汲/源接觸層234，亦即鰭252並未連接至第二選擇電晶體M FIN_sel2，所以OTP記憶胞無法產生任何讀取電流。也就是說，反熔絲控制線AF以及第二位元線BL 2之間的讀取路徑通過的讀取電流幾乎為零。
類似地，如果反熔絲電晶體M FIN_AF中的閘極介電層264破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上的讀取電流會非常小，幾乎為零。其運作原理不再贅述。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可利用第二位元線BL 2上的讀取電流I RD大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收讀取電流I RD以及參考電流Iref。當讀取電流I RD大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當讀取電流I RD小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
由以上的說明可知，本發明運用於PUF技術的OTP記憶胞中，反熔絲型電晶體M FIN_AF為FinFET電晶體。以第2圖的OTP記憶胞為例，反熔絲型電晶體M FIN_AF中包括四條鰭252、254、256、258，被區分為二個群，第一群鰭256、258的第一端電性連接至汲/源接觸層232，第一群鰭256、258的第二端電性連接至汲/源接觸層234，第二群鰭252、254的第一端電性連接至汲/源接觸層232，第二群鰭252、254的第二端未電性連接至汲/源接觸層234。
再者，於進行註冊動作時，如果是覆蓋第一群鰭256、258的閘極介電層破裂266、268其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第一邏輯值，例如邏輯“0”。反之，如果是覆蓋第二群鰭252、254的閘極介電層破裂262、264其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第二邏輯值，例如邏輯“1”。
第一實施例的OTP記憶胞中，第一選擇電晶體M FIN_sel1與反熔絲電晶體M FIN_AF皆有四條鰭，第二選擇電晶體M FIN_sel2有二條鰭。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M FIN_sel1中有X條鰭、第二選擇電晶體M FIN_sel2中有Y條鰭，反熔絲電晶體M FIN_AF中有Z條鰭。再者，將反熔絲電晶體M FIN_AF中的Z條鰭區分為第一群鰭與第二群鰭，第一選擇電晶體M FIN_sel1電性連接至反熔絲電晶體M FIN_AF中的第一群鰭與第二群鰭，第二選擇電晶體M FIN_sel2僅電性連接至反熔絲電晶體M FIN_AF中的第一群鰭。
舉例來說，在第一實施例OTP記憶胞中，設計第一選擇電晶體M FIN_sel1有一條鰭(X=1)、第二選擇電晶體M FIN_sel2有一條鰭(Y=1)、反熔絲電晶體M FIN_AF有二條鰭(Z=2)。如此，即可以組成尺寸最小的OTP記憶胞，並運用於PUF技術。
請參照第4圖，其所繪示為本發明第二實施例OTP記憶胞的上視圖。相較於第2A圖的第一實施例OTP記憶胞，第4圖的OTP記憶胞中，第二選擇電晶體M FIN_sel2更增加二條鰭272、274以及對應的閘極介電層282、284。以下僅介紹第二選擇電晶體M FIN_sel2的鰭272、274以及閘極介電層282、284，其他則不再贅述。
在第4圖中，第二選擇電晶體M FIN_sel2的閘極結構更包括：閘極介電層282、284。閘極介電層282、284分別覆蓋鰭272、274的中間區域上方與二側邊表面，閘極層280覆蓋於閘極介電層282、284。再者，反熔絲電晶體M FIN_AF中鰭252的第二端電性連接於第二選擇電晶體M FIN_sel2中鰭272的第一端。反熔絲電晶體M FIN_AF中鰭254的第二端電性連接於第二選擇電晶體M FIN_sel2中鰭274的第一端。另外，汲/源接觸層234並未接觸於鰭272、274的第一側區域。
請參照第5圖，其所繪示為本發明第三實施例OTP記憶胞的上視圖。相較於第2A圖的第一實施例OTP記憶胞，第5圖的OTP記憶胞中省略汲/源接觸層232，其餘的構造皆類似於第2A圖的OTP記憶胞，此處不再贅述。
在第5圖中，第一選擇電晶體M FIN_sel1中鰭212的第二端電性連接於反熔絲電晶體M FIN_AF中鰭252第一端。第一選擇電晶體M FIN_sel1中鰭214的第二端電性連接於反熔絲電晶體M FIN_AF中鰭254第一端。第一選擇電晶體M FIN_sel1中鰭216的第二端電性連接於反熔絲電晶體M FIN_AF中鰭256第一端。第一選擇電晶體M FIN_sel1中鰭218的第二端電性連接於反熔絲電晶體M FIN_AF中鰭258第一端。
在第5圖的第三實施例OTP記憶胞中，由於反熔絲電晶體M FIN_AF的多條鰭252、254、256、258的第一端並未互相連接，因此在讀取動作時可以防止未在讀取路徑上的鰭252、254產生漏電流至第二位元線 BL 2，並造成誤判。
再者，第4圖與第5圖的OTP記憶胞在註冊動作與讀取動作時的偏壓與運作皆相同於第2A圖的 OTP記憶胞。也就是說，第4圖與第5圖的OTP記憶胞可根據第3A圖與第3B圖所提供的偏壓來進行註冊動作，並根據第3C圖與第3D圖所提供的偏壓來進行讀取動作。
另外，在第一實施例、第二實施例與第三實施例OTP記憶胞中，皆由三個FinFET電晶體所組成。當然，在此領域的技術人員也可以僅使用FinFET電晶體作為反熔絲電晶體，並且搭配其他形式的選擇電晶體，例如平面型場效電晶體(planar FET)，來組成本發明第一實施例、第二實施例與第三實施例的OTP記憶胞。舉例來說，在其他的實施例中，以FinFET電晶體作為反熔絲電晶體M FIN_AF，而以平面型場效電晶體作為第一選擇電晶體與第二選擇電晶體，並組成本發明的OTP記憶胞。
以第2A圖的OTP記憶胞為例，將第一選擇電晶體的一第一汲/源端連接至第一位元線BL 1，第一選擇電晶體的一閘極端連接至第一字元線WL 1，第一選擇電晶體的一第二汲/源端連接至反熔絲電晶體M FIN_AF的汲/源接觸層232。再者，將第二選擇電晶體的一第一汲/源端連接至反熔絲電晶體M FIN_AF的汲/源接觸層234，第二選擇電晶體的一閘極端連接至第二字元線WL 2，第二選擇電晶體的一第二汲/源端連接至第二位元線BL 2。
請參照第6A圖，其所繪示為本發明第四實施例運用於PUF技術的OTP記憶胞上視圖。第四實施例的OTP記憶胞由五個FinFET電晶體所組成，每個FinFET電晶體的構造類似於第1D圖的FinFET電晶體。OTP記憶胞包括：第一選擇電晶體M FIN_sel1、第二選擇電晶體M FIN_sel2、第一跟隨電晶體M FIN_FL1、第二跟隨電晶體M FIN_FL2以及反熔絲電晶體M FIN_AF。
第一選擇電晶體M FIN_sel1包括：汲/源接觸層 330、汲/源接觸層332、閘極結構與多條鰭312、314、316、318。其中，閘極結構覆蓋於鰭312、314、316、318的中間區域。閘極結構包括：閘極介電層322、324、326、328分別覆蓋於鰭312、314、316、318的中間區域上方與二側邊表面，閘極層320覆蓋於閘極介電層322、324、326、328。再者，汲/源接觸層330接觸於鰭312、314、316、318的第一側區域上方表面，汲/源接觸層332接觸於鰭312、314、316、318的第二側區域上方表面。也就是說，鰭312、314、316、318的第一端電性連接至汲/源接觸層330，鰭312、314、316、318的第二端電性連接至汲/源接觸層332。
第一跟隨電晶體M FIN_FL1包括：汲/源接觸層 332、汲/源接觸層339、閘極結構與多條鰭331、333、335、337。其中，閘極結構覆蓋於鰭331、333、335、337的中間區域。閘極結構包括：閘極介電層342、344、346、348分別覆蓋於鰭331、333、335、337的中間區域上方與二側邊表面，閘極層340覆蓋於閘極介電層342、344、346、348。再者，汲/源接觸層332接觸於鰭331、333、335、337的第一側區域上方表面，汲/源接觸層339接觸於鰭331、333、335、337的第二側區域上方表面。也就是說，鰭331、333、335、337的第一端電性連接至汲/源接觸層332，鰭331、333、335、337的第二端電性連接至汲/源接觸層339。
如第6A圖所示，第一跟隨電晶體M FIN_FL1中鰭331的第一端電性連接至第一選擇電晶體M FIN_sel1中鰭312的第二端。同理，第一跟隨電晶體M FIN_FL1中鰭333、335、337的第一端分別電性連接至第一選擇電晶體M FIN_sel1中鰭314、316、318的第二端。
反熔絲電晶體M FIN_AF包括：汲/源接觸層339、汲/源接觸層338、閘極結構與多條鰭352、354、356、358。其中，閘極結構覆蓋於鰭352、354、356、358的中間區域。閘極結構包括：閘極介電層362、364、366、368分別覆蓋於鰭352、354、356、358的中間區域上方與二側邊表面，閘極層360覆蓋於閘極介電層362、364、366、368。汲/源接觸層339接觸於鰭352、354、356、358的第一側區域上方表面。根據本發明的第四實施例，汲/源接觸層338僅接觸於鰭356、358的第二側區域上方表面；汲/源接觸層338未接觸於鰭352、354的第二側區域。也就是說，鰭352、354、356、358的第一端電性連接至汲/源接觸層339，鰭356、358的第二端電性連接至汲/源接觸層338，鰭352、354的第二端未電性連接至汲/源接觸層338。
另外，如第6A圖所示，反熔絲電晶體M FIN_AF中鰭352的第一端電性連接至第一跟隨電晶體M FIN_FL1中鰭331的第二端。同理，反熔絲電晶體M FIN_AF中鰭354、356、358的第一端分別電性連接至第一跟隨電晶體M FIN_FL1中鰭333、335、337的第二端。
第二跟隨電晶體M FIN_FL2包括：汲/源接觸層 338、汲/源接觸層334、閘極結構與多條鰭375、377。其中，閘極結構覆蓋於鰭375、377的中間區域。閘極結構包括：閘極介電層396、398分別覆蓋於鰭375、377的中間區域上方與二側邊表面，閘極層390覆蓋於閘極介電層396、398。再者，汲/源接觸層338接觸於鰭375、377的第一側區域上方表面，汲/源接觸層334接觸於鰭375、377的第二側區域上方表面。也就是說，鰭375、377的第一端電性連接至汲/源接觸層338，鰭375、377的第二端電性連接至汲/源接觸層334。
如第6A圖所示，第二跟隨電晶體M FIN_FL2中鰭375的第一端電性連接至反熔絲電晶體M FIN_AF中鰭356的第二端。同理，第二跟隨電晶體M FIN_FL2中鰭377的第一端電性連接至反熔絲電晶體M FIN_AF中鰭358的第二端。
第二選擇電晶體M FIN_sel2包括：汲/源接觸層 334、汲/源接觸層336、閘極結構與多條鰭376、378。其中，閘極結構覆蓋於鰭376、378的中間區域。閘極結構包括：閘極介電層386、388分別覆蓋於鰭376、378的中間區域上方與二側邊表面，閘極層380覆蓋於閘極介電層386、388。再者，汲/源接觸層334接觸於鰭376、378的第一側區域上方表面，汲/源接觸層336接觸於鰭376、378的第二側區域上方表面。也就是說，鰭376、378的第一端電性連接至汲/源接觸層334，鰭376、378的第二端電性連接至汲/源接觸層336。
另外，如第6A圖所示，第二跟隨電晶體M FIN_FL2中鰭375的第二端電性連接至第二選擇電晶體M FIN_sel2中鰭376的第一端。同理，第二跟隨電晶體M FIN_FL2中鰭377的第二端電性連接至第二選擇電晶體M FIN_sel2中鰭378的第一端。
當然，在 OTP記憶胞中，鰭312、331、352可以是一體成形，鰭314、333、354可以是一體成形，鰭316、335、356、375、376可以是一體成形，鰭318、337、358、377、378可以是一體成形。
另外，在第一選擇電晶體M FIN_sel1中，汲/源接觸層330連接至第一位元線BL 1，閘極層320連接至第一字元線WL 1。在第一跟隨電晶體M FIN_FL1中，閘極層340連接至第一跟隨控制線FL 1。在反熔絲電晶體M FIN_AF中，閘極層360連接至反熔絲控制線AF。在第二跟隨電晶體M FIN_FL2中，閘極層390連接至第二跟隨控制線FL 2。在第二選擇電晶體M FIN_sel2中，汲/源接觸層336連接至第二位元線BL 2，閘極層380連接至第二字元線WL 2。
第四實施例的OTP記憶胞也可以簡單的修改。舉例來說，在第6A圖OTP記憶胞中，第二選擇電晶體M FIN_sel2的閘極結構尺寸與第二跟隨電晶體M FIN_FL2的閘極結構尺寸較小。第6B圖為修改第四實施例後的OTP記憶胞。在修改的OTP記憶胞中，將第一選擇電晶體M FIN_sel1、第二選擇電晶體M FIN_sel2、第一跟隨電晶體M FIN_FL1、第二跟隨電晶體M FIN_FL2以及反熔絲電晶體M FIN_AF的閘極結構設計為相同尺寸。
請參照第7A圖與第7B圖，其所繪示為本發明第四實施例OTP記憶胞進行註冊動作(enroll action)的偏壓以及運作示意圖。第7C圖與第7D圖為本發明第四實施例OTP記憶胞進行讀取動作(read action)的偏壓以及運作示意圖。
在第四實施例的OTP記憶胞中，第一位元線BL 1與反熔絲控制線AF之間為註冊路徑(enroll path)。開啟(turn on)第一選擇電晶體M FIN_sel1與第一跟隨電晶體M FIN_FL1即可開啟註冊路徑。關閉第一選擇電晶體M FIN_sel1與第一跟隨電晶體M FIN_FL1即可關閉註冊路徑。類似地，第二位元線BL 2與反熔絲控制線AF之間為讀取路徑(read path)。開啟第二選擇電晶體M FIN_sel2與第二跟隨電晶體M FIN_FL2即可開啟讀取路徑。關閉第二選擇電晶體M FIN_sel2與第二跟隨電晶體M FIN_FL2即可關閉讀取路徑。
如第7A圖與第7B圖所示，於註冊動作時，第一位元線BL 1接收接地電壓(0V)，第一字元線WL 1接收第一開啟電壓(on voltage，V ON1)，第一跟隨控制線FL 1接收第二開啟電壓V ON2，反熔絲控制線AF接收註冊電壓V ENRL，第二字元線WL 2為0V，第二跟隨控制線FL 2可接收第二開啟電壓V ON2，第二位元線BL 2為0V。其中，註冊電壓V ENRL在3V~6V之間，第一開啟電壓V ON1在0.4V~3V之間，第二開啟電壓V ON2在0.4V~3V之間。因此，第一選擇電晶體M FIN_sel1與第一跟隨電晶體M FIN_FL1開啟(turn on)，亦即註冊路徑開啟。另外，第二選擇電晶體M FIN_sel2關閉(turn off)且第二跟隨電晶體M FIN_FL2可為開啟或關閉(turn off)，亦即讀取路徑關閉。
在註冊路徑中，由於第一選擇電晶體M FIN_sel1與第一跟隨電晶體M FIN_FL1開啟，第一位元線BL 1的接地電壓(0V)經由第一選擇電晶體M FIN_sel1與第一跟隨電晶體M FIN_FL1傳遞至反熔絲型電晶體M FIN_ AF的汲/源接觸層339以及鰭352、354、356、358。當反熔絲型控制線AF接收註冊電壓V ENRL時，反熔絲型電晶體M FIN_ AF的鰭352、354、356、358與閘極層360之間承受的電壓應力(voltage stress)為註冊電壓V ENRL，造成四個閘極介電層362、364、366、368其中之一破裂(rupture)。由於OTP記憶胞的製造變異，於註冊動作時，並無法預測反熔絲電晶體M FIN_AF中哪個閘極介電層362、364、366、368會破裂，因此本發明第四實施例的OTP記憶胞可運用於PUF技術。
舉例來說，如第7A圖所示之OTP記憶胞，於註冊動作時，閘極介電層366破裂，註冊電流I ENRL由反熔絲控制線AF經由閘極層360、閘極介電層366、鰭356、汲/源接觸層339、第一跟隨電晶體M FIN_FL1、第一選擇電晶體M FIN_sel1流至第一位元線BL 1。也就是說，由於閘極介電層366破裂，閘極層360與鰭356之間呈現低電阻值的狀態。
或者，如第7B圖所示之OTP記憶胞，於註冊動作時，閘極介電層362破裂，註冊電流I ENRL由反熔絲控制線AF經由閘極層360、閘極介電層362、鰭352、汲/源接觸層339、第一跟隨電晶體M FIN_FL1、第一選擇電晶體M FIN_sel1流至第一位元線BL 1。也就是說，由於閘極介電層362破裂，閘極層360與鰭352之間呈現低電阻值的狀態。
當然，除了第7A圖與第7B圖之外，於註冊動作時，也有可能是閘極介電層364或者368破裂。此處不再贅述。
另外，在第四實施例的OTP記憶胞中，由於反熔絲電晶體M FIN_AF中僅有鰭356、358連接至汲/源接觸層338，鰭352、354並未連接至汲/源接觸層338。也就是說，反熔絲電晶體M FIN_AF的鰭352、354並未連接於第二位元線BL 2與反熔絲控制線AF之間，鰭352、354並未包含在讀取路徑中。僅有反熔絲電晶體M FIN_AF的鰭356、358包含於讀取路徑中。
如第7C圖與7D圖所示，於讀取動作時，第一位元線BL 1為0V，第一字元線WL 1為0V，第一跟隨控制線FL 1可接收第二開啟電壓V ON2，反熔絲控制線AF接收讀取電壓V RD，第二字元線WL 2接收第一開啟電壓V ON1，第二跟隨控制線FL 2接收第二開啟電壓V ON2，第二位元線BL 2接收接地電壓(0V)。其中，讀取電壓V RD在0.75V~1.2V之間。因此，第二選擇電晶體M FIN_sel2與第二跟隨電晶體M FIN_FL2開啟(turn on)，亦即讀取路徑開啟。另外，第一選擇電晶體M FIN_sel1關閉(turn off)且第一跟隨電晶體M FIN_FL1可為開啟或關閉(turn off)，亦即註冊路徑關閉。
如第7C圖所示，反熔絲電晶體M FIN_AF的閘極介電層366破裂(rupture)，鰭356與閘極層360之間為低電阻值狀態。因此，OTP記憶胞的讀取路徑中產生較大的讀取電流I RD，由反熔絲控制線AF經由閘極層360、閘極介電層366、鰭356、汲/源接觸層338、第二跟隨電晶體M FIN_FL2、第二選擇電晶體M FIN_sel2流至第二位元線BL 2。另外，由於反熔絲電晶體M FIN_AF的其他閘極介電層362、364、368未破裂(rupture)，所以讀取電流I RD不會通過對應的鰭352、354、358。
類似地，如果反熔絲電晶體M FIN_AF中的閘極介電層368破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上也會有較大的讀取電流I RD，其運作原理不再贅述。
如第7D圖所示，反熔絲電晶體M FIN_AF的閘極介電層362破裂(rupture)，使得鰭352與閘極層360之間為低電阻值狀態。然而，由於鰭352並未電性連接至汲/源接觸層338，亦即鰭352並未連接至第二跟隨電晶體M FIN_FL2，所以OTP記憶胞無法產生任何讀取電流。也就是說，反熔絲控制線AF以及第二位元線BL 2之間的讀取路徑通過的讀取電流很小，幾乎為零。
類似地，如果反熔絲電晶體M FIN_AF中的閘極介電層364破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上的讀取電流會非常小，幾乎為零。其運作原理不再贅述。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可利用第二位元線BL 2上的讀取電流I RD大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收讀取電流I RD以及參考電流Iref。當讀取電流I RD大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當讀取電流I RD小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
由以上的說明可知，本發明運用於PUF技術的OTP記憶胞中，反熔絲型電晶體M FIN_AF為FinFET電晶體。以第6A圖的OTP記憶胞為例，反熔絲型電晶體M FIN_AF中包括四條鰭352、354、356、358，被區分為二個群，第一群鰭356、358的第一端電性連接至汲/源接觸層339，第一群鰭356、358的第二端電性連接至汲/源接觸層338，第二群鰭352、354的第一端電性連接至汲/源接觸層339，第二群鰭352、354的第二端未電性連接至汲/源接觸層338。
再者，於進行註冊動作時，如果是覆蓋第一群鰭356、358的閘極介電層破裂366、368其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第一邏輯值，例如邏輯“0”。反之，如果是覆蓋第二群鰭352、354的閘極介電層破裂362、364其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第二邏輯值，例如邏輯“1”。
在第四實施例的OTP記憶胞中，第一選擇電晶體M FIN_sel1、第一跟隨電晶體M FIN_FL1與反熔絲電晶體M FIN_AF皆有四條鰭。第二選擇電晶體M FIN_sel2與第二跟隨電晶體M FIN_FL2皆有二條鰭。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M FIN_sel1中有X條鰭、第二選擇電晶體M FIN_sel2中有Y鰭，反熔絲電晶體M FIN_AF中有Z鰭、第一跟隨電晶體M FIN_FL1有V條鰭，第二跟隨電晶體M FIN_FL2有W條鰭。再者，將反熔絲電晶體M FIN_AF中的Z條鰭區分為第一群鰭與第二群鰭，第一跟隨電晶體M FIN_FL1電性連接至反熔絲電晶體M FIN_AF中的第一群鰭與第二群鰭，第二跟隨電晶體M FIN_FL2僅電性連接至反熔絲電晶體M FIN_AF中的第一群鰭。
舉例來說，在第四實施例OTP記憶胞中，設計第一選擇電晶體M FIN_sel1有一條鰭(X=1)、第二選擇電晶體M FIN_sel2有一條鰭(Y=1)、第一跟隨電晶體M FIN_FL1有一條鰭(V=1)、第二跟隨電晶體M FIN_FL2有一條鰭(W=1)，反熔絲電晶體M FIN_AF有二條鰭(Z=2)。如此，可以組成尺寸最小的OTP記憶胞，並運用於PUF技術。
請參照第8圖，其所繪示為本發明第五實施例OTP記憶胞的上視圖。相較於第6A圖的第四實施例OTP記憶胞，第8圖的OTP記憶胞中，第二跟隨電晶體M FIN_FL2更增加二條鰭371、373以及對應的閘極介電層392、394。以下僅介紹第二跟隨電晶體M FIN_FL2的鰭371、373以及閘極介電層392、394，其他則不再贅述。
在第8圖中，第二跟隨電晶體M FIN_FL2的閘極結構更包括：閘極介電層392、394。閘極介電層392、394分別覆蓋鰭371、373的中間區域上方與二側邊表面，閘極層390覆蓋於閘極介電層392、394。再者，反熔絲電晶體M FIN_AF中鰭352的第二端電性連接於第二跟隨電晶體M FIN_FL2中鰭371的第一端。反熔絲電晶體M FIN_AF中鰭354的第二端電性連接於第二跟隨電晶體M FIN_FL2中鰭373的第一端。
請參照第9圖，其所繪示為本發明第六實施例OTP記憶胞的上視圖。相較於第6A圖的第四實施例OTP記憶胞，第9圖的OTP記憶胞中，第二跟隨電晶體M FIN_FL2更增加二條鰭371、373以及對應的閘極介電層392、394，第二選擇電晶體M FIN_sel2更增加二條鰭372、374以及對應的閘極介電層382、384。以下僅介紹第二跟隨電晶體M FIN_FL2的鰭371、373與閘極介電層392、394，以及第二選擇電晶體M FIN_sel2的鰭372、374與閘極介電層382、384，其他則不再贅述。
在第9圖中，第二跟隨電晶體M FIN_FL2的閘極結構更包括：閘極介電層392、394。閘極介電層392、394分別覆蓋鰭371、373的中間區域上方與二側邊表面，閘極層390覆蓋於閘極介電層392、394。再者，反熔絲電晶體M FIN_AF中鰭352的第二端電性連接於第二跟隨電晶體M FIN_FL2中鰭371的第一端。反熔絲電晶體M FIN_AF中鰭354的第二端電性連接於第二跟隨電晶體M FIN_FL2中鰭373的第一端。
再者，第二選擇電晶體M FIN_sel2的閘極結構更包括：閘極介電層382、384。閘極介電層382、384分別覆蓋鰭372、374的中間區域上方與二側邊表面，閘極層380覆蓋於閘極介電層382、384。再者，第二跟隨電晶體M FIN_FL2中鰭371的第二端電性連接於第二選擇電晶體M FIN_sel2中鰭372的第一端。第二跟隨電晶體M FIN_FL2中鰭373的第二端電性連接於第二選擇電晶體M FIN_sel2中鰭374的第一端。
請參照第10圖，其所繪示為本發明第七實施例OTP記憶胞的上視圖。相較於第6A圖的第四實施例OTP記憶胞，第10圖的OTP記憶胞中，未設置汲/源接觸層339，其餘構造類似於第6A圖的OTP記憶胞，此處不再贅述。
在第10圖中，第一跟隨電晶體M FIN_FL1中鰭331的第二端電性連接於反熔絲電晶體M FIN_AF中鰭352第一端。第一跟隨電晶體M FIN_FL1中鰭333的第二端電性連接於反熔絲電晶體M FIN_AF中鰭354第一端。第一跟隨電晶體M FIN_FL1中鰭335的第二端電性連接於反熔絲電晶體M FIN_AF中鰭356第一端。第一跟隨電晶體M FIN_FL1中鰭337的第二端電性連接於反熔絲電晶體M FIN_AF中鰭358第一端。
在第七實施例OTP記憶胞中，由於反熔絲電晶體M FIN_AF的多條鰭352、354、356、358的第一端並未互相連接，因此在讀取動作時可以防止未在讀取路徑上的鰭352、354產生漏電流至第二位元線 BL 2，並造成誤判。
再者，第8圖、第9圖與第10圖的OTP記憶胞在註冊動作與讀取動作時的偏壓與運作皆相同於第5圖的 OTP記憶胞。也就是說，第五實施例、第六實施例與第七實施例的OTP記憶胞可根據第7A圖與第7B圖所提供的偏壓來進行註冊動作，並根據第7C圖與第7D圖所提供的偏壓來進行讀取動作。
另外，在第四實施例、第五實施例、第六實施例與第七實施例OTP記憶胞中，皆由五個FinFET電晶體所組成。當然，在此領域的技術人員也可以僅使用FinFET電晶體作為反熔絲電晶體，並且搭配其他形式的選擇電晶體及跟隨電晶體，例如平面型場效電晶體(planar FET)，來組成本發明的OTP記憶胞。舉例來說，在其他的實施例中，以第6A圖的FinFET電晶體作為反熔絲電晶體M FIN_AF，而以平面型場效電晶體作為第一選擇電晶體、第二選擇電晶體、第一跟隨電晶體、第二跟隨電晶體，並組成本發明的OTP記憶胞。
也就是說，以第6A圖的反熔絲電晶體M FIN_AF為例，將第一選擇電晶體的一第一汲/源端連接至第一位元線BL 1，第一選擇電晶體的一閘極端連接至第一字元線WL 1，第一選擇電晶體的一第二汲/源端連接至第一跟隨電晶體的一第一汲/源端，第一跟隨電晶體的一閘極端連接至第一跟隨控制線FL 1，第一跟隨電晶體的一第二汲/源端連接至反熔絲電晶體M FIN_AF的汲/源接觸層339。再者，將第二跟隨電晶體的一第一汲/源端連接至反熔絲電晶體M FIN_AF的汲/源接觸層338，第二跟隨電晶體的一閘極端連接至第二跟隨控制線FL 2，第二跟隨電晶體的一第二汲/源端連接至第二選擇電晶體的一第一汲/源端，第二選擇電晶體的一閘極端連接至第二字元線WL 2，第二選擇電晶體的一第二汲/源端連接至第二位元線BL 2。
請參照第11圖，其所繪示為本發明第八實施例運用於PUF技術的OTP記憶胞上視圖。第八實施例的OTP記憶胞由四個FinFET電晶體所組成，每個電晶體的構造類似於第1D圖的FinFET電晶體。OTP記憶胞包括：第一選擇電晶體M FIN_sel1、第二選擇電晶體M FIN_sel2、第一反熔絲電晶體M FIN_AF1以及第二反熔絲電晶體M FIN_AF2。
第一選擇電晶體M FIN_sel1包括：汲/源接觸層 530、汲/源接觸層532、閘極結構與多條鰭512、514、516、518。其中，閘極結構覆蓋於鰭512、514、516、518的中間區域。閘極結構包括：閘極介電層522、524、526、528分別覆蓋於鰭512、514、516、518的中間區域上方與二側邊表面，閘極層520覆蓋於閘極介電層522、524、526、528。再者，汲/源接觸層530接觸於鰭512、514、516、518的第一側區域上方表面，汲/源接觸層532接觸於鰭512、514、516、518的第二側區域上方表面。也就是說，鰭512、514、516、518的第一端電性連接至汲/源接觸層530，鰭512、514、516、518的第二端電性連接至汲/源接觸層532。
第一反熔絲電晶體M FIN_AF1包括：汲/源接觸層 532、汲/源接觸層534、閘極結構與多條鰭542、544、546、548。其中，閘極結構覆蓋於鰭542、544、546、548的中間區域。閘極結構包括：閘極介電層552、554、556、558分別覆蓋於鰭542、544、546、548的中間區域上方與二側邊表面，閘極層550覆蓋於閘極介電層552、554、556、558。再者，汲/源接觸層532接觸於鰭542、544、546、548的第一側區域上方表面，汲/源接觸層534接觸於鰭542、544、546、548的第二側區域上方表面。也就是說，鰭542、544、546、548的第一端電性連接至汲/源接觸層532，鰭542、544、546、548的第二端電性連接至汲/源接觸層534。
如第11圖所示，第一反熔絲電晶體M FIN_AF1中鰭542的第一端電性連接至第一選擇電晶體M FIN_sel1中鰭512的第二端。同理，第一反熔絲電晶體M FIN_AF1中鰭544、546、548的第一端分別電性連接至第一選擇電晶體M FIN_sel1中鰭514、516、518的第二端。
第二反熔絲電晶體M FIN_AF2包括：汲/源接觸層534、汲/源接觸層536、閘極結構與多條鰭562、564、566、568。其中，閘極結構覆蓋於鰭562、564、566、568的中間區域。閘極結構包括：閘極介電層572、574、576、578分別覆蓋於鰭562、564、566、568的中間區域上方與二側邊表面，閘極層570覆蓋於閘極介電層572、574、576、578。汲/源接觸層534接觸於鰭562、564、566、568的第一側區域上方表面，汲/源接觸層536接觸於鰭562、564、566、568的第二側區域上方表面。
另外，如第11圖所示，第二反熔絲電晶體M FIN_AF2中鰭562的第一端電性連接至第一反熔絲電晶體M FIN_AF1中鰭542的第二端。同理，第二反熔絲電晶體M FIN_AF2中鰭564、566、568的第一端分別電性連接至第一反熔絲電晶體M FIN_AF1中鰭544、546、548的第二端。
第二選擇電晶體M FIN_sel2包括：汲/源接觸層536、汲/源接觸層538、閘極結構與多條鰭582、584、586、588。其中，閘極結構覆蓋於鰭582、584、586、588的中間區域。閘極結構包括：閘極介電層592、594、596、598分別覆蓋於鰭582、584、586、588的中間區域上方與二側邊表面，閘極層590覆蓋於閘極介電層592、594、596、598。汲/源接觸層536接觸於鰭582、584、586、588的第一側區域上方表面，汲/源接觸層538接觸於鰭582、584、586、588的第二側區域上方表面。
另外，如第11圖所示，第二選擇電晶體M FIN_sel2中鰭582的第一端電性連接至第二反熔絲電晶體M FIN_AF2中鰭562的第二端。同理，第二選擇電晶體M FIN_sel2中鰭584、586、588的第一端分別電性連接至第二反熔絲電晶體M FIN_AF2中鰭564、566、568的第二端。
當然，在 OTP記憶胞中，鰭512、542、562、582可以是一體成形，鰭514、544、564、584可以是一體成形，鰭516、546、566、586可以是一體成形，鰭518、548、568、588可以是一體成形。
另外，在第一選擇電晶體M FIN_sel1中，汲/源接觸層530連接至第一位元線BL 1，閘極層520連接至第一字元線WL 1。在第一反熔絲電晶體M FIN_AF1中，閘極層550連接至第一反熔絲控制線AF 1。在第二反熔絲電晶體M FIN_AF2中，閘極層570連接至第二反熔絲控制線AF 2。在第二選擇電晶體M FIN_sel2中，汲/源接觸層538連接至第二位元線BL 2，閘極層590連接至第二字元線WL 2。
請參照第12A圖與第12B圖，其所繪示為本發明第八實施例OTP記憶胞進行註冊動作(enroll action)的偏壓以及運作示意圖。第12C圖與第12D圖為本發明第八實施例OTP記憶胞進行讀取動作(read action)的偏壓以及運作示意圖。
於註冊動作時，第一反熔絲控制線AF 1與第一位元線BL 1之間為第一註冊路徑，第二反熔絲控制線AF 2與第二位元線BL 2之間為第二註冊路徑。於註冊動作時，第一位元線BL 1與第二位元線BL 2接收接地電壓(0V)，第一字元線WL 1與第二字元線WL 2接收開啟電壓V ON，第一反熔絲控制線AF 1與第二反熔絲控制線AF 2接收註冊電壓V ENRL。其中，註冊電壓V ENRL在3V~6V之間，開啟電壓V ON在0.4V~3V之間。因此，第一選擇電晶體M FIN_sel1與第二選擇電晶體M FIN_sel2開啟(turn on)，第一註冊路徑與第二註冊路徑開啟。
由於第一選擇電晶體M FIN_sel1開啟，第一位元線BL 1的接地電壓(0V)經由第一選擇電晶體M FIN_sel1傳遞至第一反熔絲型電晶體M FIN_ AF1的汲/源接觸層532以及鰭542、544、546、548。再者，由於第二選擇電晶體M FIN_sel2開啟，第二位元線BL 2的接地電壓(0V)經由第二選擇電晶體M FIN_sel2傳遞至第二反熔絲型電晶體M FIN_ AF2的汲/源接觸層536以及鰭562、564、566、568。當第一反熔絲型控制線AF 1與第二反熔絲型控制線AF 2接收註冊電壓V ENRL時，第一反熔絲型電晶體M FIN_ AF1的鰭542、544、546、548與閘極層550之間承受的電壓應力(voltage stress)為註冊電壓V ENRL。同時，第二反熔絲型電晶體M FIN_ AF2的鰭562、564、566、568與閘極層570之間承受的電壓應力(voltage stress)為註冊電壓V ENRL。因此，造成八個閘極介電層552、554、556、558、572、574、576、578其中之一破裂(rupture)。
由於OTP記憶胞的製造變異，於註冊動作時，並無法預測第一反熔絲電晶體M FIN_AF1與第二反熔絲電晶體M FIN_AF2中哪個閘極介電層552、554、556、558、572、574、576、578會破裂，因此本發明第八實施例的OTP記憶胞可運用於PUF技術。
舉例來說，如第12A圖所示之OTP記憶胞，於註冊動作時，第一反熔絲電晶體M FIN_AF1的閘極介電層552破裂，第一註冊電流I ENRL1由第一反熔絲控制線AF 1經由閘極層550、閘極介電層552、鰭542、汲/源接觸層532、第一選擇電晶體M FIN_sel1流至第一位元線BL 1。也就是說，由於閘極介電層552破裂，閘極層550與鰭542之間呈現低電阻值的狀態。另外，由於第二反熔絲電晶體M FIN_AF2的閘極介電層572、574、576、578未破裂，所以第二位元線BL 2上的第二註冊電流I ENRL2非常小，接近於零。
同理，於註冊動作時，如果是第一反熔絲電晶體M FIN_AF1的其他閘極介電層544、546、548破裂，則第一位元線BL 1上的第一註冊電流I ENRL1會大於第二位元線BL 2上的第二註冊電流I ENRL2。
另外，如第12B圖所示，於註冊動作時，第二反熔絲電晶體M FIN_AF2的閘極介電層572破裂，第二註冊電流I ENRL2由第二反熔絲控制線AF 2經由閘極層570、閘極介電層572、鰭562、汲/源接觸層536、第二選擇電晶體M FIN_sel2流至第二位元線BL 2。也就是說，由於閘極介電層572破裂，閘極層570與鰭562之間呈現低電阻值的狀態。另外，由於第一反熔絲電晶體M FIN_AF1的閘極介電層552、554、556、558未破裂，所以第一位元線BL 1上的第一註冊電流I ENRL1非常小，接近於零。
同理，於註冊動作時，如果是第二反熔絲電晶體M FIN_AF2的其他閘極介電層564、566、568破裂，則第二位元線BL 2上的第二註冊電流I ENRL2會大於第一位元線BL 1上的第一註冊電流I ENRL1。
於讀取動作時，第一反熔絲控制線AF 1與第一位元線BL 1之間為第一讀取路徑，第二反熔絲控制線AF 2與第二位元線BL 2之間為第二讀取路徑。於讀取動作時，第一位元線BL 1與第二位元線BL 2接收接地電壓(0V)，第一字元線WL 1與第二字元線WL 2接收開啟電壓V ON，第一反熔絲控制線AF 1與第二反熔絲控制線AF 2接收讀取電壓V RD。其中，讀取電壓V RD在0.75V~1.2V之間。因此，第一選擇電晶體M FIN_sel1與第二選擇電晶體M FIN_sel2開啟(turn on)，第一讀取路徑與第二讀取路徑開啟。
舉例來說，如第12C圖所示之OTP記憶胞，於讀取動作時，由於第一反熔絲電晶體M FIN_AF1的閘極介電層552破裂，較大的第一讀取電流I RD1由第一反熔絲控制線AF 1經由閘極層550、閘極介電層552、鰭542、汲/源接觸層532、第一選擇電晶體M FIN_sel1流至第一位元線BL 1。另外，由於第二反熔絲電晶體M FIN_AF2的閘極介電層572、574、576、578未破裂，所以第二位元線BL 2上的第二讀取電流I RD2非常小接近於零。
也就是說，於讀取動作時，如果是第一反熔絲電晶體M FIN_AF1的閘極介電層552、554、556、558其中之一破裂，則第一位元線BL 1上的第一讀取電流I RD1會大於第二位元線BL 2上的第二讀取電流I RD2。
如第12D圖所示之OTP記憶胞，於讀取動作時，由於第二反熔絲電晶體M FIN_AF2的閘極介電層572破裂，較大的第二讀取電流I RD2由第二反熔絲控制線AF 2經由閘極層570、閘極介電層572、鰭562、汲/源接觸層536、第二選擇電晶體M FIN_sel2流至第二位元線BL 2。另外，由於第一反熔絲電晶體M FIN_AF1的閘極介電層552、554、556、558未破裂，所以第一位元線BL 1上的第一讀取電流I RD1非常小接近於零。
也就是說，於讀取動作時，如果是第二反熔絲電晶體M FIN_AF2的閘極介電層572、574、576、578其中之一破裂，則第二位元線BL 2上的第二讀取電流I RD2會大於第一位元線BL 1上的第一讀取電流I RD1。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可比較第一位元線BL 1的第一讀取電流I RD1以及第二位元線BL 2上的第二讀取電流I RD2大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收第一讀取電流I RD1以及第二讀取電流I RD2。當第一讀取電流I RD1大於第二讀取電流I RD2時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當第一讀取電流I RD1小於第二讀取電流I RD2時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
當然，於讀取動作時，也可以僅根據第一位元線BL 1上的第一讀取電流I RD1或者僅根據第二位元線BL 2上的第二讀取電流I RD2來決定隨機碼中的一個位元(one bit)。舉例來說，於讀取動作時，提供一電流比較器(current comparator)，接收第一讀取電流I RD1以及參考電流Iref。當第一讀取電流I RD1大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當第一讀取電流I RD1小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
再者，第八實施例的OTP記憶胞中，第一選擇電晶體M FIN_sel1、第二選擇電晶體M FIN_sel2、第一反熔絲電晶體M FIN_AF1與第二反熔絲電晶體M FIN_AF2皆有四條鰭。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M FIN_sel1中有X條鰭、第二選擇電晶體M FIN_sel2中有Y條鰭，第一反熔絲電晶體M FIN_AF1中有P條鰭、第二反熔絲電晶體M FIN_AF2中有Q條鰭。
舉例來說，在第八實施例OTP記憶胞中，設計第一選擇電晶體M FIN_sel1有一條鰭(X=1)、第二選擇電晶體M FIN_sel2有一條鰭(Y=1)、第一反熔絲電晶體M FIN_AF1有一條鰭(P=1)，第二反熔絲電晶體M FIN_AF2有一條鰭(Q=1)。如此，可以組成尺寸最小的OTP記憶胞，並運用於PUF技術。
在第八實施例OTP記憶胞中，皆由四個FinFET電晶體所組成。當然，在此領域的技術人員也可以僅使用FinFET電晶體作為第一反熔絲電晶體與第二反熔絲電晶體，並且搭配其他形式的第一選擇電晶體與第二選擇電晶體，例如平面型場效電晶體(planar FET)，來組成本發明第八實施例的OTP記憶胞。舉例來說，在其他的實施例中，以FinFET電晶體作為第一反熔絲電晶體M FIN_AF1與第一反熔絲電晶體M FIN_AF2，而以平面型場效電晶體作為第一選擇電晶體與第二選擇電晶體，並組成本發明的OTP記憶胞。
也就是說，以第11圖的OTP記憶胞例，將第一選擇電晶體的一第一汲/源端連接至第一位元線BL 1，第一選擇電晶體的一閘極端連接至第一字元線WL 1，第一選擇電晶體的一第二汲/源端連接至第一反熔絲電晶體M FIN_AF1的汲/源接觸層532。再者，將第二選擇電晶體的一第一汲/源端連接至第二反熔絲電晶體M FIN_AF2的汲/源接觸層536，第二選擇電晶體的一閘極端連接至第二字元線WL 2，第二選擇電晶體的一第二汲/源端連接至第二位元線BL 2。
請參照第13圖，其所繪示為本發明第九實施例運用於PUF技術的OTP記憶胞上視圖。第九實施例的OTP記憶胞由三個FinFET電晶體所組成，每個電晶體的構造類似於第1D圖的FinFET電晶體。OTP記憶胞包括：選擇電晶體M FIN_sel、跟隨電晶體M FIN_FL、反熔絲電晶體M FIN_AF。
選擇電晶體M FIN_sel包括：汲/源接觸層630、汲/源接觸層632、汲/源接觸層634、汲/源接觸層636、閘極結構與多條鰭612、614、616、618。其中，閘極結構覆蓋於鰭612、614、616、618的中間區域。閘極結構包括：閘極介電層622、624、626、628分別覆蓋於鰭612、614、616、618的中間區域上方與二側邊表面，閘極層620覆蓋於閘極介電層622、624、626、628。再者，汲/源接觸層630接觸於鰭612、614的第一側區域上方表面，汲/源接觸層634接觸於鰭612、614的第二側區域上方表面，汲/源接觸層632接觸於鰭616、618的第一側區域上方表面，汲/源接觸層636接觸於鰭616、618的第二側區域上方表面。也就是說，鰭612、614的第一端電性連接至汲/源接觸層630，鰭612、614的第二端電性連接至汲/源接觸層634，鰭616、618的第一端電性連接至汲/源接觸層632，鰭616、618的第二端電性連接至汲/源接觸層636。
跟隨電晶體M FIN_FL包括：汲/源接觸層634、汲/源接觸層636、汲/源接觸層638、汲/源接觸層639、閘極結構與多條鰭642、644、646、648。其中，閘極結構覆蓋於鰭642、644、646、648的中間區域。閘極結構包括：閘極介電層652、654、656、658分別覆蓋於鰭642、644、646、648的中間區域上方與二側邊表面，閘極層650覆蓋於閘極介電層652、654、656、658。再者，汲/源接觸層634接觸於鰭642、644的第一側區域上方表面，汲/源接觸層638接觸於鰭642、644的第二側區域上方表面，汲/源接觸層636接觸於鰭646、648的第一側區域上方表面，汲/源接觸層639接觸於鰭646、648的第二側區域上方表面。也就是說，鰭642、644的第一端電性連接至汲/源接觸層634，鰭642、644的第二端電性連接至汲/源接觸層638，鰭646、648的第一端電性連接至汲/源接觸層636，鰭646、648的第二端電性連接至汲/源接觸層639。
另外，如第13圖所示，選擇電晶體M FIN_sel中鰭612的第二端電性連接至跟隨電晶體M FIN_FL中鰭642的第一端。同理， 選擇電晶體M FIN_sel中鰭614、616、618的第二端分別電性連接至跟隨電晶體M FIN_FL中鰭644、646、648的第一端。
反熔絲體M FIN_AF包括：汲/源接觸層638、汲/源接觸層639、閘極結構與多條鰭662、664、666、668。其中，閘極結構覆蓋於鰭662、664、666、668的中間區域。閘極結構包括：閘極介電層672、674、676、678分別覆蓋於鰭662、664、666、668的中間區域上方與二側邊表面，閘極層670覆蓋於閘極介電層672、674、676、678。再者，汲/源接觸層638接觸於鰭662、664的第一側區域上方表面，汲/源接觸層639接觸於鰭666、668的第一側區域上方表面。也就是說，鰭662、664的第一端電性連接至汲/源接觸層638，鰭666、668的第一端電性連接至汲/源接觸層639。
另外，如第13圖所示，跟隨電晶體M FIN_FL中鰭642的第二端電性連接至反熔絲電晶體M FIN_AF中鰭662的第一端。同理，跟隨電晶體M FIN_FL中鰭644、646、648的第二端分別電性連接至反熔絲電晶體M FIN_AF中鰭664、666、668的第一端。
當然，在 OTP記憶胞中，鰭612、642、662可以是一體成形，鰭614、644、664可以是一體成形，鰭616、646、666可以是一體成形，鰭618、648、668可以是一體成形。
另外，在選擇電晶體M FIN_sel中，汲/源接觸層630連接至第一位元線BL 1，汲/源接觸層632連接至第二位元線BL 2，閘極層620連接至字元線WL。在跟隨絲電晶體M FIN_FL中，閘極層650連接至跟隨控制線FL。在反熔絲電晶體M FIN_AF中，閘極層670連接至反熔絲控制線AF。
請參照第14A圖與第14B圖，其所繪示為本發明第九實施例OTP記憶胞進行註冊動作(enroll action)的偏壓以及運作示意圖。第14C圖與第14D圖為本發明第九實施例OTP記憶胞進行讀取動作(read action)的偏壓以及運作示意圖。
於註冊動作時，反熔絲控制線AF與第一位元線BL 1之間為第一註冊路徑，反熔絲控制線AF與第二位元線BL 2之間為第二註冊路徑。於註冊動作時，第一位元線BL 1與第二位元線BL 2接收接地電壓(0V)，字元線WL接收第一開啟電壓V ON1，跟隨控制線FL接收第二開啟電壓V ON2。其中，註冊電壓V ENRL在3V~6V之間，第一開啟電壓V ON1在0.4V~3V之間，第二開啟電壓V ON2在0.4V~3V之間。因此，選擇電晶體M FIN_sel與跟隨電晶體M FIN_FL開啟(turn on)，第一註冊路徑與第二註冊路徑開啟。
由於選擇電晶體M FIN_sel與跟隨電晶體M FIN_FL開啟，第一位元線BL 1與第二位元線BL 2的接地電壓(0V)經由選擇電晶體M FIN_sel與跟隨電晶體M FIN_FL傳遞至反熔絲型電晶體M FIN_ AF的汲/源接觸層638、639以及鰭662、664、666、668。當反熔絲型控制線AF接收註冊電壓V ENRL時，反熔絲型電晶體M FIN_ AF的鰭662、664、666、668與閘極層670之間承受的電壓應力(voltage stress)為註冊電壓V ENRL。因此，造成四個閘極介電層672、674、676、678其中之一破裂(rupture)。
由於OTP記憶胞的製造變異，於註冊動作時，並無法預測反熔絲電晶體M FIN_AF中哪個閘極介電層672、674、676、678會破裂，因此本發明第九實施例的OTP記憶胞可運用於PUF技術。
舉例來說，如第14A圖所示之OTP記憶胞，於註冊動作時，反熔絲電晶體M FIN_AF的閘極介電層672破裂，第一註冊電流I ENRL1由反熔絲控制線AF經由閘極層670、閘極介電層672、鰭662、汲/源接觸層638、跟隨電晶體M FIN_FL、選擇電晶體M FIN_sel流至第一位元線BL 1。也就是說，由於閘極介電層672破裂，閘極層670與鰭662之間呈現低電阻值的狀態。另外，由於反熔絲電晶體M FIN_AF的閘極介電層676、678未破裂，所以第二位元線BL 2上的第二註冊電流I ENRL2非常小，接近於零。
同理，於註冊動作時，如果是反熔絲電晶體M FIN_AF的閘極介電層674破裂，則第一位元線BL 1上的第一註冊電流I ENRL1會大於第二位元線BL 2上的第二註冊電流I ENRL2。
另外，如第14B圖所示之OTP記憶胞，於註冊動作時，反熔絲電晶體M FIN_AF的閘極介電層678破裂，第二註冊電流I ENRL2由反熔絲控制線AF經由閘極層670、閘極介電層678、鰭668、汲/源接觸層639、跟隨電晶體M FIN_FL、選擇電晶體M FIN_sel流至第二位元線BL 2。也就是說，由於閘極介電層678破裂，閘極層670與鰭668之間呈現低電阻值的狀態。另外，由於反熔絲電晶體M FIN_AF的閘極介電層672、674未破裂，所以第一位元線BL 1上的第一註冊電流I ENRL1非常小，接近於零。
同理，於註冊動作時，如果是反熔絲電晶體M FIN_AF的閘極介電層676破裂，則第二位元線BL 2上的第二註冊電流I ENRL2會大於第一位元線BL 1上的第一註冊電流I ENRL1。
於讀取動作時，反熔絲控制線AF與第一位元線BL 1之間為第一讀取路徑，反熔絲控制線AF與第二位元線BL 2之間為第二讀取路徑。於讀取動作時，第一位元線BL 1與第二位元線BL 2接收接地電壓(0V)，字元線WL接收第一開啟電壓V ON1，跟隨控制線FL接收第二開啟電壓V ON2，反熔絲控制線AF接收讀取電壓V RD。其中，讀取電壓V RD在0.75V~1.2V之間。因此，選擇電晶體M FIN_sel與跟隨電晶體M FIN_FL開啟(turn on)，第一讀取路徑與第二讀取路徑開啟。
舉例來說，如第14C圖所示之OTP記憶胞，於讀取動作時，由於反熔絲電晶體M FIN_AF的閘極介電層672破裂，較大的第一讀取電流I RD1由反熔絲控制線AF經由閘極層670、閘極介電層672、鰭662、汲/源接觸層638、跟隨電晶體M FIN_FL、選擇電晶體M FIN_sel流至第一位元線BL 1。另外，由於反熔絲電晶體M FIN_AF的閘極介電層676、678未破裂，所以第二位元線BL 2上的第二讀取電流I RD2非常小接近於零。
也就是說，於讀取動作時，如果是反熔絲電晶體M FIN_AF的閘極介電層672、674其中之一破裂，則第一位元線BL 1上的第一讀取電流I RD1會大於第二位元線BL 2上的第二讀取電流I RD2。
如第14D圖所示之OTP記憶胞，於讀取動作時，由於反熔絲電晶體M FIN_AF的閘極介電層678破裂，較大的第二讀取電流I RD2由反熔絲控制線AF經由閘極層670、閘極介電層678、鰭668、汲/源接觸層639、跟隨電晶體M FIN_FL、選擇電晶體M FIN_sel流至第二位元線BL 2。另外，由於反熔絲電晶體M FIN_AF的閘極介電層672、674未破裂，所以第一位元線BL 1上的第一讀取電流I RD1非常小接近於零。
也就是說，於讀取動作時，如果是反熔絲電晶體M FIN_AF的閘極介電層676、678其中之一破裂，則第二位元線BL 2上的第二讀取電流I RD2會大於第一位元線BL 1上的第一讀取電流I RD1。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可比較第一位元線BL 1的第一讀取電流I RD1以及第二位元線BL 2上的第二讀取電流I RD2大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收第一讀取電流I RD1以及第二讀取電流I RD2。當第一讀取電流I RD1大於第二讀取電流I RD2時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當第一讀取電流I RD1小於第二讀取電流I RD2時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
當然，於讀取動作時，也可以僅根據第一位元線BL 1上的第一讀取電流I RD1或者僅根據第二位元線BL 2上的第二讀取電流I RD2來決定隨機碼中的一個位元(one bit)。舉例來說，於讀取動作時，提供一電流比較器(current comparator)，接收第一讀取電流I RD1以及參考電流Iref。當第一讀取電流I RD1大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當第一讀取電流I RD1小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
再者，第九實施例的OTP記憶胞中，選擇電晶體M FIN_sel、跟隨電晶體M FIN_ FL、與反熔絲電晶體M FIN_AF皆有四條鰭。當然，本發明並不限定於此，在此領域的技術人員也可以修改為選擇電晶體M FIN_sel中有X條鰭、跟隨電晶體M FIN_FL中有Y條鰭，反熔絲電晶體M FIN_AF中有Z條鰭。
舉例來說，在第九實施例OTP記憶胞中，設計選擇電晶體M FIN_sel有二條鰭(X=2)、跟隨電晶體M FIN_FL有二條鰭(Y=2)、反熔絲電晶體M FIN_AF有二條鰭(Z=2)。如此，可以組成尺寸最小的OTP記憶胞，並運用於PUF技術。
由以上的說明可知，本發明提出用於物理不可複製技術的帶鰭式場效電晶體一次編程記憶胞。每一個OTP記憶胞皆可以產生一位元的隨機碼。再者，多個記憶胞即可組成半導體晶片(semiconductor chip)上特有的身分碼(ID code)。舉例來說，對128個OTP記憶胞進行註冊動作，並對128個OTP記憶胞進行讀取動作之後，即可獲得128位元的隨機碼，用來保護半導體晶片內部的資料。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110:絕緣層 112,114,116,118,212,214,216,218,252,254,256,258,272,274,276,278,312,314,316,318,331,333,335,337,352,354,356,358,371,372,373,374,375,376,377,378,512,514,516,518,542,544,546,548,562,564,566,568,582,584,586,588,612,614,616,618,642,644,646,648,662,664,666,668:鰭 120,220,260,280,320,340,360,390,380,520,550,570,590,620,650,670:閘極層 122,124,126,128,222,224,226,228,262,264,266,268,282,284,286,288,322,324,326,328,342,344,346,348,362,364,366,368,382,384,386,388,392,394,396,398,522,524,526,528,552,554,556,558,572,574,576,578,592,594,596,598,622,624,626,628,652,654,656,658,672,674,676,678:閘極介電層 130,140,230,232,234,236,330,332,334,336,338,339,532,534,536,538,630,632,634,636,638,639:汲/源接觸層
第1A圖至第1C圖為FinFET電晶體的製作流程示意圖； 第1D圖為FinFET電晶體的上視圖； 第2A圖為本發明第一實施例運用於PUF技術的OTP記憶胞上視圖； 第2B圖為修改第一實施例後的OTP記憶胞； 第3A圖與第3B圖為第一實施例OTP記憶胞進行註冊動作的偏壓與運作圖； 第3C圖與第3D圖為第一實施例OTP記憶胞進行讀取動作的偏壓與運作圖； 第4圖為本發明第二實施例OTP記憶胞的上視圖； 第5圖為本發明第三實施例OTP記憶胞的上視圖； 第6A圖為本發明第四實施例運用於PUF技術的OTP記憶胞上視圖； 第6B圖為修改第四實施例後的OTP記憶胞； 第7A圖與第7B圖為第四實施例OTP記憶胞進行註冊動作的偏壓與運作圖； 第7C圖與第7D圖為第四實施例OTP記憶胞進行讀取動作的偏壓與運作圖； 第8圖為本發明第五實施例OTP記憶胞的上視圖； 第9圖為本發明第六實施例OTP記憶胞的上視圖； 第10圖為本發明第七實施例OTP記憶胞的上視圖； 第11圖為本發明第八實施例運用於PUF技術的OTP記憶胞上視圖； 第12A圖與第12B圖為第八實施例OTP記憶胞進行註冊動作的偏壓與運作圖； 第12C圖與第12D圖為第八實施例OTP記憶胞進行讀取動作的偏壓與運作圖； 第13圖為本發明第九實施例運用於PUF技術的OTP記憶胞上視圖； 第14A圖與第14B圖為第九實施例OTP記憶胞進行註冊動作的偏壓與運作圖；以及 第14C圖與第14D圖為第九實施例OTP記憶胞進行讀取動作的偏壓與運作圖。
212,214,216,218,252,254,256,258,276,278:鰭
220,260,280:閘極層
222,224,226,228,262,264,266,268,286,288:閘極介電層
230,232,234,236:汲/源接觸層

Claims (36)

  1. 一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括： 一第一條鰭； 一第二條鰭； 一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一反熔絲控制線； 一第一汲/源接觸層，電性連接至該第一條鰭的一第一端以及電性連接至該第二條鰭的一第一端； 一第二汲/源接觸層，電性連接至該第二條鰭的一第二端，且該第二汲/源接觸層未電性連接至該第一條鰭的一第二端； 一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第一電晶體的該第二汲/源端連接至該第一汲/源接觸層；以及 一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第二汲/源接觸層。
  2. 如請求項1所述之一次編程記憶胞，其中該第一電晶體為一第一選擇電晶體，該第二電晶體為一第二選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一第二汲/源端連接至該第一汲/源接觸層，該第二選擇電晶體的一第一汲/源端連接至該第二汲/源接觸層，該第二選擇電晶體的一閘極端連接至一第二字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  3. 如請求項2所述之一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  4. 如請求項3所述之一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  5. 如請求項2所述之一次編程記憶胞，其中該第一選擇電晶體包括： 該第一汲/源接觸層； 一第三汲/源接觸層，連接至該第一位元線； 一第三條鰭，該第三條鰭的一第一端電性連接至該第三汲/源接觸層，該第三條鰭的一第二端電性連接至該第一汲/源接觸層；以及 一第二閘極結構，包括一第三閘極介電層與一第二閘極層；其中，該第三條鰭的一中間區域與二側邊表面被該第三閘極介電層覆蓋，該第三閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至該第一字元線。
  6. 如請求項5所述之一次編程記憶胞，其中該第二選擇電晶體包括： 該第二汲/源接觸層； 一第四汲/源接觸層，連接至該第二位元線； 一第四條鰭，該第四條鰭的一第一端電性連接至該第二汲/源接觸層，該第四條鰭的一第二端電性連接至該第四汲/源接觸層；以及 一第三閘極結構，包括一第四閘極介電層與一第三閘極層；其中，該第四條鰭的一中間區域上方與二側邊表面被該第四閘極介電層覆蓋，該第四閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至該第二字元線。
  7. 如請求項1所述之一次編程記憶胞，更包括一第一選擇晶體與一第二選擇電晶體，其中該第一電晶體為一第一跟隨電晶體，該第二電晶體為一第二跟隨電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一跟隨電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一跟隨電晶體的一閘極端連接至一第一跟隨控制線，該第一跟隨電晶體的一第二汲/源端連接至該第一汲/源接觸層，該第二跟隨電晶體的一第一汲/源端連接至該第二汲/源接觸層，該第二跟隨電晶體的一閘極端連接至一第二跟隨控制線，該第二選擇電晶體的一第一汲/源端連接至該第二跟隨電晶體的一第二汲/源端，該第二選擇電晶體的一閘極端連接至一第二字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  8. 如請求項7所述之一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  9. 如請求項8所述之一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  10. 如請求項7所述之一次編程記憶胞，其中該第一跟隨電晶體包括： 該第一汲/源接觸層； 一第三汲/源接觸層； 一第三條鰭，該第三條鰭的一第一端電性連接至該第三汲/源接觸層，該第三條鰭的一第二端電性連接至該第一汲/源接觸層；以及 一第二閘極結構，包括一第三閘極介電層與一第二閘極層；其中，該第三條鰭的一中間區域上方與二側表面被該第三閘極介電層覆蓋，該第三閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至該第一跟隨控制線。
  11. 如請求項10所述之一次編程記憶胞，其中該第一選擇電晶體包括： 該第三汲/源接觸層； 一第四汲/源接觸層，連接至該第一位元線； 一第四條鰭，該第四條鰭的一第一端電性連接至該第四汲/源接觸層，該第四條鰭的一第二端電性連接至該第三汲/源接觸層；以及 一第三閘極結構，包括一第四閘極介電層與一第三閘極層；其中，該第四條鰭的一中間區域上方與二側邊表面被該第四閘極介電層覆蓋，該第四閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至該第一字元線。
  12. 如請求項11所述之一次編程記憶胞，其中該第二跟隨電晶體包括： 該第二汲/源接觸層； 一第五汲/源接觸層； 一第五條鰭，該第五條鰭的一第一端電性連接至該第二汲/源接觸層，該第五條鰭的一第二端電性連接至該第五汲/源接觸層；以及 一第四閘極結構，包括一第五閘極介電層與一第四閘極層；其中，該第五條鰭的一中間區域上方與二側邊表面被該第五閘極介電層覆蓋，該第五閘極介電層被該第四閘極層覆蓋，該第四閘極層連接至該第二跟隨控制線。
  13. 如請求項12所述之一次編程記憶胞，其中該第二選擇電晶體包括： 該第五汲/源接觸層； 一第六汲/源接觸層，連接至該第二位元線； 一第六條鰭，該第六條鰭的一第一端電性連接至該第五汲/源接觸層，該第六條鰭的一第二端電性連接至該第六汲/源接觸層；以及 一第五閘極結構，包括一第六閘極介電層與一第五閘極層；其中，該第六條鰭的一中間區域上方與二側邊表面被該第六閘極介電層覆蓋，該第六閘極介電層被該第五閘極層覆蓋，該第五閘極層連接至該第二字元線。
  14. 一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括： 一第一汲/源接觸層； 一第一條鰭，該第一條鰭的一第一端電性連接至該第一汲/源接觸層； 一第二條鰭 ，該第二條鰭的一第一端電性連接至該第一汲/源接觸層； 一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋； 一第二汲/源接觸層； 一第三條鰭，該第三條鰭的一第一端電性連接至該第一條鰭的一第二端，該第三條鰭的一第二端未電性連接至該第二汲/源接觸層； 一第四條鰭 ，該第四條鰭的一第一端電性連接至該第二條鰭的一第二端，該第四條鰭的一第二端電性連接至該第二汲/源接觸層； 一第二閘極結構，包括一第三閘極介電層、一第四閘極介電層與一第二閘極層；其中，該第三條鰭的一中間區域上方與二側邊表面被該第三閘極介電層覆蓋，該第四條鰭的一中間區域上方與二側邊表面被該第四閘極介電層覆蓋，該第三閘極介電層與該第四閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一反熔絲控制線； 一第三汲/源接觸層； 一第五條鰭，該第五條鰭的一第一端電性連接至該第二汲/源接觸層，該第五條鰭的一第二端電性連接至該第三汲/源接觸層；以及 一第三閘極結構，包括一第五閘極介電層與一第三閘極層；其中，該第五條鰭的一中間區域上方與二側邊表面被該第五閘極介電層覆蓋，該第五閘極介電層該第三閘極層覆蓋。
  15. 如請求項14所述之一次編程記憶胞，該第一汲/源接觸層連接至一第一位元線，該第一閘極層連接至一第一字元線，該第三汲/源接觸層連接至一第二位元線，該第三閘極層連接至一第二字元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  16. 如請求項15所述之一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第三閘極介電層與該第四閘極介電層其中之一破裂。
  17. 如請求項16所述之一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  18. 如請求項15所述之一次編程記憶胞，更包括： 一第四汲/源接觸層，電性連接至該第一條鰭的該第二端、該第二條鰭的該第二端，該第三條鰭的該第一端與該第四條鰭的該第一端； 以及 一第六條鰭，該第六條鰭的一第一端電性連接至該第三條鰭的該第二端； 其中，該第三閘極結構，更包括一第六閘極介電層，該第六條鰭的一中間區域與二側邊表面被該第六閘極介電層覆蓋，該第六閘極介電層被該第三閘極層覆蓋。
  19. 如請求項14所述之一次編程記憶胞，更包括： 一第四汲/源接觸層； 一第六條鰭，該第六條鰭的一第一端電性連接至該第四汲/源接觸層，該第六條鰭的一第二端電性連接至該第一汲/源接觸層； 一第四閘極結構，包括一第六閘極介電層與一第四閘極層；其中，該第六條鰭的一中間區域上方與二側邊表面被該第六閘極介電層覆蓋，該第六閘極介電層被該第四閘極層覆蓋； 一第五汲/源接觸層； 一第七條鰭，該第七條鰭的一第一端電性連接至該第三汲/源接觸層，該第七條鰭的一第二端電性連接至該第五汲/源接觸層；以及 一第五閘極結構，包括一第七閘極介電層與一第五閘極層；其中，該第七條鰭的一中間區域上方與二側邊表面被該第七閘極介電層覆蓋，該第七閘極介電層被該第五閘極層覆蓋。
  20. 如請求項19所述之一次編程記憶胞，其中該第四汲/源接觸層連接至一第一位元線，該第四閘極層連接至一第一字元線，該第一閘極層連接至一第一跟隨控制線，該第三閘極層連接至一第二跟隨控制線，該第五汲/源接觸層連接至一第二位元線，該第五閘極層連接至一第二字元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  21. 如請求項20所述之一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第三閘極介電層與該第四閘極介電層其中之一破裂。
  22. 如請求項21所述之一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  23. 如請求項22所述之一次編程記憶胞，更包括： 一第六汲/源接觸層，電性連接至該第一條鰭的該第二端、該第二條鰭的該第二端，該第三條鰭的該第一端與該第四條鰭的該第一端； 以及 一第八條鰭，該第八條鰭的一第一端電性連接至該第三條鰭的該第二端，且該第八條鰭的一第二端未電性連接至該第三汲/源接觸層； 其中，該第三閘極結構，更包括一第八閘極介電層，該第八條鰭的一中間區域與二側邊表面被該第八閘極介電層覆蓋，該第八閘極介電層被該第三閘極層覆蓋。
  24. 如請求項23所述之一次編程記憶胞，更包括： 一第九條鰭，該第九條鰭的一第一端電性連接至該第八條鰭的該第二端，且該第九條鰭的一第二端未電性連接至該第五汲/源接觸層； 其中，該第五閘極結構，更包括一第九閘極介電層，該第九條鰭的一中間區域與二側邊表面被該第九閘極介電層覆蓋，該第九閘極介電層被該第五閘極層覆蓋。
  25. 一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括： 一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端； 一第一條鰭，該第一條鰭的一第一端電性連接至該第一電晶體的該第二汲/源端； 一第一閘極結構，包括一第一閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第一閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一第一反熔絲控制線； 一第二條鰭，該第二條鰭的一第一端電性連接至該第一條鰭的一第二端； 一第二閘極結構，包括一第二閘極介電層與一第二閘極層；其中，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第二閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一第二反熔絲控制線；以及 一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第二條鰭的一第二端。
  26. 如請求項25所述之一次編程記憶胞，其中該第一電晶體為一第一選擇電晶體，該第二電晶體為一第二選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第二選擇電晶體的一閘極端連接至一第二字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線。
  27. 如請求項26所述之一次編程記憶胞，於一註冊動作時，該第一反熔絲控制線與該第一位元線之間為一第一註冊路徑，該第二反熔絲控制線與該第二位元線之間為一第二註冊路徑，該第一註冊路徑與該第二註冊路徑開啟，該第一反熔絲控制線接收一註冊電壓，該第二反熔絲控制線接收該註冊電壓，該第一位元線接收一接地電壓，該第二位元線接收該接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  28. 如請求項27所述之一次編程記憶胞，其中於一讀取動作時，該第一反熔絲控制線與該第一位元線之間為一第一讀取路徑，該第二反熔絲控制線與該第二位元線之間為一第二讀取路徑，該第一讀取路徑與該第二讀取路徑開啟，該第一反熔絲控制線接收一讀取電壓，該第二反熔絲控制線接收該讀取電壓，該第一位元線接收該接地電壓，該第二位元線接收該接地電壓，使得該第一位元線接收一第一讀取電流，使得第二位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
  29. 如請求項27所述之一次編程記憶胞，其中於一讀取動作時，該第一反熔絲控制線與該第一位元線之間為一第一讀取路徑，該第一讀取路徑開啟，該第一反熔絲控制線接收一讀取電壓，該第一位元線接收該接地電壓，使得該第一位元線接收一第一讀取電流，並根據該第一讀取電流的大小決定一位元的隨機碼。
  30. 如請求項26所述之一次編程記憶胞，其中該第一選擇電晶體包括： 一第一汲/源接觸層，連接至該第一位元線； 一第三條鰭，該第三條鰭的一第一端電性連接至該第一汲/源接觸層； 一第三閘極結構，包括一第三閘極介電層與一第三閘極層；其中，該第三條鰭的一中間區域上方與二側邊表面被該第三閘極介電層覆蓋，該第三閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至該第一字元線；以及 一第二汲/源接觸層，該第二汲/源接觸層電性連接至該第三條鰭的一第二端，該第二汲/源接觸層電性連接至該第一條鰭的該第一端。
  31. 如請求項30所述之一次編程記憶胞，其中該第二選擇電晶體包括： 一第三汲/源接觸層，該第三汲/源接觸層電性連接至第二條鰭的該第二端； 一第四條鰭，該第四條鰭的一第一端電性連接至該第三汲/源接觸層； 一第四閘極結構，包括一第四閘極介電層與一第四閘極層；其中，該第四條鰭的一中間區域上方與二側邊表面被該第四閘極介電層覆蓋，該第四閘極介電層被該第四閘極層覆蓋，該第四閘極層連接至該第二字元線； 一第四汲/源接觸層，該第四汲/源接觸層電性連接至該第四條鰭的一第二端，且該第四汲/源接觸層連接至該第二位元線；以及 一第五汲/源接觸層電性連接至第一條鰭的該第二端，該第五汲/源接觸層電性連接至第二條鰭的該第一端。
  32. 一種運用於物理不可複製技術(PUF技術)的一次編程記憶胞，包括： 一第一汲/源接觸層，連接至一第一位元線； 一第二汲/源接觸層，連接至一第二位元線； 一第一條鰭，該第一條鰭的一第一端電性連接至該第一汲/源接觸層； 一第二條鰭，該第二條鰭的一第一端電性連接至該第二汲/源接觸層； 一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一條鰭的一中間區域上方與二側邊表面被該第一閘極介電層覆蓋，該第二條鰭的一中間區域上方與二側邊表面被該第二閘極介電層覆蓋，該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一字元線； 一第三條鰭，該第三條鰭的一第一端電性連接至該第一條鰭的一第二端； 一第四條鰭，該第四條鰭的一第一端電性連接至該第二條鰭的一第二端； 一第二閘極結構，包括一第三閘極介電層、一第四閘極介電層與一第二閘極層；其中，該第三條鰭的一中間區域上方與二側邊表面被該第三閘極介電層覆蓋，該第四條鰭的一中間區域上方與二側邊表面被該第四閘極介電層覆蓋，該第三閘極介電層與該第四閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一跟隨控制線； 一第五條鰭，該第五條鰭的一第一端電性連接至該第三條鰭的一第二端； 一第六條鰭，該第六條鰭的一第一端電性連接至該第四條鰭的一第二端；以及 一第三閘極結構，包括一第五閘極介電層、一第六閘極介電層與一第三閘極層；其中，該第五條鰭的一中間區域上方與二側邊表面被該第五閘極介電層覆蓋，該第六條鰭的一中間區域上方與二側邊表面被該第六閘極介電層覆蓋，該第五閘極介電層與該第六閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至一反熔絲控制線。
  33. 如請求項32所述之一次編程記憶胞，更包括： 一第三汲/源接觸層，電性連接至該第一條鰭的該第二端以及該第三條鰭的該第一端； 一第四汲/源接觸層，電性連接至該第二條鰭的該第二端以及該第四條鰭的該第一端； 一第五汲/源接觸層，電性連接至該第三條鰭的該第二端以及該第五條鰭的該第一端；以及 一第六汲/源接觸層，電性連接至該第四條鰭的該第二端以及該第六條鰭的該第一端。
  34. 如請求項32所述之一次編程記憶胞，於一註冊動作時，該反熔絲控制線與該第一位元線之間為一第一註冊路徑，該反熔絲控制線與該第二位元線之間為一第二註冊路徑，該第一註冊路徑與該第二註冊路徑開啟，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，該第二位元線接收該接地電壓，使得該第五閘極介電層與該第六閘極介電層其中之一破裂。
  35. 如請求項34所述之一次編程記憶胞，其中於一讀取動作時，該反熔絲控制線與該第一位元線之間為一第一讀取路徑，該反熔絲控制線與該第二位元線之間為一第二讀取路徑，該第一讀取路徑與該第二讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第一位元線接收該接地電壓，該第二位元線接收該接地電壓，使得該第一位元線接收一第一讀取電流，使得第二位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
  36. 如請求項34所述之一次編程記憶胞，其中於一讀取動作時，該反熔絲控制線與該第一位元線之間為一第一讀取路徑，該第一讀取路徑開啟，該反熔絲控制線接收該讀取電壓，該第一位元線接收該接地電壓，使得該第一位元線接收一第一讀取電流，並根據該第一讀取電流的大小決定一位元的隨機碼。
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