TW202403768A - 用於物理不可複製技術的帶環繞式閘極電晶體一次編程記憶胞 - Google Patents

用於物理不可複製技術的帶環繞式閘極電晶體一次編程記憶胞 Download PDF

Info

Publication number
TW202403768A
TW202403768A TW112125448A TW112125448A TW202403768A TW 202403768 A TW202403768 A TW 202403768A TW 112125448 A TW112125448 A TW 112125448A TW 112125448 A TW112125448 A TW 112125448A TW 202403768 A TW202403768 A TW 202403768A
Authority
TW
Taiwan
Prior art keywords
nanowire
drain
gate
surrounded
spacer
Prior art date
Application number
TW112125448A
Other languages
English (en)
Other versions
TWI854735B (zh
Inventor
陳稐寯
何秉隆
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Publication of TW202403768A publication Critical patent/TW202403768A/zh
Application granted granted Critical
Publication of TWI854735B publication Critical patent/TWI854735B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種反熔絲型一次編程記憶胞，至少包括：一第一奈米線、一第二奈米線、一第一第一閘極結構、一第一汲/源結構與一第二汲/源結構。第一閘極結構包括：一第一閘極介電層、一第二閘極介電層與一第一閘極層。第一奈米線被第一閘極介電層所環繞。第二奈米線被第二閘極介電層所環繞。第一閘極介電層與第二閘極介電層被第一閘極層所環繞。第一汲/源結構電性接觸於第一奈米線的第一端與第二奈米線的第一端。第二汲/源結構電性接觸於第一奈米線的第二端。第二汲/源結構未電性接觸於第二奈米線的第二端。

Description

用於物理不可複製技術的帶環繞式閘極電晶體一次編程記憶胞
本發明是有關於一種非揮發性記憶胞，且特別是有關於一種用於物理不可複製技術的帶環繞式閘極電晶體(Gate-All-Around transistor，簡稱GAA電晶體)一次編程記憶胞。
眾所周知，一次編程的記憶體(one time programming memory，簡稱OTP記憶體)為一種非揮發性記憶體(non-volatile memory)。OTP記憶體中包括多個一次編程記憶胞(簡稱OTP記憶胞)。OTP記憶胞僅能進行一次編程動作，一旦OTP記憶胞進行編程動作之後，OTP記憶胞的儲存資料將無法修改。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護半導體晶片內部的資料，防止半導體晶片的內部資料被竊取。根據PUF技術，半導體晶片能夠提供一隨機碼(random code)。此隨機碼可作為半導體晶片(semiconductor chip)上特有的身分碼(ID code)，用來保護內部的資料。
一般來說，PUF技術是利用半導體晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括半導體的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出半導體晶片，但是其隨機碼幾乎不可能被複製(duplicate)。因此，具有PUF技術的半導體晶片通常被運用於高安全防護的應用(applications with high security requirements)。
舉例來說，美國專利號碼US 9,613,714揭露一種用於物理不可複製技術的一次編程記憶胞與記憶胞陣列及其相關隨機碼產生方法。
本發明係有關於一種運用於物理不可複製技術(PUF技術)的反熔絲型一次編程記憶胞，包括：一第一奈米線；一第二奈米線；一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一奈米線的一中間區域被該第一閘極介電層環繞，該第二奈米線的一中間區域被該第二閘極介電層環繞，該第一閘極介電層與該第二閘極介電層被該第一閘極層環繞，該第一閘極層連接至一反熔絲控制線，該第一奈米線的一第一側區域被該第一間隙壁環繞，該第一奈米線的一第二側區域被該第二間隙壁環繞，該第二奈米線的一第一側區域被該第一間隙壁環繞，該第二奈米線的一第二側區域被該第二間隙壁環繞；一第一汲/源結構，電性接觸至該第一奈米線的一第一端以及電性接觸至該第二奈米線的一第一端；一第二汲/源結構，電性接觸至該第一奈米線的一第二端，且未電性接觸至該第二奈米線的一第二端；一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第一電晶體的該第二汲/源端連接至該第一汲/源結構；以及，一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第二汲/源結構。
本發明係有關於一種運用於物理不可複製技術(PUF技術)的反熔絲型一次編程記憶胞，包括：一第一奈米線；一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層與一第一閘極層；其中，該第一奈米線的一中間區域被該第一閘極介電層環繞，該第一閘極介電層被該第一閘極層環繞，該第一閘極層連接至一反熔絲控制線，該第一奈米線的一第一側區域被該第一間隙壁環繞，該第一奈米線的一第二側區域被該第二間隙壁環繞；一第一汲/源結構，電性接觸至該第一奈米線的一第一端；一第二奈米線；一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第二閘極介電層與一第二閘極層；其中，該第二奈米線的一中間區域被該第二閘極介電層環繞，該第二閘極介電層被該第二閘極層環繞，該第二閘極層連接至該反熔絲控制線，該第二奈米線的一第一側區域被該第三間隙壁環繞，該第二奈米線的一第二側區域被該第四間隙壁環繞；一第二汲/源結構，電性接觸至該第一奈米線的一第二端以及該第二奈米線的一第一端；一第三汲/源結構，電性接觸至該第二奈米線的一第二端；一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第一電晶體的該第二汲/源端連接至該第一汲/源結構；以及，一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第三汲/源結構。
本發明係有關於一種運用於物理不可複製技術(PUF技術)的反熔絲型一次編程記憶胞，包括：一第一奈米線；一第二奈米線；一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一奈米線的一中間區域被該第一閘極介電層環繞，該第二奈米線的一中間區域被該第二閘極介電層環繞，該第一閘極介電層與該第二閘極介電層被該第一閘極層環繞，該第一閘極層連接至一反熔絲控制線，該第一奈米線的一第一側區域被該第一間隙壁環繞，該第一奈米線的一第二側區域被該第二間隙壁環繞，該第二奈米線的一第一側區域被該第一間隙壁環繞，該第二奈米線的一第二側區域被該第二間隙壁環繞；一第一汲/源結構，電性接觸至該第一奈米線的一第一端，未電性接觸至該第二奈米線的一第一端；一第三奈米線，該第三奈米線的一第一端電性接觸至該第一奈米線的一第二端；一第四奈米線，該第四奈米線的一第一端電性接觸至該第二奈米線的一第二端；一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第三閘極介電層、一第四閘極介電層與一第二閘極層；其中，該第三奈米線的一中間區域被該第三閘極介電層環繞，該第四奈米線的一中間區域被該第四閘極介電層環繞，該第三閘極介電層與該第四閘極介電層被該第二閘極層環繞，該第三奈米線的一第一側區域被該第三間隙壁環繞，該第三奈米線的一第二側區域被該第四間隙壁環繞，該第四奈米線的一第一側區域被該第三間隙壁環繞，該第四奈米線的一第二側區域被該第四間隙壁環繞；一第二汲/源結構，電性接觸至該第三奈米線的一第二端以及電性接觸至該第四奈米線的一第二端，其中該第二汲/源結構、該第三奈米線、該第四奈米線與該第二閘極結構形成一第一電晶體； 以及一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第一汲/源結構。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明關於一種用於物理不可複製技術的帶環繞式閘極電晶體(Gate-All-Around transistor，簡稱GAA電晶體)一次編程記憶胞。本文所描述的「破裂」可指的是量子穿隧(Quantum Tunneling)技術。詳細來說，在GAA電晶體的閘極端子上累積的能量達到某個程度後，GAA電晶體會發生量子穿隧，而GAA電晶體的閘極端子上累積的能量會透過閘極漏電路徑被釋放，因此產生大於一預定臨界值的量子穿隧電流。量子穿隧的機制可類似於閘極氧化層崩潰(gate oxide breakdown)，但並不限於硬性/破壞性崩潰。例如，量子穿隧可為利用能井補助穿隧(trap-assisted tunneling)的軟性崩潰，但本發明不限於此。為便於理解，產生大於預定臨界值的量子穿隧電流的GAA電晶體可稱其閘極介電層「破裂」，而產生小於預定臨界值的量子穿隧電流(或是並未發生量子穿隧)的GAA電晶體可稱其閘極介電層「未破裂」。
請參照第1A圖與第1B圖，其所繪示為一條奈米線的GAA電晶體透視圖以及沿著a-b虛線的剖面圖。
如第1A圖、第1C圖與第1G圖所示，在半導體基板(sub)的內部上形成一隔離結構(isolation structure)，例如淺溝渠隔離結構(STI)。
再者，如第1A圖與第1B圖所示，於半導體基板(sub)的表面更形成一閘極結構120，並且一奈米線(nanowire)130穿過閘極結構120。也就是說，奈米線130被閘結結構120所環繞，並被閘極結構120所支撐。舉例來說，奈米線130可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。另外，二個汲/源結構132、136電性接觸於奈米線130。根據本發明的實施例，二個汲/源結構132、136，閘極結構120以及奈米線130即構成GAA電晶體。
如第1A圖與第1B圖所示，閘極結構120包括：二個間隙壁152、156，閘極介電結構(gate dielectric structure)199與一閘極層124。其中，閘極介電結構199接觸於間隙壁152的第一側壁與閘極層124的一第一側壁之間，閘極介電結構199接觸於間隙壁156的第一側壁與閘極層124的一第二側壁之間。另外，閘極介電結構199更接觸於半導體基板sub的表面與閘極層124的底表面之間，並使得閘極層124與半導體基板sub之間電性隔離。再者，閘極介電結構199更包括閘極介電層(gate dielectric layer)122。實際上，閘極介電結構199可以只有閘極介電層122而已。也就是說，閘極結構120至少包括：二個間隙壁152、156，閘極介電層122與一閘極層124，且閘極層124與半導體基板sub之間電性隔離。
如第1B圖所示，閘極介電層122環繞奈米線130的中間區域，閘極層124環繞閘極介電層122。另外，奈米線130的第一側區域被間隙壁152所包圍，奈米線130的第二側區域被間隙壁156所包圍，且間隙壁152、156位於半導體基板(sub)上。再者，被閘極結構120所環繞的奈米線130為GAA電晶體的奈米線通道區域(nanowire channel region)。再者，汲/源結構132、136形成在半導體基板(sub)上方，位於閘極結構120的二側。汲/源結構132電性接觸於奈米線130的第一端，汲/源結構136電性接觸於奈米線130的第二端。舉例來說，汲/源結構132、136與奈米線130有相同的摻雜型態。舉例來說，汲/源結構132、136與奈米線130皆為n型摻雜區域或者p型摻雜區。
如第1B圖所示，GAA電晶體即包括：閘極結構120、奈米線130、與汲/源結構132、136。另外，奈米線130作為GAA電晶體的奈米線通道區域。
值得注意地，GAA電晶體的閘極結構中並不限定只有一條奈米線。例如GAA電晶體中包括多條條奈米線。請參照第1C圖與第1D圖，其所繪示為四條奈米線的GAA電晶體透視圖及沿著e-f虛線的剖面圖。
如第1C圖與第1D圖所示，於半導體基板(sub)上形成一閘極結構，並且多條奈米線230、240、250、260穿過閘極結構。也就是說，奈米線230、240、250、260被閘結結構所環繞，並被閘極結構所支撐。舉例來說，奈米線230、240、250、260可為長方體奈米線或者圓柱體奈米線。另外，二個汲/源結構232、236電性接觸於奈米線230、240、250、260。根據本發明的實施例，二個汲/源結構232、236，閘極結構以及奈米線230、240、250、260即構成GAA電晶體。
如第1C圖與第1D圖所示，閘極結構包括：二個間隙壁272、274，閘極介電結構299與一閘極層228。其中，閘極介電結構299接觸於間隙壁272的第一側壁與閘極層228的一第一側壁之間，且閘極介電結構299接觸於間隙壁274的第一側壁與閘極層228的一第二側壁之間。另外，閘極介電結構299更接觸於半導體基板sub的表面與閘極層228的底表面之間，並使得閘極層228與半導體基板sub之間電性隔離。再者，閘極介電結構299更包括閘極介電層223、224、225、226。也就是說，閘極結構至少包括：二個間隙壁272、274，閘極介電層223、224、225、226與一閘極層228，且閘極層228與半導體基板sub之間電性隔離。
如第1D圖所示，閘極介電層223環繞奈米線230的中間區域，閘極介電層224環繞奈米線240的中間區域，閘極介電層225環繞奈米線250的中間區域，閘極介電層226環繞奈米線260的中間區域。閘極層228環繞閘極介電層223、224、225、226。另外，奈米線230、240、250、260的第一側區域被間隙壁272所包圍，奈米線230、240、250、260的第二側區域被間隙壁274所包圍，且間隙壁272、274位於半導體基板(sub)上。其中，被閘極結構所環繞的奈米線230、240、250、260為GAA電晶體的奈米線通道區域。再者，汲/源結構232、236位於閘極結構的二側。汲/源結構232電性接觸於奈米線230、240、250、260的第一端，汲/源結構236電性接觸於奈米線230、240、250、260的第二端。在一實施例中，汲/源結構232、236與奈米線230、240、250、260有相同的摻雜型態。舉例來說，汲/源結構232、236與奈米線230、240、250、260皆為n型摻雜區域或者p型摻雜區。
因此，如第1D圖所示，GAA電晶體即包括：閘極結構、奈米線230、240、250、260與汲/源結構232、236。另外，奈米線230、240、250、260作為GAA電晶體的奈米線通道區域。
另外，第1C圖中的GAA電晶體係以四條奈米線230、240、250、260沿著一條線排列，且此線垂直於半導體基板sub來說明。當然在其他的GAA電晶體中也不限於此排列方式，可以設計其他排列方式的奈米線。
請參照第1E圖與第1F圖，其所繪示為另一六條奈米線的GAA電晶體透視圖及其上視圖。第1E圖中的GAA電晶體係以六條奈米線320、330、340、350、360、370沿著二條線排列，且此二線垂直於半導體基板sub來說明。其中，奈米線320、330、340沿著第一條線排列，奈米線350、360、370沿著第二條線排列。當然在其他的GAA電晶體中也可以設計多於二條線排列的奈米線，每一條線排列的奈米線數目也不限定。
如第1E圖與第1F圖所示，於半導體基板(sub)上形成一閘極結構，六條條奈米線320、330、340、350、360、370穿過閘極結構。其中，六條奈米線320、330、340、350、360、370沿著二條線垂直地排列。三條奈米線320、330、340沿著第一條線排列。另三條奈米線350、360、370沿著第二條線排列。或者，也可以如第1F所示的方式來說明，二條奈米線370、340沿著一個方向水平地排列，且此方向平行於於半導體基板sub。再者，奈米線320、330、340、350、360、370被閘結結構所環繞，並被閘極結構所支撐。其中，奈米線320、330、340、350、360、370可為長方體奈米線或者圓柱體奈米線。另外，二個汲/源結構392、394電性接觸於奈米線320、330、340、350、360、370。根據本發明的實施例，二個汲/源結構392、394，閘極結構以及奈米線320、330、340、350、360、370即構成GAA電晶體。
如第1E圖與第1F圖所示，閘極結構包括：二個間隙壁382、384，閘極介電結構399與一閘極層324。其中，閘極介電結構399接觸於間隙壁382的第一側壁與閘極層324的一第一側壁之間，且閘極介電結構399接觸於間隙壁384的第一側壁與閘極層324的一第二側壁之間。另外，閘極介電結構399更接觸於半導體基板sub的表面與閘極層324的底表面之間，並使得閘極層324與半導體基板sub之間電性隔離。再者，閘極介電結構399更包括閘極介電層322、332、342、352、362、372。也就是說，閘極結構至少包括：二個間隙壁272、274，閘極介電層322、332、342、352、362、372與一閘極層228，且閘極層324與半導體基板sub之間電性隔離。
如第1F所示，閘極介電層322環繞奈米線320的中間區域，閘極介電層332環繞奈米線330的中間區域，閘極介電層342環繞奈米線340的中間區域，閘極介電層352環繞奈米線350的中間區域，閘極介電層362環繞奈米線360的中間區域，閘極介電層372環繞奈米線370的中間區域，閘極層324環繞閘極介電層322、332、342、352、362、372。另外，奈米線320、330、340、350、360、370的第一側區域被間隙壁382所包圍，奈米線320、330、340、350、360、370的第二側區域被間隙壁384所包圍，且間隙壁382、384位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線320、330、340、350、360、370為GAA電晶體的奈米線通道區域。再者，汲/源結構392、394位於閘極結構的二側。汲/源結構392電性接觸於奈米線320、330、340、350、360、370的第一端，汲/源結構394電性接觸於奈米線320、330、340、350、360、370的第二端。在一實施例中，汲/源結構392、394與奈米線320、330、340、350、360、370有相同的摻雜型態。舉例來說，汲/源結構392、394與奈米線320、330、340、350、360、370皆為n型摻雜區域或者p型摻雜區。
因此，如第1E圖與第1F圖所示，GAA電晶體即包括：閘極結構、奈米線320、330、340、350、360、370與汲/源結392、394。另外，奈米線320、330、340、350、360、370作為GAA電晶體的奈米線通道區域。
另外，上述第1A圖、第1C圖與第1E圖中的奈米線130、230、240、250、260、320、330、340、350、360、370也可稱為奈米片(nanosheet)。
請參照第1G圖，其所繪示為第 1A圖GAA電晶體沿著c-d方向的剖面圖。以長方體奈米線(rectangular nanowire)為例，奈米線130被閘極結構120包圍，閘極介電層122的厚度約為0.02μm。舉例來說，在閘極層124與奈米線130之間提供16V的電壓差時，在閘極介電層122內部平坦表面B附近的電場(E)均勻分佈，約為10MV/cm。另外，在閘極介電層122內部角落區域A附近的電場(E)會越來越大，於閘極介電層122與奈米線130的交界處會有最大的電場(E)約為19MV/cm。也就是說，當閘極層124與奈米線130之間提供特定的電壓差時，在閘極介電層122與奈米線130的交界處會有最大的電場(E) ，導致閘極介電層122破裂。而利用此特性，即可設計本發明GAA電晶體的反熔絲型一次編程記憶胞記憶胞(antifuse-type one time programming memory cell)，並運用於PUF技術。以下將反熔絲型一次編程記憶胞記憶胞簡稱為反熔絲型OTP記憶胞。
請參照第2圖，其所繪示為本發明第一實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖。第一實施例的OTP記憶胞由三個GAA電晶體所組成，每個電晶體的構造類似於第1C圖的GAA電晶體。OTP記憶胞包括：第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2以及反熔絲電晶體M GAA_AF。第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2以及反熔絲電晶體M GAA_AF皆設計於半導體基板sub上方。
第一選擇電晶體M GAA_sel1包括：一汲/源結構(drain/source structure)427，一汲/源結構429，一閘極結構與奈米線420、422、424、426。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁438，間隙壁439，閘極介電層430、432、434、436與一閘極層431。閘極介電層430環繞奈米線420的中間區域，閘極介電層432環繞奈米線422的中間區域，閘極介電層434環繞奈米線424的中間區域，閘極介電層436環繞奈米線426的中間區域，閘極層431環繞閘極介電層430、432、434、436。另外，奈米線420、422、424、426的第一側區域被間隙壁438所包圍，奈米線420、422、424、426的第二側區域被間隙壁439所包圍，且間隙壁438、439位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線420、422、424、426為第一選擇電晶體M GAA_sel1的奈米線通道區域。再者，汲/源結構427、429位於閘極結構的二側。汲/源結構427電性接觸於奈米線420、422、424、426的第一端，汲/源結構429電性接觸於奈米線420、422、424、426的第二端。在一實施例中，汲/源結構427、429與奈米線420、422、424、426有相同的摻雜型態。
反熔絲電晶體M GAA_AF包括：一汲/源結構429，一汲/源結構459，一閘極結構與奈米線450、452、454、456。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁468，間隙壁469，閘極介電層460、462、464、466與一閘極層461。閘極介電層460環繞奈米線450的中間區域，閘極介電層462環繞奈米線452的中間區域，閘極介電層464環繞奈米線454的中間區域，閘極介電層466環繞奈米線456的中間區域，閘極層461環繞閘極介電層460、462、464、466。另外，奈米線450、452、454、456的第一側區域被間隙壁468所包圍，奈米線450、452、454、456的第二側區域被間隙壁469所包圍，且間隙壁468、469位於半導體基板(sub)上且接觸於半導體基板。再者，被閘極結構所環繞的奈米線450、452、454、456為反熔絲電晶體M GAA_AF的奈米線通道區域。
根據本發明的第一實施例，汲/源結構429、459位於閘極結構的二側。汲/源結構429電性接觸於奈米線450、452、454、456的第一端，汲/源結構459電性接觸於奈米線450、452的第二端。也就是說。汲/源結構459並未電接觸於奈米線454、456的第二端。在一實施例中，汲/源結構429、459與奈米線450、452、454、456有相同的摻雜型態。
第二選擇電晶體M GAA_sel2包括：一汲/源結構459，一汲/源結構479，一閘極結構與奈米線470、472、474、476。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁488，間隙壁489，閘極介電層480、482、484、486與一閘極層481。閘極介電層480環繞奈米線470的中間區域，閘極介電層482環繞奈米線472的中間區域，閘極介電層484環繞奈米線474的中間區域，閘極介電層486環繞奈米線476的中間區域，閘極層481環繞閘極介電層480、482、484、486。另外，奈米線470、472、474、476的第一側區域被間隙壁488所包圍，奈米線470、472、474、476的第二側區域被間隙壁489所包圍，且間隙壁488、489位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線470、472、474、476為第二選擇電晶體M GAA_sel2的奈米線通道區域。
根據本發明的第一實施例，在第二選擇電晶體M GAA_sel2中，汲/源結構459、479位於閘極結構的二側。汲/源結構459電性接觸於奈米線470、472的第一端，且汲/源結構459並未電接觸於奈米線474、476的第一端。再者，汲/源結構479電性接觸於奈米線470、472、474、476的第二端。在一實施例中，汲/源結構459、479與奈米線470、472、474、476有相同的摻雜型態。
另外，在第一選擇電晶體M GAA_sel1中，汲/源結構427連接至第一位元線BL 1，閘極層431連接至第一字元線WL 1。在反熔絲電晶體M GAA_AF中，閘極層461連接至反熔絲控制線AF。在第二選擇電晶體M GAA_sel2中，汲/源結構479連接至第二位元線BL 2，閘極層481連接至第二字元線WL 2。
請參照第3A圖與第3B圖，其所繪示為本發明反熔絲型OTP記憶胞進行註冊動作(enroll action)的偏壓以及運作示意圖。第3C圖與第3D圖為本發明反熔絲型OTP記憶胞進行讀取動作(read action)的偏壓以及運作示意圖。
在第一實施例的OTP記憶胞中，第一位元線BL 1與反熔絲控制線AF之間為註冊路徑(enroll path)。當第一選擇電晶體M GAA_sel1開啟(turn on)，註冊路徑即開啟。當第一選擇電晶體M GAA_sel1關閉(turn off)，註冊路徑即關閉。類似地，第二位元線BL 2與反熔絲控制線AF之間為讀取路徑(read path)。當第二選擇電晶體M GAA_sel2開啟(turn on)，讀取路徑即開啟。當第二選擇電晶體M GAA_sel2關閉(turn off)，讀取路徑即關閉。
如第3A圖與3B圖所示，於註冊動作時，第一位元線BL 1接收接地電壓(0V)，第一字元線WL 1接收開啟電壓(on voltage，V ON)，反熔絲控制線AF接收註冊電壓V ENRL，第二字元線WL 2為浮接(floating)，第二位元線BL 2為浮接。舉例來說，註冊電壓V ENRL在3V~6V之間，開啟電壓V ON在0.4V~3V之間。因此，第一選擇電晶體M GAA_sel1開啟(turn on)，亦即註冊路徑開啟。另外，第二選擇電晶體M GAA_sel2關閉(turn off)，亦即讀取路徑關閉。
在註冊路徑中，由於第一選擇電晶體M GAA_sel1開啟，第一位元線BL 1的接地電壓(0V)經由第一選擇電晶體M GAA_sel1傳遞至反熔絲型電晶體M GAA_ AF的汲/源結構429以及奈米線450、452、454、456。當反熔絲型控制線AF接收註冊電壓V ENRL時，反熔絲型電晶體M GAA_ AF的奈米線450、452、454、456與閘極層461之間承受的電壓應力(voltage stress)為註冊電壓V ENRL，造成四個閘極介電層460、462、464、466其中之一破裂(rupture)。
由於OTP記憶胞的製造變異，於註冊動作時，並無法預測反熔絲電晶體M GAA_AF中哪個閘極介電層460、462、464、466會破裂，因此本發明第一實施例的OTP記憶胞可運用於PUF技術。
舉例來說，如第3A圖所示之OTP記憶胞，於註冊動作時，閘極介電層462破裂，註冊電流I ENRL由反熔絲控制線AF經由閘極層461、閘極介電層462、奈米線452、汲/源結構429、第一選擇電晶體M GAA_sel1流至第一位元線BL 1。也就是說，由於閘極介電層462破裂，閘極層461與奈米線452之間呈現低電阻值的狀態。
或者，如第3B圖所示之OTP記憶胞，於註冊動作時，閘極介電層466破裂，註冊電流I ENRL由反熔絲控制線AF經由閘極層461、閘極介電層466、奈米線456、汲/源結構429、第一選擇電晶體M GAA_sel1流至第一位元線BL 1。也就是說，由於閘極介電層466破裂，閘極層461與奈米線456之間呈現低電阻值的狀態。
當然，除了如第3A圖所示閘極介電層462破裂，或者如第3B圖所示閘極介電層466破裂之外。於註冊動作時，也有可能是閘極介電層460或者464破裂。
另外，在第一實施例的OTP記憶胞中，由於反熔絲電晶體M GAA_AF中僅有奈米線450、452連接至汲/源結構459，奈米線454、456並未連接至汲/源結構459。也就是說，反熔絲電晶體M GAA_AF的奈米線454、456並未連接於第二位元線BL 2與反熔絲控制線AF之間，代表奈米線454、456並未包含在讀取路徑中。僅有反熔絲電晶體M GAA_AF的奈米線450、452包含於讀取路徑中。
如第3C圖與3D圖所示，於讀取動作時，第一位元線BL 1為浮接(floating)，第一字元線WL 1為浮接(floating)，反熔絲控制線AF接收讀取電壓V RD，第二字元線WL 2接收開啟電壓(on voltage，V ON)，第二位元線BL 2接收接地電壓(0V)。其中，讀取電壓V RD在0.75V~1.2V之間。因此，第二選擇電晶體M GAA_sel2開啟(turn on)，第一選擇電晶體M GAA_sel1關閉(turn off)，代表讀取路徑開啟而註冊路徑關閉。
如第3C圖所示，反熔絲電晶體M GAA_AF的閘極介電層462破裂(rupture)，奈米線452與閘極層461之間為低電阻值狀態。因此，OTP記憶胞的讀取路徑中產生較大的讀取電流I RD，由反熔絲控制線AF經由閘極層461、閘極介電層462、奈米線452、汲/源結構459、第二選擇電晶體M GAA_sel2流至第二位元線BL 2。另外，由於反熔絲電晶體M GAA_AF的其他閘極介電層460、464、466未破裂(rupture)，所以讀取電流I RD不會通過對應的奈米線450、454、456。
類似地，如果反熔絲電晶體M GAA_AF中的閘極介電層460破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上也會有較大的讀取電流I RD，其運作原理不再贅述。
如第3D圖所示，反熔絲電晶體M GAA_AF的閘極介電層466破裂(rupture)，使得奈米線456與閘極層461之間為低電阻值狀態。然而，由於奈米線456的第二端並未電性接觸至汲/源結構459，亦即奈米線456的第二端為浮接(floating)，並未連接至第二選擇電晶體M GAA_sel2。因此，OTP記憶胞無法產生任何讀取電流。也就是說，反熔絲控制線AF以及第二位元線BL 2之間的讀取路徑通過的讀取電流幾乎為零。
類似地，如果反熔絲電晶體M GAA_AF中的閘極介電層464破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上的讀取電流會非常小，幾乎為零。其運作原理不再贅述。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可利用第二位元線BL 2上的讀取電流I RD大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收讀取電流I RD以及參考電流Iref。當讀取電流I RD大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當讀取電流I RD小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
由以上的說明可知，本發明運用於PUF技術的OTP記憶胞中，反熔絲型電晶體M GAA_AF為GAA電晶體。再者，反熔絲型電晶體M GAA_AF中包括複數條奈米線，這些奈米線可被區分為二個群，第一群奈米線的第一端電性接觸至第一汲/源結構，第一群奈米線的第二端電性接觸至第二汲/源結構。第二群奈米線的第一端電性接觸至第一汲/源結構，第二群奈米線的第二端未電性接觸至第二汲/源結構。
以第2圖的OTP記憶胞為例，反熔絲型電晶體M GAA_AF中包括四條奈米線450、452、454、456，被區分為二個群。第一群奈米線450、452的第一端電性接觸至第一汲/源結構429，第一群奈米線450、452的第二端電性接觸至第二汲/源結構459。第二群奈米線454、456的第一端電性接觸至第一汲/源結構429，第二群奈米線454、456的第二端未電性接觸至第二汲/源結構459。
再者，於進行註冊動作時，如果是圍繞第一群奈米線450、452的閘極介電層破裂460、462其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第一邏輯值，例如邏輯“0”。反之，如果是圍繞第二群奈米線454、456的閘極介電層破裂464、466其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第二邏輯值，例如邏輯“1”。
第一實施例的OTP記憶胞中，第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2 、與反熔絲電晶體M GAA_AF皆有四條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M GAA_sel1中有X條奈米線、第二選擇電晶體M GAA_sel2中有Y條奈米線，反熔絲電晶體M GAA_AF中有Z條奈米線。再者，將反熔絲電晶體M GAA_AF中的Z條奈米線區分為第一群奈米線與第二群奈米線。第一選擇電晶體M GAA_sel1電性連接至反熔絲電晶體M GAA_AF中的第一群奈米線與第二群奈米線，而第二選擇電晶體M GAA_sel2僅電性連接至反熔絲電晶體M GAA_AF中的第一群奈米線。
舉例來說，在第一實施例OTP記憶胞中，設計第一選擇電晶體M GAA_sel1有一條奈米線(X=1)、第二選擇電晶體M GAA_sel2有一條奈米線(Y=1)、反熔絲電晶體M GAA_AF有二條奈米線(Z=2)。如此，即可以組成尺寸最小的反熔絲型OTP記憶胞，並運用於PUF技術。
另外，第一實施例的OTP記憶胞也可以簡單的修改。舉例來說，在第2圖中，由於汲/源結構459僅電性接觸至反熔絲電晶體M GAA_AF的二條奈米線450、452。所以第二選擇電晶體M GAA_sel2的汲/源結構479也可以適當地修改。也就是說，將汲/源結構479修改為僅電性接觸於二條奈米線470、472，未電性接觸於另二條奈米線474、476。如此，OTP記憶胞也可以正常運作並運用於PUF技術。
當然，本發明第一實施例的OTP記憶胞也可以利用第1E圖的GAA電晶體來實現。請參照第4圖，其所繪示為修改第一實施例OTP記憶胞的上視圖。OTP記憶胞包括：第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2以及反熔絲電晶體M GAA_AF。OTP記憶胞中，第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2以及反熔絲電晶體M GAA_AF的構造類似於第1E圖的GAA電晶體。也就是說，每一個GAA電晶體都包括六條奈米線，沿著二條線垂直地排列。亦即，三條奈米線沿著第一條線排列，另三條線沿著第二條線排列。再者，這些GAA電晶體的詳細構造不再贅述。
第一選擇電晶體M GAA_sel1包括：六條奈米線510、512，閘極結構，汲/源結構536、538。六條奈米線沿著二條線垂直地排列。舉例來說，第一條線包括奈米線510與另二條奈米線(未繪示)，第二條線則包括奈米線512與另二條奈米線(未繪示)。閘極結構包括：間隙壁532、534，閘極介電層520、522與一閘極層525。所有六條奈米線510、512被閘極結構所環繞。汲/源結構536電性接觸於所有六條奈米線510、512的第一端，汲/源結構538電性接觸於所有六條奈米線510、512的第二端。汲/源結構536連接至第一位元線BL 1，閘極層525連接至第一字元線WL 1。
反熔絲電晶體M GAA_AF包括：六條奈米線540、542，閘極結構，汲/源結構538、568。六條奈米線沿著二條線垂直地排列。舉例來說，第一條線包括奈米線540與另二條奈米線(未繪示)，第二條線包括奈米線542與另二條奈米線(未繪示)。閘極結構包括：間隙壁562、564，閘極介電層550、552與一閘極層545。所有六條奈米線540、542被閘極結構所環繞。汲/源結構538電性接觸於所有六條奈米線540、542的第一端。汲/源結構568僅電性接觸於沿著第一條線排列的三條奈米線540第二端。汲/源結構568並未電性接觸於沿著第二條線排列的三條奈米線542第二端。閘極層545連接至反熔絲控制線AF。
第二選擇電晶體M GAA_sel2包括：六條奈米線570、572，閘極結構，汲/源結構568、598。六條奈米線沿著二條線垂直地排列。舉例來說，第一條線包括奈米線570與另二條奈米線(未繪示)，第二條線包括奈米線572與另二條奈米線(未繪示)。閘極結構包括：間隙壁592、594，閘極介電層580、582與一閘極層575。所有奈米線570、572被閘極結構所環繞。汲/源結構568僅電性接觸於沿著第一條線排列的三條奈米線570第一端。再者，汲/源結構598電性接觸於所六條有奈米線570、572的第二端。汲/源結構598連接至第二位元線BL 2，閘極層575連接至第二字元線WL 2。當然，第4圖的OTP記憶胞也可以再稍微修改。舉例來說，汲/源結構698僅電性接觸於沿著第一條線排列的三條奈米線570第二端，而汲/源結構698並未電性接觸於沿著第二條線排列的三條奈米線572第二端。
基本上，第4圖的OTP記憶胞在註冊動作與讀取動作時的偏壓與運作皆相同於第2圖的 OTP記憶胞，此處不再贅述。
另外，在反熔絲型OTP記憶胞中，也可以僅使用GAA電晶體作為反熔絲電晶體，並且搭配任何形式的選擇電晶體，例如鰭式電晶體(Fin-FET)，來組成本發明第一實施例的反熔絲型OTP記憶胞。舉例來說，在其他的實施例中，以第2圖的GAA電晶體作為反熔絲電晶體M GAA_AF，而以鰭式電晶體作為第一選擇電晶體與第二選擇電晶體，並組成本發明的反熔絲型OTP記憶胞。
也就是說，以第2圖的反熔絲電晶體 MGAA_AF為例，將第一選擇電晶體的一第一汲/源端連接至第一位元線BL 1，第一選擇電晶體的一閘極端連接至第一字元線WL 1，第一選擇電晶體的一第二汲/源端連接至反熔絲電晶體 MGAA_AF的汲/源結構429。再者，將第二選擇電晶體的一第一汲/源端連接至反熔絲電晶體 MGAA_AF的汲/源結構459，第二選擇電晶體的一閘極端連接至第二字元線WL 2，第二選擇電晶體的一第二汲/源端連接至第二位元線BL 2。
請參照第5A圖，其所繪示為本發明第二實施例運用於PUF技術的反熔絲型OTP記憶胞的剖面圖。相較於第2圖第一實施例的OTP記憶胞，第二實施例的OTP記憶胞更增加了汲/源結構457、477以及第三位元線BL 3。以下僅介紹這些差異處，其餘構造類似第2圖，不再贅述。
在第二實施例OTP記憶胞中，汲/源結構457電性接觸於反熔絲電晶體M GAA_AF的奈米線454、456第二端，並且汲/源結構457電性接觸於第二選擇電晶體M GAA_sel2的奈米線474、476第一端。再者，汲/源結構477電性接觸於第二選擇電晶體M GAA_sel2的奈米線474、476第二端，且汲/源結構477連接至第三位元線BL 3。另外，汲/源結構479電性接觸於第二選擇電晶體M GAA_sel2的奈米線470、472第二端，且汲/源結構479連接至第二位元線BL 2。另外，汲/源結構457未電性接觸於汲/源結構459，且汲/源結構477未電性接觸於汲/源結構479。
在第二實施例的OTP記憶胞中，第一位元線BL 1與反熔絲控制線AF之間為註冊路徑(enroll path)。當第一選擇電晶體M GAA_sel1開啟(turn on)，註冊路徑開啟。當第一選擇電晶體M GAA_sel1關閉(turn off)，註冊路徑關閉。也就是說，第一實施例的OTP記憶胞與第二實施例的 OTP記憶胞有相同的註冊路徑。
再者，第一實施例的OTP記憶胞與第二實施例的 OTP記憶胞在註冊動作時的偏壓與運作完全相同。也就是說，於註冊動作之後，反熔絲電晶體M GAA_AF中的四個閘極介電層460、462、464、466其中之一會破裂(rupture)。而由於OTP記憶胞的製造變異，於註冊動作時，並無法預測反熔絲電晶體M GAA_AF中哪個閘極介電層460、462、464、466會破裂，因此本發明第二實施例的OTP記憶胞可運用於PUF技術。
在第二實施例OTP記憶胞中，第二位元線BL 2與反熔絲控制線AF之間為第一讀取路徑(read path)。第三位元線BL 3與反熔絲控制線AF之間為第二讀取路徑。當第二選擇電晶體M GAA_sel2開啟(turn on)，第一讀取路徑與第二讀取路徑開啟。當第二選擇電晶體M GAA_sel2關閉(turn off)，第一讀取路徑與第二讀取路徑關閉。以下詳細介紹之。
請參照第5B圖與第5C圖，其為本發明第二實施例反熔絲型OTP記憶胞進行讀取動作(read action)的偏壓以及運作示意圖。
於讀取動作時，第一位元線BL 1為浮接(floating)，第一字元線WL 1為浮接(floating)，反熔絲控制線AF接收讀取電壓V RD，第二字元線WL 2接收開啟電壓(on voltage，V ON)，第二位元線BL 2接收接地電壓(0V)，第三位元線BL 3接收接地電壓(0V)。其中，讀取電壓V RD在0.75V~1.2V之間。因此，第二選擇電晶體M GAA_sel2開啟(turn on)，亦即第一讀取路徑與第二讀取路徑開啟。另外，第一選擇電晶體M GAA_sel1關閉(turn off)，亦即註冊路徑關閉。
如第5B圖所示，反熔絲電晶體M GAA_AF的閘極介電層460破裂(rupture)，奈米線450與閘極層461之間為低電阻值狀態。因此，OTP記憶胞的第一讀取路徑中產生較大的讀取電流I RD1，由反熔絲控制線AF經由閘極層461、閘極介電層460、奈米線450、汲/源結構459、第二選擇電晶體M GAA_sel2、汲/源結構479流至第二位元線BL 2。另外，由於反熔絲電晶體M GAA_AF的閘極介電層464、466未破裂(rupture)，所以第二讀取路徑(亦即第三位元線BL 3)上的讀取電流I RD2非常小幾乎為零。
類似地，如果反熔絲電晶體M GAA_AF中的閘極介電層462破裂。於讀取動作時，第一讀取路徑(亦即第二位元線BL 2)上也會有較大的讀取電流I RD1，第二讀取路徑(亦即第三位元線BL 3)上的讀取電流I RD2非常小幾乎為零，其運作原理不再贅述。
如第5C圖所示，反熔絲電晶體M GAA_AF的閘極介電層466破裂(rupture)，奈米線456與閘極層461之間為低電阻值狀態。因此，OTP記憶胞的第二讀取路徑中產生較大的讀取電流I RD2，由反熔絲控制線AF經由閘極層461、閘極介電層466、奈米線456、汲/源結構457、第二選擇電晶體M GAA_sel2、汲/源結構477流至第三位元線BL 3。另外，由於反熔絲電晶體M GAA_AF的閘極介電層460、462未破裂(rupture)，所以第一讀取路徑(亦即第二位元線BL 2)上的讀取電流I RD1非常小幾乎為零。
類似地，如果反熔絲電晶體M GAA_AF中的閘極介電層464破裂。於讀取動作時，第二讀取路徑(亦即第三位元線BL 3)上也會有較大的讀取電流I RD2，第一讀取路徑(亦即第二位元線BL 1)上的讀取電流I RD1非常小幾乎為零，其運作原理不再贅述。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可比較第二位元線BL 2與第三位元線BL 3上的讀取電流I RD1、I RD2大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收二個讀取電流I RD1、I RD2。當讀取電流I RD1大於讀取電流I RD2時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當讀取電流I RD1小於讀取電流I RD2時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
請參照第6圖，其所繪示為本發明第三實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖。相較於第一實施例OTP記憶胞，第三實施例OTP記憶胞增加了一第一跟隨電晶體M GAA_FL1與一第二跟隨電晶體M GAA_FL2。第一跟隨電晶體M GAA_FL1位於反熔絲電晶體 M GAA_AF與第一選擇電晶體M GAA_sel1之間，第二跟隨電晶體M GAA_FL2位於反熔絲電晶體 M GAA_AF與第二選擇電晶體M GAA_sel2之間。
第三實施例的OTP記憶胞由五個GAA電晶體所組成，每個電晶體的構造類似於第1C圖的GAA電晶體。OTP記憶胞包括：第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一跟隨電晶體M GAA_FL1、第二跟隨電晶體M GAA_FL2以及反熔絲電晶體M GAA_AF。由於第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2以及反熔絲電晶體M GAA_AF結構類似於第一實施例，以下僅介紹第一跟隨電晶體M GAA_FL1、第二跟隨電晶體M GAA_FL2的構造，其餘不再贅述。
第一跟隨電晶體M GAA_FL1包括：一汲/源結構627，一汲/源結構429，一閘極結構與奈米線620、622、624、626。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁638，間隙壁639，閘極介電層630、632、634、636與一閘極層631。閘極介電層630環繞奈米線620的中間區域，閘極介電層632環繞奈米線622的中間區域，閘極介電層634環繞奈米線624的中間區域，閘極介電層636環繞奈米線626的中間區域，閘極層631環繞閘極介電層630、632、634、636。另外，奈米線620、622、624、626的第一側區域被間隙壁638所包圍，奈米線620、622、624、626的第二側區域被間隙壁639所包圍，且間隙壁638、639位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線620、622、624、626為第一跟隨電晶體M GAA_FL1的奈米線通道區域。再者，汲/源結構627、429位於閘極結構的二側。汲/源結構627電性接觸於奈米線620、622、624、626的第一端，汲/源結構429電性接觸於奈米線620、622、624、626的第二端。在一實施例中，汲/源結構627、429與奈米線620、622、624、626有相同的摻雜型態。
第二跟隨電晶體M GAA_FL2包括：一汲/源結構459，一汲/源結構679，一閘極結構與奈米線670、672、674、676。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁688，間隙壁689，閘極介電層680、682、684、686與一閘極層681。閘極介電層680環繞奈米線670的中間區域，閘極介電層682環繞奈米線672的中間區域，閘極介電層684環繞奈米線674的中間區域，閘極介電層686環繞奈米線676的中間區域，閘極層681環繞閘極介電層680、682、684、686。另外，奈米線670、672、674、676的第一側區域被間隙壁688所包圍，奈米線670、672、674、676的第二側區域被間隙壁689所包圍，且間隙壁688、689位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線670、672、674、676為第二跟隨反熔絲電晶體M GAA_FL2的奈米線通道區域。
根據本發明的第三實施例，汲/源結構459、679位於閘極結構的二側。汲/源結構459電性接觸於奈米線670、672的第一端以及奈米線450、452的第二端。也就是說，汲/源結構459並未電接觸於奈米線674、676的第一端，且汲/源結構459並未電接觸於奈米線454、456的第二端。另外，汲/源結構679電性接觸於奈米線670、672、674、676的第二端。在一實施例中，汲/源結構459、679與奈米線670、672、674、676有相同的摻雜型態。
另外，在第一跟隨電晶體M GAA_FL1中，閘極層631連接至第一跟隨控制線FL 1。在第二跟隨電晶體M GAA_FL2中，閘極層681連接至第二跟隨控制線FL 2。
在第三實施例的OTP記憶胞中，第一位元線BL 1與反熔絲控制線AF之間為註冊路徑(enroll path)。當第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1開啟，則註冊路徑開啟。當第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1關閉，則註冊路徑關閉。類似地，第二位元線BL 2與反熔絲控制線AF之間為讀取路徑(read path)。當第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2開啟，則讀取路徑開啟。當第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2關閉，則讀取路徑關閉。
基本上，第三實施例OTP記憶胞的註冊動作與讀取動作的偏壓與運作類似於第一實施例，以下簡單說明之。
於註冊動作時，第一位元線BL 1接收接地電壓(0V)，第一字元線WL 1接收第一開啟電壓(on voltage，V ON1)，第一跟隨控制線FL 1接收第二開啟電壓V ON2，反熔絲控制線AF接收註冊電壓V ENRL，第二字元線WL 2為浮接(floating)，第二跟隨控制線FL 2為浮接，第二位元線BL 2為浮接。其中，註冊電壓V ENRL在3V~6V之間，第一開啟電壓V ON1在0.4V~3V之間，第二開啟電壓V ON2在0.4V~3V之間。因此，第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1開啟(turn on)，亦即註冊路徑開啟。另外，第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2關閉(turn off)，亦即讀取路徑關閉。
在註冊路徑中，由於第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1開啟，第一位元線BL 1的接地電壓(0V)經由第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1傳遞至反熔絲型電晶體M GAA_ AF的汲/源結構429以及奈米線450、452、454、456。當反熔絲型控制線AF接收註冊電壓V ENRL時，反熔絲型電晶體M GAA_ AF的奈米線450、452、454、456與閘極層461之間承受的電壓應力(voltage stress)為註冊電壓V ENRL，造成四個閘極介電層460、462、464、466其中之一破裂(rupture)。
由於OTP記憶胞的製造變異，於註冊動作時，並無法預測反熔絲電晶體M GAA_AF中哪個閘極介電層460、462、464、466會破裂，因此本發明第三實施例的OTP記憶胞可運用於PUF技術。
類似地，在第三實施例的OTP記憶胞中，由於反熔絲電晶體M GAA_AF中僅有奈米線450、452連接至汲/源結構459，奈米線454、456並未連接至汲/源結構459。也就是說，反熔絲電晶體M GAA_AF的奈米線454、456並未連接於第二位元線BL 2與反熔絲控制線AF之間。因此，奈米線454、456並未包含在讀取路徑中。僅有反熔絲電晶體M GAA_AF的奈米線450、452包含於讀取路徑僅中。
於讀取動作時，第一位元線BL 1為浮接(floating)，第一字元線WL 1為浮接，第一跟隨控制線FL 1為浮接，反熔絲控制線AF接收讀取電壓V RD，第二字元線WL 2接收第一開啟電壓V ON1，第二跟隨控制線FL 2接收第二開啟電壓V ON2，第二位元線BL 2接收接地電壓(0V)。其中，讀取電壓V RD在0.75V~1.2V之間。因此，第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2開啟(turn on)，亦即讀取路徑開啟。另外，第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1關閉(turn off)，亦即註冊路徑關閉。
舉例來說，如果反熔絲電晶體M GAA_AF中的閘極介電層460或閘極介電層462破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上會有較大的讀取電流I RD。反之，如果反熔絲電晶體M GAA_AF中的閘極介電層464或閘極介電層466破裂。於讀取動作時，讀取路徑(亦即第二位元線BL 2)上的讀取電流I RD非常小，接近於零。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可利用第二位元線BL 2上的讀取電流I RD大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收讀取電流I RD以及參考電流Iref。當讀取電流I RD大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當讀取電流I RD小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
由以上的說明可知，本發明運用於PUF技術的OTP記憶胞中，反熔絲型電晶體M GAA_AF為GAA電晶體。再者，反熔絲型電晶體M GAA_AF中包括複數條奈米線，這些奈米線被區分為二個群。第一群奈米線的第一端電性接觸至第一汲/源結構，第一群奈米線的第二端電性接觸至第二汲/源結構。再者，第二群奈米線的第一端電性接觸至第一汲/源結構，且第二群奈米線的第二端未電性接觸至第二汲/源結構。
再者，於進行註冊動作時，如果是圍繞第一群奈米線的閘極介電層破裂其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第一邏輯值，例如邏輯“0”。反之，如果是圍繞第二群奈米線的閘極介電層破裂其中之一破裂，則進行讀取動作時，根據讀取電流I RD可確認一位元(one bit)的隨機碼為第二邏輯值，例如邏輯“1”。
第三實施例的OTP記憶胞中，第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一跟隨電晶體M GAA_FL1與第二跟隨電晶體M GAA_FL2與反熔絲電晶體M GAA_AF皆有四條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M GAA_sel1中有X條奈米線、第二選擇電晶體M GAA_sel2中有Y條奈米線，反熔絲電晶體M GAA_AF中有Z條奈米線、第一跟隨電晶體M GAA_FL1有V條奈米線，第二跟隨電晶體M GAA_FL2有W條奈米線。再者，將反熔絲電晶體M GAA_AF中的Z條奈米線區分為第一群奈米線與第二群奈米線，第一跟隨電晶體M GAA_FL1電性連接至反熔絲電晶體M GAA_AF中的第一群奈米線與第二群奈米線，第二跟隨電晶體M GAA_FL2僅電性連接至反熔絲電晶體M GAA_AF中的第一群奈米線。
舉例來說，在第三實施例OTP記憶胞中，設計第一選擇電晶體M GAA_sel1有一條奈米線(X=1)、第二選擇電晶體M GAA_sel2有一條奈米線(Y=1)、第一跟隨電晶體M GAA_FL1有一條奈米線(V=1)、第二跟隨電晶體M GAA_FL2有一條奈米線(W=1)，反熔絲電晶體M GAA_AF有二條奈米線(Z=2)。如此，可以組成尺寸最小的反熔絲型OTP記憶胞，並運用於PUF技術。
另外，第三實施例的OTP記憶胞也可以簡單的修改。舉例來說，在第6圖中，由於汲/源結構459僅電性接觸至反熔絲電晶體M GAA_AF的二條奈米線450、452。所以第二選擇電晶體M GAA_sel2的汲/源結構479與第二跟隨電晶體M GAA_FL2的汲/源結構679也可以適當地修改。舉例來說，將汲/源結構479修改為僅電性接觸於二條奈米線470、472，未電性接觸於另二條奈米線474、476。類似地，將汲/源結構679修改為僅電性接觸於第二跟隨電晶體M GAA_FL2的二條奈米線670、672以及第二選擇電晶體M GAA_sel2的二條奈米線470、472，並且未電性接觸於第二跟隨電晶體M GAA_FL2的二條奈米線674、676以及第二選擇電晶體M GAA_sel2的二條奈米線474、476。如此，OTP記憶胞也可以正常運作並運用於PUF技術。
當然，本發明第三實施例的OTP記憶胞也可以利用第1E圖的GAA電晶體來實現。請參照第7圖，其所繪示為另一個第三實施例OTP記憶胞的上視圖。相較於第4圖的OTP記憶胞，第7圖的OTP記憶胞更增加了一第一跟隨電晶體M GAA_FL1與一第二跟隨電晶體M GAA_FL2，以下僅介紹第一跟隨電晶體M GAA_FL1、第二跟隨電晶體M GAA_FL2的構造，其餘不再贅述。舉例來說 ，第一跟隨電晶體M GAA_FL1與第二跟隨電晶體M GAA_FL2都包括六條奈米線，沿著二條線垂直地排列。亦即，三條奈米線沿著第一條線排列，另三條線沿著第二條線排列。
第一跟隨電晶體M GAA_FL1包括：六條奈米線710、712，閘極結構，汲/源結構736、538。六條奈米線沿著二條線垂直地排列。舉例來說，第一條線包括奈米線710與另二條奈米線(未繪示)，第一條線包括奈米線712與另二條奈米線(未繪示)。閘極結構包括：間隙壁732、734，閘極介電層720、722與一閘極層725。所有奈米線710、712被閘極結構所環繞。汲/源結構736電性接觸於所有奈米線710、712的第一端，汲/源結構538電性接觸於所有奈米線710、712的第二端。閘極層725連接至第一跟隨控制線FL 1。
第二跟隨電晶體M GAA_FL2包括：六條奈米線770、772，閘極結構，汲/源結構568、798。六條奈米線沿著二條線垂直地排列。舉例來說，第一條線包括奈米線770與另二條奈米線(未繪示)，第一條線包括奈米線772與另二條奈米線(未繪示)。閘極結構包括：間隙壁792、794，閘極介電層780、782與一閘極層775。所有奈米線770、772被閘極結構所環繞。汲/源結構568電性接觸於第一行的奈米線770的第一端，汲/源結構568未電性接觸於第一行的奈米線772的第一端，汲/源結構798電性接觸於所有奈米線770、772的第二端。閘極層775連接至第二跟隨控制線FL 2。
當然，第7圖的OTP記憶胞也可以再稍微修改。舉例來說，汲/源結構798僅電性接觸於奈米線770與奈米線570，而汲/源結構798並未電性接觸於奈米線772與奈米線572。類似地，汲/源結構598僅電性接觸於奈米線570，汲/源結構598並未電性接觸於奈米線572。再者，奈米線542可直接電性連接至奈米線772，且奈米線772可直接電性連接至奈米線572。或者，第7圖的OTP記憶胞也可以修改為另外的結構。舉例來說，汲/源結構598僅電性接觸於奈米線770，而汲/源結構798並僅電性接觸於奈米線770與奈米線570。
基本上，第7圖的OTP記憶胞在註冊動作與讀取動作時的偏壓與運作皆相同於第6圖的 OTP記憶胞，此處不再贅述。
另外，在此領域的技術人員也可以僅使用GAA電晶體作為反熔絲電晶體，並且搭配任何形式的選擇電晶體與跟隨電晶體，例如鰭式電晶體(fin-FET)，來組成本發明第三實施例的反熔絲型OTP記憶胞。舉例來說，在其他的實施例中，以第6圖的GAA電晶體作為反熔絲電晶體M GAA_AF，而以鰭式電晶體作為第一選擇電晶體、第二選擇電晶體、第一跟隨電晶體、第二跟隨電晶體，並組成本發明的反熔絲型OTP記憶胞。
以第6圖的反熔絲電晶體M GAA_AF為例來說明。將第一選擇電晶體的一第一汲/源端連接至第一位元線BL 1，第一選擇電晶體的一閘極端連接至第一字元線WL 1，第一選擇電晶體的一第二汲/源端連接至第一跟隨電晶體的一第一汲/源端，第一跟隨電晶體的一閘極端連接至第一跟隨控制線FL 1，第一跟隨電晶體的一第二汲/源端連接至反熔絲電晶體M GAA_AF的汲/源結構429。再者，第二跟隨電晶體的一第一汲/源端連接至反熔絲電晶體M GAA_AF的汲/源結構459，第二跟隨電晶體的一閘極端連接至第二跟隨控制線FL 2，第二跟隨電晶體的一第二汲/源端連接至第二選擇電晶體的一第一汲/源端，第二選擇電晶體的一閘極端連接至第二字元線WL 2，第二選擇電晶體的一第二汲/源端連接至第二位元線BL 2。
請參照第8圖，其所繪示為本發明第四實施例運用於PUF技術的反熔絲型OTP記憶胞的剖面圖。相較於第6圖第三實施例的OTP記憶胞，第四實施例的OTP記憶胞更增加了汲/源結構457、477、677以及第三位元線BL 3。以下僅介紹這些差異處，其餘構造類似第6圖，不再贅述。
在第四實施例的OTP記憶胞中，汲/源結構457電性接觸於反熔絲電晶體M GAA_AF的奈米線454、456第二端，並且汲/源結構457電性接觸於第二跟隨電晶體M GAA_FL2的奈米線674、676第一端。再者，汲/源結構677電性接觸於第二跟隨電晶體MG AA_FL2的奈米線674、676第二端，並且汲/源結構677電性接觸於選擇電晶體M GAA_sel2的奈米線474、476第一端。汲/源結構477電性接觸於第二選擇電晶體M GAA_sel2的奈米線474、476第二端，且汲/源結構477連接至第三位元線BL 3。再者，汲/源結構479電性接觸於第二選擇電晶體M GAA_sel2的奈米線470、472第二端，且汲/源結構479連接至第二位元線BL 2。另外，汲/源結構677未電性接觸於汲/源結構679，且汲/源結構477未電性接觸於汲/源結構479。
在第四實施例的OTP記憶胞中，第一位元線BL 1與反熔絲控制線AF之間為註冊路徑(enroll path)。當第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1開啟(turn on)，則註冊路徑開啟。當第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1關閉(turn off)，則註冊路徑關閉。也就是說，第三實施例的OTP記憶胞與第四實施例的OTP記憶胞有相同的註冊路徑。
再者，第三實施例的OTP記憶胞與第四實施例的 OTP記憶胞在註冊動作時的偏壓與運作完全相同。也就是說，於註冊動作之後，反熔絲電晶體M GAA_AF中的四個閘極介電層460、462、464、466其中之一會破裂(rupture)。而由於OTP記憶胞的製造變異，於註冊動作時，並無法預測反熔絲電晶體M GAA_AF中哪個閘極介電層460、462、464、466會破裂，因此本發明第四實施例的OTP記憶胞可運用於PUF技術。
在第四實施例OTP記憶胞中，第二位元線BL 2與反熔絲控制線AF之間為第一讀取路徑(read path)，第三位元線BL 3與反熔絲控制線AF之間為第二讀取路徑。當第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2開啟(turn on)，則第一讀取路徑與第二讀取路徑皆開啟。當第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2關閉(turn off)，則第一讀取路徑與第二讀取路徑皆關閉。
舉例來說，於讀取動作時，第一位元線BL 1為浮接(floating)，第一字元線WL 1為浮接，第一跟隨控制線FL 1為浮接，反熔絲控制線AF接收讀取電壓V RD，第二字元線WL 2接收第一開啟電壓V ON1，第二跟隨控制線FL 2接收第二開啟電壓V ON2，第二位元線BL 2接收接地電壓(0V)，第三位元線BL 3接收接地電壓(0V)。因此，第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2開啟(turn on)，亦即第一讀取路徑與第二讀取路徑開啟。另外，第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1關閉(turn off)，亦即註冊路徑關閉。
舉例來說，如果反熔絲電晶體M GAA_AF中的閘極介電層460或者閘極介電層462破裂。於讀取動作時，第一讀取路徑(亦即第二位元線BL 2)上會有較大的讀取電流，第二讀取路徑(亦即第三位元線BL 3)上的讀取電流非常小幾乎為零。反之，如果反熔絲電晶體M GAA_AF中的閘極介電層464或者閘極介電層466破裂。於讀取動作時，第二讀取路徑(亦即第三位元線BL 3)上會有較大的讀取電流，第一讀取路徑(亦即第二位元線BL 2)上的讀取電流非常小幾乎為零。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可根據第二位元線BL 2與第三位元線BL 3上的讀取電流大小來決定隨機碼中的一個位元(one bit)。
另外，在讀取動作時，OTP記憶胞可能會產生漏電流，並影響讀取結果。以第一實施例OTP記憶胞為例來說明。如第3D圖所示，由於閘極介電層466破裂，理論上於讀取動作時第二位元線BL 2上的讀取電流幾乎為零。然而，由於汲/源結構429電性接觸於奈米線456第一端，於讀取動作時仍有可能產生漏電流經由汲/源結構429、反熔絲電晶體M GAA_AF、第二選擇電晶體M GAA_sel2傳導至第二位元線BL 2，並影響讀取結果。
因此，本發明進一步修改第2圖第一實施例的OTP記憶胞成為第五實施例OTP記憶胞。請參照第9A圖，其所繪示為本發明第五實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖。
相較於第一實施例的OTP記憶胞，第五實施例的OTP記憶胞中並未形成汲/源結構429。也就是說，第一選擇電晶體M GAA_sel1中的奈米線420、422、424、426第二端直接電性連接至反熔絲電晶體M GAA_AF中對應的奈米線450、452、454、456第一端。第五實施例OTP記憶胞的其餘構造類似於第一實施例OTP記憶胞，此處不再贅述。
同理，在第4圖的OTP記憶胞中，也可以省略汲/源結構538，並將第一選擇電晶體M GAA_sel1中的奈米線510、512第二端直接電性連接至反熔絲電晶體M GAA_AF中對應的奈米線540、542第一端。
再者，第五實施例OTP記憶胞的註冊動作與讀取動作的偏壓與運作類似於第一實施例，此處不再贅述。
另外，在第五實施例OTP記憶胞中，設計第一選擇電晶體M GAA_sel1有二條奈米線(X=2)、第二選擇電晶體M GAA_sel2有一條奈米線(Y=1)、反熔絲電晶體M GAA_AF有二條奈米線(Z=2)。再者，第一選擇電晶體M GAA_sel1的二條奈米線對應地連接至反熔絲電晶體M GAA_AF的二條奈米線，可以組成尺寸最小的反熔絲型OTP記憶胞，並運用於PUF技術。
當然，利用類似的方式也可以修改第5A圖的OTP記憶胞。如第9B圖所示，其為第五實施例OTP記憶胞的另一變化範例。在第9B圖中，第二選擇電晶體M GAA_sel2的結構類似於第5A圖，但是省略汲/源結構429。也就是說， 將第一選擇電晶體M GAA_sel1中的奈米線420、422、424、426第二端直接電性連接至反熔絲電晶體M GAA_AF中對應奈米線450、452、454、456的第一端(以奈米線450連接奈米線420為例，奈米線450與奈米線420之間的線條僅是用以表示出奈米線450、420兩端，在實際的態樣中，奈米線450、420可視為同一奈米線)。而修改第五實施例後的OTP記憶胞會多一條第三位元線BL 3，並以第5C圖所揭露的偏壓來進行讀取動作。
另外，本發明進一步修改第6圖第三實施例的OTP記憶胞成為第六實施例OTP記憶胞。請參照第10A圖，其所繪示為本發明第六實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖。
相較於第三實施例的OTP記憶胞，第六實施例的OTP記憶胞中並未形成汲/源結構429。也就是說，第一跟隨電晶體M GAA_FL1中的奈米線620、622、624、626第二端直接電性連接至反熔絲電晶體M GAA_AF中對應的奈米線450、452、454、456第一端。第六實施例OTP記憶胞的其餘構造類似於第三實施例OTP記憶胞，此處不再贅述。
當然，第10A圖的OTP記憶胞可以再稍微修改。舉例來說，汲/源結構479僅電性接觸於第二選擇電晶體M GAA_sel2的奈米線470、472，而汲/源結構479未電性接觸於第二選擇電晶體M GAA_sel2的奈米線474、476。類似地，汲/源結構679僅電性接觸於第二選擇電晶體M GAA_sel2的奈米線470、472與第二跟隨電晶體M GAA_FL2的奈米線670、672，而汲/源結構679未電性接觸於第二選擇電晶體M GAA_sel2的奈米線474、476與第二跟隨電晶體M GAA_FL2的奈米線674、676。
類似地，在第7圖的OTP記憶胞中，也可以省略汲/源結構538，並將第一跟隨電晶體M GAA_FL1中的奈米線710、712第二端直接電性連接至反熔絲電晶體M GAA_AF中對應的奈米線540、542第一端。
再者，第六實施例OTP記憶胞的註冊動作與讀取動作的偏壓與運作類似於第三實施例，此處不再贅述。
另外，在第六實施例OTP記憶胞中，設計第一選擇電晶體M GAA_sel1有一條奈米線(X=1)、第二選擇電晶體M GAA_sel2有一條奈米線(Y=1)、第一跟隨電晶體M GAA_FL1有二條奈米線(V=2)、第二跟隨電晶體M GAA_FL2有一條奈米線(W=1)，反熔絲電晶體M GAA_AF有二條奈米線(Z=2)。再者，第一跟隨電晶體M GAA_FL1的二條奈米線對應地連接至反熔絲電晶體M GAA_AF的二條奈米線，可以組成尺寸最小的反熔絲型OTP記憶胞，並運用於PUF技術。
當然，第10A圖的第六實施例OTP記憶胞也可以參照第8圖的方式來修改。如第10B圖所示，其為第六實施例OTP記憶胞的另一變化範例。在第10B圖中，第二選擇電晶體M GAA_sel2的結構類似於第8圖，但是省略汲/源結構429。也就是說，將第一跟隨電晶體M GAA_Fl1中的奈米線620、622、624、626第二端直接電性連接至反熔絲電晶體M GAA_AF中對應的奈米線450、452、454、456第一端。而修改第六實施例後的OTP記憶胞會多一條第三位元線BL 3。
再者，本發明更可以利用GAA電晶體組成OTP差動記憶胞(differential cell)，並運用於PUF技術。請參照第11A圖，其所繪示為本發明第七實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖。 第七實施例的OTP記憶胞由四個GAA電晶體所組成，每個電晶體的構造類似於第1C圖的GAA電晶體。OTP記憶胞包括：第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一反熔絲電晶體M GAA_AF1以及第二反熔絲電晶體M GAA_AF2。第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一反熔絲電晶體M GAA_AF1以及第二反熔絲電晶體M GAA_AF2皆設計於半導體基板sub上方。
第一選擇電晶體M GAA_sel1包括：一汲/源結構(drain/source structure)827，一汲/源結構829，一閘極結構與奈米線820、822、824、826。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁838，間隙壁839，閘極介電層830、832、834、836與一閘極層831。閘極介電層830環繞奈米線820的中間區域，閘極介電層832環繞奈米線822的中間區域，閘極介電層834環繞奈米線824的中間區域，閘極介電層836環繞奈米線826的中間區域，閘極層831環繞閘極介電層830、832、834、836。另外，奈米線820、822、824、826的第一側區域被間隙壁838所包圍，奈米線820、822、824、826的第二側區域被間隙壁839所包圍，且間隙壁838、839位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線820、822、824、826為第一選擇電晶體M GAA_sel1的奈米線通道區域。再者，汲/源結構827、829位於閘極結構的二側。汲/源結構827電性接觸於奈米線820、822、824、826的第一端，汲/源結構829電性接觸於奈米線820、822、824、826的第二端。在一實施例中，汲/源結構827、829與奈米線820、822、824、826有相同的摻雜型態。
第一反熔絲電晶體M GAA_AF1包括：一汲/源結構829，一汲/源結構849，一閘極結構與奈米線840、842、844、846。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁858，間隙壁859，閘極介電層850、852、854、856與一閘極層851。閘極介電層850環繞奈米線840的中間區域，閘極介電層852環繞奈米線842的中間區域，閘極介電層854環繞奈米線844的中間區域，閘極介電層856環繞奈米線846的中間區域，閘極層851環繞閘極介電層850、852、854、856。另外，奈米線840、842、844、846的第一側區域被間隙壁858所包圍，奈米線840、842、844、846的第二側區域被間隙壁859所包圍，且間隙壁858、859位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線840、842、844、846為第一反熔絲電晶體M GAA_AF1的奈米線通道區域。再者，汲/源結構829、849位於閘極結構的二側。汲/源結構829電性接觸於奈米線840、842、844、846的第一端，汲/源結構849電性接觸於奈米線840、842、844、846的第二端。在一實施例中，汲/源結構829、849與奈米線840、842、844、846有相同的摻雜型態。
第二反熔絲電晶體M GAA_AF2包括：一汲/源結構849，一汲/源結構869，一閘極結構與奈米線860、862、864、866。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁878，間隙壁879，閘極介電層870、872、874、876與一閘極層871。閘極介電層870環繞奈米線860的中間區域，閘極介電層872環繞奈米線862的中間區域，閘極介電層874環繞奈米線864的中間區域，閘極介電層876環繞奈米線866的中間區域，閘極層871環繞閘極介電層870、872、874、876。另外，奈米線860、862、864、866的第一側區域被間隙壁878所包圍，奈米線860、862、864、866的第二側區域被間隙壁879所包圍，且間隙壁878、879位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線860、862、864、866為第二反熔絲電晶體M GAA_AF2的奈米線通道區域。再者，汲/源結構849、869位於閘極結構的二側。汲/源結構849電性接觸於奈米線860、862、864、866的第一端，汲/源結構869電性接觸於奈米線860、862、864、866的第二端。在一實施例中，汲/源結構849、869與奈米線860、862、864、866有相同的摻雜型態。
第二選擇電晶體M GAA_sel2包括：一汲/源結構869，一汲/源結構889，一閘極結構與奈米線880、882、884、886。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁898，間隙壁899，閘極介電層890、892、894、896與一閘極層891。閘極介電層890環繞奈米線880的中間區域，閘極介電層892環繞奈米線882的中間區域，閘極介電層894環繞奈米線884的中間區域，閘極介電層896環繞奈米線886的中間區域，閘極層891環繞閘極介電層890、892、894、896。另外，奈米線880、882、884、886的第一側區域被間隙壁898所包圍，奈米線880、882、884、886的第二側區域被間隙壁899所包圍，且間隙壁898、899位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線880、882、884、886為第二選擇電晶體M GAA_sel2的奈米線通道區域。再者，汲/源結構869、889位於閘極結構的二側。汲/源結構869電性接觸於奈米線880、882、884、886的第一端，汲/源結構889電性接觸於奈米線880、882、884、886的第二端。在一實施例中，汲/源結構869、889與奈米線880、882、884、886有相同的摻雜型態。
另外，在第一選擇電晶體M GAA_sel1中，汲/源結構827連接至第一位元線BL 1，閘極層831連接至字元線WL。在第一反熔絲電晶體M GAA_AF1中，閘極層851連接至反熔絲控制線AF。在第二反熔絲電晶體M GAA_AF2中，閘極層871連接至反熔絲控制線AF。在第二選擇電晶體M GAA_sel2中，汲/源結構889連接至第二位元線BL 2，閘極層891連接至字元線WL。
請參照第11B圖，其所繪示為本發明反熔絲型OTP記憶胞進行註冊動作(enroll action)的偏壓以及運作示意圖。於註冊動作時，反熔絲控制線AF與第一位元線BL 1之間為第一註冊路徑，反熔絲控制線AF與第二位元線BL 2之間為第二註冊路徑。於註冊動作時，第一位元線BL 1接收接地電壓(0V)，字元線WL接收開啟電壓V ON，反熔絲控制線AF接收註冊電壓V ENRL，第二位元線BL 2接收接地電壓(0V)。其中，註冊電壓V ENRL在3V~6V之間，開啟電壓V ON在0.4V~3V之間。因此，第一選擇電晶體M GAA_sel1與第二選擇電晶體M GAA_sel2開啟(turn on)，第一註冊路徑與第二註冊路徑開啟。
在第一註冊路徑中，由於第一選擇電晶體M GAA_sel1開啟，第一位元線BL 1的接地電壓(0V)經由第一選擇電晶體M GAA_sel1傳遞至第一反熔絲型電晶體M GAA_ AF1的汲/源結構829以及奈米線840、842、844、846。在第一註冊路徑中，，由於第二選擇電晶體M GAA_sel2開啟，第二位元線BL 2的接地電壓(0V)經由第二選擇電晶體M GAA_sel2傳遞至第二反熔絲型電晶體M GAA_ AF2的汲/源結構869以及奈米線860、862、864、866。當反熔絲型控制線AF接收註冊電壓V ENRL時，第一反熔絲型電晶體M GAA_ AF1的奈米線840、842、844、846與閘極層851之間承受的電壓應力(voltage stress)為註冊電壓V ENRL。同時，第二反熔絲型電晶體M GAA_ AF2的奈米線860、862、864、866與閘極層871之間承受的電壓應力(voltage stress)為註冊電壓V ENRL。因此，造成八個閘極介電層850、852、854、856、870、872、874、876其中之一破裂(rupture)。
由於OTP記憶胞的製造變異，於註冊動作時，並無法預測第一反熔絲電晶體M GAA_AF1與第二反熔絲電晶體M GAA_AF2中哪個閘極介電層850、852、854、856、870、872、874、876會破裂，因此本發明第七實施例的OTP記憶胞可運用於PUF技術。
舉例來說，如第11B圖所示之OTP記憶胞，於註冊動作時，第一反熔絲電晶體M GAA_AF1的閘極介電層856破裂，第一註冊電流I ENRL1由反熔絲控制線AF經由閘極層851、閘極介電層856、奈米線846、汲/源結構829、第一選擇電晶體M GAA_sel1流至第一位元線BL 1。也就是說，由於閘極介電層856破裂，閘極層851與奈米線846之間呈現低電阻值的狀態。另外，由於第二反熔絲電晶體M GAA_AF2的閘極介電層870、872、874、876未破裂，所以第二位元線BL 2上的第二註冊電流I ENRL2非常小接近於零。
同理，於註冊動作時，如果是第一反熔絲電晶體M GAA_AF1的其他閘極介電層850、852、854破裂，則第一位元線BL 1上的第一註冊電流I ENRL1會大於第二位元線BL 2上的第二註冊電流I ENRL2。反之，於註冊動作時，如果是第二反熔絲電晶體M GAA_AF2的閘極介電層870、872、874、876其中之一破裂，則第二位元線BL 2上的第二註冊電流I ENRL2會大於第一位元線BL 1上的第一註冊電流I ENRL1。
請參照第11C圖，其所繪示為本發明反熔絲型OTP記憶胞進行讀取動作的偏壓以及運作示意圖。於讀取動作時，反熔絲控制線AF與第一位元線BL 1之間為第一讀取路徑，反熔絲控制線AF與第二位元線BL 2之間為第二讀取路徑。於讀取動作時，第一位元線BL 1接收接地電壓(0V)，字元線WL接收開啟電壓V ON，反熔絲控制線AF接收讀取電壓V RD，第二位元線BL 2接收接地電壓(0V)。其中，讀取電壓V RD在0.75V~1.2V之間。因此，第一選擇電晶體M GAA_sel1與第二選擇電晶體M GAA_sel2開啟(turn on)，第一讀取路徑與第二讀取路徑開啟。
舉例來說，如第11C圖所示之OTP記憶胞，於讀取動作時，由於第一反熔絲電晶體M GAA_AF1的閘極介電層856破裂，較大的第一讀取電流I RD1由反熔絲控制線AF經由閘極層851、閘極介電層856、奈米線846、汲/源結構829、第一選擇電晶體M GAA_sel1流至第一位元線BL 1。另外，由於第二反熔絲電晶體M GAA_AF2的閘極介電層870、872、874、876未破裂，所以第二位元線BL 2上的第二讀取電流I RD2非常小接近於零。
也就是說，於讀取動作時，如果是第一反熔絲電晶體M GAA_AF1的閘極介電層850、852、854、856其中之一破裂，則第一位元線BL 1上的第一讀取電流I RD1會大於第二位元線BL 2上的第二讀取電流I RD2。反之，於讀取動作時，如果是第二反熔絲電晶體M GAA_AF2的閘極介電層870、872、874、876其中之一破裂，則第二位元線BL 2上的第二讀取電流I RD2會大於第一位元線BL 1上的第一讀取電流I RD1。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可比較第一位元線BL 1的第一讀取電流I RD1以及第二位元線BL 2上的第二讀取電流I RD2大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收第一讀取電流I RD1以及第二讀取電流I RD2。當第一讀取電流I RD1大於第二讀取電流I RD2時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當第一讀取電流I RD1小於第二讀取電流I RD2時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
再者，第七實施例的OTP記憶胞也可以利用四個第1E圖的GAA電晶體來組成，此處不再贅述。另外，在上述第七實施例的OTP記憶胞中，第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一反熔絲電晶體M GAA_AF1與第二反熔絲電晶體M GAA_AF2皆有四條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M GAA_sel1中有X條奈米線、第二選擇電晶體M GAA_sel2中有Y條奈米線，第一反熔絲電晶體M GAA_AF1中有P條奈米線、第二反熔絲電晶體M GAA_AF2中有Q條奈米線。
舉例來說，在第七實施例OTP記憶胞中，設計第一選擇電晶體M GAA_sel1有一條奈米線(X=1)、第二選擇電晶體M GAA_sel2有一條奈米線(Y=1)、第一反熔絲電晶體M GAA_AF1有一條奈米線(P=1)，第二反熔絲電晶體M GAA_AF2有一條奈米線(Q=1)。如此，可以組成尺寸最小的反熔絲型OTP記憶胞，並運用於PUF技術。
請參照第12圖，其所繪示為本發明第八實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖。第八實施例的OTP記憶胞由六個GAA電晶體所組成，每個電晶體的構造類似於第1C圖的GAA電晶體。OTP記憶胞包括：第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一跟隨電晶體M GAA_FL1、第二跟隨電晶體M GAA_FL2、第一反熔絲電晶體M GAA_AF1以及第二反熔絲電晶體M GAA_AF2。
相較於第七實施例OTP記憶胞，第八實施例OTP記憶胞增加了一第一跟隨電晶體M GAA_FL1與一第二跟隨電晶體M GAA_FL2。第一跟隨電晶體M GAA_FL1位於第一反熔絲電晶體 M GAA_AF1與第一選擇電晶體M GAA_sel1之間。第二跟隨電晶體M GAA_FL2位於第二反熔絲電晶體 M GAA_AF2與第二選擇電晶體M GAA_sel2之間。
由於第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一反熔絲電晶體M GAA_AF1以及反第二熔絲電晶體M GAA_AF2結構類似於第七實施例，以下僅介紹第一跟隨電晶體M GAA_FL1、第二跟隨電晶體M GAA_FL2的構造，其餘不再贅述。
第一跟隨電晶體M GAA_FL1包括：一汲/源結構(drain/source structure)927，一汲/源結構829，一閘極結構與奈米線920、922、924、926。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁938，間隙壁939，閘極介電層930、932、934、936與一閘極層931。閘極介電層930環繞奈米線920的中間區域，閘極介電層932環繞奈米線922的中間區域，閘極介電層934環繞奈米線924的中間區域，閘極介電層936環繞奈米線926的中間區域，閘極層931環繞閘極介電層930、932、934、936。另外，奈米線920、922、924、926的第一側區域被間隙壁938所包圍，奈米線920、922、924、926的第二側區域被間隙壁939所包圍，且間隙壁938、939位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線920、922、924、926為第一跟隨電晶體M GAA_FL1的奈米線通道區域。再者，汲/源結構927、829位於閘極結構的二側。汲/源結構927電性接觸於奈米線920、922、924、926的第一端，汲/源結構829電性接觸於奈米線920、922、924、926的第二端。在一實施例中，汲/源結構927、829與奈米線920、922、924、926有相同的摻雜型態。
第二跟隨電晶體M GAA_FL2包括：一汲/源結構(drain/source structure)987，一汲/源結構869，一閘極結構與奈米線980、982、984、986。閘極結構形成於半導體基板(sub)上方。閘極結構包括：間隙壁998，間隙壁999，閘極介電層990、992、994、996與一閘極層991。閘極介電層990環繞奈米線980的中間區域，閘極介電層992環繞奈米線982的中間區域，閘極介電層994環繞奈米線984的中間區域，閘極介電層996環繞奈米線986的中間區域，閘極層991環繞閘極介電層990、992、994、996。另外，奈米線980、982、984、986的第一側區域被間隙壁998所包圍，奈米線980、982、984、986的第二側區域被間隙壁999所包圍，且間隙壁998、999位於半導體基板(sub)上。再者，被閘極結構所環繞的奈米線980、982、984、986為第二跟隨電晶體M GAA_FL2的奈米線通道區域。再者，汲/源結構987、869位於閘極結構的二側。汲/源結構987電性接觸於奈米線980、982、984、986的第一端，汲/源結構869電性接觸於奈米線980、982、984、986的第二端。在一實施例中，汲/源結構987、869與奈米線980、982、984、986有相同的摻雜型態。另外，在第一跟隨電晶體M GAA_FL1中，閘極層931連接至跟隨控制線FL。在第二跟隨電晶體M GAA_FL2中，閘極層991連接至跟隨控制線FL。
於註冊動作時，第一位元線BL 1接收接地電壓(0V)，字元線WL接收第一開啟電壓V ON1，跟隨控制線FL接收第二開啟電壓V ON2，反熔絲控制線AF接收註冊電壓V ENRL，第二位元線BL 2接收接地電壓(0V)。其中，註冊電壓V ENRL在3V~6V之間，第一開啟電壓V ON1在0.4V~3V之間，第二開啟電壓V ON2在0.4V~3V之間。因此，第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一跟隨電晶體M GAA_FL1與第二跟隨電晶體M GAA_FL2開啟(turn on)，第一註冊路徑與第二註冊路徑開啟。
在第一註冊路徑中，由於第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1開啟，第一位元線BL 1的接地電壓(0V)經由第一選擇電晶體M GAA_sel1與第一跟隨電晶體M GAA_FL1傳遞至第一反熔絲型電晶體M GAA_ AF1的汲/源結構829以及奈米線840、842、844、846。在第二註冊路徑中，，由於第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2開啟，第二位元線BL 2的接地電壓(0V)經由第二選擇電晶體M GAA_sel2與第二跟隨電晶體M GAA_FL2傳遞至第二反熔絲型電晶體M GAA_ AF2的汲/源結構869以及奈米線860、862、864、866。當反熔絲型控制線AF接收註冊電壓V ENRL時，第一反熔絲型電晶體M GAA_ AF1的奈米線840、842、844、846與閘極層851之間承受的電壓應力(voltage stress)為註冊電壓V ENRL。同時，第二反熔絲型電晶體M GAA_ AF2的奈米線860、862、864、866與閘極層871之間承受的電壓應力(voltage stress)為註冊電壓V ENRL。因此，造成八個閘極介電層850、852、854、856、870、872、874、876其中之一破裂(rupture)。
由於OTP記憶胞的製造變異，於註冊動作時，並無法預測第一反熔絲電晶體M GAA_AF1與第二反熔絲電晶體M GAA_AF2中哪個閘極介電層850、852、854、856、870、872、874、876會破裂，因此本發明第八實施例的OTP記憶胞可運用於PUF技術。
舉例來說，於註冊動作時，如果是第一反熔絲電晶體M GAA_AF1的閘極介電層850、852、854、856其中之一破裂，則第一位元線BL 1上的第一註冊電流I ENRL1會大於第二位元線BL 2上的第二註冊電流I ENRL2。反之，於註冊動作時，如果是第二反熔絲電晶體M GAA_AF2的閘極介電層870、872、874、876其中之一破裂，則第二位元線BL 2上的第二註冊電流I ENRL2會大於則第一位元線BL 1上的第一註冊電流I ENRL1。
再者，於讀取動作時，第一讀取路徑與第二讀取路徑開啟。此時，如果是第一反熔絲電晶體M GAA_AF1的閘極介電層850、852、854、856其中之一破裂，則第一位元線BL 1上的第一讀取電流I RD1會大於第二位元線BL 2上的第二讀取電流I RD2。反之，如果是第二反熔絲電晶體M GAA_AF2的閘極介電層870、872、874、876其中之一破裂，則第二位元線BL 2上的第二讀取電流I RD2會大於第一位元線BL 1上的第一讀取電流I RD1。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可比較第一位元線BL 1的第一讀取電流I RD1以及第二位元線BL 2上的第二讀取電流I RD2大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收第一讀取電流I RD1以及第二讀取電流I RD2。當第一讀取電流I RD1大於第二讀取電流I RD2時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當第一讀取電流I RD1小於第二讀取電流I RD2時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
再者，第八實施例的OTP記憶胞也可以利用六個第1E圖的GAA電晶體來組成，此處不再贅述。另外，在上述第八實施例的OTP記憶胞中，第一選擇電晶體M GAA_sel1、第二選擇電晶體M GAA_sel2、第一跟隨電晶體M GAA_FL1、第二跟隨電晶體M GAA_FL2、第一反熔絲電晶體M GAA_AF1與第二反熔絲電晶體M GAA_AF2皆有四條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M GAA_sel1中有X條奈米線、第二選擇電晶體M GAA_sel2中有Y條奈米線，第一跟隨電晶體M GAA_FL1有V條奈米線、第二跟隨電晶體M GAA_FL2有W條奈米線、第一反熔絲電晶體M GAA_AF1中有P條奈米線、第二反熔絲電晶體M GAA_AF1中有Q條奈米線。
舉例來說，在第八實施例OTP記憶胞中，設計第一選擇電晶體M GAA_sel1有一條奈米線(X=1)、第二選擇電晶體M GAA_sel2有一條奈米線(Y=1)、第一跟隨電晶體M GAA_FL1有一條奈米線(V=1)、第二跟隨電晶體M GAA_FL2有一條奈米線(W=1)、第一反熔絲電晶體M GAA_AF1有一條奈米線(P=1)，第二反熔絲電晶體M GAA_AF2有一條奈米線(Q=1)。如此，可以組成尺寸最小的反熔絲型OTP記憶胞，並運用於PUF技術。
由以上的說明可知，本發明提出用於物理不可複製技術的帶環繞式閘極電晶體一次編程記憶胞。每一個OTP記憶胞皆可以產生一位元的隨機碼。再者，多個記憶胞即可組成半導體晶片(semiconductor chip)上特有的身分碼(ID code)。舉例來說，對128個OTP記憶胞進行註冊動作，並對128個OTP記憶胞進行讀取動作之後，即可獲得128位元的隨機碼，用來保護半導體晶片內部的資料。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
120:閘極結構 122,223,224,225,226,322,332,342,352,362,372,430,432,434,436,460,462,464,466,480,482,484,486,520,522,550,552,580,582,630,632,634,636,680,682,684,686,720,722,780,782,830,832,834,836,850,852,854,856,870,872,874,876,890,892,894,896,930,932,934,936,990,992,994,996:閘極介電層 124,228,324,431,461,481,525,545,575,631,681,725,775,831,851,871,891,931,991:閘極層 130,230,240,250,260,320,330,340,350,360,370,420,422,424,426,450,452,454,456,470,472,474,476,510,512,540,542,570,572,620,622,624,626,670,672,674,676,710,712,770 ,772,820,822,824,826,840,842,844,846,860,862,864,866,880,882,884,886,920,922,924,926,980 ,982,984,986:奈米線 132,136,232,236,392,394,427,429,457,459,477,479,536,538,568,598,627,677,679,736,798,827,829,849,869,889,927,987:汲/源結構 152,156,272,274,382,384,438,439,468,469,488,489,532,534,562,564,592,594,638,639,688,689,732,734,792,794,838,839,858,859,878,879,898,899,938,939,998,999:間隙壁 199,299,399:閘極介電結構
第1A圖與第1B圖為一條奈米線的GAA電晶體透視圖及沿著a-b虛線的剖面圖； 第1C圖與第1D圖為四條奈米線的GAA電晶體透視圖及沿著e-f虛線的剖面圖； 第1E圖與第1F圖為另一六條奈米線的GAA電晶體透視圖及其上視圖； 第1G圖為第 1A圖GAA電晶體沿著c-d方向的剖面圖； 第2圖為本發明第一實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖； 第3A圖與第3B圖為本發明反熔絲型OTP記憶胞進行註冊動作的偏壓以及運作示意圖； 第3C圖與第3D圖為本發明反熔絲型OTP記憶胞進行讀取動作的偏壓以及運作示意圖； 第4圖為修改第一實施例OTP記憶胞的上視圖； 第5A圖為本發明第二實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖； 第5B圖與第5C圖為本發明第二實施例反熔絲型OTP記憶胞進行讀取動作的偏壓以及運作示意圖； 第6圖為本發明第三實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖； 第7圖為另一個第三實施例OTP記憶胞的上視圖； 第8圖為本發明第四實施例運用於PUF技術的反熔絲型OTP記憶胞的剖面圖； 第9A圖為本發明第五實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖； 第9B圖為第五實施例OTP記憶胞的另一變化範例； 第10A圖為本發明第六實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖； 第10B圖為第六實施例OTP記憶胞的另一變化範例； 第11A圖為本發明第七實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖； 第11B圖為本發明反熔絲型OTP記憶胞進行註冊動作的偏壓以及運作示意圖； 第11C圖為本發明反熔絲型OTP記憶胞進行讀取動作的偏壓以及運作示意圖；以及 第12圖為本發明第八實施例運用於PUF技術的反熔絲型OTP記憶胞剖面圖。
430,432,434,436,460,462,464,466,480,482,484,486:閘極介電層
431,461,481:閘極層
420,422,424,426,450,452,454,456,470,472,474,476:奈米線
427,429,459,479:汲/源結構
438,439,468,469,488,489:間隙壁

Claims (51)

  1. 一種運用於物理不可複製技術(PUF技術)的反熔絲型一次編程記憶胞，包括： 一第一奈米線； 一第二奈米線； 一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一奈米線的一中間區域被該第一閘極介電層環繞，該第二奈米線的一中間區域被該第二閘極介電層環繞，該第一閘極介電層與該第二閘極介電層被該第一閘極層環繞，該第一閘極層連接至一反熔絲控制線，該第一奈米線的一第一側區域被該第一間隙壁環繞，該第一奈米線的一第二側區域被該第二間隙壁環繞，該第二奈米線的一第一側區域被該第一間隙壁環繞，該第二奈米線的一第二側區域被該第二間隙壁環繞； 一第一汲/源結構，電性接觸至該第一奈米線的一第一端以及電性接觸至該第二奈米線的一第一端； 一第二汲/源結構，電性接觸至該第一奈米線的一第二端，且未電性接觸至該第二奈米線的一第二端； 一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第一電晶體的該第二汲/源端連接至該第一汲/源結構；以及 一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第二汲/源結構。
  2. 如請求項1所述之反熔絲型一次編程記憶胞，其中該第一奈米線與該第二奈線沿著一條線排列，該條線垂直於一半導體基板的一表面，且該第一閘極結構形成於該半導體基板的上方。
  3. 如請求項1所述之反熔絲型一次編程記憶胞，其中該第一奈米線與該第二奈線沿著一方向水平地排列，該方向平行於一半導體基板的一表面，且該第一閘極結構形成於該半導體基板的上方。
  4. 如請求項1所述之反熔絲型一次編程記憶胞，其中該第一電晶體為一第一選擇電晶體，該第二電晶體為一第二選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一第二汲/源端連接至該第一汲/源結構，該第二選擇電晶體的一第一汲/源端連接至該第二汲/源結構，該第二選擇電晶體的一閘極端連接至一第二字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  5. 如請求項4所述之反熔絲型一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  6. 如請求項5所述之反熔絲型一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  7. 如請求項4所述之反熔絲型一次編程記憶胞，其中該第一選擇電晶體包括： 一第三奈米線，該第三奈米線的一第一端電性接觸至該第一汲/源結構； 一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第三閘極介電層、與一第二閘極層；其中，該第三奈米線的一中間區域被該第三閘極介電層環繞，該第三閘極介電層被該第二閘極層環繞，該第二閘極層連接至該第一字元線，該第三奈米線的一第一側區域被該第三間隙壁環繞，該第三奈米線的一第二側區域被該第四間隙壁環繞；以及 一第三汲/源結構，電性接觸至該第三奈米線的一第二端，且該第三汲/源結構連接至該第一位元線。
  8. 如請求項7所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第四奈米線，該第四奈米線的一第一端電性接觸至該第二汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第四閘極介電層、與一第三閘極層；其中，該第四奈米線的一中間區域被該第四閘極介電層環繞，該第四閘極介電層被該第三閘極層環繞，該第三閘極層連接至該第二字元線，該第四奈米線的一第一側區域被該第五間隙壁環繞，該第四奈米線的一第二側區域被該第六間隙壁環繞；以及 一第四汲/源結構，電性接觸至該第四奈米線的一第二端，且該第四汲/源結構連接至該第二位元線。
  9. 如請求項7所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第四汲/源結構，電性接觸至該第二奈米線的該第二端； 一第四奈米線，該第四奈米線的一第一端電性接觸至該第二汲/源結構； 一第五奈米線，該第五奈米線的一第一端電性接觸至該第四汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第四閘極介電層、一第五閘極介電層與一第三閘極層；其中，該第四奈米線的一中間區域被該第四閘極介電層環繞，該第五奈米線的一中間區域被該第五閘極介電層環繞，該第四閘極介電層與該第五閘極介電層被該第三閘極層環繞，該第三閘極層連接至該第二字元線，該第四奈米線的一第一側區域被該第五間隙壁環繞，該第四奈米線的一第二側區域被該第六間隙壁環繞，該第五奈米線的一第一側區域被該第五間隙壁環繞，該第五奈米線的一第二側區域被該第六間隙壁環繞； 一第五汲/源結構，電性接觸至該第四奈米線的一第二端，且該第五汲/源結構連接至該第二位元線；以及 一第六汲/源結構，電性接觸至該第五奈米線的一第二端，且該第六汲/源結構連接至一第三位元線。
  10. 如請求項9所述之反熔絲型一次編程記憶胞，其中該反熔絲控制線與該第三位元線之間為一第二讀取路徑，於一讀取動作時，該註冊路徑關閉，該第一讀取路徑與該第二讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收一接地電壓，該第三位元線接收該接地電壓，該第二位元線接收一第一讀取電流，該第三位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
  11. 如請求項1所述之反熔絲型一次編程記憶胞，更包括一第一選擇晶體與一第二選擇電晶體，其中該第一電晶體為一第一跟隨電晶體，該第二電晶體為一第二跟隨電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一跟隨電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一跟隨電晶體的一閘極端連接至一第一跟隨控制線，該第一跟隨電晶體的一第二汲/源端連接至該第一汲/源結構，該第二跟隨電晶體的一第一汲/源端連接至該第二汲/源結構，該第二跟隨電晶體的一閘極端連接至一第二跟隨控制線，該第二選擇電晶體的一第一汲/源端連接至該第二跟隨電晶體的一第二汲/源端，該第二選擇電晶體的一閘極端連接至一第二字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  12. 如請求項11所述之反熔絲型一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  13. 如請求項12所述之反熔絲型一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  14. 如請求項11所述之反熔絲型一次編程記憶胞，其中該第一跟隨電晶體包括： 一第三奈米線，該第三奈米線的一第一端電性接觸至該第一汲/源結構； 一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第三閘極介電層、與一第二閘極層；其中，該第三奈米線的一中間區域被該第三閘極介電層環繞，該第三閘極介電層被該第二閘極層環繞，該第二閘極層連接至該第一跟隨控制線，該第三奈米線的一第一側區域被該第三間隙壁環繞，該第三奈米線的一第二側區域被該第四間隙壁環繞；以及 一第三汲/源結構，電性接觸至該第三奈米線的一第二端。
  15. 如請求項14所述之反熔絲型一次編程記憶胞，其中該第一選擇電晶體包括： 一第四奈米線，該第四奈米線的一第一端電性接觸至該第三汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第四閘極介電層、與一第三閘極層；其中，該第四奈米線的一中間區域被該第四閘極介電層環繞，該第四閘極介電層被該第三閘極層環繞，該第三閘極層連接至該第一字元線，該第四奈米線的一第一側區域被該第五間隙壁環繞，該第四奈米線的一第二側區域被該第六間隙壁環繞；以及 一第四汲/源結構，電性接觸至該第四奈米線的一第二端，且該第四汲/源結構連接至該第一位元線。
  16. 如請求項15所述之反熔絲型一次編程記憶胞，其中該第二跟隨電晶體包括： 一第五奈米線，該第五奈米線的一第一端電性接觸至該第二汲/源結構； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第五閘極介電層、與一第四閘極層；其中，該第五奈米線的一中間區域被該第五閘極介電層環繞，該第五閘極介電層被該第四閘極層環繞，該第四閘極層連接至該第二跟隨控制線，該第五奈米線的一第一側區域被該第七間隙壁環繞，該第五奈米線的一第二側區域被該第八間隙壁環繞；以及 一第五汲/源結構，電性接觸至該第五奈米線的一第二端。
  17. 如請求項16所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第六奈米線，該第六奈米線的一第一端電性接觸至該第五汲/源結構； 一第五閘極結構，包括一第九間隙壁、一第十間隙壁、一第六閘極介電層、與一第五閘極層；其中，該第六奈米線的一中間區域被該第六閘極介電層環繞，該第六閘極介電層被該第五閘極層環繞，該第五閘極層連接至該第二字元線，該第六奈米線的一第一側區域被該第九間隙壁環繞，該第六奈米線的一第二側區域被該第十間隙壁環繞；以及 一第六汲/源結構，電性接觸至該第六奈米線的一第二端，且該第六汲/源結構連接至該第二位元線。
  18. 如請求項15所述之反熔絲型一次編程記憶胞，其中該第二跟隨電晶體包括： 一第五汲/源結構，電性接觸至該第二奈米線的該第二端； 一第五奈米線，該第五奈米線的一第一端電性接觸至該第二汲/源結構； 一第六奈米線，該第六奈米線的一第一端電性接觸至該第五汲/源結構； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第五閘極介電層、一第六閘極介電層與一第四閘極層；其中，該第五奈米線的一中間區域被該第五閘極介電層環繞，該第六奈米線的一中間區域被該第六閘極介電層環繞，該第五閘極介電層與該第六閘極介電層被該第四閘極層環繞，該第四閘極層連接至該第二跟隨控制線，該第五奈米線的一第一側區域被該第七間隙壁環繞，該第五奈米線的一第二側區域被該第八間隙壁環繞，該第六奈米線的一第一側區域被該第七間隙壁環繞，該第六奈米線的一第二側區域被該第八間隙壁環繞； 一第六汲/源結構，電性接觸至該第五奈米線的一第二端；以及 一第七汲/源結構，電性接觸至該第六奈米線的一第二端。
  19. 如請求項18所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第七奈米線，該第七奈米線的一第一端電性接觸至該第六汲/源結構； 一第八奈米線，該第八奈米線的一第一端電性接觸至該第七汲/源結構； 一第五閘極結構，包括一第九間隙壁、一第十間隙壁、一第七閘極介電層、一第八閘極介電層與一第五閘極層；其中，該第七奈米線的一中間區域被該第七閘極介電層環繞，該第八奈米線的一中間區域被該第八閘極介電層環繞，該第七閘極介電層與該第八閘極介電層被該第五閘極層環繞，該第五閘極層連接至該第二字元線，該第七奈米線的一第一側區域被該第九間隙壁環繞，該第七奈米線的一第二側區域被該第十間隙壁環繞，該第八奈米線的一第一側區域被該第九間隙壁環繞，該第八奈米線的一第二側區域被該第十間隙壁環繞； 一第八汲/源結構，電性接觸至該第七奈米線的一第二端，且該第八汲/源結構連接至該第二位元線；以及 一第九汲/源結構，電性接觸至該第八奈米線的一第二端，且該第九汲/源結構連接至一第三位元線。
  20. 如請求項19所述之反熔絲型一次編程記憶胞，其中該反熔絲控制線與該第三位元線之間為一第二讀取路徑，於一讀取動作時，該註冊路徑關閉，該第一讀取路徑與該第二讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收一接地電壓，該第三位元線接收該接地電壓，該第二位元線接收一第一讀取電流，該第三位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
  21. 一種運用於物理不可複製技術(PUF技術)的反熔絲型一次編程記憶胞，包括： 一第一奈米線； 一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層與一第一閘極層；其中，該第一奈米線的一中間區域被該第一閘極介電層環繞，該第一閘極介電層被該第一閘極層環繞，該第一閘極層連接至一反熔絲控制線，該第一奈米線的一第一側區域被該第一間隙壁環繞，該第一奈米線的一第二側區域被該第二間隙壁環繞； 一第一汲/源結構，電性接觸至該第一奈米線的一第一端； 一第二奈米線； 一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第二閘極介電層與一第二閘極層；其中，該第二奈米線的一中間區域被該第二閘極介電層環繞，該第二閘極介電層被該第二閘極層環繞，該第二閘極層連接至該反熔絲控制線，該第二奈米線的一第一側區域被該第三間隙壁環繞，該第二奈米線的一第二側區域被該第四間隙壁環繞； 一第二汲/源結構，電性接觸至該第一奈米線的一第二端以及該第二奈米線的一第一端； 一第三汲/源結構，電性接觸至該第二奈米線的一第二端； 一第一電晶體，該第一電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第一電晶體的該第二汲/源端連接至該第一汲/源結構；以及 一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第三汲/源結構。
  22. 如請求項21所述之反熔絲型一次編程記憶胞，其中該第一電晶體為一第一選擇電晶體，該第二電晶體為一第二選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一字元線，該第一選擇電晶體的一第二汲/源端連接至該第一汲/源結構，該第二選擇電晶體的一第一汲/源端連接至該第三汲/源結構，該第二選擇電晶體的一閘極端連接至該字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線。
  23. 如請求項22所述之反熔絲型一次編程記憶胞，於一註冊動作時，該反熔絲控制線與該第一位元線之間為一第一註冊路徑，該反熔絲控制線與該第二位元線之間為一第二註冊路徑，該第一註冊路徑與該第二註冊路徑開啟，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，該第二位元線接收該接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  24. 如請求項23所述之反熔絲型一次編程記憶胞，其中於一讀取動作時，該反熔絲控制線與該第一位元線之間為一第一讀取路徑，該反熔絲控制線與該第二位元線之間為一第二讀取路徑，該第一讀取路徑與該第二讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第一位元線接收該接地電壓，該第二位元線接收該接地電壓，該第一位元線接收一第一讀取電流，該第二位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
  25. 如請求項22所述之反熔絲型一次編程記憶胞，其中該第一選擇電晶體包括： 一第三奈米線，該第三奈米線的一第一端電性接觸至該第一汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第三閘極介電層、與一第三閘極層；其中，該第三奈米線的一中間區域被該第三閘極介電層環繞，該第三閘極介電層被該第三閘極層環繞，該第三閘極層連接至該字元線，該第三奈米線的一第一側區域被該第五間隙壁環繞，該第三奈米線的一第二側區域被該第六間隙壁環繞；以及 一第四汲/源結構，電性接觸至該第三奈米線的一第二端，且該第三汲/源結構連接至該第一位元線。
  26. 如請求項25所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第四奈米線，該第四奈米線的一第一端電性接觸至該第三汲/源結構； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第四閘極介電層、與一第四閘極層；其中，該第四奈米線的一中間區域被該第四閘極介電層環繞，該第四閘極介電層被該第四閘極層環繞，該第四閘極層連接至該字元線，該第四奈米線的一第一側區域被該第七間隙壁環繞，該第四奈米線的一第二側區域被該第八間隙壁環繞；以及 一第五汲/源結構，電性接觸至該第四奈米線的一第二端，且該第五汲/源結構連接至該第二位元線。
  27. 如請求項21所述之反熔絲型一次編程記憶胞，更包括一第一選擇晶體與一第二選擇電晶體，其中該第一電晶體為一第一跟隨電晶體，該第二電晶體為一第二跟隨電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一字元線，該第一跟隨電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一跟隨電晶體的一閘極端連接至一跟隨控制線，該第一跟隨電晶體的一第二汲/源端連接至該第一汲/源結構，該第二跟隨電晶體的一第一汲/源端連接至該第三汲/源結構，該第二跟隨電晶體的一閘極端連接至該跟隨控制線，該第二選擇電晶體的一第一汲/源端連接至該第二跟隨電晶體的一第二汲/源端，該第二選擇電晶體的一閘極端連接至該字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線。
  28. 如請求項27所述之反熔絲型一次編程記憶胞，於一註冊動作時，該反熔絲控制線與該第一位元線之間為一第一註冊路徑，該反熔絲控制線與該第二位元線之間為一第二註冊路徑，該第一註冊路徑與該第二註冊路徑開啟，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，該第二位元線接收該接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  29. 如請求項28所述之反熔絲型一次編程記憶胞，其中於一讀取動作時，該反熔絲控制線與該第一位元線之間為一第一讀取路徑，該反熔絲控制線與該第二位元線之間為一第二讀取路徑，該第一讀取路徑與該第二讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第一位元線接收該接地電壓，該第二位元線接收該接地電壓，該第一位元線接收一第一讀取電流，該第二位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
  30. 如請求項27所述之反熔絲型一次編程記憶胞，其中該第一跟隨電晶體包括： 一第三奈米線，該第三奈米線的一第一端電性接觸至該第一汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第三閘極介電層、與一第三閘極層；其中，該第三奈米線的一中間區域被該第三閘極介電層環繞，該第三閘極介電層被該第三閘極層環繞，該第三閘極層連接至該跟隨控制線，該第三奈米線的一第一側區域被該第五間隙壁環繞，該第三奈米線的一第二側區域被該第六間隙壁環繞；以及 一第四汲/源結構，電性接觸至該第三奈米線的一第二端。
  31. 如請求項30所述之反熔絲型一次編程記憶胞，其中該第一選擇電晶體包括： 一第四奈米線，該第四奈米線的一第一端電性接觸至該第四汲/源結構； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第四閘極介電層、與一第四閘極層；其中，該第四奈米線的一中間區域被該第四閘極介電層環繞，該第四閘極介電層被該第四閘極層環繞，該第四閘極層連接至該字元線，該第四奈米線的一第一側區域被該第七間隙壁環繞，該第四奈米線的一第二側區域被該第八間隙壁環繞；以及 一第五汲/源結構，電性接觸至該第四奈米線的一第二端，且該第五汲/源結構連接至該第一位元線。
  32. 如請求項31所述之反熔絲型一次編程記憶胞，其中該第二跟隨電晶體包括： 一第五奈米線，該第五奈米線的一第一端電性接觸至該第三汲/源結構； 一第五閘極結構，包括一第九間隙壁、一第十間隙壁、一第五閘極介電層、與一第五閘極層；其中，該第五奈米線的一中間區域被該第五閘極介電層環繞，該第五閘極介電層被該第五閘極層環繞，該第五閘極層連接至該跟隨控制線，該第五奈米線的一第一側區域被該第九間隙壁環繞，該第五奈米線的一第二側區域被該第十間隙壁環繞；以及 一第六汲/源結構，電性接觸至該第五奈米線的一第二端。
  33. 如請求項32所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第六奈米線，該第六奈米線的一第一端電性接觸至該第六汲/源結構； 一第六閘極結構，包括一第十一間隙壁、一第十二間隙壁、一第六閘極介電層、與一第六閘極層；其中，該第六奈米線的一中間區域被該第六閘極介電層環繞，該第六閘極介電層被該第六閘極層環繞，該第六閘極層連接至該字元線，該第六奈米線的一第一側區域被該第十一間隙壁環繞，該第六奈米線的一第二側區域被該第十二間隙壁環繞；以及 一第七汲/源結構，電性接觸至該第六奈米線的一第二端，且該第七汲/源結構連接至該第二位元線。
  34. 一種運用於物理不可複製技術(PUF技術)的反熔絲型一次編程記憶胞，包括： 一第一奈米線； 一第二奈米線； 一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層、一第二閘極介電層與一第一閘極層；其中，該第一奈米線的一中間區域被該第一閘極介電層環繞，該第二奈米線的一中間區域被該第二閘極介電層環繞，該第一閘極介電層與該第二閘極介電層被該第一閘極層環繞，該第一閘極層連接至一反熔絲控制線，該第一奈米線的一第一側區域被該第一間隙壁環繞，該第一奈米線的一第二側區域被該第二間隙壁環繞，該第二奈米線的一第一側區域被該第一間隙壁環繞，該第二奈米線的一第二側區域被該第二間隙壁環繞； 一第一汲/源結構，電性接觸至該第一奈米線的一第一端，未電性接觸至該第二奈米線的一第一端； 一第三奈米線，該第三奈米線的一第一端電性接觸至該第一奈米線的一第二端； 一第四奈米線，該第四奈米線的一第一端電性接觸至該第二奈米線的一第二端； 一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第三閘極介電層、一第四閘極介電層與一第二閘極層；其中，該第三奈米線的一中間區域被該第三閘極介電層環繞，該第四奈米線的一中間區域被該第四閘極介電層環繞，該第三閘極介電層與該第四閘極介電層被該第二閘極層環繞，該第三奈米線的一第一側區域被該第三間隙壁環繞，該第三奈米線的一第二側區域被該第四間隙壁環繞，該第四奈米線的一第一側區域被該第三間隙壁環繞，該第四奈米線的一第二側區域被該第四間隙壁環繞； 一第二汲/源結構，電性接觸至該第三奈米線的一第二端以及電性接觸至該第四奈米線的一第二端，其中該第二汲/源結構、該第三奈米線、該第四奈米線與該第二閘極結構形成一第一電晶體； 以及 一第二電晶體，該第二電晶體具有一第一汲/源端，一閘極端與一第二汲/源端，該第二電晶體的該第一汲/源端連接至該第一汲/源結構。
  35. 如請求項34所述之反熔絲型一次編程記憶胞，其中該第一奈米線與該第二奈線沿著一條線排列，該條線垂直於一半導體基板的一表面，且該第一閘極結構形成於該半導體基板的上方。
  36. 如請求項34所述之反熔絲型一次編程記憶胞，其中該第一奈米線與該第二奈線沿著一方向水平地排列，該方向平行於一半導體基板的一表面，且該第一閘極結構形成於該半導體基板的上方。
  37. 如請求項34所述之反熔絲型一次編程記憶胞，其中該第一電晶體為一第一選擇電晶體，該第二電晶體為一第二選擇電晶體，該第二汲/源結構連接至一第一位元線，該第二閘極層連接至一第一字元線，該第二選擇電晶體的一第一汲/源端連接至該第一汲/源結構，該第二選擇電晶體的一閘極端連接至一第二字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  38. 如請求項37所述之反熔絲型一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  39. 如請求項38所述之反熔絲型一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  40. 如請求項37所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第五奈米線，該第五奈米線的一第一端電性接觸至該第一汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第五閘極介電層、與一第三閘極層；其中，該第五奈米線的一中間區域被該第五閘極介電層環繞，該第五閘極介電層被該第三閘極層環繞，該第三閘極層連接至該第二字元線，該第五奈米線的一第一側區域被該第五間隙壁環繞，該第五奈米線的一第二側區域被該第六間隙壁環繞；以及 一第三汲/源結構，電性接觸至該第五奈米線的一第二端，且該第三汲/源結構連接至該第二位元線。
  41. 如請求項37所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第三汲/源結構，電性接觸至該第二奈米線的該第二端； 一第五奈米線，該第五奈米線的一第一端電性接觸至該第一汲/源結構； 一第六奈米線，該第六奈米線的一第一端電性接觸至該第三汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第五閘極介電層、一第六閘極介電層與一第三閘極層；其中，該第五奈米線的一中間區域被該第五閘極介電層環繞，該第六奈米線的一中間區域被該第六閘極介電層環繞，該第五閘極介電層與該第六閘極介電層被該第三閘極層環繞，該第三閘極層連接至該第二字元線，該第五奈米線的一第一側區域被該第五間隙壁環繞，該第五奈米線的一第二側區域被該第六間隙壁環繞，該第六奈米線的一第一側區域被該第五間隙壁環繞，該第六奈米線的一第二側區域被該第六間隙壁環繞； 一第四汲/源結構，電性接觸至該第五奈米線的一第二端，且該第四汲/源結構連接至該第二位元線；以及 一第五汲/源結構，電性接觸至該第六奈米線的一第二端，且該第五汲/源結構連接至一第三位元線。
  42. 如請求項41所述之反熔絲型一次編程記憶胞，其中該反熔絲控制線與該第三位元線之間為一第二讀取路徑，於一讀取動作時，該註冊路徑關閉，該第一讀取路徑與該第二讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收一接地電壓，該第三位元線接收該接地電壓，使得該第二位元線接收一第一讀取電流，使得該第三位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
  43. 如請求項34所述之反熔絲型一次編程記憶胞，更包括一第一選擇晶體與一第二選擇電晶體，其中該第一電晶體為一第一跟隨電晶體，該第二電晶體為一第二跟隨電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一位元線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一第二汲/源端連接至該第二汲/源結構，該第二閘極層連接至一第一跟隨控制線，該第二跟隨電晶體的一第一汲/源端連接至該第一汲/源結構，該第二跟隨電晶體的一閘極端連接至一第二跟隨控制線，該第二選擇電晶體的一第一汲/源端連接至該第二跟隨電晶體的一第二汲/源端，該第二選擇電晶體的一閘極端連接至一第二字元線，該第二選擇電晶體的一第二汲/源端連接至一第二位元線，該反熔絲控制線與該第一位元線之間為一註冊路徑，該反熔絲控制線與該第二位元線之間為一第一讀取路徑。
  44. 如請求項43所述之反熔絲型一次編程記憶胞，於一註冊動作時，該註冊路徑開啟，該第一讀取路徑關閉，該反熔絲控制線接收一註冊電壓，該第一位元線接收一接地電壓，使得該第一閘極介電層與該第二閘極介電層其中之一破裂。
  45. 如請求項44所述之反熔絲型一次編程記憶胞，其中於一讀取動作時，該註冊路徑關閉，該第一讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收該接地電壓，使得該第二位元線接收一讀取電流，並根據該讀取電流的大小決定一位元的隨機碼。
  46. 如請求項43所述之反熔絲型一次編程記憶胞，其中該第一選擇電晶體包括： 一第五奈米線，該第五奈米線的一第一端電性接觸至該第二汲/源結構； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第五閘極介電層、與一第三閘極層；其中，該第五奈米線的一中間區域被該第五閘極介電層環繞，該第五閘極介電層被該第三閘極層環繞，該第三閘極層連接至該第一字元線，該第五奈米線的一第一側區域被該第五間隙壁環繞，該第五奈米線的一第二側區域被該第六間隙壁環繞；以及 一第三汲/源結構，電性接觸至該第五奈米線的一第二端，且該第三汲/源結構連接至該第一位元線。
  47. 如請求項46所述之反熔絲型一次編程記憶胞，其中該第二跟隨電晶體包括： 一第六奈米線，該第六奈米線的一第一端電性接觸至該第一汲/源結構； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第六閘極介電層、與一第四閘極層；其中，該第六奈米線的一中間區域被該第六閘極介電層環繞，該第六閘極介電層被該第四閘極層環繞，該第四閘極層連接至該第二跟隨控制線，該第六奈米線的一第一側區域被該第七間隙壁環繞，該第六奈米線的一第二側區域被該第八間隙壁環繞；以及 一第四汲/源結構，電性接觸至該第六奈米線的一第二端。
  48. 如請求項47所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第七奈米線，該第七奈米線的一第一端電性接觸至該第四汲/源結構； 一第五閘極結構，包括一第九間隙壁、一第十間隙壁、一第七閘極介電層、與一第五閘極層；其中，該第七奈米線的一中間區域被該第七閘極介電層環繞，該第七閘極介電層被該第五閘極層環繞，該第五閘極層連接至該第二字元線，該第七奈米線的一第一側區域被該第九間隙壁環繞，該第七奈米線的一第二側區域被該第十間隙壁環繞；以及 一第五汲/源結構，電性接觸至該第七奈米線的一第二端，且該第五汲/源結構連接至該第二位元線。
  49. 如請求項46所述之反熔絲型一次編程記憶胞，其中該第二跟隨電晶體包括： 一第四汲/源結構，電性接觸至該第二奈米線的該第二端； 一第六奈米線，該第六奈米線的一第一端電性接觸至該第一汲/源結構； 一第七奈米線，該第七奈米線的一第一端電性接觸至該第四汲/源結構； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第六閘極介電層、一第七閘極介電層與一第四閘極層；其中，該第六奈米線的一中間區域被該第六閘極介電層環繞，該第七奈米線的一中間區域被該第七閘極介電層環繞，該第六閘極介電層與該第七閘極介電層被該第四閘極層環繞，該第四閘極層連接至該第二跟隨控制線，該第六奈米線的一第一側區域被該第七間隙壁環繞，該第六奈米線的一第二側區域被該第八間隙壁環繞，該第七奈米線的一第一側區域被該第七間隙壁環繞，該第七奈米線的一第二側區域被該第八間隙壁環繞； 一第五汲/源結構，電性接觸至該第六奈米線的一第二端；以及 一第六汲/源結構，電性接觸至該第七奈米線的一第二端。
  50. 如請求項49所述之反熔絲型一次編程記憶胞，其中該第二選擇電晶體包括： 一第八奈米線，該第八奈米線的一第一端電性接觸至該第五汲/源結構； 一第九奈米線，該第九奈米線的一第一端電性接觸至該第六汲/源結構； 一第五閘極結構，包括一第九間隙壁、一第十間隙壁、一第八閘極介電層、一第九閘極介電層與一第五閘極層；其中，該第八奈米線的一中間區域被該第八閘極介電層環繞，該第九奈米線的一中間區域被該第九閘極介電層環繞，該第八閘極介電層與該第九閘極介電層被該第五閘極層環繞，該第五閘極層連接至該第二字元線，該第八奈米線的一第一側區域被該第九間隙壁環繞，該第八奈米線的一第二側區域被該第十間隙壁環繞，該第九奈米線的一第一側區域被該第九間隙壁環繞，該第九奈米線的一第二側區域被該第十間隙壁環繞； 一第七汲/源結構，電性接觸至該第八奈米線的一第二端，且該第七汲/源結構連接至該第二位元線；以及 一第八汲/源結構，電性接觸至該第九奈米線的一第二端，且該第八汲/源結構連接至一第三位元線。
  51. 如請求項50所述之反熔絲型一次編程記憶胞，其中該反熔絲控制線與該第三位元線之間為一第二讀取路徑，於一讀取動作時，該註冊路徑關閉，該第一讀取路徑與該第二讀取路徑開啟，該反熔絲控制線接收一讀取電壓，該第二位元線接收一接地電壓，該第三位元線接收該接地電壓，該第二位元線接收一第一讀取電流，該第三位元線接收一第二讀取電流，並根據該第一讀取電流與該第二讀取電流的大小決定一位元的隨機碼。
TW112125448A 2022-07-12 2023-07-07 用於物理不可複製技術的帶環繞式閘極電晶體一次編程記憶胞 TWI854735B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202263388258P 2022-07-12 2022-07-12
US63/388,258 2022-07-12

Publications (2)

Publication Number Publication Date
TW202403768A true TW202403768A (zh) 2024-01-16
TWI854735B TWI854735B (zh) 2024-09-01

Family

ID=

Also Published As

Publication number Publication date
CN117395993A (zh) 2024-01-12
US20240023328A1 (en) 2024-01-18
US20240021256A1 (en) 2024-01-18
CN117393555A (zh) 2024-01-12
US20240022068A1 (en) 2024-01-18
TWI846536B (zh) 2024-06-21
TW202404220A (zh) 2024-01-16
TWI842519B (zh) 2024-05-11
TW202403577A (zh) 2024-01-16
CN117393021A (zh) 2024-01-12

Similar Documents

Publication Publication Date Title
JP4981661B2 (ja) 分割チャネルアンチヒューズアレイ構造
KR102178025B1 (ko) 감소된 레이아웃 면적을 갖는 otp 셀
EP1229552B1 (en) One time programmable semiconductor nonvolatile memory device and method for production of same
JP2007537599A (ja) Ｎｒｏｍデバイス
JP2009117461A (ja) アンチヒューズ素子、およびアンチヒューズ素子の設定方法
US11424252B2 (en) Small-area and low-voltage anti-fuse element and array
KR101194917B1 (ko) 반도체 메모리 소자 및 그 제조방법
CN113496988A (zh) 反熔丝单元及反熔丝阵列
JP2008182232A (ja) 不揮発性メモリ素子及びその動作方法
US6894361B2 (en) Semiconductor device
CN113496986B (zh) 反熔丝单元结构及反熔丝阵列
TWI854735B (zh) 用於物理不可複製技術的帶環繞式閘極電晶體一次編程記憶胞
TW202403768A (zh) 用於物理不可複製技術的帶環繞式閘極電晶體一次編程記憶胞
TWI845240B (zh) 具有環繞式閘極電晶體的反熔絲型一次編程記憶胞
US20070181958A1 (en) Semiconductor device and method of forming the same
TWI832738B (zh) 可編程可抹除的非揮發性記憶胞
US20220367651A1 (en) Stacked-gate non-volatile memory cell
US11164647B2 (en) Electronic chip memory
TW202434051A (zh) 反熔絲型非揮發性記憶胞
CN117062438A (zh) 具有环绕式栅极晶体管的反熔丝型一次编程存储单元