CN113496988A - 反熔丝单元及反熔丝阵列 - Google Patents

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Abstract

本发明涉及一种反熔丝单元，包括：反熔丝器件；第一选择晶体管，与反熔丝器件电连接；第二选择晶体管，第二选择晶体管与第一选择晶体管电连接；反熔丝器件、第一选择晶体管、第二选择晶体管具有相同厚度的栅极氧化层和栅极导电层。在进行反熔丝测试时第一选择晶体管和第二选择晶体管可以分压，因此第一选择晶体管和第二选择晶体管内部的栅极氧化层能够做的薄一些，与反熔丝器件内的栅极氧化层厚度一致，因此三者的栅极氧化层可以在同一步骤中同步生成，同理三者的栅极导电层也能够在同一步工艺中生成，避免了因为栅极氧化层厚度不一样导致的工艺复杂化，在满足反熔丝单元承受较高击穿电压的同时简化了工艺步骤提高了生产效率。

Description

反熔丝单元及反熔丝阵列
技术领域
本发明涉及半导体技术领域，特别是涉及一种反熔丝单元及反熔丝阵列。
背景技术
在DRAM芯片上通常会有冗余存储单元，这些冗余存储单元可以在DRAM芯片产生缺陷存储单元时替换缺陷存储单元以达到修复DRAM的目的。在对DRAM芯片进行修复时，会借助到一次可编程(OTP，one time program)器件，如反熔丝器件。
在现有技术中，反熔丝单元包括反熔丝器件和选择晶体管，在编程时，反熔丝器件需要较高的编程电压，当反熔丝器件被击穿时，过高的编程电压会对选择晶体管产生损伤，影响选择晶体管的可靠性。为了提高可靠性，反熔丝单元中的选择晶体管相较于反熔丝器件，会采用更厚的栅氧化层，这会导致生产工艺变得复杂。
发明内容
基于此，有必要针对上述技术问题，提供一种反熔丝及反熔丝阵列，其能承受较高编程电压以提高可靠性，并且具有更简单的工艺步骤。
本发明提供了一种反熔丝单元，包括：
反熔丝器件；
第一选择晶体管，与所述反熔丝器件电连接；
第二选择晶体管，所述第二选择晶体管与所述第一选择晶体管电连接；
其中，所述反熔丝器件、所述第一选择晶体管、所述第二选择晶体管具有相同厚度的栅极氧化层和栅极导电层。
在其中一个实施例中，所述反熔丝器件包括第一重掺杂区，所述第一重掺杂区为所述反熔丝器件与所述第一选择晶体管共同的源极/漏极；
所述第二选择晶体管包括第二重掺杂区和第三重掺杂区，所述第二重掺杂区为所述第一选择晶体管与所述第二选择晶体管共同的漏极/源极，所述第三重掺杂区为所述第二晶体管的源极/漏极。
在其中一个实施例中，还包括编程线、字线、位线、选择线，所述编程线与所述反熔丝器件的栅极电连接，所述选择线与所述第一选择晶体管栅极电连接，所述字线与所述第二选择晶体管栅极电连接，所述位线与所述第三重掺杂区电连接。
在其中一个实施例中，所述反熔丝器件还具有反熔丝注入区，所述反熔丝注入区位于所述反熔丝器件的栅极氧化层下方，所述反熔丝注入区包裹所述第一重掺杂区。
在其中一个实施例中，所述反熔丝注入区的掺杂浓度小于等于所述第一重掺杂区的掺杂浓度。
在其中一个实施例中，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区具有相同的掺杂浓度。
在其中一个实施例中，所述编程线在写操作时接高电压，所述高电压为3V至6V；所述编程线在读操作时接低电压，所述低电压为0.5V至2.5V。
在其中一个实施例中，所述字线在写操作和读操作时均接一固定电压，所述固定电压为0.5V至2.5V。
在其中一个实施例中，所述位线在写“0”操作时接零电压，在写“1”操作时，其所接电压值与所述字线所接电压值相等，在读操作时接零电压。
在其中一个实施例中，所述选择线在写操作时接中电压，所述中电压小于所述写操作时的编程线的电压值，且大于所述写操作时的字线的电压值，所述选择线在读操作时所接电压与所述字线所接电压值相等。
本发明还提供了一种反熔丝阵列，包括多个上述反熔丝单元，多个所述反熔丝单元呈M行N列排布，所述M和N均为正偶数。
在其中一个实施例中，呈M行N列排布的所述反熔丝单元的编程线均连接于同一电压源，呈M行N列的所述反熔丝单元的选择线均连接于同一电压源。
在上述技术方案中，反熔丝器件与第一选择晶体管电连接，第二选择晶体管与第一选择晶体管电连接，在进行反熔丝测试时第一选择晶体管和第二选择晶体管可以分压，因此第一选择晶体管和第二选择晶体管内部的栅极氧化层能够做的薄一些，与反熔丝器件内的栅极氧化层厚度一致，由于反熔丝器件、第一选择晶体管和第二选择晶体管的栅极氧化层和栅极导电层厚度一致，因此三者的栅极氧化层可以在同一步骤中同步生成，同理三者的栅极导电层也能够在同一步工艺中生成，避免了因为栅极氧化层厚度不一样导致的工艺复杂化，在满足反熔丝单元承受较高击穿电压的同时简化了工艺步骤、提高了生产效率。
附图说明
图1为一个实施例展示反熔丝器件的结构示意图；
图2为一个实施例展示反熔丝器件的俯视结构示意图；
图3为沿图2中AA方向的截面结构示意图；
图4为一个实施例展示编程线、字线、位线和选择线的示意图；
图5为一个实施例展示反熔丝阵列的俯视结构示意图；
图6为沿图5中AA方向的截面结构示意图。
附图标记：
10、反熔丝器件；101、栅极氧化层；102、栅极导电层；11、第一选择晶体管；111、栅极氧化层；112、栅极导电层；12、第二选择晶体管；121、栅极氧化层；122、栅极导电层；13、衬底；14、第一重掺杂区；15、第二重掺杂区；16、第三重掺杂区；17、反熔丝注入区。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
如图1所示，本发明提供了一种反熔丝单元，包括反熔丝器件10、第一选择晶体管11和第二选择晶体管12，第一选择晶体管11与反熔丝器件10电连接，第二选择晶体管12与第一选择晶体管11电连接，其中，反熔丝器件10、第一选择晶体管11和第二选择晶体管12具有相同厚度的栅极氧化层和栅极导电层，即反熔丝器件10的栅极氧化层101、第一选择晶体管11的栅极氧化层111和第二选择晶体管12的栅极氧化层121具有相同的厚度；反熔丝器件10的栅极导电层102、第一选择晶体管11的栅极导电层112和第二选择晶体管12的栅极导电层122具有相同的厚度。
通过上述技术方案，反熔丝器件10与第一选择晶体管11电连接，第二选择晶体管12与第一选择晶体管11电连接，在进行反熔丝测试时第一选择晶体管11和第二选择晶体管12可以分压，因此第一选择晶体管11的栅极氧化层111和第二选择晶体管12内部的栅极氧化层121能够做的薄一些，与反熔丝器件10内的栅极氧化层101厚度一致，由于反熔丝器件10的栅极氧化层101、第一选择晶体管11的栅极氧化层111和第二选择晶体管12的栅极氧化层121厚度一致，因此三者的可以在同一步骤中同步生成，同理，反熔丝器件10的栅极导电层102、第一选择晶体管11的栅极导电层112和第二选择晶体管12的栅极导电层122也能够在同一步工艺中生成，避免了因为栅极氧化层101、栅极氧化层111和栅极氧化层121厚度不一样导致的工艺复杂化，在满足反熔丝单元承受较高击穿电压的同时简化了工艺步骤，提高了生产效率。
在一个可选的实施例中，反熔丝单元10还具有衬底13，衬底13可以为半导体衬底，如单晶硅衬底、单晶锗衬底等，衬底13内可以具有P型阱区。反熔丝器件10包括第一重掺杂区14、栅极氧化层101和栅极导电层102，栅极氧化层101位于第一重掺杂区14远离第一选择晶体管11一侧的衬底13上表面，栅极导电层102位于栅极氧化层101的上表面；第一选择晶体管11包括栅极氧化层111、栅极导电层112、源极及漏极，栅极氧化层111位于衬底13的上表面，且位于第一重掺杂区14远离栅极氧化层101的一侧，栅极导电层112位于栅极氧化层111的上表面；第二选择晶体管12包括栅极氧化层121、栅极导电层122、第二重掺杂区15和第三重掺杂区16，栅极氧化层121位于衬底13的上表面，且位于栅极氧化层111远离栅极氧化层101的一侧，并于栅极氧化层111具有间距，栅极导电层122位于栅极氧化层121的上表面，第二重掺杂区15位于栅极氧化层121与栅极氧化层111之间，第三重掺杂区16位于栅极氧化层121远离第二重掺杂区15的一侧。其中，第一重掺杂区14、第二重掺杂区15和第三重掺杂区16均形成于衬底13内部，第一重掺杂区14为反熔丝器件10与第一选择晶体管11共用的源极或共用的漏极，第二重掺杂区15为第一选择晶体管11与第二选择晶体管12共用的漏极或共用的源极，第三重掺杂区16为第二选择晶体管12的源极或漏极。
在一个可选的实施例中，第一重掺杂区14为反熔丝器件10和第一选择晶体管11共同的源极，第二重掺杂区15为第一选择晶体管11与第二选择晶体管12共同的漏极，第三重掺杂区16则为第二选择晶体管12的源极。
在另一个可选的实施例中，第一重掺杂区为反熔丝器件10和第一选择晶体管11共同的漏极，第二重掺杂区15为第一选择晶体管11与第二选择晶体管12共同的源极，第三重掺杂区16则为第二选择晶体管12的漏极。
一个可选的实施例中，第一重掺杂区14、第二重掺杂区15和第三重掺杂区16可以通过对衬底13进行离子注入的方式形成，三者可以具有相同的掺杂浓度，三者可以均为N型重掺杂，也可以均为P型重掺杂。
如图3所示，在一个可选的实施例中，反熔丝器件10还包括反熔丝注入区17，反熔丝注入区17位于反熔丝器件10的栅极氧化层101的下方，且反熔丝注入区17包裹第一重掺杂区14。反熔丝注入区17是的反熔丝器件10中栅极氧化层101的击穿更加容易，且可以根据反熔丝注入区17的掺杂浓度调节反熔丝器件10的栅极氧化层101的击穿电压，这样使得制造反熔丝器件10的灵活性更高。反熔丝注入区17的掺杂类型与第一重掺杂区14的掺杂类型相同，可以为N型掺杂，通过离子注入的方式形成，且反熔丝注入区17的离子掺杂浓度低于第一重掺杂区14的离子掺杂浓度。
如图2所示，反熔丝器件10的有效宽度即为栅极导电层102与反熔丝注入区17重叠区域的宽度，即栅极导电层102与反熔丝注入区17重叠区域沿垂直于图2中AA方向的宽度，亦即栅极导电层102与反熔丝注入区17重叠区域沿垂直于图中栅极导电层102、栅极导电层112及栅极导电层122排布方向的宽度；第一晶体管11的有效宽度即为栅极导电层112两侧的重掺杂区的宽度，即第一晶体管11的有效宽度为第一重掺杂区14的宽度(即第一重掺杂区14沿垂直于图2中的AA方向的宽度)；第二晶体管12的有效宽度即为栅极导电层122两侧的重掺杂区的宽度，即第二晶体管12的有效宽度为第二重掺杂区15的宽度(即第二重掺杂区15沿垂直于图2中的AA方向的宽度)；由图2可知，第一晶体管11的有效宽度与第二晶体管12的有效宽度相同。反熔丝器件10的有效宽度与第一晶体管11的有效宽度及第二晶体管12的有效宽度之比为1:1～1:20，可以为1:1、1:2或1:10，但上述数据仅作为示例，在实际实施例中，反熔丝器件10的有效宽度与第一晶体管11的有效宽度及第二晶体管12的有效宽度之比并不以上述数据为限。
如图4所示，在一个可选的实施例中，反熔丝单元还包括编程线、字线、位线和选择线。编程线与反熔丝器件10的栅极电连接(具体为编程线与栅极导电层102电连接)，选择线与第一选择晶体管11的栅极电连接(具体为选择线与栅极导电层112电连接)，字线与第二选择晶体管12的栅极电连接(具体为与栅极导电层122电连接)，而位线经由导电插塞(未标示出)与第三重掺杂区16电连接。
在进行写操作时，编程线接高电压VPP，字线接固定电压VDD，其中高电压VPP为3V～6V，可以为3V或4V或6V，固定电压VDD为0.5V～2.5V，可以为0.5V、1V或2.5V，但上述数据仅作为示例，在实际实施例中VPP及VDD的具体数值并不以上述数据为限。写操作包括写“1”和写“0”，在写“0”操作时，位线接零电压，在写“1”操作时，位线所接电压与字线所接的固定电压VDD电压值相等。在一个可选的实施例中，在写操作过程中，选择线接中电压，中电压小于写操作时的编程电压VPP，同时还大于写操作时字线所接的固定电压VDD。在选择线接中电压时，相当于在反熔丝器件10和第二选择晶体管12之间增加了一个电阻，减小了击穿电流经过的导通电路上的导通电阻。
在进行读操作时，编程线接低电压Vread，字线仍然接固定电压VDD，选择线接固定电压VDD，位线接零电压。其中低电压Vread为0.5V～2.5V，可以为0.5V、1V或2.5V，固定电压VDD为0.5V～2.5V，可以为0.5V、1V或2.5V，但上述数据仅作为示例，在实际实施例中VPP及VDD的具体数值并不以上述数据为限。
本发明还提供了一种反熔丝阵列，如图5及图6所示，反熔丝阵列包括若干个上述任一实施例中的反熔丝单元，若干个反熔丝单元可以呈M行N列排布，M和N均为正偶数。其中，图5及图6中仅以反熔丝阵列包括四个反熔丝单元，且四个反熔丝单元呈两行两列排布作为示例，在实际实例中，反熔丝阵列中反熔丝单元的数量及排列方式并不以此为限。相邻反熔丝单元之间可以经由位于衬底13内的浅沟槽隔离结构(未标示出)相隔离。
在一个可选的实施例中，呈M行N列排布的反熔丝单元的编程线均连接于同一电压源，且成M行N列排布的选择线均连接于同一电压源。
当需要对x行y列的反熔丝单元进行写操作时(其中，x为小于等于M的正整数，y为小于等于N的正整数)，则令x行y列的反熔丝单元的编程线接高电压VPP，字线接固定电压VDD，其中高电压VPP为3V～6V，可以为3V、4V或6V，固定电压VDD为0.5V～2.5V，可以为0.5V、1V或2.5V，但具体示例中VPP及VDD的具体数值并不以上述数据为限。写“1”操作时则令该反熔丝单元的位线接与字线所接的固定电压VDD电压值相等的电压，写“0”操作时则令该反熔丝单元的位线接零电压。在进行写操作的过程中，选择线可以始终接中电压，中电压小于写操作时的编程电压VPP，同时还大于写操作时字线所接的固定电压VDD。
当要对x行y列的反熔丝单元进行读操作时，则令x行y列的反熔丝单元的编程线接低电压Vread，字线接固定电压VDD，选择线也接固定电压VDD，位线接零电压。其中低电压Vread为0.5V～2.5V，可以为0.5V、1V或2.5V，固定电压VDD为0.5V～2.5V，可以为0.5V、1V或2.5V。
综上所述，第一选择晶体管11的栅极氧化层111、第二选择晶体管12的栅极氧化层121与反熔丝器件10的栅极氧化层121厚度相等，且第一选择晶体管11的栅极导电层112、第二晶体管12的栅极导电层122与反熔丝器件10的栅极导电层102厚度相等。栅极氧化层101、栅极氧化层111及栅极氧化层121可以在同一步骤中同步生成，同理栅极导电层102、栅极导电层112及栅极导电层122也能够在同一步工艺中生成，避免了因为栅极氧化层101、栅极氧化层111及栅极氧化层121厚度不一样导致的工艺复杂化，在满足反熔丝单元承受较高击穿电压的同时简化了工艺步骤提高了生产效率。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种反熔丝单元，其特征在于，包括：
反熔丝器件；
第一选择晶体管，与所述反熔丝器件电连接；
第二选择晶体管，所述第二选择晶体管与所述第一选择晶体管电连接；
其中，所述反熔丝器件、所述第一选择晶体管和所述第二选择晶体管具有相同厚度的栅极氧化层和栅极导电层。
2.根据权利要求1所述的反熔丝单元，其特征在于，所述反熔丝器件包括第一重掺杂区，所述第一重掺杂区为所述反熔丝器件与所述第一选择晶体管共同的源极/漏极；
所述第二选择晶体管包括第二重掺杂区和第三重掺杂区，所述第二重掺杂区为所述第一选择晶体管与所述第二选择晶体管共同的漏极/源极，所述第三重掺杂区为所述第二晶体管的源极/漏极。
3.根据权利要求2所述的反熔丝单元，其特征在于，还包括编程线、字线、位线、选择线，所述编程线与所述反熔丝器件的栅极电连接，所述选择线与所述第一选择晶体管栅极电连接，所述字线与所述第二选择晶体管栅极电连接，所述位线与所述第三重掺杂区电连接。
4.根据权利要求3所述的反熔丝单元，其特征在于，所述反熔丝器件还具有反熔丝注入区，所述反熔丝注入区位于所述反熔丝器件的栅极氧化层下方，所述反熔丝注入区包裹所述第一重掺杂区。
5.根据权利要求4所述的反熔丝单元，其特征在于，所述反熔丝注入区的掺杂浓度小于等于所述第一重掺杂区的掺杂浓度。
6.根据权利要求3所述的反熔丝单元，其特征在于，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区具有相同的掺杂浓度。
7.根据权利要求3所述的反熔丝单元，其特征在于，所述编程线在写操作时接高电压，所述高电压为3V至6V；所述编程线在读操作时接低电压，所述低电压为0.5V至2.5V。
8.根据权利要求3所述的反熔丝单元，其特征在于，所述字线在写操作和读操作时均接一固定电压，所述固定电压为0.5V至2.5V。
9.根据权利要求3所述的反熔丝单元，其特征在于，所述位线在写“0”操作时接零电压，在写“1”操作时，其所接电压值与所述字线所接电压值相等，在读操作时接零电压。
10.根据权利要求3所述的反熔丝单元，其特征在于，所述选择线在写操作时接中电压，所述中电压小于所述写操作时的编程线的电压值，且大于所述写操作时的字线的电压值，所述选择线在读操作时所接电压与所述字线所接电压值相等。
11.一种反熔丝阵列，包括多个权利要求1至10任一所述的反熔丝单元，多个所述反熔丝单元呈M行N列排布，所述M和N均为正偶数。
12.根据权利要求11所述的反熔丝阵列，其特征在于，呈M行N列排布的所述反熔丝单元的编程线均连接于同一电压源，呈M行N列的所述反熔丝单元的选择线均连接于同一电压源。
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